JP2007019407A

JP2007019407A - キャパシタの製造方法

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Publication number: JP2007019407A
Application number: JP2005201796A
Authority: JP
Inventors: Masao Nakayama; 雅夫中山; Daisuke Kobayashi; 大輔小林
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-07-11
Filing date: 2005-07-11
Publication date: 2007-01-25
Anticipated expiration: 2025-07-11
Also published as: US7662724B2; US20070010063A1; JP4678251B2

Abstract

【課題】生産性の向上を図ることができるキャパシタの製造方法を提供する。
【解決手段】本発明に係るキャパシタ１０の製造方法は，
基体１の上方に下部電極４を形成する工程と、
下部電極４の上方に、強誘電体または圧電体からなる誘電体膜５を形成する工程と、
誘電体膜５の上方に上部電極６を形成する工程と、
少なくとも誘電体膜５および上部電極６を被覆するように酸化シリコン膜１２を形成する工程と、
酸化シリコン膜１２を被覆するように水素バリア膜１４を形成する工程と，を含む。
【選択図】図８

Description

本発明は、キャパシタの製造方法に関する。

近年、次世代型メモリの一つとして、強誘電体メモリ（ＦｅＲＡＭ）が期待されている。強誘電体メモリは、不揮発性、高速動作、低消費電力などの特長を有する。

この強誘電体メモリにおいては、強誘電体からなる誘電体膜の結晶状態がデバイスの特性を決定する要因の一つとなる。そして、強誘電体メモリの製造工程は、層間絶縁膜や保護膜を形成する工程を有し、通常、該工程では水素が大量に発生する。このとき、誘電体膜は、酸化物から形成されているため、製造工程中に発生した水素により酸化物が還元され、強誘電体メモリの特性に望ましからぬ影響を与えることがある。

このため、従来の強誘電体メモリにおいては、特性劣化を防止するために酸化アルミニウム膜などの水素バリア膜により誘電体膜を被覆することによってキャパシタの耐還元性を担保していた（例えば特開２００３−２４３６２５号公報参照）。
特開２００３−２４３６２５号公報

本発明の目的は、生産性の向上を図ることができるキャパシタの製造方法を提供することにある。

本発明に係るキャパシタの製造方法は、
基体の上方に下部電極を形成する工程と、
前記下部電極の上方に、強誘電体または圧電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜および前記上部電極を被覆するように酸化シリコン膜を形成する工程と、
前記酸化シリコン膜を被覆するように水素バリア膜を形成する工程と、を含む。

このキャパシタの製造方法によれば、少なくとも前記誘電体膜および前記上部電極が前記酸化シリコン膜により被覆されるため、所望の水素バリア性を確保しつつ、前記水素バリア膜を薄くすることができる。これにより、生産性の向上および生産コストの低減を図ることができる。

なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に他の特定のもの（以下「Ｂ」という）を形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。

本発明に係るキャパシタの製造方法において、
前記酸化シリコン膜は、トリメトキシシランを用いて形成されることができる。

本発明に係るキャパシタの製造方法において、
前記水素バリア膜は、酸化アルミニウムからなることができる。

本発明に係るキャパシタの製造方法において、
前記酸化シリコン膜は、２周波励起プラズマＣＶＤ法により形成されることができる。

本発明に係るキャパシタの製造方法において、
前記水素バリア膜を形成する工程前に、前記酸化シリコン膜をエッチバックする工程を有することができる。

本発明に係るキャパシタの製造方法において、
前記水素バリア膜および前記酸化シリコン膜を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールを埋め込むように配線層を形成する工程と、を含み、
前記酸化シリコン膜の前記上部電極に対するエッチング選択比は、前記水素バリア膜の前記上部電極に対するエッチング選択比より大きいことができる。

本発明に係るキャパシタの製造方法において、
前記水素バリア膜の上方に他の酸化シリコン膜を形成する工程を有することができる。

本発明に係るキャパシタの製造方法において、
前記他の酸化シリコン膜の成膜温度は、前記酸化シリコン膜の成膜温度より高いことができる。

本発明に係るキャパシタは、
基体の上方に形成された下部電極と、
前記下部電極の上方に形成された、強誘電体または圧電体からなる誘電体膜と、
前記誘電体膜の上方に形成された上部電極と、
少なくとも前記誘電体膜および前記上部電極を被覆する酸化シリコン膜と、
前記酸化シリコン膜を被覆する水素バリア膜と、を含む。

以下、本発明に好適な実施形態について、図面を参照しながら説明する。

１．本実施形態に係るキャパシタの製造方法およびその製造方法により得られるキャパシタについて、図１、図２、図４〜図８を参照しながら説明する。図１、図２、図４〜図８は、本実施形態に係るキャパシタの製造工程を模式的に示す断面図である。

（１）まず、基体１上に下部電極４、誘電体膜５、上部電極６を順次積層する。次に、図１に示すように、上部電極６、誘電体膜５、および下部電極４をエッチングして所望の形状に加工する。これにより、基板１上に、下部電極４、誘電体膜５、および上部電極６から構成される柱状の堆積体（以下「柱状部」という）３０が形成される。柱状部３０は、キャパシタとして機能することができる。このキャパシタとしては、図１に示すようなスタック型であっても良いし、プレーナ型であっても良い。このキャパシタは、例えば強誘電体からなる誘電体膜５を用いて、強誘電体キャパシタとして用いられることができる。この強誘電体キャパシタは、強誘電体メモリに適用されることができる。強誘電体メモリとしては、１Ｔ１Ｃ型やクロスポイント型などの各種のセル方式を用いることができる。

基体１としては、例えば、半導体基板、樹脂基板などを用途に応じて任意に用いることができ、特に限定されない。下部電極４および上部電極６としては、例えば、Ｐｔ、Ｉｒなどの高融点金属やその酸化物などを用いることができる。下部電極４および上部電極６は、例えば、スパッタ法、蒸着法などにより形成することができる。下部電極４および上部電極６としては、誘電体膜５と反応しにくく、かつ、良好に誘電体膜５が形成されるものを用いることが望ましい。具体的には、例えば、下部電極４および上部電極６として、Ｐｔを用い、誘電体膜５として、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含むチタン酸ジルコン酸鉛にＮｂをドープした強誘電体膜（以下「ＰＺＴＮ」という）を用いることができる。誘電体膜５は、Ｐｂ、Ｚｒ、Ｔｉ、Ｎｂを含むゾルゲル溶液を、例えばスピンコート法などを用いて、下部電極４上に塗布することにより形成されることができる。下部電極４の膜厚は、例えば２００ｎｍ、誘電体膜５の膜厚は、例えば１５０ｎｍ、上部電極６の膜厚は、例えば２００ｎｍとすることができる。

（２）次に、図２に示すように、下部電極４、誘電体膜５、および上部電極６、即ち、柱状部３０を被覆するように、酸化シリコン（ＳｉＯ_２）膜（以下「第１酸化シリコン膜」という）１２を形成する。これにより、後述する工程において水素バリア膜１４が形成される面をなだらかにすることができる。

第１酸化シリコン膜１２は、例えば、トリメトキシシラン（ＴＭＳ）を用いて化学気相成長（ＣＶＤ）法により形成されることができる。第１酸化シリコン膜１２は、例えば６００ｎｍの膜厚となるように形成されることができる。ＣＶＤ法としては、特に、プラズマソース側とバイアス側の両方にＲＦ（radio frequency）を印加する２周波励起プラズマＣＶＤ法が好ましい。これにより、誘電体膜５のヒステリシス特性の劣化を防ぐことができる。図３に、ＴＭＳを用いて第１酸化シリコン膜１２を成膜する前と成膜した後のヒステリシス特性の測定結果を示す。図３に示すように、ＴＭＳの成膜の前後において、ヒステリシス特性は変化しておらず、特性が劣化していないことが分かる。なお、この場合の実験条件としては、酸化剤としてＮ２Ｏを用い、プラズマソース側の電力を３００Ｗ、バイアス側の電力を３００Ｗとした。

トリメトキシシラン（ＴＭＳ：（ＣＨ_３Ｏ）_３ＳｉＨ）における１分子当りの炭素原子（Ｃ）と水素原子（Ｈ）の数は、酸化シリコン膜の形成に一般的に用いられているテトラエトキシシラン（ＴＥＯＳ：（Ｃ_２Ｈ_５Ｏ）_４Ｓｉ）に比べ、約半分である。このため、ＴＭＳを用いることにより、ＣＶＤプロセス中の水素の発生が抑えられるとともに、ＴＥＯＳと比較してＴＭＳは分解されやすく、低温（室温〜３５０℃）で良質な第１酸化シリコン膜１２を得ることができる。即ち、ＴＭＳを用いた第１酸化シリコン膜１２の形成プロセスは、ＴＥＯＳを用いた形成プロセス（形成温度４００℃以上）に比べて、低水素量、低温で行うことができるため、水素が誘電体膜５へ拡散するのを抑えることができる。従って、ＴＭＳを用いることにより、誘電体膜５への還元反応によるプロセスダメージを低減させつつ、良質な第１酸化シリコン膜１２を得ることができる。特に、誘電体膜５としてＰＺＴＮを用い、ＴＭＳを用いて第１酸化シリコン膜１２を形成すると、誘電体膜５にほとんどダメージが入らない。

（３）次に、必要に応じて熱処理を行うことができる。これにより、電気的な特性を向上させることができる。熱処理の条件としては、例えば、６００℃、５分間などとすることができる。

（４）次に、図４に示すように、第１酸化シリコン膜１２をエッチバックすることができる。これにより、第１酸化シリコン膜１２の表面がなだらかになり、次の工程で形成される水素バリア膜１４をより良好なカバレッジで成膜することができる。エッチバックされる膜厚は、例えば４００ｎｍとすることができる。エッチバックは、例えば、ＣＨＦ_３とＯ_２の混合ガスを用いたＲＩＥ（reactive ion etching）などにより行うことができる。

（５）次に、図５に示すように、第１酸化シリコン膜１２を被覆するように水素バリア膜１４を形成する。水素バリア膜１４としては、例えば酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化チタンなどを用いることができる。水素バリア膜１４は、例えばスパッタ法により形成することができる。

水素バリア膜１４が形成される面は、柱状部３０が第１酸化シリコン膜１２により被覆されていない場合に比べ、被覆されている方がなだらかである。従って、本実施形態では、なだらかな第１酸化シリコン膜１２上に、水素バリア膜１４を良好なカバレッジで成膜することができる。その結果、水素バリア膜１４を薄くしても、所望の水素バリア性を確保することができる。水素バリア膜１４として例えば酸化アルミニウムを用いる場合には、水素バリア膜１４の膜厚を例えば２０ｎｍ程度としても所望の水素バリア性を確保することができる。これに対し、例えば、柱状部３０が第１酸化シリコン膜１２により被覆されていない場合では、柱状部３０を被覆する酸化アルミニウムを均一に成膜することが難しいため、所望の水素バリア性を確保するためには、水素バリア膜１４の膜厚は例えば６０ｎｍ程度となる。従って、水素バリア膜１４として例えば酸化アルミニウムを用いる場合には、柱状部３０が第１酸化シリコン膜１２により被覆されている方が、被覆されていない場合に比べ、水素バリア膜１４の膜厚を１／３程度に減らすことができる。

（６）以上の工程によって、図５に示すように、本実施形態に係る第１のキャパシタ５０を形成することができる。

（７）次に、図６に示すように、水素バリア膜１４の上に他の酸化シリコン膜（以下「第２酸化シリコン膜」という）１６を形成することができる。第２酸化シリコン膜１６の膜厚は、例えば４００ｎｍとすることができる。第２酸化シリコン膜１６は、例えばＴＭＳを用いてＣＶＤ法により形成されることができる。

また、第２酸化シリコン膜１６を形成する際には、既に水素バリア膜１４が形成されているため、プロセス中の水素の発生などを考慮せずに、酸化シリコン膜の形成に用いられる種々の材料（例えばＴＥＯＳなど）を用いることもできる。また、水素バリア膜１４が形成されているため、第２酸化シリコン膜１６の成膜温度を高くしても、誘電体膜５へのプロセスダメージを抑制することができる。言い換えるならば、誘電体膜５へのプロセスダメージを考慮せずに第２酸化シリコン膜１６の成膜温度を設定することができるので、良質な第２酸化シリコン膜１６を形成することができる。

なお、必要に応じて、第２酸化シリコン膜１６の形成を行わないこともできる。

（８）以上の工程によって、図６に示すように、本実施形態に係る第２のキャパシタ６０を形成することができる。

（９）次に、図７に示すように、上部電極６の上に、第２酸化シリコン膜１６、水素バリア膜１４、および第１酸化シリコン膜１２を貫通するコンタクトホール２２を形成する。コンタクトホール２２は、第２酸化シリコン膜１６、水素バリア膜１４、および第１酸化シリコン膜１２をエッチングすることにより形成される。具体的には、以下の通りである。

まず、第２酸化シリコン膜１６の所望の領域をエッチングする。第２酸化シリコン膜１６のエッチングは、例えば、ＣＨＦ_３とＯ_２の混合ガスを用いたＲＩＥなどにより行うことができる。

次に、水素バリア膜１４の所望の領域をエッチングする。このとき、水素バリア膜１４と上部電極６との間には、第１酸化シリコン膜１２が形成されている。このため、水素バリア膜１４がオーバーエッチングされる場合に、上部電極６がエッチングされるのを防ぐことができる。水素バリア膜１４のエッチングは、例えば、ＢＣｌ_３とＣｌ_２の混合ガスを用いた高密度プラズマエッチングなどにより行うことができる。これにより、例えば、後述する第１酸化シリコン膜１２のエッチングと同じく例えばＣＨＦ_３とＯ_２の混合ガスを用いたＲＩＥなどにより行う場合に比べ、エッチングレートを大きくすることができる。例えば、水素バリア膜１４が酸化アルミニウムからなり、水素バリア膜１４のエッチングをＣＨＦ_３とＯ_２の混合ガスを用いたＲＩＥにより行う場合、エッチングレートは、１０ｎｍ／ｍｉｎ程度となる。これに対し、水素バリア膜１４のエッチングをＢＣｌ_３とＣｌ_２の混合ガスを用いた高密度プラズマエッチングにより行う場合、エッチングレートは、１００ｎｍ／ｍｉｎ程度となる。

次に、第１酸化シリコン膜１２の所望の領域をエッチングする。本実施形態では、第１酸化シリコン膜１２の上部電極６に対するエッチング選択比（＝第１酸化シリコン膜１２のエッチングレート／上部電極６のエッチングレート）を、水素バリア膜１４の上部電極６に対するエッチング選択比（＝水素バリア膜１４のエッチングレート／上部電極６のエッチングレート）よりも大きくすることができる。これにより、上部電極６がオーバーエッチングされないようにすることができる。即ち、例えば、従来例のように、上部電極６上に直接水素バリア膜１４を形成するような場合に比べ、上部電極６はエッチングされにくくなる。従って、上部電極６を構成する物質（例えばＰｔなどの不揮発性の金属）がコンタクトホール２２内に叩き上げられて付着し、パーティクルや配線層２０の断線の原因になるのを防ぐことができる。

例えば、第１酸化シリコン膜１２のエッチングは、ＣＨＦ_３とＯ_２の混合ガスを用いたＲＩＥにより行うことができる。このとき、上部電極６を構成する物質は、エッチングガスとほとんど反応しない。さらに、物理的な作用を弱くすれば、上部電極６は第1酸化シリコン膜１２と比較してほとんどエッチングされない。よって、第１酸化シリコン膜１２の上部電極６に対するエッチング選択比を、例えば１０以上とすることができる。一方、水素バリア膜１４の上部電極６に対するエッチング選択比は、例えば１程度である。

（１０）次に、図８に示すように、コンタクトホール２２を埋め込むように配線層２０を形成する。配線層２０は、例えばスパッタ法などにより形成されることができる。配線層２０としては、例えばアルミニウムなどを用いることができる。

（１１）以上の工程によって、図８に示すように、本実施形態に係る第３のキャパシタ１０を形成することができる。

２．本実施形態によれば、上述したように、柱状部３０が第１酸化シリコン膜１２により被覆されているため、所望の水素バリア性を確保しつつ、水素バリア膜１４を薄くすることができる。これにより、生産性の向上および生産コストの低減を図ることができる。特に、水素バリア膜１４の形成工程では、成膜速度を遅くすると良質な膜を得ることができるため、本実施形態のように水素バリア膜１４を薄くすることができると、所望のスループットを確保しつつ、良質な水素バリア膜１４を得ることができる。

また、本実施形態では、第１酸化シリコン膜１２の上部電極６に対するエッチング選択比を、水素バリア膜１４の上部電極６に対するエッチング選択比よりも大きくすることができる。これにより、上述したように、上部電極６を構成する物質（例えばＰｔなどの不揮発性の金属）がコンタクトホール２２内に叩き上げられて付着するのを防ぐことができる。従って、コンタクトホール２２内のパーティクルの発生や配線不良を防ぐことができる。即ち、本実施形態によれば、良質なコンタクトホール２２を形成することができる。また、パーティクルの発生を防ぐことができるため、歩留りの向上やエッチング装置のメンテナンスサイクルを長くすることができる。

また、本実施形態では、柱状部３０を覆う第１酸化シリコン膜１２、水素バリア膜１４、および第２酸化シリコン膜１６の膜厚の総和は、デバイスの設計に応じて適宜決定される。本実施形態によれば、水素バリア膜１４上に第２酸化シリコン膜１６を形成することができるので、第２酸化シリコン膜１６を厚く形成することにより、相対的に第１酸化シリコン膜１２を薄く形成することができる。即ち、第１酸化シリコン膜１２を形成する際に誘電体膜５が受けるプロセスダメージを最小限に抑えることができる。

３．上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。

例えば、本実施形態に係るキャパシタは、例えば圧電体からなる誘電体膜５を用いて、圧電素子として用いられることができる。この圧電素子は、例えば、インクジェットプリンタに用いられるインクジェット式記録ヘッドに適用されることができる。

本実施形態に係るキャパシタの製造工程を模式的に示す断面図。本実施形態に係るキャパシタの製造工程を模式的に示す断面図。本実施形態に係る第１酸化シリコン膜の成膜前後のヒステリシス特性。本実施形態に係るキャパシタの製造工程を模式的に示す断面図。本実施形態に係るキャパシタの製造工程を模式的に示す断面図。本実施形態に係るキャパシタの製造工程を模式的に示す断面図。本実施形態に係るキャパシタの製造工程を模式的に示す断面図。本実施形態に係るキャパシタの製造工程を模式的に示す断面図。

符号の説明

１基体、４下部電極、５誘電体膜、６上部電極、１０第３のキャパシタ、１２第１酸化シリコン膜、１４水素バリア膜、１６第２酸化シリコン膜、２０配線層、２２コンタクトホール、３０柱状部、５０第１のキャパシタ，６０第２のキャパシタ

Claims

基体の上方に下部電極を形成する工程と、
前記下部電極の上方に、強誘電体または圧電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜および前記上部電極を被覆するように酸化シリコン膜を形成する工程と、
前記酸化シリコン膜を被覆するように水素バリア膜を形成する工程と、を含む、キャパシタの製造方法。
請求項１において、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される、キャパシタの製造方法。
請求項１または２において、
前記水素バリア膜は、酸化アルミニウムからなる、キャパシタの製造方法。
請求項１〜３のいずれかにおいて、
前記酸化シリコン膜は、２周波励起プラズマＣＶＤ法により形成される、キャパシタの製造方法。
請求項１〜４のいずれかにおいて、
前記水素バリア膜を形成する工程前に、前記酸化シリコン膜をエッチバックする工程を有する、キャパシタの製造方法。
請求項１〜５のいずれかにおいて、
前記水素バリア膜および前記酸化シリコン膜を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールを埋め込むように配線層を形成する工程と、を含み、
前記酸化シリコン膜の前記上部電極に対するエッチング選択比は、前記水素バリア膜の前記上部電極に対するエッチング選択比より大きい、キャパシタの製造方法。
請求項１〜６のいずれかにおいて、
前記水素バリア膜の上方に他の酸化シリコン膜を形成する工程を有する、キャパシタの製造方法。
請求項７において、
前記他の酸化シリコン膜の成膜温度は、前記酸化シリコン膜の成膜温度より高い、キャパシタの製造方法。