JP2006147632A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP2006147632A JP2006147632A JP2004331753A JP2004331753A JP2006147632A JP 2006147632 A JP2006147632 A JP 2006147632A JP 2004331753 A JP2004331753 A JP 2004331753A JP 2004331753 A JP2004331753 A JP 2004331753A JP 2006147632 A JP2006147632 A JP 2006147632A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- hydrogen barrier
- barrier film
- capacitive element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
【解決手段】 半導体記憶装置は、半導体基板100に形成され、水素の侵入を防止する下部水素バリア膜112と、該下部水素バリア膜112の上に順次形成され、下部電極103、容量絶縁膜及び上部電極により構成された容量素子130と、該容量素子130を覆う絶縁膜である容量素子被覆膜106と、該容量素子被覆膜106の上に形成され且つ容量素子130の周囲で下部水素バリア膜112と接続された、水素の侵入を防止する上部水素バリア膜107とを有している。容量素子被覆膜106は、平面における角部が丸められているか又は角落としされている。
【選択図】 図2
Description
本発明の第1の実施形態について図面を参照しながら説明する。
以下、本発明の第1の実施形態に係る半導体記憶装置の第1製造方法について図面を参照しながら説明する。
以下、本発明の第1の実施形態に係る半導体記憶装置の第2製造方法について図面を参照しながら説明する。
以下、本発明の第2の実施形態について図面を参照しながら説明する。
以下、本発明の第2の実施形態に係る半導体記憶装置の第1製造方法について図面を参照しながら説明する。
以下、本発明の第2の実施形態に係る半導体記憶装置の第2製造方法について図面を参照しながら説明する。
101 高濃度不純物拡散層
102 ストレージノードコンタクトプラグ
103 下部電極
103A 底部下部電極
103B 側部下部電極
104 容量絶縁膜及び上部電極を含む積層体
105 キャパシタアレイ領域
106 容量素子被覆膜
106a 溝部
106A キャパシタアレイ領域側の壁面
106B キャパシタアレイ領域の反対側の壁面
107 上部水素バリア膜
109 素子分離領域
110 第1の絶縁膜
112 下部水素バリア膜
113 酸素バリア膜
115 第2の絶縁膜
116 容量絶縁膜
117 上部電極
120 第4の絶縁膜
121 レジストパターン
122 マスクパターン
123 レジストパターン
124 マスクパターン
Claims (13)
- 半導体領域に形成され、水素の侵入を防止する第1の水素バリア膜と、
前記第1の水素バリア膜の上に順次形成され、下部電極、容量絶縁膜及び上部電極により構成された容量素子と、
前記容量素子を覆う絶縁膜と、
前記絶縁膜の上に形成され且つ前記容量素子の周囲で前記第1の水素バリア膜と接続された、水素の侵入を防止する第2の水素バリア膜とを備え、
前記絶縁膜は、平面における角部が丸められているか又は角落としされていることを特徴とする半導体記憶装置。 - 前記絶縁膜は、断面における角部が丸められていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記絶縁膜における上面部分、第1の側面部分及び該第1の側面部分と接続されている第2の側面部分のうち、前記上面部分と前記第1の側面部分との接続部及び前記第1の側面部分と前記第2の側面部分との接続部は、いずれも丸められていることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記絶縁膜は、前記容量素子を覆う領域にのみ形成されていることを特徴とする請求項1〜3のいずれか1項に記載の半導体記憶装置。
- 前記絶縁膜は前記容量素子を囲み且つ前記第1の水素バリア膜を露出する溝部を有し、
前記第2の水素バリア膜は前記溝部の底面及び側面を覆うと共に、前記底面上において前記第1の水素バリア膜と接続されていることを特徴とする請求項1〜4のいずれか1項に記載の半導体記憶装置。 - 前記絶縁膜の平面における角部の丸められた部分における接線と前記絶縁膜の前記角部と接続されている第1の側面の延長線との第1の交点と、前記第1の側面の延長線と前記角部と接続されている第2の側面の延長線との第2の交点との距離は、0.10μm以上且つ0.50μm以下であることを特徴とする請求項1〜5のいずれか1項に記載の半導体記憶装置。
- 前記絶縁膜の平面における角部の角落としされた部分における接線と前記絶縁膜の前記角部と接続されている第1の側面の延長線との第1の交点と、前記第1の側面の延長線と前記角部と接続されている第2の側面の延長線との第2の交点との距離は、0.10μm以上且つ0.50μm以下であることを特徴とする請求項1〜5のいずれか1項に記載の半導体記憶装置。
- 前記誘電体膜は、強誘電体からなることを特徴とする請求項1〜7のいずれか1項に記載の半導体記憶装置。
- 半導体領域の上に、水素の侵入を防止する第1の水素バリア膜を形成する工程(a)と、
前記第1の水素バリア膜の上に、下部電極、容量絶縁膜及び上部電極を順次形成して容量素子を形成する工程(b)と、
前記容量素子を覆うように絶縁膜を形成する工程(c)と、
前記絶縁膜における前記容量素子を囲む領域に対して、角部を丸められるか又は角落としされた角部処理用マスクパターンを用いて前記絶縁膜をエッチングし、前記容量素子の周囲に前記第1の水素バリア膜を露出するパターニングを行なう工程(d)と、
パターニングされた前記絶縁膜の上に、水素の侵入を防止する第2の水素バリア膜を、前記第1の水素バリア膜の露出部分と接続されるように形成する工程(e)とを備えていることを特徴とする半導体記憶装置の製造方法。 - 前記角部処理用マスクパターンは、露光されるパターンの角部が0.05μm以上且つ0.50μm以下の範囲で角落しされていることを特徴とする請求項9に記載の半導体記憶装置の製造方法。
- 前記工程(d)と前記工程(e)との間に、パターニングされた前記絶縁膜に対してフッ酸によるウェットエッチングを行なう工程(f)をさらに備えていることを特徴とする請求項9又は10に記載の半導体記憶装置の製造方法。
- 前記工程(d)において、前記絶縁膜における前記容量素子の周囲に溝部を形成することにより、前記第1の水素バリア膜を露出することを特徴とする請求項9〜11のいずれか1項に記載の半導体記憶装置の製造方法。
- 前記誘電体膜は、強誘電体からなることを特徴とする請求項9〜12のいずれか1項に記載の半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004331753A JP4547238B2 (ja) | 2004-11-16 | 2004-11-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004331753A JP4547238B2 (ja) | 2004-11-16 | 2004-11-16 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006147632A true JP2006147632A (ja) | 2006-06-08 |
JP4547238B2 JP4547238B2 (ja) | 2010-09-22 |
Family
ID=36627001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004331753A Expired - Fee Related JP4547238B2 (ja) | 2004-11-16 | 2004-11-16 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4547238B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8367428B2 (en) | 2006-11-14 | 2013-02-05 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method thereof |
WO2020166309A1 (ja) * | 2019-02-15 | 2020-08-20 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子および撮像装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003068987A (ja) * | 2001-08-28 | 2003-03-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
JP2004281956A (ja) * | 2003-03-19 | 2004-10-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2004
- 2004-11-16 JP JP2004331753A patent/JP4547238B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003068987A (ja) * | 2001-08-28 | 2003-03-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
JP2004281956A (ja) * | 2003-03-19 | 2004-10-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8367428B2 (en) | 2006-11-14 | 2013-02-05 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method thereof |
WO2020166309A1 (ja) * | 2019-02-15 | 2020-08-20 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子および撮像装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4547238B2 (ja) | 2010-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6831323B2 (en) | Semiconductor device and method for fabricating the same | |
JP4180716B2 (ja) | 半導体装置の製造方法 | |
US6563157B2 (en) | Semiconductor device having rigid capacitor structure with a liner film | |
JP2005277443A (ja) | 半導体装置 | |
US20090001437A1 (en) | Integrated Circuit Devices Including Recessed Conductive Layers and Related Methods | |
JP4278333B2 (ja) | 半導体装置及びその製造方法 | |
JP2009065089A (ja) | 半導体装置及びその製造方法 | |
KR20170126072A (ko) | 반도체 소자 및 이의 제조방법 | |
US7214982B2 (en) | Semiconductor memory device and method of manufacturing the same | |
TWI295505B (en) | Ferroelectric memory device with merged-top-plate structure and method for fabricating the same | |
JP3643091B2 (ja) | 半導体記憶装置及びその製造方法 | |
US20060030100A1 (en) | Semiconductor device and method for fabricating the same | |
US7456455B2 (en) | Semiconductor memory device and method for fabricating the same | |
JP2007073909A (ja) | 半導体メモリの製造方法 | |
JP2010118439A (ja) | 半導体記憶装置及びその製造方法 | |
JP4547238B2 (ja) | 半導体記憶装置 | |
US6413816B2 (en) | Method for forming memory cell of semiconductor memory device | |
US20040197990A1 (en) | Semiconductor device and method of manufacturing the same | |
EP1018767A1 (en) | Extended trench for preventing interaction between components of stacked capacitors | |
US20080197390A1 (en) | Semiconductor apparatus and method for manufacturing semiconductor apparatus | |
JP4002882B2 (ja) | 容量素子、半導体記憶装置及びその製造方法 | |
JP3967315B2 (ja) | 容量素子、半導体記憶装置及びその製造方法 | |
JP2004235560A (ja) | 誘電体メモリ及びその製造方法 | |
JP2007035915A (ja) | 半導体装置及びその製造方法 | |
KR100531462B1 (ko) | 엠티피 구조의 캐패시터를 구비하는 강유전체 메모리소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070918 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100223 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100324 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100420 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100519 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100608 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100705 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |