KR100466454B1 - 반도체장치및그제조방법 - Google Patents
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Abstract
본 발명은 유동 특성을 갖는 절연막 상에 질화막을 구비하면서, 열이력에 따르는 질화막의 주름이나 크랙이 발생하지 않는 반도체 장치 및 그 제조 방법을 제공하기 위한 것으로, DRAM 셀의 트랜지스터가 형성된 실리콘 기판(1) 위에 제 1 BPSG막(8)과, 그 위의 지지막인 실리콘 산화막(9)과, 실리콘 산화막(9) 및 제 1 BPSG막(8)에 형성된 콘택트 홀을 매립하는 콘택트부(10)를 포함하는 용량 전극(12)과, 용량 절연막인 실리콘 질화산화막(14)과, 플레이트 전극(15)이 설치되며, 또한, 이 위에는 제 2 BPSG막도 형성된다. 실리콘 질화막을 산화하여 용량 절연막을 구성하는 실리콘 질화산화막(14)을 형성할 때나 제 2 BPSG막을 유동화시킬 때, 제 1 BPSG막(8)이 유동하더라도 실리콘 산화막(9)에 의해 용량 절연막의 변형에 저항하는 응력이 주어지기 때문에 주름이나 크랙이 없는 용량 절연막을 얻을 수 있다.
Description
본 발명은 기판 상에 열처리에 의해서 유동하는 특성을 갖는 층간 절연막을 구비한 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 층간 절연막 위에 질화막을 설치한 경우의 질화막의 변형 방지 대책에 관한 것이다.
종래의 반도체 장치에서는 고집적화에 따라 반도체 기판 상에 형성되는 배선층수도 증가하고 있다. 따라서 제 1 배선층 위에 제 1 BPSG막을 형성하여 열처리를 행함으로써 제 1 BPSG막을 평탄화한 후, 다시 제 1 BPSG막 위에 제 2 배선층 및 제 2 BPSG막을 형성하여 제 2 BPSG막을 평탄화하는 것도 행하여진다. 이 경우, 제 2 BPSG의 열처리시에 제 1 BPSG막도 유동하여 제 2 배선층이 이동하는 등의 불량이 생기는 경우가 있다. 이것을 방지하는 방법으로서, 제 1 BPSG막 위에 실리콘 질화막을 형성하는 방법이 일본국 특개평 5-160276호 공보에 개시되어 있다.
도 16은 이러한 유동 방지용 실리콘 질화막을 설치한 종래의 반도체 장치의 예를 도시한 단면도이다. 도 16에 도시된 바와 같이, 실리콘 기판(1) 위에 제 1 배선층인 트랜지스터의 게이트 전극(47)이 형성되어 있고, 이 게이트 전극(47) 상에 제 1 층간 절연막인 제 1 BPSG막(48)이 형성되고, 그 후, 제 1 BPSG막(48) 위에 제 2 배선층으로서의 폴리사이드 배선(49)이 형성되어 있다. 그 후, 제 1 BPSG막(48)의 유동 방지와 산화 방지를 위해 제 1 BPSG막(48) 위에 보호용 실리콘 질화막(50)을 형성한 후, 실리콘 질화막(50) 위에 제 2 층간 절연막인 제 2 BPSG막(51)이 형성된다. 이 방법은 제 2 BPSG막(51)을 평탄화하기 위해 수증기 분위기하에 열처리를 하더라도, 실리콘 질화막(50)에 의해 수증기를 차단함으로써 제 1 BPSG막(48)의 유동을 방해하여 폴리사이드 배선(49)의 이동에 기인하는 불량을 방지하고자 하는 것이다.
또한, 스택형 DRAM 셀의 형성 방법에 있어서는, 리프레시(refresh) 특성이나 절연 내성 등의 요구 특성을 종합적으로 만족하는 용량 절연막으로서, 실리콘 질화산화막을 이용하는 수가 많다. 또한, 용량 전극의 하지(下地)는 BPSG막을 이용하여 평탄화가 이루어지고 있는 경우가 많다.
이하, 도 17을 참조하면서 종래의 스택형 DRAM의 구조를 개략적으로 설명한다. 스택형 DRAM 구조에서는 도 17에 도시된 바와 같이, 실리콘 기판(1) 위에 저온에서의 열처리에 의해 유동하는 BPSG막(52)과, 실리콘 기판(1)내의 불순물 확산층에 접속되는 콘택트부(53)를 포함하는 용량 전극(54)과, 용량 절연막으로서 기능하는 실리콘 질화산화막(55)과, 플레이트 전극(56)이 설치된다. 이러한 구조를 갖는 것으로서는 BPSG막(52)의 일부 위에 용량 절연막으로서의 실리콘 질화산화막(55)이 존재하게 된다.
또한, 스택형 DRAM 구조에 있어서, 용량 전극의 표면적을 증대시키기 위해서 원통형 용량 전극을 설치하는 구조도 제안되어 있다.
그 경우, 도 18에 도시된 바와 같이, 실리콘 기판(1)과, 저온에서의 열처리에 의해 유동하는 BPSG막(57)과, 습식 에칭 스토퍼로서의 실리콘 질화막(58)과, 콘택트부(59)를 포함하여 실리콘 기판(1)내의 불순물 확산층에 접속되는 원통형 용량 전극(60)과, 용량 절연막으로서 기능하는 실리콘 질화산화막(61)과, 플레이트 전극(62)을 포함한다. 이러한 구조를 갖는 것에서도 BPSG막(57)의 일부 위에 용량 절연막으로서의 실리콘 질화산화막(61)이 존재하게 된다.
그러나, 상기 종래의 반도체 장치에는 다음과 같은 문제점이 있다.
최근에는 반도체 장치의 제조 공정의 저온하의 요청에 따라 BPSG막의 열처리온도도 저온화시킬 필요가 생기고 있다. 따라서, 저온화하더라도 종래와 같은 플로우 형상을 얻기 위해 BPSG막 중의 붕소 및 인의 농도를 높게 하도록 이루어지고 있다. 이러한 고농도의 BPSG막을 이용하게 되면 도 17, 도 18에 도시된 실리콘 질화산화막(55, 61)을 형성하기 위해 실리콘 질화막을 퇴적하여 산화하는 공정에서, 도 19의 (A)에 도시된 바와 같이, 제 1 BPSG막(63)이 용이하게 유동하여 실리콘 질화막(64)이 주름형상으로 되기도 한다. 본 발명의 발명자는 이 주름이 메모리 셀이 밀집하지 않는 넓은 장소에서 발생하기 쉽고, 또 하지의 제 1 BPSG막(63)에 단차가 있는 장소에서 발생하기 쉬운 경향이 있는 것을 실험에 의해 발견하였다. 단, 용량 절연막으로서의 실리콘 질화막(64)이 얇을수록 주름의 발생은 일어나기 쉬운 것도 알았다.
그 원인을 조사한 결과, 다음과 같은 작용에 의한 것으로 추측되었다. 일반적으로 BPSG막 등의 실리콘 산화막과 실리콘 질화막은 열팽창률이나 결정학적 구조 등이 다르기 때문에 양자를 적층하면 양자의 경계면에는 높은 응력이 생기는 것으로 알려져 있다. 현실적으로 실리콘 질화막은 두꺼운 BPSG막에 의해 인장되고 있는 상태에 있다. 따라서, BPSG막이 유동하면 그때까지 실리콘 질화막에 작용하고 있던 BPSG막에 의한 인장 응력이 해방되기 때문에 실리콘 질화막은 수축되려고 한다. 그 결과, 실리콘 질화막에 주름이나 크랙이 발생하는 것으로 생각된다.
또한, 보다 심층적으로 검토하면 실리콘 질화막이 두꺼울 때, 특히 도 18에 도시된 원통형의 용량 전극(60)을 형성하고, 또한 습식 에칭 스토퍼로서의 실리콘 질화막(58)을 이용하는 경우는, 도 19의 (B)에 도시된 바와 같이, 실리콘 질화막(66)에 크랙이 발생하기도 한다.
또한, 도 16에 도시된 바와 같은 실리콘 질화막(50)을 설치한 것이라도, 제 2 BPSG막(51)을 평탄화하기 위한 열처리 공정에서 부분적으로 제 1 BPSG막(48)이 유동화하고, 상술한 바와 같은 실리콘 질화막의 주름이나 크랙의 발생이 생길 우려가 있는 것을 알았다. 이것은 실리콘 질화막(50)의 존재에 의해 수증기의 아래쪽으로의 통과가 완전히 차단되는 것은 아니고, 어느 정도의 수증기 등의 기체가 실리콘 질화막을 통과하는 것에 의한 것으로 추측된다.
그런데, 종래의 기술에서는 열처리에 의해 평탄화하는 특성을 갖는 BPSG막 등의 층간 절연막을 평탄화한 후의 공정에서 반도체 기판을 고온 상태로 유지시키도록 각종 처리, 예를 들면 상층의 층간 절연막의 평탄화를 위한 열처리나 열산화 처리가 행하여지는 경우, 실리콘 질화막의 주름이나 크랙 등을 일부에서도 생기지 않도록 하는 것은 곤란하다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 그 목적은 고농도의 불순물을 도프한 BPSG막 등을 이용한 경우에, 후속 공정에서의 고온 유지를 수반하는 처리가 필요한 경우에, 어느 정도 BPSG막의 유동이 생기더라도 실리콘 질화막에서의 주름 혹은 크랙의 발생을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위해 본 발명에서는 다음과 같은 반도체 장치에 관한 수단과, 반도체 장치의 제조 방법에 관한 수단을 강구하고 있다.
본 발명의 특징에 따르는 반도체 장치는, 반도체 영역을 갖는 기판과, 상기 반도체 영역 위에 형성되고, 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 1 절연막과, 상기 제 1 절연막 위에 형성되고 적어도 질화실리콘을 포함하는 제 2 절연막과, 상기 제 2 절연막의 상하 중 적어도 어느 한쪽에 형성되고, 상기 열처리에 의한 상기 제 2 절연막의 변형에 저항하는 응력을 상기 제 2 절연막에 부여하는 기능을 갖는 지지막을 구비한다.
이에 따라, 반도체 장치를 형성할 때 제 2 절연막을 형성한 후에, 아래쪽의 제 1 절연막이 소정 조건하에서의 열처리에 의해 유동하는 일이 있더라도, 지지막에 의해서 제 2 절연막에 변형에 저항하는 응력이 주어지기 때문에 제 2 절연막에 주름이나 크랙이 발생하지 않는다. 따라서, 제 2 절연막의 주름이나 크랙에 의한 불량의 발생을 방지할 수 있고, 반도체 장치의 수율이나 신뢰성이 향상된다. 또한, 제 1 절연막의 평탄화를 저온으로 하는 것이 가능하게 되기 때문에 반도체 장치의 성능도 향상된다.
또한, 본 발명에 의한 반도체 장치에 있어서, 상기 제 1 절연막의 위쪽에 형성되고, 상기 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 3 절연막을 추가로 구비할 수 있다.
이로써 제 3 절연막을 유동화시키기 위한 제 2 열처리시의 제 2 절연막의 변형을 방지할 수 있다.
또, 본 발명에 의한 반도체 장치에 있어서, 상기 지지막은 공통의 투사 평면상에서 상기 제 2 절연막의 형성 영역을 포함하는 영역을 적어도 점유하도록 패터닝되어 있을 수 있다.
이로서 지지막의 형성 영역을 좁은 범위로 한정시키면서 제 2 절연막의 변형을 방지할 수 있다.
또한, 본 발명에 의한 반도체 장치에 있어서, 상기 반도체 장치는 상기 반도체 영역 상에 형성된 게이트 전극과, 상기 반도체 영역 내에서의 상기 게이트 전극의 측방에 위치하는 영역에 형성된 불순물 확산층과, 상기 게이트 전극 및 상기 반도체 영역 위에 형성된 층간 절연막과, 상기 층간 절연막에 형성된 개구를 매립하는 동시에 상기 층간 절연막의 일부 위에 연장되는 용량 전극과, 상기 용량 전극과 상기 층간 절연막에 걸쳐 형성된 용량 절연막과, 상기 용량 절연막을 통해 상기 용량 전극에 대향하도록 형성된 플레이트 전극을 갖는 스택형 DRAM 셀로서, 상기 제 1 절연막은 상기 층간 절연막이며, 상기 제 2 절연막은 상기 용량 절연막이고, 상기 지지막은 상기 층간 절연막과 상기 용량 절연막 사이에 끼워 설치된 절연막으로 할 수 있다.
이에 따라, 스택형 DRAM 셀에 있어서 본 발명에 의한 상기 반도체 장치의 작용을 얻을 수 있기 때문에 용량 절연막에서의 주름이나 크랙이 없는 성능 및 신뢰성이 높은 스택형 DRAM 셀을 얻을 수 있다.
또, 본 발명에 의한 반도체 장치에 있어서, 상기 반도체 장치는 상기 반도체 영역 상에 형성된 게이트 전극과, 상기 반도체 영역 내에서의 상기 게이트 전극의 측방에 위치하는 영역에 형성된 불순물 확산층과, 상기 게이트 전극 및 상기 반도체 영역 위에 형성된 층간 절연막과, 상기 층간 절연막에 형성된 개구를 매립하는 동시에 상기 층간 절연막의 일부 위에 연장되는 용량 전극과, 상기 용량 전극과 상기 층간 절연막에 걸쳐 형성된 용량 절연막과, 상기 용량 절연막을 통해 상기 용량 전극에 대향하도록 형성된 플레이트 전극을 갖는 스택형 DRAM 셀로서, 상기 제 1 절연막은 상기 층간 절연막이며, 상기 제 2 절연막은 상기 용량 절연막이며, 상기 지지막은 상기 플레이트 전극으로 할 수 있다.
이에 따라, 별도의 지지막을 설치하지 않더라도 플레이트 전극에 의해 열처리시의 용량 절연막의 변형을 방지할 수 있는 구조로 된다.
또한, 본 발명에 의한 반도체 장치에 있어서, 상기 용량 전극은 원통형 용량 전극이고, 상기 지지막 위에서 상기 용량 전극 및 용량 절연막의 하방에 걸쳐서 끼워 설치되고, 원통형 용량 전극 형성시의 에칭 스토퍼막을 추가로 포함하는 것이 바람직하다.
이에 따라, 용량 절연막에서의 주름이나 크랙의 발생이 없는 성능 및 신뢰성이 높은 원통형 스택형 DRAM 셀을 얻을 수 있다.
또, 본 발명에 의한 반도체 장치에 있어서, 상기 제 2 절연막은 실리콘 질화산화막으로 구성할 수 있다.
이에 따라, 반도체 장치의 제조시에 제 2 절연막을 구성하는 실리콘 질화막을 산화하여 실리콘 질화산화막을 형성하는 처리를 하더라도 제 2 절연막에 주름 등이 발생하지 않기 때문에 반도체 장치 전체로서의 평탄도가 양호하고 또한 성능 및 신뢰성이 높은 반도체 장치를 얻을 수 있다. 특히, DRAM 셀의 용량 절연막을 실리콘 질화산화막으로 구성함으로써, 플레이트 전극과 친숙한 유전 특성이 양호한 용량 절연막을 얻을 수 있기 때문에 반도체 장치의 성능이 향상된다.
또한, 본 발명에 의한 상기 반도체 장치는 상기 반도체 영역 상에 형성된 게이트 전극과, 상기 반도체 영역 내에서의 상기 게이트 전극의 측방에 위치하는 영역에 형성된 불순물 확산층과, 상기 게이트 전극 및 상기 반도체 영역 위에 형성된 층간 절연막과, 상기 층간 절연막에 형성된 개구를 매립하는 동시에 상기 층간 절연막의 일부 위에 연장되는 용량 전극과, 상기 용량 전극과 상기 층간 절연막에 걸쳐 형성된 용량 절연막과, 상기 용량 절연막을 통해 상기 용량 전극에 대향하도록 형성된 플레이트 전극을 갖는 스택형 DRAM 셀로서, 상기 제 1 절연막은 상기 층간 절연막이고, 상기 제 2 절연막은 상기 용량 절연막이며, 또한 실리콘 질화막을 산화하여 형성되는 실리콘 질화산화막에 의해 구성되어 있고, 상기 지지막은 상기 플레이트 전극이고, 또한 공통의 투사평면상에서 상기 용량 절연막의 형성 영역을 포함하는 영역을 차지하고 있으며, 상기 층간 절연막은 상기 실리콘 질화막을 산화할 때의 열처리에 의해서는 유동하지 않는 특성을 갖는 것으로 할 수 있다.
이에 따라, 스택형 DRAM 셀의 제조시에 실리콘 질화막을 산화하여 실리콘 질화산화막을 형성하는 처리를 하더라도 실리콘 질화막에 주름 등이 발생하지 않게 된다. 또한, 열처리에 의해 유동하는 특성을 갖는 상층의 층간 절연막을 추가로 설치한 경우라도, 상층의 층간 절연막을 평탄화할 때는 용량 절연막이 그 위의 플레이트 전극에 의해 지지되어 있기 때문에 용량 절연막에 주름이나 크랙이 생기지 않게 된다. 따라서, 용량 절연막의 주름이나 크랙의 발생이 적은, 즉 성능 및 신뢰성이 높은 스택형 DRAM 셀을 얻을 수 있다.
또, 본 발명에 의한 반도체 장치에 있어서, 상기 원통형 용량 전극의 원통부의 하면과 상기 에칭 스토퍼막의 상면을 분리시키고 있어, 상기 용량 절연막을 상기 원통형 용량 전극과 상기 에칭 스토퍼막의 표면을 따라 형성해 둘 수 있다.
이에 따라, 용량 절연막의 총면적이 넓어지기 때문에 절연 내압을 저하시키지 않고 리프레시 특성이 양호한 원통형 스택형 DRAM 셀을 얻을 수 있다.
또한, 본 발명에 의한 반도체 장치에 있어서, 상기 에칭 스토퍼막은 실리콘 질화막으로 구성하는 것이 바람직하다.
이에 따라, 실리콘 질화막이 폴리실리콘막 및 실리콘 산화막의 쌍방에 대하여 에칭 선택비가 큰 것을 이용하여, 제조가 용이하고 저가격의 반도체 장치를 얻을 수 있다.
또, 본 발명에 의한 반도체 장치에 있어서, 상기 용량 전극은 원통형 용량 전극이고, 상기 지지막은 TEOS 막으로 구성되며, 원통형 용량 전극 형성시의 에칭 스토퍼막으로서 기능시킬 수 있다.
이에 따라, TEOS막이 폴리실리콘막 및 BPSG막의 쌍방에 대하여 에칭 선택비가 큰 것을 이용하여, 제조가 용이하고 저가격의 반도체 장치를 얻을 수 있다.
또한, 본 발명에 의한 반도체 장치에 있어서, 상기 제 1 절연막은 BPSG막으로 구성하는 것이 바람직하다.
이에 따라, BPSG막이 저온으로 유동하는 특성을 갖는 것을 이용하여, 보다 평탄도가 양호한 제 1 절연막을 갖는 성능 및 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또, 본 발명에 의한 반도체 장치에 있어서, 상기 지지막은 실리콘 산화막으로 구성하는 것이 바람직하다.
이에 따라, 실리콘 산화막의 형성이 용이한 것, 반도체 장치의 특성에 악영향을 주지 않는 것 등을 이용하여, 성능 및 신뢰성이 높은 반도체 장치를 저렴하게 얻을 수 있다.
본 발명의 제 1 반도체 장치의 제조 방법은 반도체 기판 상에, 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 1 절연막을 퇴적하는 제 1 공정과, 상기 소정 조건하에서 제 1 열처리를 행하여, 상기 제 1 절연막을 유동시켜 평탄화하는 제 2 공정과, 상기 제 1 절연막 위에 질화실리콘을 포함하는 제 2 절연막을 형성하는 제 3 공정과, 상기 제 2 공정 후에 상기 제 3 공정의 전 또는 후에, 기판 상에 상기 소정조건하에서 열처리에 의해서는 유동하지 않는 특성을 갖는 지지막을 형성하는 제 4 공정과, 상기 제 4 공정후에 기판 상에 상기 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 3 절연막을 퇴적하는 제 5 공정과, 상기 소정 조건하에서의 제 2 열처리를 행하여, 상기 제 3 절연막을 유동시켜 평탄화시키는 제 6 공정을 포함하며, 상기 제 6 공정에서는 상기 지지막에 의해 상기 제 2 절연막의 변형에 저항하는 응력을 상기 제 2 절연막에 부여하는 방법이다.
이 방법에 의해, 소정 조건하의 열처리가 행하여질 때 제 1 절연막이 적어도 일부에서 유동하면 질화실리콘을 포함하는 제 2 절연막에 그때까지 작용하고 있는 응력이 해방됨으로서 제 2 절연막이 변형하고자 한다. 그 때, 지지막에 의해 제 2 절연막이 변형하고자 하는 데 저항하는 응력이 주어지기 때문에 제 2 절연막에 주름이나 크랙이 발생하지 않는다. 따라서, 성능 및 신뢰성이 높은 반도체 장치를 형성할 수 있다.
또, 본 발명에 의한 제 1 반도체 장치의 제조 방법에 있어서, 상기 제 3 및 제 4 공정후 상기 제 5 공정전에, 상기 지지막이 공통의 투사 평면상에서 상기 제 2 절연막의 형성 영역을 포함하는 영역을 적어도 차지하도록 상기 제 2 절연막과 상기 지지막을 패터닝하는 공정을 추가로 구비할 수 있다.
이 방법에 의해, 제 2 절연막이 존재하는 부분에는 반드시 지지막도 존재하고 있게 되므로 제조 공정 중의 제 2 절연막의 변형이 확실히 방지된다.
또한, 본 발명에 의한 제 1 반도체 장치의 제조 방법에 있어서, 상기 제 4 공정은 상기 제 3 공정전에 행하고, 상기 제 3 공정후에 상기 소정 조건하에서의 제 3 열처리를 행하고, 상기 제 2 절연막의 표면을 산화하여 실리콘 질화산화막을 형성하는 공정을 추가로 포함하며, 상기 제 3 열처리를 행하는 공정에서는, 상기 지지막에 의해 상기 제 2 절연막의 변형에 저항하는 응력을 상기 제 2 절연막에 부여할 수 있다.
이 방법에 의해, 제 3 절연막을 평탄화시키는 공정에서 소정 조건하의 열처리가 행하여질 때에도 상술한 지지막의 기능에 의해 제 2 절연막에 주름이나 크랙이 발생하지 않는다. 따라서, 성능 및 신뢰성이 높은 반도체 장치를 형성할 수 있다.
본 발명의 제 2 반도체 장치의 제조 방법은, 스택형 DRAM 셀로서 기능하는 반도체 장치의 제조 방법에 있어서, 불순물 확산층을 갖는 반도체 기판 위에 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 1 절연막을 퇴적하는 제 1 공정과, 상기 소정 조건하에서의 제 1 열처리를 행하여, 상기 제 1 절연막을 유동시켜 평탄화하는 제 2 공정과, 상기 제 2 공정후에 상기 소정 조건하에서의 열처리에 의해 유동하지 않는 특성을 갖는 지지막을 형성하는 제 3 공정과, 상기 지지막 및 제 1 절연막에 상기 불순물 확산층에 도달하는 콘택트 홀을 형성하는 제 4 공정과, 상기 콘택트 홀을 포함하는 기판 상에 제 1 용량 전극용 도체막을 퇴적하는 제 5 공정과, 상기 제 1 용량 전극용 도체막을 패터닝하여, 상기 불순물 확산층에 접속되는 용량 전극을 형성하는 제 6 공정과, 상기 제 6 공정후에 상기 용량 전극의 면의 상부 및 상기 지지막이 노출되어 있는 면의 상부를 따라, 실리콘 질화막으로 이루어지는 제 2 절연막을 퇴적하는 제 7 공정과, 상기 제 7 공정후에 상기 소정 조건하에서의 제 2 열처리를 행함으로써, 상기 제 2 절연막의 표면을 산화하여 실리콘 질화산화막으로 이루어지는 용량 절연막을 형성하는 제 8 공정과, 상기 제 8 공정후에 기판 상에 플레이트 전극용 도체막을 형성하는 제 9 공정을 포함하며, 상기 제 8 공정에서는 상기 지지막에 의해 상기 제 2 열처리에 의한 상기 제 2 절연막의 변형에 저항하는 응력을 상기 제 2 절연막에 부여하는 방법이다.
이 방법에 의해, 스택형 DRAM 셀의 용량 절연막을 구성하는 실리콘 질화산화막을 형성하는 공정에서, 실리콘 질화막을 열산화할 때 제 1 절연막이 유동할 우려가 있지만, 그 시점에서는 실리콘 질화막과 제 1 절연막 사이에 지지막이 개재되어 있기 때문에 실리콘 질화막에 주름이나 크랙이 발생하지 않게 된다. 따라서, 메모리 특성이 양호하고 신뢰성이 높은 스택형 DRAM 셀을 형성할 수 있다.
또, 본 발명에 의한 제 2 반도체 장치의 제조 방법에 있어서, 상기 제 9 공정후에 기판 상에 상기 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 3 절연막을 형성하는 공정과, 계속해서, 상기 소정 조건하에서의 제 3 열처리를 행하여, 상기 제 3 절연막을 유동화하여 평탄화하는 공정을 추가로 포함하며, 상기 평탄화 공정에서는 상기 지지막에 의해, 상기 제 3 열처리에 의한 상기 제 2 절연막의 변형에 저항하는 응력을 상기 제 2 절연막에 부여할 수 있다.
이 방법에 의해, 제 3 절연막을 유동화시킬 때에도 용량 절연막의 변형을 확실히 방지할 수 있다.
또한, 본 발명에 의한 제 2 반도체 장치의 제조 방법에 있어서, 상기 제 3 공정에서는 TEOS막으로 이루어지는 지지막을 형성하고, 상기 제 5 공정후 상기 제 6 공정전에, 상기 제 1 용량 전극용 도체막 위에 BPSG막으로 이루어지는 원통형 용량 전극의 핵을 형성하는 공정과, 계속해서, 상기 원통형 용량 전극의 핵의 상부를 포함하는 기판 상에, 제 2 용량 전극용 도체막을 형성하는 공정을 추가로 포함하며, 상기 제 6 공정에서는, 상기 제 1 및 제 2 용량 전극용 도체막을 패터닝하여 상기 제 1 및 제 2 용량 전극용 도체막으로 이루어지는 원통형 용량 전극을 형성하고, 상기 제 6 공정후 상기 제 7 공정전에, 에칭에 의해 상기 원통형 용량 전극의 핵을 제거하는 공정을 추가로 포함하며, 상기 지지막은 상기 제 6 공정과 상기 원통형 용량 전극의 핵을 제거하는 공정에서의 에칭 스토퍼막으로서 기능시킬 수 있다.
이 방법에 의해, TEOS막이 폴리실리콘막이나 BPSG막에 대하여 에칭 선택비가 높은 것을 이용하고, 별도 에칭 스토퍼 전용의 막을 형성하는 공정을 설치하지 않더라도, 원통형 용량 전극을 형성하면서 소정 조건하에서의 열처리에 의한 용량 절연막의 변형을 방지할 수 있다.
또한, 본 발명에 의한 제 2 반도체 장치의 제조 방법에 있어서, 상기 제 3 공정후 상기 제 4 공정전에, 상기 지지막 위에 틈형성용 막을 형성하는 공정을 추가로 포함하며, 상기 제 4 공정에서는 상기 틈형성용 막을 관통하도록 상기 콘택트 홀을 형성하고, 상기 원통형 용량 전극의 핵을 제거하는 공정에서는, 상기 틈형성용 막을 제거하여, 상기 원통형 용량 전극 중 상기 틈형성용 막에 접하고 있는 면을 노출시키고, 상기 제 7 공정에서는 상기 원통형 용량 전극의 노출되어 있는 면의 상부와 상기 지지막의 노출되어 있는 면의 상부를 따라 상기 제 2 절연막을 퇴적할 수 있다.
이 방법에 의해, 절연 내압을 저하시키지 않고 기억 유지 시간이 길고 리프레시 특성 등이 양호한 원통형 스택형 DRAM 셀을 형성할 수 있다.
또한, 본 발명에 의한 제 2 반도체 장치의 제조 방법에 있어서, 상기 제 2 공정후 상기 제 3 공정전에, 기판 상에 상기 제 1 절연막에 대한 에칭 선택비가 높은 에지 유지용 절연막을 퇴적하는 공정을 추가로 포함하며, 상기 제 3 공정에서는, 상기 에지 유지용 절연막을 관통하도록 상기 콘택트 홀을 형성할 수 있다.
이 방법에 의해, 콘택트 홀을 형성하는 공정에서 콘택트 홀의 에지가 붕괴되어 콘택트 홀의 크기가 확대되는 것을 확실히 방지할 수 있다.
본 발명의 제 3 반도체 장치의 제조 방법은, 원통 스택형 DRAM 셀로서 기능하는 반도체 장치의 제조 방법에 있어서, 불순물 확산층을 갖는 반도체 기판 위에, 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 1 절연막을 퇴적하는 제 1 공정과, 상기 소정 조건하에서의 제 1 열처리를 행하여, 상기 제 1 절연막을 유동시켜 평탄화하는 제 2 공정과, 상기 제 2 공정후에 상기 소정 조건하에서의 열처리에 의해 유동하지 않는 특성을 갖는 지지막을 형성하는 제 3 공정과, 상기 지지막 위에, 원통형 용량 전극 형성시의 에칭 스토퍼막을 형성하는 제 4 공정과, 상기 에칭 스토퍼막, 지지막 및 제 1 절연막에 상기 불순물 확산층에 도달하는 콘택트 홀을 형성하는 제 5 공정과, 상기 콘택트 홀을 포함하는 기판 상에 제 1 용량 전극용 도체막을 퇴적하는 제 6 공정과, 상기 제 6 공정후에, 상기 제 1 용량 전극용 도체막 위에 원통형 용량 전극의 핵을 형성하는 제 7 공정과, 상기 제 7 공정후에, 상기 원통형 용량 전극의 핵의 상부를 포함하는 기판 상에 제 2 용량 전극용 도체막을 형성하는 제 8 공정과, 상기 제 1 및 제 2 용량 전극용 도체막을 패터닝하여, 상기 제 1 및 제 2 용량 전극용 도체막으로 이루어지는 원통형 용량 전극을 형성하는 제 9 공정과, 상기 제 9 공정후에 에칭에 의해 상기 원통형 용량 전극의 핵을 제거하는 제 10 공정과, 상기 제 10 공정후에 상기 원통형 용량 전극의 면의 상부 및 상기 지지막의 노출되어 있는 면의 상부를 따라, 실리콘 질화막으로 이루어지는 제 2 절연막을 퇴적하는 제 11 공정과, 상기 제 11 공정후에 상기 소정 조건하에서의 제 2 열처리를 행함으로써 상기 제 2 절연막의 표면을 산화하여 실리콘 질화산화막으로 이루어지는 용량 절연막을 형성하는 제 12 공정과, 상기 제 12 공정후에 기판 상에 플레이트 전극용 도체막을 형성하는 제 13 공정을 포함하며, 상기 제 12 공정에서는 상기 지지막에 의해 상기 제 2 열처리에 의한 상기 제 2 절연막 및 상기 에칭 스토퍼막의 변형에 저항하는 응력을 양자에게 부여하는 방법이다.
이 방법에 의해, 원통 스택형 DRAM 셀의 용량 절연막을 구성하는 실리콘 질화산화막을 형성하는 공정에서, 상술한 제 2 반도체 장치의 제조 방법과 같은 작용에 의해 에칭 스토퍼막이나 용량 절연막으로 되는 실리콘 질화막에 주름이나 크랙이 발생하는 일이 없다. 따라서, 에칭 스토퍼막의 존재에 의해 원통형 용량 전극을 용이하게 형성할 수 있고, 메모리 특성이 양호하고 신뢰성이 높은 원통 스택형 DRAM 셀을 형성할 수 있다.
또, 본 발명에 의한 제 3 반도체 장치의 제조 방법에 있어서, 상기 제 13 공정후에, 기판 상에 상기 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 3 절연막을 형성하는 공정과, 계속해서, 상기 소정 조건하에서의 제 3 열처리를 행하여, 상기 제 3 절연막을 유동화하여 평탄화하는 공정을 추가로 포함하며, 상기 제 3 절연막을 평탄화하는 공정에서는 상기 지지막에 의해 상기 제 3 열처리에 의한 상기 제 2 절연막 및 상기 에칭 스토퍼막의 변형에 저항하는 응력을 양자에게 부여할 수 있다.
이 방법에 의해 제 3 절연막을 유동화시킬 때에도 용량 절연막의 변형을 확실히 방지하는 작용 효과가 얻어진다.
또한, 본 발명에 의한 제 3 반도체 장치의 제조 방법에 있어서, 상기 에칭 스토퍼막 위에 틈형성용 막을 형성하는 공정을 추가로 포함하며, 상기 제 5 공정에서는 상기 틈형성용 막을 관통하도록 상기 콘택트 홀을 형성하고, 상기 원통형 용량 전극의 핵을 제거하는 공정에서는 상기 틈형성용 막을 제거하여 상기 원통형 용량 전극 중 상기 틈형성용 막에 접하고 있는 면을 노출시키며, 상기 제 11 공정에서는 상기 원통형 용량 전극의 노출되어 있는 면의 상부와 상기 지지막의 노출되어 있는 면의 상부를 따라 상기 제 2 절연막을 퇴적할 수 있다.
이 방법에 의해 절연 내압을 저하시키지 않고 기억 유지시간이 길고 리프레시 특성 등이 양호한 원통형 스택형 DRAM 셀을 형성하는 작용 효과가 얻어진다.
또, 본 발명에 의한 제 3 반도체 장치의 제조 방법에 있어서, 상기 제 2 공정후이고 상기 제 3 공정전에 기판 상에 상기 제 1 절연막에 대한 에칭 선택비가 높은 에지 유지용 절연막을 퇴적하는 공정을 추가로 포함하며, 상기 제 5 공정에서는 상기 에지 유지용 절연막을 관통하도록 상기 콘택트 홀을 형성할 수 있다.
이 방법에 의해 콘택트 홀을 형성하는 공정에서 콘택트 홀의 에지가 붕괴되어 콘택트 홀의 크기가 확대되는 것을 확실히 방지하는 작용 효과가 얻어진다.
본 발명의 제 4 반도체 장치의 제조 방법은 스택형 DRAM셀로서 기능하는 반도체 장치의 제조 방법에 있어서, 불순물 확산층을 갖는 반도체 기판 위에 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 1 절연막을 퇴적하는 제 1 공정과, 상기 소정 조건하에서의 제 1 열처리를 행하여 상기 제 1 절연막을 유동시켜 평탄화하는 제 2 공정과, 상기 제 2 공정후에 기판 상에 실리콘 질화막으로 이루어지는 제 2 절연막을 퇴적하는 제 3 공정과, 상기 제 3 공정후에 상기 제 1 절연막이 유동하지 않는 조건하에서 제 2 열처리를 행함으로써 상기 제 2 절연막의 표면을 산화하여 실리콘 질화산화막으로 이루어지는 용량 절연막을 형성하는 제 4 공정을 구비한다.
이 방법에 의해, 실리콘 질화막을 열산화하는 공정에서 제 1 절연막이 유동하는 일이 없기 때문에 지지막을 별도로 설치하지 않더라도, 열산화시에서의 실리콘 질화막의 주름이나 크랙을 확실히 방지할 수 있다.
본 발명에 의한 제 4 반도체 장치의 제조 방법을 실시하기 위한 구체적인 방법으로서는 다음과 같은 방법이 있다.
먼저, 본 발명에 의한 제 4 반도체 장치의 제조 방법에 있어서, 상기 제 1 공정에서는 유동화하는 온도가 830℃ 이상의 BPSG막으로 이루어지는 제 1 절연막을 퇴적하고, 상기 제 4 공정에서는 820℃ 이하의 온도에서 열산화를 행할 수 있다.
또, 본 발명에 의한 제 4 반도체 장치의 제조 방법에 있어서, 상기 제 1 공정에서는 2.0～6.0 중량%의 인과, 1.0～4.0 중량%의 붕소를 포함하는 BPSG막으로 이루어지는 제 1 절연막을 퇴적할 수 있다.
또한, 본 발명에 의한 제 4 반도체 장치의 제조 방법에 있어서, 상기 제 4 공정에서는 드라이 분위기하에서 열산화를 행할 수 있다.
이 방법에 의해, 드라이 분위기의 경우에는 파이로 분위기의 경우에 비해 제 1 절연막이 유동하기 어려운 것을 이용하여, 열산화 공정의 온도를 높게 하더라도 제 1 절연막의 유동을 확실히 방지할 수 있다.
또, 본 발명에 의한 제 4 반도체 장치의 제조 방법에 있어서, 상기 제 3 공정전에 상기 제 1 절연막의 노출되어 있는 표면을 질화하는 공정을 추가로 구비할 수 있다.
이 방법에 의해, 제 1 절연막 위에 실리콘 질화막을 형성할 때의 질화 개시 시기가 빨라지고 실리콘 질화막의 막두께가 커진다. 따라서, 그 후의 고온 유지를 수반하는 처리에 있어서 실리콘 질화막을 통과하는 산소 등의 양이 저감하고, 제 1 절연막이 유동하기 어렵게 되기 때문에 주름이나 크랙이 없는 용량 절연막을 갖는 스택형 DRAM 셀을 형성할 수 있다.
또한, 본 발명에 의한 제 4 반도체 장치의 제조 방법에 있어서, 상기 질화 공정에서는 질소 혹은 암모니아 분위기에서 열처리하는 것이 바람직하다.
또, 본 발명에 의한 제 4 반도체 장치의 제조 방법에 있어서, 상기 제 2 공정후 상기 제 3 공정전에, 상기 제 1 절연막에 상기 불순물 확산층에 도달하는 콘택트 홀을 형성하는 공정과, 상기 콘택트 홀을 포함하는 기판 상에, 용량 전극용 도체막을 퇴적하는 공정과, 상기 용량 전극용 도체막을 패터닝하여 상기 불순물 확산층에 접속되는 용량 전극을 형성하는 공정을 포함하며, 상기 제 3 공정에서는 상기 용량 전극의 면의 상부를 포함하는 기판 상에 상기 제 2 절연막을 퇴적하고, 상기 제 4 공정후에 기판 상에 플레이트 전극용 도체막을 형성하는 공정을 추가로 구비할 수 있다.
이 방법에 의해, 지지막이 없더라도 실리콘 질화산화막으로 이루어지는 용량 절연막을 형성하기 위한 열산화 공정을 원활히 할 수 있는 동시에, 그 후의 상층의 층간 절연막 등의 평탄화를 할 때는 플레이트 전극을 용량 절연막의 지지막으로서 이용하는 것이 가능하게 된다.
또한, 본 발명에 의한 제 4 반도체 장치의 제조 방법에 있어서, 상기 용량 전극으로서, 원통형 용량 전극을 형성할 수 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
( 실시예 )
( 제 1 실시예 )
도 1은 제 1 실시예의 반도체 장치의 일부를 도시한 단면도이다. 간단히 하기 위해 도 1에는 게이트 전극의 단차만 표시되고 있지만, 본 실시예의 반도체 장치는 LOCOS 분리에 의한 단차나 게이트 전극에 의한 단차 등의 복수의 단차가 형성된 반도체 장치이다. 이 반도체 장치는 실리콘 기판(1)과, 제 1 배선층인 게이트 전극(2)과, 소정 조건하에서의 열처리에 의해 유동하는 성질을 갖는 제 1 절연막(하층 층간 절연막)으로서의 제 1 BPSG(Boro-Phosph-Silicate Glass)막(3)과, 실리사이드막 및 폴리실리콘막의 적층막으로 이루어지는 제 2 배선층으로서의 폴리사이드 배선(4)과, 제 1 BPSG막(3)이 유동하는 상기 소정 조건으로서는 유동하지 않는 성질을 갖는 지지막으로서의 실리콘 산화막(5)과, 제 2 절연막으로서의 실리콘 질화막(6)과, 상기 소정 조건하에서의 열처리에 의해 유동하는 제 3 절연막(상층 층간 절연막)으로서의 제 2 BPSG막(7)을 구비하고 있다.
다음에, 도 1에 도시된 구조를 갖는 반도체 장치의 제조 방법에 대하여 도 2 의 (A)～(D)를 참조하여 설명하기로 한다.
우선, 도 2의 (A)에 도시된 공정에서는 실리콘 기판(1) 상에 게이트 전극(2)을 형성하고, 그 후, 기판 상에 제 1 BPSG막(3)을 퇴적한다. 이 때, 제 1 BPSG막(3) 중의 불순물 농도는 인 농도가 3.0 중량% 이상, 붕소 농도가 3.0 중량% 이상이다. 또한, 제 1 BPSG막(3)의 막두께는 게이트 전극(2)의 막두께의 2배 이상의 막두께로 하는 것이 바람직하다. 그 경우에, 후의 열처리에 의한 제 1 BPSG막(3)의 평탄성이 좋아지기 때문이다.
다음에, 도 2의 (B)에 도시된 공정에서는 제 1 BPSG막(3)의 평탄화를 위한 열처리를 행한다. 예를 들면, 850℃, 질소 분위기에서 30분의 열처리를 행함으로써 제 1 BPSG막(3)은 평탄화된다. 열처리시의 분위기를 산화분위기로 하면 열처리온도를 800℃로 해도 같은 평탄성을 얻을 수 있다. 단, 그 경우는 제 1 BPSG막(3) 아래에 산화 방지막으로서의 질화막이 필요하게 된다.
다음으로, 도 2의 (C)에 도시된 바와 같이, 제 2 배선층으로서의 폴리사이드 배선(4)을 형성한다. 그 후, 기판 상에 지지막으로서의 실리콘 산화막(5)과 실리콘 질화막(6)을 퇴적한다. 이 때, 실리콘 산화막(5)의 막두께는 50nm로 하고, 실리콘 질화막(6)의 막두께는 50nm로 한다. 또, 제 2 배선층은 반드시 폴리사이드막으로 구성할 필요는 없고, 제 2 BPSG막(7)의 평탄화를 위한 열처리에 대하여 충분히 내성이 있는 막이라면 폴리실리콘막 혹은 실리사이드막이라도 된다.
다음으로, 도 2의 (D)에 도시된 공정에서, 기판 상에 제 3 절연막(상층 층간 절연막)으로서의 제 2 BPSG막(7)을 퇴적한다. 이 때, 제 2 BPSG막(7) 중의 불순물의 첨가량은 인 농도 3.0 중량% 이상, 붕소 농도 3.0 중량% 이상으로 한다. 또한, 제 2 BPSG막(7)의 막두께는 폴리사이드 배선(4)의 막두께의 2배 이상의 막두께로 하는 것이 바람직하다. 상술한 바와 같이, 그 후의 열처리에 의한 제 2 BPSG막(7)의 평탄성이 좋아지기 때문이다. 그리고, 제 2 BPSG막(7)을 퇴적한 상태로, 평탄화를 위한 열처리를 한다. 예를 들면, 850℃, 산화분위기에서 30분간의 열처리를 행하는 것으로, 제 2 BPSG막(7)은 평탄화된다. 그 후는 일반적인 공정에 의해 원하는 배선을 행하는 것으로, 도 1에 도시된 반도체 장치를 완성한다.
본 실시예에서는 제 2 BPSG막(7)을 열처리에 의해 평탄화하는 공정에서, 이미 평탄화되어 있는 제 1 BPSG막(3)이 유동하더라도, 실리콘 질화막(6)과 제 1 BPSG막(3) 사이에 이 온도의 열처리에 의해서는 유동하지 않는 실리콘 산화막(5)이 개재되어 있다. 그리고, 이 실리콘 산화막(5)에 의해 실리콘 질화막(6)이 수축하고자 하는 데 저항하는 응력, 즉, 인장 응력이 실리콘 질화막(6)에 부여된다. 이미 설명한 바와 같이, 종래의 구조에서는 아래쪽의 BPSG막이 유동하면 그때까지 실리콘 질화막에 작용하고 있던 인장 응력이 해방되기 때문에 실리콘 질화막이 수축하게 되어 그 결과, 실리콘 질화막에 주름이나 크랙이 발생하고 있었다. 그것에 대하여, 본 실시예의 경우에는 실리콘 산화막(5)에 의해 실리콘 질화막(6)이 수축하고자 하는 데 저항하는 응력이 실리콘 질화막(6)에 부여되기 때문에 실리콘 질화막(6)에 있어서의 크랙 혹은 주름의 발생을 확실히 방지할 수 있다.
또한, 산소의 통과를 방해하는 실리콘 질화막(6)이 존재하여 산화 분위기에서도 폴리사이드 배선(4) 및 게이트 전극(2)이 산화되지 않기 때문에 산화 분위기에서 평탄화를 위한 열처리를 할 수 있다. 즉, 질소 분위기 중에서의 열처리보다 더욱 저온으로 평탄화를 위한 열처리를 행할 수 있고, 따라서, 고성능으로 신뢰성이 높은 디바이스를 얻을 수 있다.
여기의 실시예에서는 제 1 절연막인 하층 층간 절연막을 인 농도가 3.0 중량% 이상, 붕소 농도가 3.0 중량% 이상의 BPSG막으로 구성하였지만, 하층 층간 절연막을 구성하는 재료는 이러한 실시예에 한정되는 것은 아니며, 열처리 공정에서 같은 정도의 유동성이 있는 다른 재료에 의해 하층 층간 절연막이 구성되어 있는 경우라도 실리콘 산화막을 실리콘 질화막과 하층 층간 절연막 사이에 개재시킴으로써 본 실시예와 마찬가지로 실리콘 질화막의 크랙 혹은 주름의 발생 방지 효과를 얻을 수 있다.
본 실시예에서 실리콘 산화막(5)의 막두께는 실리콘 질화막(6)에 크랙 혹은 주름이 발생하지 않도록 설정하는 것이 중요하고, 그 값은 제 1 BPSG막(3) 내의 불순물 농도, 즉 유동 온도, 실리콘 질화막(6)의 막두께, 실리콘 질화막(6)을 형성한 후의 열처리 조건에 의존한다. 제 1 BPSG막(3) 내의 불순물 농도가 낮고, 실리콘 질화막(6)을 형성한 후의 공정에서의 열처리 온도도 낮을수록, 즉 제 1 BPSG막(3)이 유동하기 어려운 조건이 될수록 실리콘 산화막(5)의 막두께는 얇게 할 수 있고, 반대로 제 1 BPSG막(3)이 유동하기 쉬운 조건의 경우에는 실리콘 산화막(5)을 두껍게 할 필요가 있다. 또한, 실리콘 질화막(6)의 막두께가 두꺼울수록 실리콘 질화막(6)에 발생하는 응력도 증가하기 때문에 실리콘 산화막(5)의 막두께도 두껍게 할 필요가 있다.
또, 실리콘 질화막(6)의 막두께는 후속 공정의 산화 분위기 중의 열처리에 있어서 하층의 게이트 전극(2) 혹은 폴리사이드 배선(4)이 산화되지 않는 범위라면 된다.
본 실시예에서는 하층 층간 절연막과 질화실리콘막 사이에 개재시키는 지지막을 실리콘 산화막으로 구성하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니다. 요컨대, 본 발명의 지지막은 질화막이 줄어드는 것에 저항하는 응력, 즉 인장 응력을 질화막에 부여하는 기능이 있으면 어떠한 막이라도 된다. 단, 구체적으로는 본 발명의 지지막은 BPSG막과 열팽창률이나 결정학적 구조가 가깝고 질화막에 대하여 BPSG막과 같은 응력을 부여하는 재료로 구성되어 있는 것이 바람직하다.
또한, 본 실시예에서는 실리콘 질화막 형성후의 열처리 조건으로서, 850℃의 산화 분위기에서 30분의 열처리를 하였지만, 하층 층간 절연막이 유동하는 조건인 한, 이 온도보다도 저온의 조건으로 열처리를 하는 경우라도, 본 발명의 효과는 얻어진다. 단, 보다 고온의 열처리를 할 경우에는 본 발명의 효과가 보다 현저히 나타난다.
또한, 본 실시예에서는 제 1 절연막이 반도체 기판 상의 제 1 층째의 층간 절연막인 경우에 대하여 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것은 아니며, 제 1 절연막이 제 2, 제 3 층간 절연막인 다층 배선 구조를 갖는 반도체 장치 일반에 관하여 적용되는 것이다.
( 제 2 실시예 )
도 3은 제 2 실시예에 의한 반도체 장치인 스택형 DRAM 셀의 단면도이다. 도 3에서, 특징 부분을 알기 쉽게 하기 위해 게이트 전극, LOCOS 분리 및 비트선의 도시가 생략되어 있다. 이 반도체 장치는 실리콘 기판(1)과, 소정 조건하에서의 열처리에 의해 유동하는 제 1 절연막으로서의 BPSG막(8)과, 상기 소정 조건하에서의 열처리로서는 유동하지 않고 질화막의 변형에 저항하는 응력을 주는 지지막으로서의 실리콘 산화막(9)과, 실리콘 기판 내의 활성 영역과 접속되는 콘택트부(10)를 포함하는 용량 전극(12)과, 용량 절연막으로서 기능하는 제 2 절연막으로서의 실리콘 질화산화막(14)과 플레이트 전극(15)을 구비하고 있다.
다음에, 도 3에 도시된 반도체 장치의 제조 방법에 대하여 도 4의 (A)～(B) 을 참조하여 설명하기로 한다. 단, 도 4의 (A)～(B)에서도 특징 부분을 알기 쉽게 하기 위하여 게이트 전극, LOCOS 분리 및 비트선의 도시가 생략되어 있다.
도 4의 (A)에 도시된 공정에서는, 실리콘 기판(1) 상에, 소정 조건하에서의 열처리에 의해 유동하는 제 1 절연막으로서 BPSG막(8)을 퇴적한다. 이 때, BPSG막(8) 내의 불순물 농도는 인 농도가 3.0 중량% 이상, 붕소 농도가 3.0 중량% 이상이다. 다음으로, BPSG막(8)을 평탄화하기 위한 열처리를 한다. 예를 들면, 850℃, 질소분위기중에서 30분간의 열처리를 행함으로써 BPSG막(8)은 평탄화된다. 그 후, BPSG막(8) 상에 상기 소정 조건하에서의 열처리에 의해 유동하지 않은 지지막으로서 실리콘 산화막(9)을 퇴적한다. 다음으로, 실리콘 산화막(9) 및 BPSG막(8)에 용량 전극용 콘택트 홀을 개구한 후, 이 콘택트 홀을 포함하는 기판 상에 폴리실리콘을 퇴적하고, 콘택트부(10)와 실리콘 산화막(9) 상에 폴리실리콘막(11)을 형성한다. 통상, 이 폴리실리콘에는 N형 불순물이 첨가되어 있다.
도 4의 (B)에 도시된 공정에서는, 폴리실리콘막(11)을 원하는 패턴으로 에칭함으로써, 콘택트부(10)와 일체화된 용량 전극(12)을 형성한다. 다음으로, 기판 상에 실리콘 질화막(13)을 8nm 정도의 두께로 퇴적한다.
그 후의 공정의 도시는 생략하지만, 상기 실리콘 질화막(13)의 산화를 행함으로써, 도 3에 도시된 실리콘 질화산화막(14)을 형성한다. 그 때의 산화 조건은 예를 들면 드라이의 산화분위기중에서 온도가 850℃이고, 시간이 30분간이다. 그 후는 일반적인 공정을 행하여 도 3에 도시된 플레이트 전극(15)을 형성하고, 원하는 배선을 행함으로써, 반도체 장치를 완성한다. 또, 일반적으로는 이 위에 열처리에 의해 유동하는 특성을 갖는 상층 층간 절연막, 요컨대 제 2 층간 절연막이나 제 3 층간절연막 등이 추가로 형성된다.
본 실시예에서는 도 4의 (B)에 도시된 실리콘 질화막(13)과 BPSG막(8)의 사이에 소정 조건하에서의 열처리에 의해 유동하지 않고 질화막의 변형에 저항하는 응력을 주는 실리콘 산화막(9)이 개재되어 있기 때문에, 실리콘 질화막(13)을 열산화하여 실리콘 질화산화막(14)을 형성하는 공정에서 BPSG막(8)이 유동하더라도 형성되는 실리콘 질화산화막(14)에 크랙 혹은 주름이 발생하지 않는다.
여기의 실시예에서는 제 1 절연막인 하층 층간절연막을 인 농도가 3.0 중량% 이상, 붕소 농도가 3.0 중량% 이상의 BPSG막으로 구성하였지만, 하층 층간절연막을 구성하는 재료는 이러한 실시예에 한정되는 것은 아니며, 열처리 공정에서 같은 정도의 유동성이 있는 다른 재료에 의해 하층 층간절연막이 구성되어 있는 경우라면, 실리콘 산화막을 실리콘 질화막과 하층 층간절연막 사이에 개재시킴으로써 본 실시예와 마찬가지로 실리콘 질화산화막의 크랙 혹은 주름의 발생 방지 효과를 발휘할 수 있다.
본 실시예에서, 실리콘 산화막(9)의 막두께는 실리콘 질화산화막(14)에 크랙 혹은 주름이 발생하지 않도록 설정하는 것이 중요하고, 그 값은 BPSG막(8) 내의 불순물 농도, 실리콘 질화막(13)의 막두께, 실리콘 질화막(13) 형성후의 산화 조건에 의존한다. BPSG막(8)내의 불순물 농도가 낮고, 실리콘 질화막(13) 형성후의 산화온도가 낮을수록, 즉 BPSG막(8)이 유동하기 어려운 조건이 될수록 실리콘 산화막(9)의 막두께는 얇게 되고, 반대로 BPSG막(8)이 유동하기 쉬운 조건의 경우에는, 실리콘 산화막(9)을 두껍게 해야 한다. 또한, 실리콘 질화막(13)의 막두께가 두꺼울수록 실리콘 질화막(13)에 발생하는 응력도 증가하기 때문에 실리콘 산화막(9)의 막두께도 두껍게 해야 한다.
또, 실리콘 질화막(13)의 막두께는 후속 공정의 산화 처리 중에 하지(下地)의 용량 전극(12)이 산화되지 않는 범위면 된다.
본 실시예에서는 하층 층간절연막과 질화실리콘막 사이에 개재시키는 지지막을 실리콘 산화막으로 구성하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 지지막이 후의 소정 조건하에서의 열처리 공정에서 유동하지 않고 질화막의 변형에 저항하는 응력을 주는 재료라면 다른 재료로 구성되어도 본 발명의 목적을 달성할 수 있다.
또한, 본 실시예에서는 실리콘 질화막(13)의 산화 조건으로서 850℃, 파이로 분위기중에서 30분의 산화처리를 행하였지만, 하층 층간절연막이 유동하는 조건인 한, 본 실시예에서의 조건보다 저온의 조건의 경우라도 본 발명의 효과를 얻을 수 있다. 또, 보다 고온의 산화처리를 행한 경우에는 본 발명의 효과가 보다 현저히 나타난다.
( 제 3 실시예 )
도 5는 제 3 실시예에 의한 반도체 장치인 원통형 스택형 DRAM 셀의 단면도이다. 도 5에서 특징 부분을 알기 쉽게 하기 위해 게이트 전극, LOCOS 분리 및 비트선의 도시가 생략되어 있다. 이 반도체 장치는 실리콘 기판(1)과, 소정 조건하에서의 열처리에 의해 유동하는 제 1 절연막으로서의 BPSG막(16)과, 상기 소정 조건하에서의 열처리에서는 유동하지 않는 지지막으로서의 실리콘 산화막(17)과, 원통형 스택 셀을 형성할 때의 습식 에칭 스토퍼막인 실리콘 질화막(18)과, 실리콘 기판 내의 활성 영역에 접속되는 콘택트부(19)를 포함하는 원통형 용량 전극(24)과, 용량 절연막으로서 기능하는 제 2 절연막으로서의 실리콘 질화산화막(23x)과, 플레이트 전극(25)을 구비하고 있다.
다음으로, 도 5에 도시된 반도체 장치의 제조 방법에 대하여 도 6의 (A)～(D)를 참조하여 설명하기로 한다. 단, 도 6의 (A)～(D)에서도 특징 부분을 알기 쉽게 하기 위해 게이트 전극, LOCOS 분리 및 비트선의 도시가 생략되어 있다.
도 6의 (A)에 도시된 공정에서는 실리콘 기판(1) 상에, 소정 조건하에서의 열처리에 의해 유동하는 제 1 절연막으로서 BPSG막(16)을 퇴적한다. 이 때, BPSG막(16) 내의 불순물 농도는 인 농도가 3.0 중량% 이상, 붕소 농도가 3.0 중량% 이상이다. 다음에, BPSG막(16)을 평탄화하기 위한 열처리를 행한다. 예를 들면, 850℃, 질소 분위기 중에서 30분간의 열처리를 행함으로써, BPSG막(16)이 평탄화된다. 그 후, BPSG막(16) 상에 소정 조건하에서의 열처리에 의해 유동하지 않은 지지막으로서 실리콘 산화막(17)을 퇴적한다. 다음으로, 원통형 스택 셀을 형성할 때의 습식 에칭 스토퍼로서의 실리콘 질화막(18)을 형성한다. 그 후, 실리콘 질화막(18), 실리콘 산화막(17) 및 BPSG막(16)에 용량 전극용의 콘택트 홀을 개구한 후, 콘택트 홀을 포함하는 기판 상에 폴리실리콘을 퇴적하여, 콘택트부(19)와 실리콘 질화막(18) 상의 폴리실리콘막(20)을 형성한다. 그 후, 폴리실리콘막(20) 위에 실리콘 산화막(21)을 형성한다.
도 6의 (B)에 도시된 공정에서는 실리콘 산화막(21)을 원하는 셀 형상이 되도록 패터닝하여, 기판 상에 폴리실리콘막(22)을 퇴적한다. 그 때, 폴리실리콘막(22)을 퇴적하기 전에 폴리실리콘막(20) 상에 형성된 자연산화막을 제거해 둔다.
도 6의 (C)에 도시된 공정에서는 폴리실리콘막(22)의 이방성 에칭을 행하고, 실리콘 산화막(21)의 측면상만을 남기고 폴리실리콘막(22)을 제거하여 콘택트부(19)를 포함하는 원통형 용량 전극(24)을 형성한다.
도 6의 (D)에 도시된 공정에서는 실리콘 질화막(18)을 습식 에칭 스토퍼로서 습식 에칭을 행하고, 실리콘 산화막(21)만을 제거한다. 다음에, 기판 상에 실리콘 질화막(23)을 퇴적하고, 실리콘 질화막(18) 및 원통형 용량 전극(24)의 노출되는 면을 실리콘 질화막(23)으로 덮는다.
그 후의 공정은 도시를 생략하지만, 상기 실리콘 질화막(23)의 산화를 행함으로써, 도 5에 도시된 실리콘 질화산화막(23x)을 형성한다. 그 후는 일반적인 공정을 행하고, 도 5에 도시된 플레이트 전극(25)을 형성하여 원하는 배선을 행함으로써 반도체 장치가 완성된다.
본 실시예에서는 실리콘 질화막(18)과 BPSG막(16) 사이에 소정 조건하에서의 열처리에 의해 유동하지 않고 질화막의 변형에 저항하는 응력을 주는 실리콘 산화막(17)이 개재되어 있기 때문에 실리콘 질화막(23)을 산화하여 실리콘 질화산화막(23x)을 형성하는 열처리 공정에서 BPSG막(16)이 유동하더라도, 실리콘 질화막(18) 혹은 실리콘 질화산화막(23x)에 크랙 혹은 주름이 발생하지 않는다.
여기의 실시예에서는 제 1 절연막인 하층 층간절연막을 인 농도가 3.0 중량% 이상, 붕소 농도가 3.0 중량% 이상인 BPSG막으로 구성하였지만, 하층 층간절연막을 구성하는 재료는 이러한 실시예에 한정되는 것은 아니며, 열처리 공정에서 같은 정도의 유동성이 있는 다른 재료에 의해 하층 층간절연막이 구성되어 있는 경우라면, 실리콘 산화막을 실리콘 질화막과 하층 층간절연막 사이에 개재시킴으로써 본 실시예와 마찬가지로 실리콘 질화막(18) 또는 실리콘 질화산화막(23x)의 크랙 혹은 주름의 발생 방지 효과를 발휘할 수 있다.
본 실시예에서 실리콘 산화막(17)의 막두께는 실리콘 질화막(18) 혹은 실리콘 질화산화막(23x)에 크랙 혹은 주름이 발생하지 않도록 설정하는 것이 중요하고, 그 값은 BPSG막(16) 내의 불순물 농도, 실리콘 질화막(18)의 막두께, 실리콘 질화막(23) 형성후의 산화 조건에 의존한다. BPSG막(16) 내의 불순물 농도가 낮고, 실리콘 질화막(23) 형성후의 산화 온도가 낮을수록, 즉 BPSG막(16)이 유동하기 어려운 조건이 될수록 실리콘 산화막(17)의 막두께는 얇게 되고, 반대로 BPSG막(16)이 유동하기 쉬운 조건의 경우에는 실리콘 산화막(17)을 두껍게 해야 한다. 또한, 실리콘 질화막(18)이나 실리콘 질화산화막(23x)의 막두께가 두꺼울수록 실리콘 질화막(18)에 발생하는 응력도 증가하기 때문에 실리콘 산화막(17)의 막두께도 두껍게 해야 한다.
또, 실리콘 질화막(18)의 막두께는 후속 공정의 습식 에칭 중에 하층의 BPSG막(16)이 습식 에칭되지 않는 범위이면 된다.
본 실시예에서는 하층 층간절연막과 실리콘 질화막 사이에 개재시키는 지지막을 실리콘 산화막으로 구성하였지만, 본 발명은 이러한 실시예에 한정되는 것은 아니며, 지지막이 후의 열처리 공정에서 유동하지 않고 질화막의 변형에 저항하는 응력을 주는 재료라면 다른 재료로 구성되어도 본 발명의 목적을 달성할 수 있다.
또한, 도 6의 (B)에 도시된 실리콘 산화막(21)을 원하는 셀 형상이 되도록 패터닝하는 공정에서는 도 7에 도시된 바와 같이, 폴리실리콘막(20)도 동시에 에칭한 후, 전체면에 폴리실리콘막(22)을 퇴적하는 제 1 변형예를 채택할 수도 있다. 단, 이 경우에도 상기 실시예와 마찬가지로 폴리실리콘막(22)을 퇴적하기 전에 폴리실리콘막(20) 상에 형성된 자연산화막을 제거해 두는 것이 바람직하다.
또, 도 6의 (B)에 도시된 습식 에칭 스토퍼로서의 실리콘 질화막(18)을 형성한 후, 그 위에 실리콘 산화막(27)을 형성하는 제 2 변형예를 취할 수도 있다. 이하, 도 8의 (A)～(E)를 참조하여 제 3 실시예의 제 2 변형예의 방법을 설명하기로 한다.
우선, 도 8의 (A)에 도시된 공정에서는 실리콘 기판(1) 위에 하층 층간절연막으로서의 BPSG막(16)을 퇴적하고, BPSG막(16)을 열처리에 의해 평탄화한 후, 그 위에 실리콘 산화막(17)과 습식 에칭 스토퍼로서의 실리콘 질화막(18)을 차례로 적층한다. 그리고, 실리콘 질화막(18) 위에 다시 실리콘 산화막(27)을 형성한 후, 실리콘 산화막(27), 실리콘 질화막(18), 실리콘 산화막(17) 및 BPSG막(16)에 용량 전극용 콘택트 홀을 개구한 후, 콘택트 홀을 포함하는 기판 상에 폴리실리콘막을 퇴적하여 콘택트부(19)와 실리콘 질화막(27) 상의 폴리실리콘막(20)을 형성한다. 그 후, 폴리실리콘막(20) 위에 실리콘 산화막(21)을 퇴적한다.
다음으로, 도 8의 (B)에 도시된 공정에서는 도 6의 (B)에 도시된 공정과 마찬가지로 이 실리콘 산화막(21)을 원하는 셀 형상으로 패터닝한 후, 기판 상에 폴리실리콘막(22)을 퇴적한다. 그 때, 폴리실리콘막(22)을 퇴적하기 전에 폴리실리콘막(20) 상에 형성된 자연 산화막을 제거해 둔다.
도 8의 (C)에 도시된 공정에서는 폴리실리콘막(22)의 이방성 에칭을 행하고, 실리콘 산화막(21)의 측면만을 남기고 폴리실리콘막(22)을 제거하여 콘택트부(19)를 포함하는 원통형 용량 전극(24)을 형성한다.
도 8의 (D)에 도시된 공정에서는 실리콘 질화막(18)을 습식 에칭 스토퍼로서 습식 에칭을 행하여 실리콘 산화막(21) 및 실리콘 산화막(27)을 제거한다. 이 상태에서, 원통형 용량 전극(24)의 원통부와 실리콘 질화막(18) 사이에는 틈이 생겨 있다. 다음으로, 기판 상에 실리콘 질화막(23)을 퇴적하고, 실리콘 질화막(18) 및 원통형 용량 전극(24)의 노출되어 있는 면을 실리콘 질화막(23)으로 덮는다.
도 8의 (E)에 도시된 공정에서는 실리콘 질화막(23)을 산화함으로써 실리콘 질화산화막(23x)을 형성한다. 그 후는 일반적인 공정을 행하여 플레이트 전극(25)을 형성하고, 원하는 배선을 행함으로써 반도체 장치가 완성된다.
본 변형예의 구조를 갖는 반도체 장치의 경우, 원통형 용량 전극(24)의 원통부의 아래쪽에 생긴 공극부에서도 원통형 용량 전극(24)의 표면 상에 용량 절연막으로서의 실리콘 질화산화막(23x)이 형성되기 때문에 셀의 면적이 증대하여 그 만큼 셀 용량의 증대를 도모할 수 있다는 효과가 있다.
( 제 4 실시예 )
다음으로, 플레이트 전극의 아래쪽에만 질화막을 설치한 스택형 DRAM 셀의 구조에 관한 제 4 실시예에 대하여 설명하기로 한다.
도 9는 제 4 실시예에 의한 반도체 장치인 스택형 DRAM 셀의 단면도이다. 도 9에서 특징 부분을 알기 쉽게 하기 위해 게이트 전극, LOCOS 분리 및 비트선의 도시가 생략되어 있다. 이 반도체 장치는 실리콘 기판(1)과, 소정 조건하에서의 열처리에 의해 유동하는 제 1 절연막으로서의 제 1 BPSG막(28)과, 기판의 활성 영역에 접속되는 콘택트부(29)를 포함하는 용량 전극(31)과, 용량 절연막으로서 기능하는 제 2 절연막으로서의 실리콘 질화산화막(33)과, 플레이트 전극(34)과, 소정 조건하에서의 열처리에 의해 유동하는 제 3 절연막으로서의 제 2 BPSG막(35)을 구비하고 있다.
다음으로, 도 9에 도시된 반도체 장치의 제조 방법에 대하여 도 10의 (A)～(B) 을 참조하여 설명하기로 한다. 단, 도 10의 (A)～(B)에서 특징 부분을 알기 쉽게 하기 위해 게이트 전극, LOCOS 분리 및 비트선의 도시가 생략되어 있다.
도 10의 (A)에 도시된 공정에서는 실리콘 기판(1) 상에 소정 조건하에서의 열처리에 의해 유동하는 제 1 절연막으로서의 제 1 BPSG막(28)을 퇴적한다. 이 때, BPSG막(28) 내의 불순물 농도는 인 농도가 5.0 중량% 이하, 붕소 농도가 6.0 중량% 이하이다. 다음으로, 제 1 BPSG막(28)을 평탄화하기 위한 열처리를 행한다. 예를 들면, 850℃, 질소분위기중에서 30분의 열처리를 행함으로써 제 1 BPSG막(28)은 평탄화된다. 다음에, 용량 전극용 콘택트 홀을 개구한 후, 콘택트 홀을 포함하는 기판상에 폴리실리콘을 퇴적하고, 콘택트 홀에 매립되는 콘택트부(29)와, 제 1 BPSG막(28) 상의 폴리실리콘막(30)을 형성한다. 통상, 이 폴리실리콘에는 N형의 불순물이 첨가되어 있다.
도 10의 (B)에 도시된 공정에서는 폴리실리콘막(30)을 원하는 패턴으로 에칭함으로써 콘택트부(29)를 포함하는 용량 전극(31)을 형성한다. 다음으로, 기판 상에 실리콘 질화막(32)을 8nm 정도의 두께로 퇴적한다.
그 후의 공정의 도시는 생략하지만, 이 실리콘 질화막(32)의 산화를 행하여 도 9에 도시된 실리콘 질화산화막(33)을 형성한다. 그 때의 산화 조건은 예를 들면 드라이 분위기 중에서 온도가 850℃이고, 시간이 30분간이다. 그 후는 기판 상에 폴리실리콘막을 형성하고, 원하는 패턴으로 에칭하여 플레이트 전극(34)을 형성한다. 이 때, 플레이트 전극(34)이 제거된 부분에서는 하지의 실리콘 질화산화막(33)도 동시에 제거해 둔다. 그 후, 소정 조건하에서의 열처리에 의해 유동하는 제 3 절연막으로서의 제 2 BPSG막(35)을 퇴적하여, 예를 들면 850℃, 질소분위기중에서 30분간 열처리를 행함으로써 제 2 BPSG막(35)을 평탄화한다. 그 후, 원하는 배선을 행함으로써 반도체 장치가 완성된다.
본 실시예에 의한 반도체 장치에 의해, 제 2 BPSG막(35)을 평탄화하기 위한 열처리를 할 때, 플레이트 전극(34)의 아래쪽 이외의 영역에는 실리콘 질화산화막(33)이 존재하지 않는다. 즉, 실리콘 질화산화막(33)의 상면은 폴리실리콘막으로 구성되는 플레이트 전극(34)에 의해 덮여 있다. 따라서, 상층의 층간 절연막의 평탄화 공정에서, 하층의 층간 절연막이 유동화해도 실리콘 질화산화막(33)의 변형에 저항하는 응력이 플레이트 전극(34)에 의해 주어지기 때문에 실리콘 질화산화막(33)에 주름 혹은 크랙이 발생하지 않는다.
이와 같이, 지지막을 질화막의 위 또는 아래에 설치하는 경우에도 지지막이 공통의 투사평면에 있어서 질화막의 형성 영역을 포함하는 영역을 적어도 차지하도록, 즉 지지막을 질화막과 같은 평면형상으로 하거나 질화막보다 넓게 함으로써, 소정 조건하에서의 열처리시에 질화막의 주름 혹은 크랙의 발생을 방지할 수 있다.
또한, 본 실시예에서는 실리콘 질화막(32)을 열산화하여 실리콘 질화산화막(33)을 형성할 때는 플레이트 전극(34)은 아직 존재하지 않고, 실리콘 질화막(32)의 아래쪽에 제 2 실시예와 같은 실리콘 산화막(9)도 형성되어 있지 않지만, 이 산화공정에서 실리콘 질화막(32)에 주름 혹은 크랙이 발생하는 일은 없다. 상기 제 2 실시예와는 달리, 제 1 BPSG막(28) 내의 불순물 농도의 상한이 낮고, 또한 실리콘 질화막(32)을 산화하는 공정에서의 열처리 온도도 낮기 때문이다. 본 발명자의 실험에 의하면, 제 1 BPSG막(28) 내의 불순물 농도가, 인 농도가 5.0 중량% 이하, 붕소농도가 6.0 중량% 이하라면 제 1 BPSG막(28)을 평탄화하기 위한 열처리 온도보다 낮은 온도로 실리콘 질화막(32)을 드라이 산화하면서, 실리콘 질화막(32)에서의 주름 혹은 크랙의 발생을 방지할 수 있는 것을 알 수 있다. 단, 제 1 BPSG막(28) 내의 불순물 농도가 낮기 때문에 평탄화 열처리후의 평탄성은 제 2 실시예보다는 약간 낮다.
도 11은 이러한 문제점을 피하기 위한 변형예의 반도체 장치의 구조를 도시한 단면도이다. 이 변형예에서는 제 1 BPSG막(28)은 그 평탄성을 향상시키기 위해 막 내의 불순물 농도가 높게 되어 있고, 또 제 1 BPSG막(28)과 실리콘 질화산화막(33) 사이에는 소정 조건에서의 열처리에 의해서는 유동하지 않는 지지막으로서 제 2 실시예와 같은 실리콘 산화막(9)이 개재되어 있다. 이 실리콘 산화막(9)의 존재에 의해 도 10의 (B)에 도시된 상태로부터 실리콘 질화막(32)을 산화하는 공정에서도, 실리콘 질화막(32)의 크랙 혹은 주름을 방지할 수 있다. 또, 도 11에 도시된 반도체 장치의 구조는 실리콘 산화막(9)이 설치되는 점을 제외하면 상술한 도 9에 도시된 반도체 장치의 구조와 같다.
또, 실리콘 질화막(32)의 산화 조건이 제 1 BPSG막(28)의 유동성에 주는 영향으로서, 파이로 분위기 중에서 행해질 때보다 드라이 분위기 중에서 행해질 때가 발생하기 어려운 것이 실험에 의해 확인되어 있다. 이것은 드라이 분위기 중일 때에 실리콘 질화막(32)을 통과하는 산소보다 파이로 분위기 중일 때에 실리콘 질화막(32)을 통과하는 수증기 쪽이 제 1 BPSG막(28)을 보다 유동하기 쉽게 하기 때문이라고 생각된다.
또한, 실리콘 질화막(32)의 퇴적 방법이 실리콘 질화막에 주는 영향으로서는 그 퇴적 전에 질소 혹은 암모니아 분위기 중에서 하지의 열처리(전처리)를 행함으로써 크랙 혹은 주름을 보다 확실히 방지할 수 있는 것이 확인되었다. 이것은 질소 혹은 암모니아 분위기중에서 전처리를 행함으로써 제 1 BPSG막(28) 상의 실리콘 질화막(32)이 전처리를 하지 않는 경우보다 두껍게 되기 때문에 실리콘 질화막(32)을 통과하는 산소량이 줄고, 이에 따라 제 1 BPSG막(28)이 유동하기 어렵게 되기 때문이라고 생각된다. 전처리의 유무에 의해 실리콘 질화막의 막두께가 다른 것은, 하지의 상태차이에 의해 퇴적이 시작하는 시기에 차이가 생기기 때문이다. 이 경우, 질화 분위기 중에서 전처리한 BPSG막 상에서 실리콘 질화막의 퇴적이 시작되는 시기에 대하여 아무것도 전처리를 하지 않는 BPSG막 상에서 실리콘 질화막의 퇴적이 시작되는 시기에는 지연이 생긴다.
( 제 5 실시예 )
다음에, 제 4 실시예 같은 플레이트 전극의 아래쪽에만 질화막을 설치한 DRAM 셀의 구조를 원통형 스택형 DRAM 셀 구조에 적용한 제 5 실시예에 대하여 설명하기로 한다.
도 12는 제 5 실시예에 의한 반도체 장치인 원통형 스택형 DRAM 셀의 단면도이다. 도 12에서 특징 부분을 알기 쉽게 하기 위해 게이트 전극, LOCOS 분리 및 비트선의 도시가 생략되어 있다. 이 반도체 장치는 실리콘 기판(1)과, 소정 조건하에서의 열처리에 의해 유동하는 제 1 절연막으로서의 제 1 BPSG막(37)과, 습식 에칭 스토퍼로서의 실리콘 질화막(38)과, 실리콘 기판 내의 활성 영역에 접속되는 콘택트부(39)를 포함하는 원통형 용량 전극(44)과, 용량 절연막으로서 기능하는 제 2 절연막으로서의 실리콘 질화산화막(43x)과, 지지막으로서도 기능하는 플레이트 전극(45)과, 소정 조건하에서의 열처리에 의해 유동하는 제 3 절연막으로서의 제 2 BPSG막(46)을 구비하고 있다.
다음에, 도 12에 도시된 반도체 장치의 제조 방법에 대하여 도 13의 (A)～(D)를 참조하여 설명하기로 한다. 단, 도 13의 (A)～(D)에서 특징 부분을 알기 쉽게 하기 위해 게이트 전극, LOCOS 분리 및 비트선의 도시가 생략되어 있다.
우선, 도 13의 (A)에 도시된 공정에서는 실리콘 기판(1) 상에 소정 조건하에서의 열처리에 의해 유동하는 제 1 절연막으로서 제 1 BPSG막(37)을 퇴적한다. 이 때, 제 1 BPSG막(37) 내의 불순물 농도는 인 농도가 5.0 중량% 이하, 붕소 농도가 6.0 중량% 이하이다. 다음에, 제 1 BPSG막(37)을 평탄화하기 위한 열처리를 한다. 예를 들면, 850℃, 질소 분위기 중에서 30분간의 열처리를 행함으로써 제 1 BPSG막(37)은 평탄화된다. 다음에, 원통형 스택 셀을 형성할 때의 습식 에칭 스토퍼로서의 실리콘 질화막(38)을 형성한다. 그 후, 실리콘 질화막(38) 및 제 1 BPSG막(37)에 콘택트 홀을 형성한 후, 콘택트 홀을 포함하는 기판 상에 폴리실리콘을 퇴적하여, 콘택트부(39)와, 실리콘 질화막(38) 상의 폴리실리콘막(40)을 형성한다. 다음으로, 폴리실리콘막(40) 위에 실리콘 산화막(41)을 형성한다.
도 13의 (B)에 도시된 공정에서는 실리콘 산화막(41)을 원하는 셀 형상이 되도록 패터닝한 후, 기판 상에 폴리실리콘막(42)을 퇴적한다. 이 때, 폴리실리콘막(42)을 퇴적하기 전에, 폴리실리콘막(40) 상에 형성된 자연 산화막을 제거해 둔다.
도 13의 (C)에 도시된 공정에서는 폴리실리콘막(42)의 이방성 에칭을 행하고, 실리콘 산화막(41)의 측면을 제외한 폴리실리콘막을 제거하여 콘택트부(39)를 포함하는 원통형 용량 전극(44)을 형성한다.
도 13의 (D)에 도시된 공정에서는 실리콘 질화막(38)을 습식 에칭 스토퍼로서 습식 에칭하여 원통의 핵인 실리콘 산화막(41)만을 제거한다. 다음으로, 기판 상에 실리콘 질화막(43)을 8nm 정도의 두께로 퇴적하고, 실리콘 질화막(38) 및 원통형 용량 전극(44)의 노출된 표면을 실리콘 질화막(43)으로 덮는다.
후의 공정의 도시는 생략하지만, 실리콘 질화막(43)의 산화를 행함으로써 도 l2에 도시된 실리콘 질화산화막(43x)을 형성한다. 그 때의 산화 조건은, 예를 들면 파이로 분위기 중에서 온도가 800℃이고, 시간이 30분간 정도이다. 그 후, 기판상에 폴리실리콘막을 퇴적하여 원하는 패턴으로 에칭함으로써, 도 12에 도시된 플레이트 전극(45)을 형성한다. 이 플레이트 전극(45)을 에칭할 때, 플레이트 전극(45)의 아래쪽 이외의 영역에서는, 하지의 실리콘 질화산화막(43x) 및 습식 에칭 스토퍼로서의 실리콘 질화막(38)도 동시에 제거해 둔다. 그 후, 도 12에 도시된 제 3 절연막으로서의 제 2 BPSG막(46)을 퇴적하고, 예를 들면 850℃, 질소 분위기 중에서 30분간 열처리를 함으로써 제 2 BPSG막(46)을 평탄화한다. 그 후, 원하는 배선을 행함으로써 반도체 장치를 완성한다.
본 실시예의 반도체 장치에 의해, 제 2 BPSG막(46)을 평탄화하기 위한 열처리를 할 때, 플레이트 전극(45)의 아래쪽 이외의 영역에서는 실리콘 질화산화막(43x) 및 습식 에칭 스토퍼로서의 실리콘 질화막(38)이 존재하지 않기 때문에 상술한 제 4 실시예와 같이, 실리콘 질화막(38) 및 실리콘 질화산화막(43x)에 주름 혹은 크랙이 발생하지 않는다.
본 실시예에서는 실리콘 질화막(43)을 열산화하여 실리콘 질화산화막(43x)을 형성할 때는 플레이트 전극(45)은 아직 존재하지 않고, 실리콘 질화막(43) 및 실리콘 질화막(38) 아래쪽에 제 3 실시예와 같은 실리콘 산화막(17)도 형성되어 있지 않지만, 이 산화 공정에서 실리콘 질화막(38) 및 실리콘 질화산화막(43x)에 주름 혹은 크랙이 발생하는 일은 없다. 상기 제 3 실시예와는 달리, 제 1 BPSG막(37) 내의 불순물 농도의 상한이 낮고, 또한 실리콘 질화막(43)을 산화할 때의 열처리 온도도 낮기 때문이다. 이와 같이 열산화 공정에서 BPSG막을 유동시키지 않기 위한 조건에 대해서는 이하에 상세히 설명하기로 한다.
하기의 표 1에 BPSG막 중의 인 농도 및 붕소 농도와 열산화 온도를 바꾸어 실리콘 질화막의 열산화를 행한 경우의 실리콘 질화막의 주름의 발생 상태를 조사한 결과를 나타낸다. 단, ○은 주름이 발생하지 않는 조건, ×는 주름이 발생한 조건, △는 주름이 발생하는 경계적인 조건을 각각 나타낸다.
이상의 실험에서, BPSG막의 유동화 온도는 모두 850℃이다. 인이나 붕소의 농도가 낮게 되면 BPSG막의 유동화 정도가 나빠지고, 평탄성이 악화하기 때문에 850℃ 열처리에 의한 유동화를 생기게 하는 경우에는 인의 농도가 5.5중량%이고, 붕소의 농도가 3.8중량%라는 조성이 한계이고, 이보다 저농도로 할 수는 없다고 생각된다. 이 때, 820℃의 열처리에 의해서는 주름이 생기지 않았다.
이상의 실험으로부터 알 수 있는 바와 같이, BPSG막이 유동화하는 온도가 830℃ 이상의 온도(예를 들면 850℃)라면 열산화 온도를 820℃ 이하의 온도(예를 들면 800℃)로 하면, BPSG막을 유동화시키지 않고 실리콘 질화막을 열산화할 수 있기 때문에 지지막이 없더라도 열산화 공정에서의 실리콘 질화막의 변형을 방지할 수 있다.
단, 인과 붕소의 농도 조정에 의해서는 인의 농도가 2.0～6.0중량%이고, 붕소의 농도가 1.0∼4.0중량%라면 본 발명의 효과는 어느 정도 얻어진다.
이러한 방법은 지지막을 플레이트 전극으로 구성하고, 별도 실리콘 산화막으로 이루어지는 지지막을 설치하지 않도록 한 DRAM 셀을 형성할 때에 알맞는 방법이고, 도 9에 도시된 제 4 실시예에도 적용할 수 있는 방법이다.
또, 실리콘 질화막(43)을 산화할 때, 예를 들면 제 1 BPSG막(37)의 평탄도를 향상시키고 싶을 때 등에, 제 1 BPSG막(37)이 유동화하는 조건으로 열처리를 하지 않을 수 없는 경우에는 실리콘 질화막(38)의 아래쪽으로 실리콘 산화막을 형성해 두면 된다.
도 14는 이러한 변형예의 반도체 장치의 구조를 도시한 단면도이다. 이 변형예에서는 제 1 BPSG막(37)은 그 평탄성을 향상하기 위해 막 내의 불순물 농도가 높게 되어 있고, 또 제 1 BPSG막(37)과 실리콘 질화막(38) 사이에는 소정 조건에서의 열처리에 의해서는 유동하지 않는 지지막으로서 제 3 실시예와 같은 실리콘 산화막(17)이 개재되어 있다. 이 실리콘 산화막(17)의 존재에 의해 도 13의 (D)에 도시된 상태로부터 실리콘 질화막(43)을 산화하는 공정으로도 실리콘 질화막(38) 및 실리콘 질화산화막(43x)의 크랙 혹은 주름을 방지할 수 있다. 또, 도 14에 도시된 반도체 장치의 구조는 실리콘 산화막(17)이 설치되는 점을 제외하면 상술한 도 12에 도시된 반도체 장치의 구조와 동일하다. 이 변형예에서는 실리콘 산화막(17)을 부가함으로써 보다 안정된 프로세스를 실현할 수 있다.
( 상기 각 실시예의 변형예 )
또, 상기 원통 스택형 DRAM 셀에 관한 각 실시예에서는 에칭 스토퍼막은 모두 실리콘 질화막으로 구성되어 있지만, 본 발명은 이러한 실시예에 한정되는 것은 아니다. 4규산에틸(Tetra-Ethyl-0xy-Silane : TEOS)등의 열분해에 의해서 형성되는 실리콘 산화막인 TEOS막도 폴리실리콘막이나 BPSG막에 대한 큰 에칭 선택비를 발휘할 수 있기 때문에, 예를 들면 도 5, 도 7, 도 12, 도 14에서의 실리콘 질화막(18, 38) 대신에 TEOS막을 이용해도 된다. 단, TEOS막을 에칭 스토퍼막으로서 이용하는 경우는 원통형 용량 전극의 핵이 되는 막(도 6의 (a)에 도시된 막(21))을 BPSG막으로 구성한다. 그 경우, TEOS막은 지지막으로서의 기능, 요컨대 용량 절연막의 변형을 저지하는 기능을 발휘할 수 있기 때문에 별도의 지지막은 불필요하다.
또, 상기 제 2∼제 5 실시예에서 콘택트 홀을 개구하기 전에 기판 상에 산화막과의 에칭 선택비가 있는 막을 퇴적한 후, 콘택트 홀을 개구하면 콘택트 홀의 크기가 에칭후에 커지는 일이 없다.
도 15의 (A)∼(B)는 제 2 실시예의 제조 공정중 콘택트 홀을 형성하는 공정에서, 산화막과의 에칭 선택비가 높은 에지 유지용 막인 폴리실리콘막(47)을 형성한 경우와 폴리실리콘막을 형성하지 않는 경우(제 2 실시예)의 콘택트 홀의 형상의 차이를 도시한 도면이다. 도 15의 (A)에 도시된 바와 같이, 실리콘 산화막(9)의 위에 산화막과의 에칭 선택비가 높은 폴리실리콘막(47)을 형성하고 있는 경우에는, 폴리실리콘막(47)이 존재함으로써 에칭 조건이 불균일했을 때라도 도 15의 (B)에 도시된 바와 같은 콘택트 홀 상부의 확산이 생기지 않는다.
또한, 상기 각 실시예에서는 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 1 절연막을 BPSG막으로 구성하였지만, 본 발명은 이러한 실시예로 한정되는 것은 아니다. 예를 들면, 인 대신에 비소를 첨가한 것이나, 불소를 첨가하는 것으로, 저온으로 유동하는 특성을 부여한 절연막에 대해서도 본 발명을 적용할 수 있는 것은 물론이다.
또, 상기 각 실시예에서는 지지막을 제 1 절연막인 하층 층간절연막과 실리콘 질화막 사이에 설치하도록 하였지만, 본 발명은 이러한 실시예에 한정되는 것은 아니며, 예를 들면 실리콘 질화막과 그 위의 상층 절연막 사이에 지지막으로서의 실리콘 산화막 등을 형성하도록 해도 상층의 층간 절연막의 평탄화 처리시 등에 실리콘 질화막의 주름이나 크랙의 발생을 확실히 방지할 수 있다.
또, 상기 DRAM 셀에 관한 각 실시예에서는, 제 1 절연막은 모두 기판 바로 위의 소위 제 1 층간 절연막으로 되어 있지만, 본 발명은 이러한 실시예에 한정되는 것은 아니다. DRAM 셀의 종류에 따라서는 용량 전극이 제 2 층간절연막 혹은 그 보다 상층의 층간절연막 위에 형성되는 경우도 있고, 이러한 경우에서의 제 1 절연막이란 바로 아래쪽의 층간절연막 혹은 아래쪽의 모든 층간 절연막을 말하는 것이 된다.
상술한 바와 같이 본 발명에 의한 반도체 장치에 따르면, 리플로우 특성을 갖는 제 1 절연막의 위에 질화실리콘을 포함하는 제 2 절연막을 설치한 반도체 장치에 있어서, 질화실리콘을 포함하는 절연막의 위 또는 아래에 소정 조건하에서의 열처리에서는 유동하지 않고 질화막의 변형에 저항하는 응력을 주는 특성을 갖는 지지막을 설치하도록 하였으므로 그 후의 공정에서 소정 조건하에서의 열처리를 위해 제 1 절연막이 유동하는 일이 있어도 지지막에 의해서 제 2 절연막의 변형이 저지되고, 제 2 절연막에서의 주름이나 크랙의 발생을 확실히 방지할 수 있게 되어 반도체 장치의 수율, 신뢰성 및 성능의 향상을 도모할 수 있다.
또한, 반도체 장치가 실리콘 질화산화막으로 이루어지는 용량 절연막을 구비한 스택형 DRAM 셀의 경우에는, 제 1 절연막인 하층 층간절연막과 제 2 절연막 사이에 지지막을 설치하거나 혹은 플레이트 전극에 의해 지지막으로서의 기능을 갖게 하도록 하였기 때문에, 용량 절연막용 실리콘 질화막을 산화하는 공정이나 상층의 층간 절연막을 평탄화하는 공정에서의 용량 절연막의 주름이나 크랙의 발생을 방지할 수 있게 되어 스택형 DRAM 셀로서 기능하는 반도체 장치의 수율, 신뢰성 및 성능의 향상을 도모할 수 있다.
또, 반도체 장치가 실리콘 질화산화막으로 이루어지는 용량 절연막과 에칭 스토퍼막을 구비한 원통형 스택형 DRAM 셀의 경우에도, 상기와 같은 수단으로 용량 절연막용 실리콘 질화막을 산화하는 공정이나 상층의 층간 절연막을 평탄화하는 공정에서의 용량 절연막이나 에칭 스토퍼막의 주름이나 크랙의 발생을 방지할 수 있게 되어 원통형 스택형 DRAM 셀로서 기능하는 반도체 장치의 수율, 신뢰성 및 성능의 향상을 도모할 수 있다.
이들 반도체 장치의 구조는 본 발명의 제 1 반도체 장치의 제조 방법에 의해 용이하게 실현된다.
특히, 본 발명에 의한 제 2 반도체 장치의 제조 방법은 비원통 스택형 DRAM 셀 혹은 에칭 스토퍼막으로서 TEOS막을 이용한 원통형 DRAM 셀의 제조에 알맞는 제조방법이다.
또한, 본 발명에 의한 제 3 반도체 장치의 제조 방법은 에칭 스토퍼막으로서 실리콘 질화막을 이용한 원통 스택형 DRAM 셀의 제조에 알맞는 제조방법이다.
또, 본 발명에 의한 제 4 반도체 장치의 제조 방법은 제 1 절연막을 유동시키지 않고 실리콘 질화막의 열산화를 행할 수 있는 제조방법이다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
도 1은 제 1 실시예에 의한 폴리사이드 구조를 갖는 반도체 장치의 구조를 도시한 단면도
도 2는 제 1 실시예에 의한 반도체 장치의 제조 공정을 도시한 단면도
도 3은 제 2 실시예에 의한 스택형 DRAM 셀의 구조를 도시한 단면도
도 4는 제 2 실시예에 의한 스택형 DRAM 셀의 제조 공정을 도시한 단면도
도 5는 제 3 실시예에 의한 원통형 스택형 DRAM 셀의 구조를 도시한 단면도
도 6은 제 3 실시예에 의한 원통형 스택형 DRAM 셀의 제조 공정을 도시한 단면도
도 7은 제 3 실시예의 제 1 변형예에 의한 원통형 스택형 DRAM 셀의 제조 공정중 하나의 공정만을 도시한 단면도
도 8은 제 3 실시예의 제 2 변형예에 의한 원통형 스택형 DRAM 셀의 제조 공정을 도시한 단면도
도 9는 제 4 실시예에 의한 스택형 DRAM 셀의 구조를 도시한 단면도
도 10은 제 4 실시예에 의한 스택형 DRAM 셀의 제조 공정을 도시한 단면도
도 11은 제 4 실시예의 변형예에 의한 스택형 DRAM 셀의 구조를 도시한 단면도
도 12는 제 5 실시예에 의한 원통형 스택형 DRAM 셀의 구조를 도시한 단면도
도 13은 제 5 실시예에 의한 원통형 스택형 DRAM 셀의 제조 공정을 도시한 단면도
도 14는 제 5 실시예의 변형예에 의한 원통형 스택형 DRAM 셀의 구조를 도시한 단면도
도 15는 그 밖의 실시예에서의 콘택트 홀의 크기 확대 방지를 위한 변형예를 설명하기 위한 단면도
도 16은 종래의 폴리사이드 구조를 갖는 반도체 장치의 구조를 도시한 단면도
도 17은 종래의 스택형 DRAM 셀의 구조를 도시한 단면도
도 18은 종래의 원통형 스택형 DRAM 셀의 구조를 도시한 단면도
도 19는 종래의 반도체 장치에서의 실리콘 질화막의 주름 혹은 크랙의 발생상태를 도시한 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 게이트 전극
3, 28, 37 : 제 1 BPSG막 4 : 폴리사이드 배선
5, 9, 17, 21, 27, 41 : 실리콘 산화막
6, 13, 18, 23, 32, 38, 43 : 실리콘 질화막
7, 35, 46 : 제 2 BPSG막 8, 16, 26 : BPSG막
10, 29, 39 : 콘택트부
11, 20, 22, 30, 40, 42, 47 : 폴리실리콘막
12, 31 : 용량 전극
14, 23x, 33 : 실리콘 질화산화막
15, 25, 34, 45 : 플레이트 전극
24, 44 : 원통형 용량 전극
Claims (25)
- 반도체 영역을 갖는 기판과,상기 반도체 영역 상에 형성되고, 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 1 절연막과,상기 제 1 절연막 상에, 상기 제 1 절연막의 상면에 접하도록 형성된 실리콘 산화막과,상기 실리콘 산화막 상에 형성된 적어도 질화실리콘을 포함하는 제 2 절연막과,상기 제 2 절연막 상에 형성되고, 상기 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 3 절연막을 구비하고,상기 실리콘 산화막의 막두께는, 상기 소정 조건하에서의 열처리에 의한 상기 제 2 절연막의 변형에 저항하는 응력을 상기 제 2 절연막에 부여하고, 상기 제 2 의 절연막에 크랙이나 주름이 발생하지 않도록 설정되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 절연막은 불순물을 포함하는 절연막인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 절연막은 BPSG막인 것을 특징으로 하는 반도체 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 3 절연막은 BPSG막인 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에, 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 1 절연막을 퇴적하는 제 1 공정과,상기 소정 조건하에서 제 1 열처리를 행하여 상기 제 1 절연막을 유동시켜 평탄화하는 제 2 공정과,상기 제 2 공정 후에, 상기 제 1 절연막 상에 상기 제 1 절연막의 상면에 접하도록 실리콘 산화막을 형성하는 제 3 공정과,상기 실리콘 산화막 상에 질화실리콘을 포함하는 제 2 절연막을 형성하는 제 4 공정과,상기 제 2 절연막 상에, 상기 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 제 3 절연막을 퇴적하는 제 5 공정과,상기 소정 조건하에서의 제 2 열처리를 행하여 상기 제 3 절연막을 유동시켜 평탄화하는 제 6 공정을 포함하고,상기 실리콘 산화막의 막두께는, 상기 제 2 열처리에 의한 상기 제 2 절연막의 변형에 저항하는 응력을 상기 제 2 절연막에 부여하고, 상기 제 2 의 절연막에 크랙이나 주름이 발생하지 않도록 설정되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항에 있어서,상기 제 1 절연막은 불순물을 포함하는 절연막인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항에 있어서,상기 제 1 절연막은 BPSG막인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,상기 제 3 절연막은 BPSG막인 것을 특징으로 하는 반도체 장치의 제조방법.
- 반도체 영역을 갖는 기판과,상기 반도체 영역 상에 형성되고, 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 절연막과,상기 절연막 상에, 상기 절연막의 상면에 접하도록 형성된 실리콘 산화막과,상기 실리콘 산화막 상에 형성된 실리콘 질화막과,상기 실리콘 질화막, 상기 실리콘 산화막, 및 상기 절연막을 관통하여 형성된 콘택트 홀과,상기 콘택트 홀 내에 형성된 콘택트를 구비하고,상기 실리콘 산화막의 하면 전체는 상기 절연막의 상면에 접하여 있으며,상기 실리콘 산화막의 막 두께는, 상기 소정 조건하에서의 열처리에 의한 상기 실리콘 질화막의 변형에 저항하는 응력을 상기 실리콘 질화막에 부여하고, 상기 실리콘 질화막에 크랙이나 주름이 발생하지 않도록 설정되어 있는 것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서,상기 절연막은 불순물을 포함하는 절연막인 것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서,상기 절연막은 인(P)을 포함하는 절연막인 것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서,상기 절연막은 붕소(B)를 포함하는 절연막인 것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서,상기 절연막은 붕소와 인을 포함하는 절연막인 것을 특징으로 하는 반도체 장치.
- 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,상기 절연막은 표면이 평탄화되어 있는 것을 특징으로 하는 반도체 장치.
- 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,상기 실리콘 질화막은 하면 전체가 상기 실리콘 산화막의 상면에 접해 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에, 소정 조건하에서의 열처리에 의해 유동하는 특성을 갖는 절연막을 퇴적하는 제 1 공정과,상기 소정 조건하에서 열처리를 행하여 상기 절연막을 유동시켜 평탄화하는 제 2 공정과,상기 제 2 공정 후에, 상기 절연막 상에 상기 절연막의 상면에 접하도록 실리콘 산화막을 형성하는 제 3 공정과,상기 실리콘 산화막 상에 실리콘 질화막을 형성하는 제 4 공정과,상기 실리콘 질화막, 상기 실리콘 산화막, 및 상기 절연막을 관통하는 콘택트 홀을 형성하는 제 5 공정과,상기 콘택트 홀 내에 콘택트를 형성하는 제 6 공정을 포함하며,상기 실리콘 산화막의 막 두께는, 상기 소정 조건하에서의 열처리에 의해 상기 실리콘 질화막의 변형에 저항하는 응력을 상기 실리콘 질화막에 부여하고, 상기 실리콘 질화막에 크랙이나 주름이 발생하지 않도록 설정되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 16 항에 있어서,상기 제 6 공정은,상기 콘택트 홀을 포함하는 기판 상에 제 1 도체막을 형성하는 공정(a)와,상기 공정(a) 후에, 상기 도체막 상에 원통형 용량전극의 핵을 형성하는 공정(b)와,상기 공정(b) 후에, 상기 원통형 용량전극의 핵의 상부를 포함하는 기판 상에 제 2 도체막을 형성하는 공정(c)와,상기 공정(c) 후에, 상기 제 1 및 제 2 도체막을 패터닝하여 상기 제 1 및 제 2 도체막으로 이루어진 상기 콘택트를 포함하는 원통형 용량전극을 형성하는 공정(d)를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 16 항에 있어서,상기 절연막은 불순물을 포함하는 절연막인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 16 항에 있어서,상기 절연막은 인을 포함하는 절연막인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 16 항에 있어서,상기 절연막은 붕소를 포함하는 절연막인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 16 항에 있어서,상기 절연막은 붕소와 인을 포함하는 절연막인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 절연막의 일부 영역 상에는 상기 제 1 절연막의 상면에 접하도록 배선이 형성되어 있으며,상기 실리콘 산화막은 상기 제 1 절연막의 다른 부분의 영역 상 및 상기 배선 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,상기 제 2 공정 후 상기 제 3 공정 전에, 상기 제 1 절연막의 일부 영역 상에 상기 제 1 절연막의 상면에 접하는 배선을 형성하는 공정을 포함하며,상기 제 3 공정에서는 상기 제 1 절연막의 다른 부분의 영역 상 및 상기 배선 상에 상기 실리콘 산화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,상기 실리콘 산화막은 TEOS막인 것을 특징으로 하는 반도체 장치.
- 제 16 항 내지 제 21 항 중 어느 한 항에 있어서,상기 실리콘 산화막은 TEOS막인 것을 특징으로 하는 반도체 장치의 제조방법.
Applications Claiming Priority (3)
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