CN101169969B - 深亚微米动态存储器的信号放大电路 - Google Patents

深亚微米动态存储器的信号放大电路 Download PDF

Info

Publication number
CN101169969B
CN101169969B CN2006101140673A CN200610114067A CN101169969B CN 101169969 B CN101169969 B CN 101169969B CN 2006101140673 A CN2006101140673 A CN 2006101140673A CN 200610114067 A CN200610114067 A CN 200610114067A CN 101169969 B CN101169969 B CN 101169969B
Authority
CN
China
Prior art keywords
nmos pass
pass transistor
source electrode
data
amplifying circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006101140673A
Other languages
English (en)
Other versions
CN101169969A (zh
Inventor
舒清明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhaoyi Innovation Technology Group Co ltd
Original Assignee
GigaDevice Semiconductor Beijing Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GigaDevice Semiconductor Beijing Inc filed Critical GigaDevice Semiconductor Beijing Inc
Priority to CN2006101140673A priority Critical patent/CN101169969B/zh
Publication of CN101169969A publication Critical patent/CN101169969A/zh
Application granted granted Critical
Publication of CN101169969B publication Critical patent/CN101169969B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Dram (AREA)

Abstract

本发明为一种深亚微米动态存储器的信号放大电路，其包括动态存储器的存储单元和灵敏放大电路，所述的存储单元由两个电容和两个晶体管组成，所述的灵敏放大电路包括：一交叉耦合放大电路、一位线充电电路以及一开关电路组成，从而构成VCC双单元DRAM灵敏放大电路、VCC/2双单元DRAM灵敏放大电路以及GND双单元DRAM灵敏放大电路；所述灵敏放大电路与存储单元中的晶体管源极相连，从而达到稳定、抗干扰能力强的技术效果。

Description

深亚微米动态存储器的信号放大电路
技术领域
本发明涉及的是一种集成电路放大器，特别涉及的是一种针对深亚微米动态存储器的信号放大电路。
背景技术
1.氮氧化硅SiON栅介质的特性
随着场效应管MOSFET的尺寸不断缩减，为了维持对漏极电流的良好的可控性，需要减小栅介质的厚度。在100纳米以下CMOS工艺中，栅氧化层的厚度已经在2纳米以下。随着尺寸的不断缩小，栅极漏电以及可靠性问题比如栅电极的硼渗透，成为一个紧迫的问题。
当工艺尺寸在180nm以下时，工业界已经不再采用纯SiO2作为栅绝缘体，而是采用通过对氧化物热氮化处理形成的低掺杂氮氧化物作为栅绝缘体，以阻止P+多栅极的硼渗透。纯SiO2的介电常数k值是3.9；而对SiO2进行氮重掺杂可使介电常数k提高到接近Si3N4k＝7.8，从而降低栅的漏电流。
现在90nm技术节点使用的重掺杂氮氧化硅可以有两种方法生成。或是由氧化物的热氮化法，或是等离子体氮化法，由氮化合工程在SiO2氧化层加入一定比例的氮。掺杂30％氮的SiON的介电常数值是6，栅的漏电流IG大约降低了1000倍。这种高掺杂的氮化物可以通过氮氧N/O或是氧氮O/N堆叠结构，结合氮化或是氧化工艺生成。
使用SiON成功的关键是精确控制SiON中氮的成分。据报道SiON膜的厚度非常均匀在整个晶圆膜厚波动小于1％，而氮成分的均匀性较差在整个晶圆氮成分波动可达8.66％。由于等离子体氮化法工艺PN-O造成的氮的成分在晶圆上波动直接导致了器件阈值电压的波动。氮成分的波动对器件阈值电压造成的影响如下：PMOS器件的阈值电压是45mV/％N，NMOS器件的阈值电压是15mV/％N。因此，在同样的SiON膜厚度的波动和氮成分的波动下，PMOS器件的阈值电压的波动比NMOS器件的阈值电压的波动大得多。
2.场效应晶体管工作电压
MOSFET工作电压的降低和沟道长度的缩短几乎是一致的，因为这样使得沟道内的电场强度基本不变，从而使沟道关断时漏电和栅极的漏电控制在一个可以接受的范围。例如，当工艺节点从0.18μm降到0.13μm时，工作电压从1.8V降到1.2V。工作电压降低的好处是电路的动态功耗以平方关系降低，这是不断缩小沟道长度的动因之一。然而，这也为集成电路如存储器设计带来了巨大的挑战。
3.普通的动态存储器DRAM信号放大方案
DRAM是指动态随机存储器。动态是指为了保证不丢失存储位信息，需要周期性刷新DRAM单元。DRAM单元的面积小，容量大。通过恰当的封装，DRAM可以有很高的数据率。由于这些原因，大容量的主存储器的设计中仍采用DRAM作为基本单元，内嵌式动态存储器越来越多地应用于SOC芯片。
DRAM存储器阵列由字线行和位线列组成。每一行和列的交叉点是一个存储单元，存储单元由一个晶体管和一个电容组成。单元的数据决定于存储在电容中的电荷，晶体管的开关控制数据的存取。当字线被选中，晶体管打开时，存储在电容中的电荷通过电荷共享使位线电压改变，然后通过灵敏放大电路将位线电压的微小改变放大，从而读出数据。当然，也可根据待写入的数据强制设置位线电压，改变存储在电容中的电荷，从而完成数据的写入。DRAM的其余部分支持电路，完成存储阵列字线和位线读写的控制操作。
灵敏放大电路是DRAM最重要的电路。差分的灵敏放大电路用于大多数CMOS存储器中，因为与非差分的信号放大器相比，它更能够从噪声中辨认出微小的信号。交叉耦合差分放大器由于它的速度快，结构简单和同时具备回写功能，被广泛应用于DRAM的灵敏放大电路。栅级与漏级之间的交叉耦合实现了正反馈，提高了放大器增益，降低了开关和延迟时间。
有许多种电容存储电荷灵敏放大的机制，最常用的信号放大方案是VCC/2方案，如图1所示为普通DRAM的VCC/2灵敏放大电路，灵敏放大电路的核心电路是由PMOS晶体管P1、P2、P3和NMOS晶体管N6、N7、N9组成的交叉耦合差分放大电路103。NMOS晶体管N3、N4为位线预充电电路，N5、N8为位线BL/BL_B与数据线DA/DA_B之间的开关。Vref为位线预充电压源，通常设置为VCC/2。
在读写操作开始之前，DRAM单元101、102处于预充电状态，数据开关控制信号DAEN为低，预充电控制信号PRC为高，位线BL和BL_B预充电到Vref即VCC/2。在字线选中时，PRC首先变为低，关断预充电电路。假设选中的字线为WL0，DRAM单元101通过电荷再分布拉升位线BL电平(若C0存储高电平)或降低位线BL电平(若C0存储低电平)，而位线BL_B维持预充电电压VCC/2。因此，在电荷再分布结束后，位线BL与BL_B之间形成电位差。
SA设为高，SA_B设为低，灵敏放大电路工作，将位线BL和BL_B的电位差放大。然后将DAEN设为高，N5、N8导通，放大后的位线数据可顺利读出送到数据线DA/DA_B，从而读出数据。
在差分放大过程中，需要将选通的位线(连接选择的存储单元的位线，即激活位线)与一个参考位线(并不连接存储单元)相比。如果激活位线与参考位线之间的电压差为正，该正信号被放大到逻辑“1”，反之负信号被放大到逻辑“0”。参考位线电位设置必须使灵敏放大电路能清晰的区分出存储单元中的高电平和低电平。通常DRAM的激活位线与参考位线的预充电位设为VCC/2。激活位线电平低于参考位线电平，从单元对中读出低电平，即逻辑“0”。激活位线电平高于参考位线电平，从单元对中读出高电平，即逻辑“1”。对于灵敏放大电路而言，VCC/2预充电位是其共模电压。
灵敏放大电路的灵敏度，即灵敏放大电路的最小可检测信号是由灵敏放大电路的输入失调电压决定的。输入失调电压是使灵敏放大电路差分输出为零时在其输入端应施加的差分输入电压。导致输入失调电压的因素有Vth不匹配，沟道的导电率不匹配，位线负载不匹配。其中，Vth不匹配是主要因素，采用电路技巧可以补偿Vth的不匹配，但是会增加面积和功耗。沟道的导电率不匹配在沟道尺寸很小时很突出，尽可能增大灵敏放大电路的晶体管沟道长度有利于改善沟道导电率的匹配程度，但是会增加面积和功耗，并降低灵敏放大的速度。位线负载不匹配是普通DRAM所固有的，因为在放大过程中，激活位线的负载总是大于参考位线的负载。
在VCC/2放大方案中，灵敏放大电路的共模电压是VCC/2，PMOS对管和NMOS对管在放大过程中都会导通，因此，不匹配的PMOS对管和NMOS对管均会对输入失调电压有贡献。影响灵敏放大电路的输入失调电压的因素按程度强弱有5项：PMOS对管的Vth不匹配，NMOS对管的Vth不匹配，PMOS对管的W/L不匹配，NMOS对管的W/L不匹配，位线负载不匹配。
DRAM采用VCC/2放大方案具有以下特点。首先，预充电压的最优值不会是固定的值，它会随着存储单元的漏电机制，工艺波动，环境温度，电源电压和噪声等因素而变化，通过实验数据只能得到最优值的分布。在电路上预充电压只能控制在最优值附近的一定范围，因此，实际的预充电压必然会对最优值存在偏移，最好的结果是使偏移量的分布呈现为均值为零的正态分布。在预充电压对最优值存在偏移时，电荷共享后的位线电压差会减小，其减小量相当于工作电压VCC减少了预充电压偏移量的两倍。
其次，所有DRAM单元通过共同极板连接在一起，该极板电位的波动直接影响电荷共享后的位线电压差。当共同极板的电位升高，读出数据1时电荷共享后的位线电压差增大，但读出数据0时电荷共享后的位线电压差减小；当共同极板的电位降低，读出数据0时电荷共享后的位线电压差增大，但读出数据1时电荷共享后的位线电压差减小。共同极板电位的波动通常是以噪声形式出现，它对DRAM的影响是使电荷共享后的位线电压差减小，其减小量相当于工作电压VCC减少了共同极板电位波动的峰峰值。
随着工艺尺寸缩小，DRAM工作电压VCC相应降低，预充电压的波动和共同极板电位的波动对电荷共享后的位线电压差的影响相对增大。进入深亚微米后，动态存储器面临因工作电压VCC降低而带来的巨大挑战。双单元动态存储器则在低工作电压下显示出极好的优势。
发明内容
本发明的目的在于，提供一种深亚微米动态存储器的信号放大电路，能够解决现有技术的缺陷，稳定、抗干扰能力强，极具市场开发潜力以及应用前景。
为实现上述目的，本发明采用的技术方案一在于，提供一种深亚微米动态存储器的信号放大电路，其包括动态存储器的存储单元和灵敏放大电路，每个所述的存储单元有两部分，每个部分由两个电容和两个晶体管组成，单元的数据决定于存储在电容中的电荷，其中两部分中存储的数据是0和1互补的，晶体管的开关控制数据的存取；所述的存储单元通过共同的板极连接在一起，灵敏放大电路与存储单元中的晶体管的源极相连，将电荷共享后位线电压的微小改变放大，从而读出数据，其中，所述的灵敏放大电路包括：
一交叉耦合放大电路205，其是由PMOS晶体管P5、P6和NMOS晶体管N15、N16、N18组成，其中所述PMOS晶体管P5、P6的源极相连，所获得的结点与VCC相连，NMOS晶体管N15、N16的源极相连接，所获得的结点与NMOS晶体管N18的漏极相连接，所述NMOS晶体管N18的栅极连接控制灵敏放大电路工作的信号SA，所述NMOS晶体管N18的源极连接地GND；
一位线充电电路212，其由PMOS晶体管P4、P7组成，所述的PMOS晶体管P4、P7的源极相连接，所获结点与VCC相连，其漏极分别连接位线BL、BL_B，其栅极分别连接于充电控制信号PRC_B；
一开关电路213，其是由NMOS晶体管N14、N17组成，所述NMOS晶体管N14、N17的源极分别连接于位线BL、BL_B，其漏极分别于数据线DA、DA_B相连接，其栅极连接数据开关控制信号DAEN。
为实现上述目的，本发明采用的技术方案二在于，提供一种深亚微米动态存储器的信号放大电路，包括动态存储器的存储单元和灵敏放大电路，每个所述的存储单元有两部分，每个部分由两个电容和两个晶体管组成，单元的数据决定于存储在电容中的电荷，其中两部分中存储的数据是0和1互补的，晶体管的开关控制数据的存取；所述的存储单元通过共同的板极连接在一起，灵敏放大电路与存储单元中的晶体管的源极相连，将电荷共享后位线电压的微小改变放大，从而读出数据，其中，所述的灵敏放大电路包括：
一交叉耦合放大电路305，其是由PMOS晶体管P9、P10、P8和NMOS晶体管N26、N27、N29组成，其中所述PMOS晶体管P9、P10的源极相连，所获得的结点与PMOS晶体管P8的漏极相连；
所述PMOS晶体管P8的源极与VCC相连，其栅极连接控制灵敏放大电路工作的信号SA_B，NMOS晶体管N26、N27的源极相连接，所获得的结点与NMOS晶体管N29的漏极相连接，所述NMOS晶体管N29的栅极连接控制灵敏放大电路工作的信号SA，所述NMOS晶体管N29的源极连接地GND；
一位线充电电路312，其由NMOS晶体管N23、N24组成，所述的NMOS晶体管N23、N24的漏极相连接，所获结点与参考电压Vref相连，其源极分别连接位线BL、BL_B，其栅极分别连接于充电控制信号PRC；
一开关电路313，其是由NMOS晶体管N25、N28组成，所述NMOS晶体管N25、N28的源极分别连接于位线BL、BL_B，其漏极分别与数据线DA、DA_B相连接，其栅极连接数据开关控制信号DAEN。
为实现上述目的，本发明采用的技术方案三在于，提供一种深亚微米动态存储器的信号放大电路，包括动态存储器的存储单元和灵敏放大电路，每个所述的存储单元有两部分，每个部分由两个电容和两个晶体管组成，单元的数据决定于存储在电容中的电荷，其中两部分中存储的数据是0和1互补的，晶体管的开关控制数据的存取；所述的存储单元通过共同的板极连接在一起，灵敏放大电路与存储单元中的晶体管的源极相连，将电荷共享后位线电压的微小改变放大，从而读出数据，其中，所述的灵敏放大电路包括：
一交叉耦合放大电路405，其是由PMOS晶体管P12、P13、P11和NMOS晶体管N37、N38组成，其中所述PMOS晶体管P12、P13的源极相连，所获得的结点与PMOS晶体管P11的漏极相连；
所述PMOS晶体管P11的源极与VCC相连，其栅极连接控制灵敏放大电路工作的信号SA_B，NMOS晶体管N37、N38的源极相连接，所获得的结点接地GND；
一位线充电电路406，其由NMOS晶体管N35、N34组成，所述的NMOS晶体管N34、N35的漏极相连接，所获得的结点接地GND，其源极分别连接位线BL、BL_B，其栅极分别连接于充电控制信号PRC；
一开关电路407，其是由NMOS晶体管N36、N39组成，所述NMOS晶体管N36、N39的源极分别连接于位线BL、BL_B，其漏极分别与数据线DA、DA_B相连接，其栅极连接数据开关控制信号DAEN。
附图说明
图1为现有VCC/2 DRAM灵敏放大电路；
图2为本发明的较佳实施例一VCC双单元DRAM灵敏放大电路；
图3为本发明的较佳实施例二VCC/2双单元DRAM灵敏放大电路；
图4为本发明的较佳实施例三GND双单元DRAM灵敏放大电路。
附图标记说明：P1～P13-PMOS晶体管；N1～N39-NMOS晶体管；C0～C12-电容；SA、SA_B-灵敏放大电路工作的信号；BL、BL_B-位线；GND-连接地；DAEN-数据开关控制信号；DA、DA_B-数据线；PRC、PRC_B-充电控制信号；101、102、201、202、301、302、401、402-存储单元；103、205、305、405-交叉耦合放大电路灵敏；104、212、312、406-位线充电电路；105、213、313、407-开关电路。
具体实施方式
以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。
请参阅图2所示，其为VCC双单元DRAM灵敏放大电路，其连接方式为：
一交叉耦合放大电路205，其是由PMOS晶体管P5、P6和NMOS晶体管N15、N16、N18组成，其中所述PMOS晶体管P5、P6的源极相连，所获得的结点与VCC相连，NMOS晶体管N15、N16的源极相连接，所获得的结点与NMOS晶体管N18的漏极相连接，所述NMOS晶体管N18的栅极连接控制灵敏放大电路工作的信号SA，所述NMOS晶体管N18的源极连接地GND；
一位线充电电路212，其由PMOS晶体管P4、P7组成，所述的PMOS晶体管P4、P7的源极相连接，所获结点与VCC相连，其漏极分别连接位线BL、BL_B，其栅极分别连接于充电控制信号PRC_B；
一开关电路213，其是由NMOS晶体管N14、N17组成，所述NMOS晶体管N14、N17的源极分别连接于位线BL、BL_B，其漏极分别与数据线DA、DA_B相连接，其栅极连接数据开关控制信号DAEN。
在读写操作开始之前，DRAM单元201、202处于预充电状态，数据开关控制信号DAEN为低，预充电控制信号PRC_B为低，位线BL和BL_B预充电到VCC。在字线选中时，PRC_B首先变为高，关断预充电电路。假定单元存储的数据是0，与位线BL连接的单元电容C2、C4存储低电位“0”，与位线BL_B连接的单元电容C3、C5则存储高电位“1”。当字线WL0打开后，经过电荷共享，位线BL被拉低，而位线BL_B仍保持在VCC。因此，在电荷再分布结束后，位线BL与BL_B之间形成负的电位差。
SA设为高，灵敏放大电路工作，将位线BL和BL_B的电位差放大。然后将DAEN设为高，N14、N17导通，放大后的位线数据可顺利读出送到数据线DA/DA_B，从而读出数据“0”。
对于数据1，读出过程类似，只是与位线BL连接的单元电容C2、C4存储高电位，与位线BL_B连接的单元电容C3、C5存储低电位，电荷共享后位线BL和BL_B的电压差为正，该正电压差被灵敏放大电路放大，从而读出数据1。这里灵敏放大电路的PMOS对管不参与放大器的放大过程。因此，PMOS器件不匹配并不影响灵敏放大电路的输入失调电压，灵敏放大电路的输入失调电压完全由NMOS对管的不匹配，即Vth不匹配和沟道的导电率不匹配决定。值得指出的是，对于双单元动态存储器，由于在灵敏放大过程中位线BL和BL_B的负载始终保持一阶匹配，因此由负载不匹配导致的灵敏放大电路的输入失调电压可以忽略不计。
图3所示为VCC/2双单元DRAM灵敏放大电路，其组成连接方式：一交叉耦合放大电路305，其是由PMOS晶体管P9、P10、P8和NMOS晶体管N26、N27、N29组成，其中所述PMOS晶体管P9、P10的源极相连，所获得的结点与PMOS晶体管P8的漏极相连；
所述PMOS晶体管P8的源极与VCC相连，其栅极连接控制灵敏放大电路工作的信号SA_B，NMOS晶体管N26、N27的源极相连接，所获得的结点与NMOS晶体管N29的漏极相连接，所述NMOS晶体管N29的栅极连接控制灵敏放大电路工作的信号SA，所述NMOS晶体管N29的源极连接地GND；
一位线充电电路312，其由NMOS晶体管N23、N24组成，所述的NMOS晶体管N23、N24的漏极相连接，并与参考电压Vref相连接，其源极分别连接位线BL、BL_B，其栅极分别连接于充电控制信号PRC；
一开关电路313，其是由NMOS晶体管N25、N28组成，所述NMOS晶体管N25、N28的源极分别连接于位线BL、BL_B，其漏极分别与数据线DA、DA_B相连接，其栅极连接数据开关控制信号DAEN。
在读写操作开始之前，DRAM单元301、302处于预充电状态，数据开关控制信号DAEN为低，预充电控制信号PRC为高，位线BL和BL_B预充电到参考电压Vref即VCC/2。在字线选中时，PRC首先变为低，关断预充电电路。假定单元存储的数据是0，与位线BL连接的单元电容C9、C7存储低电位“0”，与位线BL_B连接的单元电容C6、C8则存储高电位“1”。假设选中的字线为WL0，通过电荷再分布拉低位线BL电平，拉高位线BL_B电平。因此，在电荷再分布结束后，位线BL与BL_B之间形成负的电位差。
SA设为高，SA_B设为低，灵敏放大电路工作，将位线BL和BL_B的电位差放大。然后将DAEN设为高，N25、N28导通，放大后的位线数据可顺利读出送到数据线DA/DA_B，从而读出数据“0”。
对于数据1，读出过程类似。这里灵敏放大电路的NMOS对管和PMOS对管都参与放大器的放大过程。因此，灵敏放大电路的输入失调电压由NMOS对管和PMOS对管的不匹配程度共同决定，这与普通DRAM的VCC/2方案中的情形类似。不同的是，由负载不匹配导致的灵敏放大电路的输入失调电压在这里可以忽略不计，因为在灵敏放大过程中位线BL和BL_B的负载始终保持一阶匹配。很明显，从灵敏放大电路的输入失调电压和电路复杂程度来看，VCC/2方案不如VCC方案。
图4所示为GND双单元DRAM灵敏放大电路，其组成连接方式为：一交叉耦合放大电路405，其是由PMOS晶体管P12、P13、P11和NMOS晶体管N37、N38组成，其中所述PMOS晶体管P12、P13的源极相连，所获得的结点与PMOS晶体管P11的漏极相连；
所述PMOS晶体管P11的源极与VCC相连，其栅极连接控制灵敏放大电路工作的信号SA_B，NMOS晶体管N37、N38的源极相连接，所获得的结点接地GND；
一位线充电电路406，其由NMOS晶体管N35、N34组成，所述的NMOS晶体管N34、N35的漏极相连接，所获得的结点接地GND，其源极分别连接位线BL、BL_B，其栅极分别连接于充电控制信号PRC；
一开关电路407，其是由NMOS晶体管N36、N39组成，所述NMOS晶体管N36、N39的源极分别连接于位线BL、BL_B，其漏极分别与数据线DA、DA_B相连接，其栅极连接数据开关控制信号DAEN。
在读写操作开始之前，DRAM单元401、402处于预充电状态，数据开关控制信号DAEN为低，预充电控制信号PRC为高，位线BL和BL_B预充电到GND。在字线选中时，PRC首先变为低，关断预充电电路。假定单元存储的数据是0，与位线BL连接的单元电容C11、C13存储低电位“0”，与位线BL_B连接的单元电容C10、C12则存储高电位“1”。假设选中的字线为WL0，通过电荷再分布拉升位线BL_B电平，而位线BL维持预充电电压GND。因此，在电荷再分布结束后，位线BL与BL_B之间形成负的电位差。
SA_B设为低，灵敏放大电路工作，将位线BL和BL_B的电位差放大。然后将DAEN设为高，N36、N39导通，放大后的位线数据可顺利读出送到数据线DA/DA_B，从而读出数据“0”。
对于数据1，读出过程类似。这里灵敏放大电路的NMOS对管不参与放大器的放大过程。因此，NMOS对管的不匹配并不影响灵敏放大电路的输入失调电压，灵敏放大电路的输入失调电压完全由灵敏放大电路的PMOS对管的不匹配，即Vth不匹配和沟道的导电率不匹配决定。同样地，由负载不匹配导致的灵敏放大电路的输入失调电压可以忽略不计。在0.13μm或更低的深亚微米技术中，栅绝缘层采用SiON代替了SiO2，由于SiON特性，PMOS的阈值电压波动比NMOS的阈值电压波动大得多。这样，GND方案就不如VCC方案，因为它的灵敏放大电路的输入失调电压较大。
以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。

Claims (3)

1.一种深亚微米动态存储器的信号放大电路，其包括动态存储器的存储单元和灵敏放大电路，每个所述的存储单元有两部分，每个部分由两个电容和两个晶体管组成，单元的数据决定于存储在电容中的电荷，其中两部分中存储的数据是0和1互补的，晶体管的开关控制数据的存取；所述的存储单元通过共同的板极连接在一起，灵敏放大电路与存储单元中的晶体管的源极相连，将位线电压的微小改变放大，从而读出数据，其特征在于，所述的灵敏放大电路包括：
一交叉耦合放大电路(205)，其是由第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管组成，其中所述第一PMOS晶体管、第二PMOS晶体管的源极相连，所获得的结点与VCC相连，第一NMOS晶体管、第二NMOS晶体管的源极相连接，所获得的结点与第三NMOS晶体管的漏极相连接，所述第三NMOS晶体管的栅极连接控制灵敏放大电路工作的第一信号，所述第三NMOS晶体管的源极连接地(GND)；
一位线充电电路(212)，其由第三PMOS晶体管、第四PMOS晶体管组成，所述的第三PMOS晶体管、第四PMOS晶体管的源极相连接，所获得的结点与VCC相连，其漏极分别连接第一位线、第二位线，其栅极分别连接于充电控制信号(PRC_B)；
一开关电路(213)，其是由第四NMOS晶体管、第五NMOS晶体管组成，所述第四NMOS晶体管、第五NMOS晶体管的源极分别连接于所述第一位线、所述第二位线
，其漏极分别与第一数据线和第二数据线相连接，其栅极连接数据开关控制信号(DAEN)。
2.一种深亚微米动态存储器的信号放大电路，包括动态存储器的存储单元和灵敏放大电路，每个所述的存储单元有两部分，每个部分由两个电容和两个晶体管组成，单元的数据决定于存储在电容中的电荷，其中两部分中存储的数据是0和1互补的，晶体管的开关控制数据的存取；所述的存储单元通过共同的板极连接在一起，灵敏放大电路与存储单元中的晶体管的源极相连，将位线电压的微小改变放大，从而读出数据，其特征在于，所述的灵敏放大电路包括：
一交叉耦合放大电路(305)，其是由第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管组成，其中所述第一PMOS晶体管、第二PMOS晶体管的源极相连，所获得的结点与第三PMOS晶体管的漏极相连；
所述第三PMOS晶体管的源极与VCC相连，其栅极连接控制灵敏放大电路工作的第二信号，第一NMOS晶体管、第二NMOS晶体管的源极相连接，所获得的结点与第三NMOS晶体管的漏极相连接，所述第三NMOS晶体管的栅极连接控制灵敏放大电路工作的信号(SA)，所述第三NMOS晶体管的源极连接地(GND)；
一位线充电电路(312)，其由第四NMOS晶体管、第五NMOS晶体管组成，所述的第四NMOS晶体管、第五NMOS晶体管的漏极相连接，并与参考电压Vref相连接，其源极分别连接第一位线、第二位线，其栅极分别连接于充电控制信号(PRC)；
一开关电路(313)，其是由第六NMOS晶体管、第七NMOS晶体管组成，所述第六NMOS晶体管、第七NMOS晶体管的源极分别连接于所述第一位线、所述第二位线，其漏极分别与第一数据线、第二数据线相连接，其栅极连接数据开关控制信号(DAEN)。
3.一种深亚微米动态存储器的信号放大电路，包括动态存储器的存储单元和灵敏放大电路，所述的存储单元有两部分，每个部分由两个电容和两个晶体管组成，单元的数据决定于存储在电容中的电荷，其中两部分中存储的数据是0和1互补的，晶体管的开关控制数据的存取；所述的存储单元通过共同的板极连接在一起，灵敏放大电路与晶体管的源极相连，将位线电压的微小改变放大，从而读出数据，其特征在于，所述的灵敏放大电路包括：
一交叉耦合放大电路(405)，其是由第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第一NMOS晶体管、第二NMOS晶体管组成，其中所述第一PMOS晶体管、第二PMOS晶体管的源极相连，所获得的结点与第三PMOS晶体管的漏极相连；
所述第三PMOS晶体管的源极与VCC相连，其栅极连接控制灵敏放大电路工作的信号(SA_B)，第一NMOS晶体管、第二NMOS晶体管的源极相连接，所获得的结点接地(GND)；
一位线充电电路(406)，其由第三NMOS晶体管、第四NMOS晶体管组成，所述的第四NMOS晶体管、第三NMOS晶体管的漏极相连接，所获得的结点接地(GND)，其源极分别连接第一位线、第二位线(BL_B)，其栅极分别连接于充电控制信号(PRC)；
一开关电路(407)，其是由第五NMOS晶体管、第六NMOS晶体管组成，所述第五NMOS晶体管、第六NMOS晶体管的源极分别连接于所述第一位线、所述第二位线，其漏极分别与第一数据线、第二数据线相连接，其栅极连接数据开关控制信号(DAEN)。
CN2006101140673A 2006-10-26 2006-10-26 深亚微米动态存储器的信号放大电路 Active CN101169969B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2006101140673A CN101169969B (zh) 2006-10-26 2006-10-26 深亚微米动态存储器的信号放大电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2006101140673A CN101169969B (zh) 2006-10-26 2006-10-26 深亚微米动态存储器的信号放大电路

Publications (2)

Publication Number Publication Date
CN101169969A CN101169969A (zh) 2008-04-30
CN101169969B true CN101169969B (zh) 2012-01-04

Family

ID=39390553

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101140673A Active CN101169969B (zh) 2006-10-26 2006-10-26 深亚微米动态存储器的信号放大电路

Country Status (1)

Country Link
CN (1) CN101169969B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102436847B (zh) * 2011-09-15 2014-04-02 黑龙江大学 Pmos管带通-带阻和高通-低通变阈电路
CN102610264B (zh) * 2012-03-19 2014-08-06 河南科技大学 一种用于铁电随机存储器读出电路的电流型灵敏放大器
CN105070309B (zh) * 2015-07-20 2017-10-20 上海华虹宏力半导体制造有限公司 基于差分存储单元的灵敏放大器
CN106209068B (zh) * 2016-07-13 2019-04-09 西安电子科技大学 一种基于NoC互连的差分电荷重分布容性发送器
US10083973B1 (en) * 2017-08-09 2018-09-25 Micron Technology, Inc. Apparatuses and methods for reading memory cells
CN117176083B (zh) * 2023-08-11 2024-09-10 深圳高铂科技有限公司 一种用于高速大摆幅信号电压水平检测的预放大电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646880A (en) * 1994-12-30 1997-07-08 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device for reducing operating power consumption amount
CN1509476A (zh) * 2001-04-09 2004-06-30 �����ɷ� 在存储阵列中使用互补位的设备与方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646880A (en) * 1994-12-30 1997-07-08 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device for reducing operating power consumption amount
CN1509476A (zh) * 2001-04-09 2004-06-30 �����ɷ� 在存储阵列中使用互补位的设备与方法

Also Published As

Publication number Publication date
CN101169969A (zh) 2008-04-30

Similar Documents

Publication Publication Date Title
US6643163B2 (en) Semiconductor device
CN101169969B (zh) 深亚微米动态存储器的信号放大电路
US7564729B2 (en) Differential and hierarchical sensing for memory circuits
CN101329901B (zh) 位元线感测放大器及其实施方法
CN103514946B (zh) 半导体存储装置及其操作方法
US7768813B2 (en) DRAM with word line compensation
CN101540195B (zh) 无负载的包含有四个nmos晶体管的静态随机存储器
CN101593552A (zh) 半导体存储装置
US6914836B2 (en) Sense amplifier circuits using a single bit line input
CN115565564B (zh) 读出电路结构
CN102081962B (zh) 一种增益单元eDRAM单元、存储器及操作方法
US7715262B2 (en) Hybrid DRAM
CN1963945B (zh) 半导体存储器件及驱动半导体存储器件的方法
WO2024187577A1 (zh) 感测放大电路结构及存储器
CN101908370B (zh) 位线合并的增益单元eDRAM单元及存储器
CN111951848B (zh) 一种嵌入式动态随机存储器增益单元及其操作方法
TW422987B (en) Semiconductor memory
CN115565568B (zh) 读出电路结构
WO2023202166A1 (zh) 一种位线读取电路、存储器及电子设备
CN115565567A (zh) 读出电路结构
JP2003196978A (ja) 半導体メモリ装置
KR20120019910A (ko) 비트 라인 센스 앰프와 그 제어 방법
JP2000011654A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: BEIJING GIGADEVICE SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: BEIJING GIGADEVICE SEMICONDUCTOR INC.

CP03 Change of name, title or address

Address after: 100084 Beijing City, Haidian District Xueyuan Road No. 30, large industrial building A block 12 layer

Patentee after: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc.

Address before: 100084 Room 301, building B, research building, Tsinghua Science and Technology Park, Beijing

Patentee before: GigaDevice Semiconductor Inc.

CP03 Change of name, title or address

Address after: Room 101, Floor 1-5, Building 8, Yard 9, Fenghao East Road, Haidian District, Beijing 100094

Patentee after: Zhaoyi Innovation Technology Group Co.,Ltd.

Address before: 12 / F, block a, Tiangong building, No.30 Xueyuan Road, Haidian District, Beijing 100084

Patentee before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc.

CP03 Change of name, title or address