KR20030096305A - 메모리 어레이 내에서 상보적인 비트를 사용하기 위한디바이스 및 방법 - Google Patents

메모리 어레이 내에서 상보적인 비트를 사용하기 위한디바이스 및 방법 Download PDF

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KR20030096305A
KR20030096305A KR10-2003-7013218A KR20037013218A KR20030096305A KR 20030096305 A KR20030096305 A KR 20030096305A KR 20037013218 A KR20037013218 A KR 20037013218A KR 20030096305 A KR20030096305 A KR 20030096305A
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Abstract

복수의 메모리 셀을 구비하며, 각각의 메모리 셀은 평면도에서 6F2의 면적을 갖는 개방 디지트 라인 및 폴디드 디지트 라인의 DRAM 메모리 어레이를 동작시키는 장치 및 방법이 개시된다. 한 방법은 제1 메모리 셀에 제1 비트를 저장하고, 상기 제1 비트에 상보적인 제2 비트를 제2 메모리 셀에 저장하는 단계를 포함한다. 제1 비트와 제2 비트는 데이터 비트를 형성한다. 데이터 비트는 제1 메모리 셀과 제2 메모리 셀 간의 전압차를 비교함으로써 판독된다.

Description

메모리 어레이 내에서 상보적인 비트를 사용하기 위한 디바이스 및 방법{DEVICE AND METHOD FOR USING COMPLEMENTARY BITS IN A MEMORY ARRAY}
전형적으로, 메모리 디바이스는 컴퓨터 내의 내부 저장 영역으로서 제공된다. 몇가지의 상이한 유형의 메모리가 존재한다. 한 유형의 메모리는 전형적으로 컴퓨터 환경 내에서 메인 메모리로서 사용되는 랜덤 액세스 메모리(RAM)이다. 대부분의 RAM은 휘발성이며, 이는 RAM이 그 컨텐츠를 유지하기 위하여 계속적인 전기의 흐름을 필요로 한다는 것을 의미한다.
다이내믹 랜덤 액세스 메모리(DRAM)은 RAM의 일종이다. DRAM 메모리는 메모리셀로 이루어진다. 각각의 셀 또는 비트는 트랜지스터 및 캐패시터를 포함한다. 셀은 캐패시터 상의 전하로서 "1" 또는 "0" 비트의 형태로 정보를 저장할 수 있다. 시간이 경과함에 따라 캐패시터가 자신의 전하를 상실하기 때문에, DRAM 메모리를 포함하는 메모리 디바이스는 셀의 캐패시터를 주기적으로 리프레쉬(재충전)하기 위한 논리를 포함해야만 하며, 그렇지 않으면 정보가 상실될 것이다. 셀 내의 저장된 데이터를 판독한 다음, 그 데이터를 소정의 전압 레벨로 셀 내에 다시 기입하면, 셀이 리프레쉬된다. 요구되는 리프레쉬 동작으로 인해 DRAM은 스태틱(static)하지 않고 다이내믹하게 된다.
셀이 리프레쉬되는 동안, 프로세서는 그 셀을 판독할 수 없다. 이로 인해, DRAM을 포함하는 시스템은 RAM을 포함하는 시스템보다 속도가 느려진다. 그러나, DRAM은 그 회로가 더 단순하고, 또한 4배까지 더 많은 데이터를 보유할 수 있기 때문에, RAM보다 DRAM이 더 일반적으로 사용된다. 전형적인 DRAM을 사용할 때의 또 다른 단점은 계속적으로 셀을 리프레쉬하는 데에 필요한 전력의 양이다. 이러한 단점은 메모리 디바이스를 포함하는 장치가 매우 적은 전력을 사용하도록 설계된 경우에서 특히 더 결정적이다.
상기한 이유들과, 그 외에 본 기술 분야의 숙련된 기술자라면 본 명세서를 숙지함으로써 분명히 알 수 있을 이하에 기술된 이유들로 인해, 리프레쉬되지 않고서도 연장된 기간동안 유지될 수 있는 셀을 갖는 DRAM 메모리 디바이스가 필요하다.
<발명의 개요>
비휘발성 메모리 디바이스와 관련된 상기와 같은 문제점들 및 그 이외의 문제점들은 본 발명에 의해 해결되며, 이하의 상세한 설명을 숙지함으로써 이해될 수 있을 것이다.
일 실시예에서, 평면도에서 각각 6F2의 면적을 갖는 메모리 셀들의 폴디드 아키텍쳐 메모리 어레이를 구비하는 DRAM 메모리 디바이스가 개시된다. DRAM 메모리 디바이스는 데이터 비트를 저장하기 위한 복수의 연관된 메모리 셀의 쌍, 및 복수의 센스 증폭기를 포함한다. 각각의 연관된 메모리 셀의 쌍은, 제1 비트를 저장하기 위한 제1 메모리 셀, 및 제1 비트에 대하여 상보적인 제2 비트를 저장하기 위한 제2 메모리 셀을 포함한다. 제1 비트와 제2 비트는 데이터 비트를 형성한다. 복수의 센스 증폭기는 메모리 셀을 판독하기 위해 사용된다. 각각의 센스 증폭기는 연관된 메모리 셀의 쌍에 연결된다. 또한, 각각의 센스 증폭기는 데이터 비트를 판독하기 위하여, 제1 메모리 셀의 제1 비트와 제2 메모리 셀의 제2 비트 간의 전압차를 비교한다.
다른 실시예에서, 평면도에서 각각 6F2의 면적을 갖는 메모리 셀들의 개방 아키텍쳐 메모리 어레이를 구비하는 DRAM 메모리 디바이스가 개시된다. DRAM 메모리 디바이스는 데이터 비트를 저장하기 위한 복수의 연관된 메모리 셀의 쌍, 및 복수의 센스 증폭기를 포함한다. 각각의 연관된 메모리 셀의 쌍은, 제1 비트를 저장하기 위한 제1 메모리 셀, 및 제1 비트에 대하여 상보적인 제2 비트를 저장하기 위한 제2 메모리 셀을 포함한다. 제1 비트와 제2 비트는 데이터 비트를 형성한다. 복수의 센스 증폭기는 메모리 셀을 판독하기 위해 사용된다. 각각의 센스 증폭기는 연관된 메모리 셀의 쌍에 연결된다. 또한, 각각의 센스 증폭기는 데이터 비트를 판독하기 위하여, 제1 메모리 셀의 제1 비트와 제2 메모리 셀의 제2 비트 간의 전압차를 비교한다.
다른 실시예에서, DRAM 메모리 디바이스는 폴디드 디지트 라인 아키텍쳐로배열된 복수의 메모리 셀을 갖는 메모리 어레이, 복수의 센스 증폭기, 및 제어 논리 회로를 포함한다. 각각의 메모리 셀은 6F2의 면적을 가지며, 또한 각각의 메모리 셀은 다른 메모리 셀과 연관되고, 각각의 연관된 메모리 셀의 쌍은 데이터 비트를 이루는 상보적인 비트들을 저장한다. 복수의 센스 증폭기는 메모리 셀을 판독 및 리프레쉬하기 위해 사용된다. 각각의 센스 증폭기는 연관된 메모리 셀의 쌍에 연결된다. 제어 논리 회로는 메모리 동작을 제어하기 위하여 사용된다. 특히, 제어 논리 회로는 연관된 메모리 셀의 쌍에 연결된 센스 증폭기가 연관된 메모리 셀의 쌍에 저장된 데이터 비트를 판독 및 리프레쉬하도록, 연관된 메모리 셀에 연결된 워드 라인을 선택적으로 점화한다.
다른 실시예에서, DRAM 메모리 디바이스는 개방 디지트 라인 아키텍쳐로 배열된 복수의 메모리 셀을 갖는 메모리 어레이, 복수의 센스 증폭기, 및 제어 논리 회로를 포함한다. 각각의 메모리 셀은 6F2의 면적을 가지며, 또한 각각의 메모리 셀은 다른 메모리 셀과 연관되고, 각각의 연관된 메모리 셀의 쌍은 데이터 비트를 이루는 상보적인 비트들을 저장한다. 복수의 센스 증폭기는 메모리 셀을 판독 및 리프레쉬하기 위해 사용된다. 각각의 센스 증폭기는 연관된 메모리 셀의 쌍에 연결된다. 제어 논리 회로는 메모리 동작을 제어하기 위하여 사용된다. 특히, 제어 논리 회로는 연관된 메모리 셀의 쌍에 연결된 센스 증폭기가 연관된 메모리 셀의 쌍에 저장된 데이터 비트를 판독 및 리프레쉬하도록, 연관된 메모리 셀에 연결된 워드 라인을 선택적으로 점화한다.
다른 실시예에서, 메모리 시스템은 외부 명령을 제공하는 프로세서, 및 DRAM 메모리 디바이스를 포함한다. DRAM 메모리 디바이스는, 메모리 어레이, 센스 증폭기 및 제어 논리 회로를 포함한다. 메모리 어레이는 폴디드 디지트 라인 아키텍쳐로 배열된 메모리 셀들을 포함한다. 각각의 메모리 셀은 평면도에서 6F2의 면적을 갖는다. 또한, 각각의 메모리 셀은 다른 메모리 셀과 연관되며, 각각의 연관된 메모리 셀의 쌍은 데이터 비트를 형성하는 상보적인 비트들을 저장한다. 센스 증폭기는 각각의 연관된 메모리 셀의 쌍에 대하여 데이터 비트를 판독하기 위하여 사용된다. 각각의 센스 증폭기는 연관된 메모리 셀의 쌍의 비트의 전압을 비교하기 위하여 연결된다. 제어 논리 회로는 프로세서로부터 외부 명령을 수신하고 메모리 동작을 제어한다. 또한, 제어 논리 회로는 데이터 비트를 판독하기 위하여, 각각의 연관된 메모리 셀에 연결된 워드 라인을 선택적으로 점화한다.
다른 실시예에서, 메모리 시스템은 외부 명령을 제공하는 프로세서, 및 DRAM 메모리 디바이스를 포함한다. DRAM 메모리 디바이스는, 메모리 어레이, 센스 증폭기 및 제어 논리 회로를 포함한다. 메모리 어레이는 개방 디지트 라인 아키텍쳐로 배열된 메모리 셀들을 포함한다. 각각의 메모리 셀은 평면도에서 6F2의 면적을 갖는다. 또한, 각각의 메모리 셀은 다른 메모리 셀과 연관되며, 각각의 연관된 메모리 셀의 쌍은 데이터 비트를 형성하는 상보적인 비트들을 저장한다. 센스 증폭기는 각각의 연관된 메모리 셀의 쌍에 대하여 데이터 비트를 판독하기 위하여 사용된다. 각각의 센스 증폭기는 연관된 메모리 셀의 쌍의 비트의 전압을 비교하기 위하여 연결된다. 제어 논리 회로는 프로세서로부터 외부 명령을 수신하고 메모리 동작을 제어한다. 또한, 제어 논리 회로는 데이터 비트를 판독하기 위하여, 각각의 연관된 메모리 셀에 연결된 워드 라인을 선택적으로 점화한다.
다른 실시예에서, 평면도에서 각각 8F2미만의 면적을 갖는 메모리 셀들의 폴디드 아키텍쳐 메모리 어레이를 구비하는 DRAM 메모리 디바이스가 개시된다. DRAM 메모리 디바이스는 데이터 비트를 저장하기 위한 복수의 연관된 메모리 셀의 쌍, 및 복수의 센스 증폭기를 포함한다. 각각의 연관된 메모리 셀의 쌍은, 제1 비트를 저장하기 위한 제1 메모리 셀, 및 제1 비트에 대하여 상보적인 제2 비트를 저장하기 위한 제2 메모리 셀을 포함한다. 제1 비트와 제2 비트는 데이터 비트를 형성한다. 복수의 센스 증폭기는 메모리 셀을 판독하기 위해 사용된다. 각각의 센스 증폭기는 연관된 메모리 셀의 쌍에 연결된다. 또한, 각각의 센스 증폭기는 데이터 비트를 판독하기 위하여, 제1 메모리 셀의 제1 비트와 제2 메모리 셀의 제2 비트 간의 전압차를 비교한다.
다른 실시예에서, 평면도에서 각각 8F2미만의 면적을 갖는 메모리 셀들의 개방 아키텍쳐 메모리 어레이를 구비하는 DRAM 메모리 디바이스가 개시된다. DRAM 메모리 디바이스는 데이터 비트를 저장하기 위한 복수의 연관된 메모리 셀의 쌍, 및 복수의 센스 증폭기를 포함한다. 각각의 연관된 메모리 셀의 쌍은, 제1 비트를 저장하기 위한 제1 메모리 셀, 및 제1 비트에 대하여 상보적인 제2 비트를 저장하기 위한 제2 메모리 셀을 포함한다. 제1 비트와 제2 비트는 데이터 비트를 형성한다. 복수의 센스 증폭기는 메모리 셀을 판독하기 위해 사용된다. 각각의 센스 증폭기는 연관된 메모리 셀의 쌍에 연결된다. 또한, 각각의 센스 증폭기는 데이터 비트를 판독하기 위하여, 제1 메모리 셀의 제1 비트와 제2 메모리 셀의 제2 비트 간의 전압차를 비교한다.
다른 실시예에서, 평면도에서 각각 6F2의 면적을 갖는 복수의 메모리 셀을 구비하는 폴디드 디지트 라인 DRAM 메모리 어레이를 동작시키는 방법이 개시된다. 이 방법은, 제1 메모리 셀 내에 제1 비트를 저장하는 단계, 및 제1 비트에 대하여 상보적인 제2 비트를 제2 메모리 셀에 저장하는 단계를 포함하며, 제1 비트와 제2 비트는 데이터 비트를 형성한다.
다른 실시예에서, 평면도에서 각각 6F2의 면적을 갖는 복수의 메모리 셀을 구비하는 개방 디지트 라인 DRAM 메모리 어레이를 동작시키는 방법이 개시된다. 이 방법은, 제1 메모리 셀 내에 제1 비트를 저장하는 단계, 및 제1 비트에 대하여 상보적인 제2 비트를 제2 메모리 셀에 저장하는 단계를 포함하며, 제1 비트와 제2 비트는 데이터 비트를 형성한다.
다른 실시예에서, 복수의 메모리 셀이 폴디드 디지트 라인 아키텍쳐로 배열되고 각각의 메모리 셀이 6F2의 면적을 갖는 메모리 어레이를 구비하는 DRAM 메모리 디바이스를 동작시키는 방법이 개시된다. 이 방법은, 제1 메모리 셀에 전하를 저장하는 단계, 및 연관된 제2 메모리 셀에 상보적인 전하를 저장하는 단계를 포함하며, 제1 메모리 셀 내의 전하와 연관된 제2 메모리 셀 내의 상보적인 전하는 함께단일 데이터 비트를 형성한다.
다른 실시예에서, 복수의 메모리 셀이 개방 디지트 라인 아키텍쳐로 배열되고 각각의 메모리 셀이 6F2의 면적을 갖는 메모리 어레이를 구비하는 DRAM 메모리 디바이스를 동작시키는 방법이 개시된다. 이 방법은, 제1 메모리 셀에 전하를 저장하는 단계, 및 연관된 제2 메모리 셀에 상보적인 전하를 저장하는 단계를 포함하며, 제1 메모리 셀 내의 전하와 연관된 제2 메모리 셀 내의 상보적인 전하는 함께 단일 데이터 비트를 형성한다.
다른 실시예에서, 폴디드 디지트 라인 아키텍쳐로 배열된 메모리 셀들의 메모리 어레이를 구비하며, 평면도에서 각각의 메모리 셀이 6F2의 면적을 갖는 DRAM 메모리 내의 메모리 셀을 리프레쉬하는 방법이 개시된다. 이 방법은, 제1 메모리 셀 내에 제1 비트를 저장하는 단계, 연관된 제2 메모리 셀 내에 상보적인 제2 비트를 저장하는 단계 - 제1 비트와 상보적인 제2 비트는 데이터 비트를 형성함 -, 데이터 비트를 판독하기 위하여, 제1 메모리 셀 내의 제1 비트와 제2 메모리 셀 내의 제2 비트 간의 전압차를 센스 증폭기로 비교하는 단계, 제1 메모리 셀 내의 제1 비트를 소정의 전압 레벨로 복구하는 단계, 및 제2 메모리 셀 내의 제2 비트를 소정의 전압 레벨로 복구하는 단계를 포함한다.
다른 실시예에서, 개방 디지트 라인 아키텍쳐로 배열된 메모리 셀들의 메모리 어레이를 구비하며, 평면도에서 각각의 메모리 셀이 6F2의 면적을 갖는 DRAM 메모리 내의 메모리 셀을 리프레쉬하는 방법이 개시된다. 이 방법은, 제1 메모리 셀내에 제1 비트를 저장하는 단계, 연관된 제2 메모리 셀 내에 상보적인 제2 비트를 저장하는 단계 - 제1 비트와 상보적인 제2 비트는 데이터 비트를 형성함 -, 데이터 비트를 판독하기 위하여, 제1 메모리 셀 내의 제1 비트와 제2 메모리 셀 내의 제2 비트 간의 전압차를 센스 증폭기로 비교하는 단계, 제1 메모리 셀 내의 제1 비트를 소정의 전압 레벨로 복구하는 단계, 및 제2 메모리 셀 내의 제2 비트를 소정의 전압 레벨로 복구하는 단계를 포함한다.
다른 실시예에서, 평면도에서 각각 8F2미만의 면적을 갖는 복수의 메모리 셀을 구비하는 폴디드 디지트 라인 DRAM 메모리 어레이를 동작시키는 방법이 개시된다. 이 방법은, 제1 메모리 셀 내에 제1 비트를 저장하는 단계, 및 제1 비트에 대하여 상보적인 제2 비트를 제2 메모리 셀에 저장하는 단계를 포함하며, 제1 비트와 제2 비트는 데이터 비트를 형성한다.
다른 실시예에서, 평면도에서 각각 8F2미만의 면적을 갖는 복수의 메모리 셀을 구비하는 개방 디지트 라인 DRAM 메모리 어레이를 동작시키는 방법이 개시된다. 이 방법은, 제1 메모리 셀 내에 제1 비트를 저장하는 단계, 및 제1 비트에 대하여 상보적인 제2 비트를 제2 메모리 셀에 저장하는 단계를 포함하며, 제1 비트와 제2 비트는 데이터 비트를 형성한다.
본 발명은 메모리 어레이에 관한 것으로, 특히 메모리 어레이 내에서 각각의 데이터 비트에 대해 2개의 비트를 저장하는 것에 관한 것이다.
도 1은 종래 기술의 DRAM 메모리 셀의 개략도.
도 2는 종래 기술의 개방 디지트 라인 아키텍쳐의 평면도.
도 2a는 종래 기술의 개방 디지트 라인 아키텍쳐 메모리의 물리적 레이아웃의 개략도.
도 3은 종래 기술의 전형적인 판독 또는 기입 동작 동안의 파형을 나타낸 테이블.
도 4는 종래 기술의 전형적인 센스 증폭기의 개략도.
도 5는 종래 기술의 폴디드 라인 아키텍쳐 메모리의 물리적 레이아웃의 평면도.
도 5a는 종래 기술의 폴디드 라인 아키텍쳐 메모리의 물리적 레이아웃의 개략도.
도 6은 본 발명의 메모리 시스템의 블럭도.
도 7은 본 발명의 일 실시예의 물리적 레이아웃의 개략도로서, 메모리 셀은 개방 아키텍쳐의 디지트 라인 어레이 내에서 6f2의 면적을 가짐.
도 8은 본 발명의 일 실시예의 물리적 레이아웃의 개략도로서, 메모리 셀은 폴디드 아키텍쳐의 디지트 라인 어레이 내에서 6f2의 면적을 가짐.
도 9는 본 발명의 일 실시예의 물리적 레이아웃의 개략도로서, 메모리 셀은 폴디드 아키텍쳐의 디지트 라인 어레이 내에서 6f2의 면적을 가지며, 상보적인 메모리 셀은 서로 인접하여 배치되어 있지 않은 것을 나타내고 있음.
도 10은 본 발명의 일 실시예의 판독 또는 기입 동작 동안의 파형을 나타낸 테이블.
이하의 바람직한 실시예에 대한 상세한 설명에서는, 본 명세서의 일부를 구성하며, 본 발명이 구현될 수 있는 바람직한 특정 실시예들을 예시적으로 도시하고 있는 첨부 도면들이 참고된다. 이 실시예들은 본 기술 분야의 숙련된 기술자들이 본 발명을 구현할 수 있도록 충분히 상세하게 설명되며, 다른 실시예들이 이용될 수 있고, 본 발명의 범위 및 취지를 벗어나지 않고서 논리적, 기계적 및 전기적 변경이 이루어질 수 있음을 알 수 있을 것이다. 그러므로, 이하의 상세한 설명은 제한적인 의미로 받아들여져서는 안 되며, 본 발명의 범위는 특허청구범위와 그 등가물에 의해서만 정의된다.
본 발명은 DRAM 메모리 어레이를 1/2 밀도 모드(half density mode)로 동작시킨다. 즉, 본 발명은 각각의 데이터 비트를 저장하기 위하여 메모리 어레이의 2개의 셀을 사용한다. 이 방식은 메모리의 전체 용량을 절반으로 감소시키긴 하지만, 메모리 셀의 리프레쉬 간에 요구되는 기간을 효율적으로 연장시킨다. 이것은 종래 기술에 비해 막대한 이점을 제공한다. 본 발명을 더 잘 이해하기 위하여, 우선 배경 기술이 더 설명된다.
도 1을 참조하여, DRAM 메모리 셀(200)이 설명된다. 셀(200)은 캐패시터(202) 및 액세스 트랜지스터(204)를 갖는 것으로 도시되어 있다. 캐패시터(202)는 전하를 저장하는 데에 사용된다. 전하는 정보의 비트를 나타낸다. 액세스 트랜지스터(204)는 캐패시터(202)를 위한 스위치로서 동작한다. 즉, 액세스 트랜지스터(204)는 전하가 캐패시터(202) 상에 위치되는 때와 캐패시터(202)로부터방전되는 때를 제어한다. 워드 라인은 액세스 트랜지스터(204)의 제어 게이트에 연결된다. 셀이 판독될 때, 워드 라인은 트랜지스터(204)의 제어 게이트를 활성화한다. 일단 이러한 일이 발생하고 나면, 캐패시터(202) 상에 저장된 임의의 전하(또는 전하의 결핍)는 액세스 트랜지스터(204)의 드레인에 연결된 도전성 디지트 라인(digit line)과 공유된다. 그리고나서, 이 전하는 센스 증폭기에 의해 디지트 라인에서 검출되고, 셀(200)의 비트 상태를 결정하기 위하여 처리된다. 주어진 디지트 라인을 따르는 셀들이 공통 워드 라인을 공유하지 않고, 공통 워드 라인을 따르는 셀들이 공통 디지트 라인을 공유하지 않도록, 선택된 양의 셀을 타일링(tiling)하여 메모리 어레이가 형성된다. 전형적인 메모리 어레이는 수천 또는 수만개의 셀을 포함한다.
DRAM 메모리 어레이의 일부분의 평면도가 도 2에 도시되어 있다. DRAM 메모리 어레이 레이아웃의 이러한 예에서, 셀들은 디지트 라인(DL)에 대한 공통 컨택트를 공유하도록 쌍을 이루며, 이는 중복을 제거함으로써 어레이 크기를 감소시킨다. 이 레이아웃은 개방 디지트 라인 아키텍쳐로 배열되며, 여기에서 각각의 메모리 셀(100)은 6F2과 동일한 면적을 갖는다. 즉, 이 레이아웃에서의 메모리 셀(100)의 면적은 6F2으로서 기술된다. 도 2에 도시된 바와 같이, 셀의 외측 경계를 나타내기 위해 메모리 셀(100)의 둘레에 박스가 표시된다. 메모리 셀(100)의 수평축을 따라, 박스는 총 3 피쳐(feature)에 대하여, 1/2 디지트 라인 컨택터 피쳐(102), 1 워드 라인 피쳐(104), 1 캐패시터 피쳐(106) 및 1/2 필드 산화물 피쳐(108)를 포함한다. 메모리 셀(100)의 수직축을 따라, 박스는 총 2 피쳐에 대하여, 2개의 1/2 필드 산화물 피쳐(112, 114) 및 1 활성 영역 피쳐(116)를 포함한다. 그러므로, 셀(100)의 총 면적은 3F * 2F = 6F2이다. 또한, 도 2에 도시된 바와 같이, 로우 내의 셀의 쌍은 그 로우 내의 다른 셀의 쌍으로부터 고립된다. 개방 디지트 라인 아키텍쳐의 이러한 예에서, 이것은 선택적인 워드 라인을 접지시킴으로써 달성된다 (도시되지 않음). 개방 디지트 라인 아키텍쳐를 포함하는 DRAM 회로 설계의 논의는 브렌트 키스 및 쟈콥 베이커의 DRAM 회로 설계(A tutorial, 1-103, IEEE Press, 2001)에 제공되어 있으며, 이는 본 명세서에 참조로서 포함된다.
도 2a를 참조하면, 개방 디지트 라인 DRAM 어레이의 일부분의 개략도가 도시되어 있으며, 여기에서 셀은 6F2의 면적을 갖는다. 도시된 바와 같이, 센스 증폭기는 디지트 라인 D1과 상보적인 디지트 라인 D1*의 사이, 및 디지트 라인 D0와 상보적인 디지트 라인 D0*사이에 연결된다. 1 비트를 갖는 셀은 +Vcc/2가 저장되어 있는 것으로 나타낼 수 있고, 0 비트를 갖는 셀은 -Vcc/2가 저장되어 있는 것으로 나타낼 수 있다. 메모리 셀을 판독하기 위하여, 해당 셀에 연결된 디지트 라인 및 그 상보적인 디지트 라인은 우선 초기에 Vcc/2로 평형화(equilibrating)된다. 디지트 라인에 Vcc/2 바이어스 전압을 인가하고, 그 다음 디지트 라인이 플로팅할 수 있게 하면, 디지트 라인은 Vcc/2 볼트로 평형화된다. 디지트 라인들이 Vcc/2 볼트로 평형화되고 나면, 디지트 라인들은 자신의 캐패시턴스로 인해 그 상태로 유지된다. Vcc 보다 적어도 1 트랜지스터 Vth만큼 높은 전압(이 전압은 Vccp로 칭해짐)이, 판독될 셀에 연결된 워드 라인에 인가된다. 예를 들어, 셀 M1이 판독되어야 하는 경우, 디지트 라인 D0 및 D0*가 Vcc/2로 평형화된 후, Vccp의 전압이 워드 라인 WL0에 인가된다. M1의 캐패시터 상의 전하는 디지트 라인 D0와 공유된다. 디지트 라인 M1 내의 전압은, 공유되는 전하에 따라, 셀 M1이 1 비트를 저장하고 있는 경우에는 증가하고, 셀 M1이 0 비트를 저장하고 있는 경우에는 감소한다. 그 다음, 센스 증폭기(220)는 디지트 라인 D0 내의 전압과 디지트 라인 D0*내의 전압을 비교한다.
도 3을 참조하면, 전형적인 판독 또는 기입 동작 동안의 파형이 도시되어 있으며, 여기에서 셀 M1에는 1 비트가 저장되어 있다. 디지트 라인 D0와 디지트 라인 D0*간의 전압 또는 신호의 차이의 크기(Vsignal)는 셀 캐패시턴스(Ccell), 디지트 라인 캐패시턴스(Cdigit), 및 액세스 전에 셀 내에 저장된 전압(Vcell)의 함수이다. 이것은 Vsignal=(Vcell * Ccell)/(Cdigit + Ccell) 볼트로 표현될 수 있다. 예를 들어, Vcell = 1.65V, Ccell = 50fF, Cdigit = 300pF인 설계에서, Vsignal은 235㎷가 된다.
셀이 액세스되고 나면 감지(sensing)가 행해진다. 감지는 데이터를 적합하게 판독하고 셀을 리프레쉬하는 데에 필요하다. 전형적인 센스 증폭기의 개략도가 도 4에 도시되어 있다. 도 4에 도시되어 있는 바와 같이, 센스 증폭기는 Psense-amp 및 Nsense-amp를 포함한다. Psense-amp는 pMOS 트랜지스터쌍을 포함하고,Nsense-amp는 nMOS 트랜지스터쌍을 포함한다. 또한, 도 4에서는 Psense-amp 상에 노드 ACT(ACTive pull up을 위한 것임을 나타냄)가 표시되어 있고, Nsense-amp 상에 NLAT*(Nsense-amp LATch를 위한 것임을 나타냄) 가 표시되어 있다. ACT 및 NLAT는 전원 및 접지를 제공한다. 초기에, NLAT*는 Vcc/2로 바이어스되고, ACT는 Vss 또는 신호 접지로 바이어스된다. 디지트 라인쌍 D0 및 D0*가 둘 다 Vcc/2이기 때문에, nMOS 트랜지스터쌍과 pMOS 트랜지스터쌍은 턴오프된다. D0 또는 D0* 중 하나에 연결된 셀이 액세스되는 경우, D0와 D0*간에 전압차가 발생한다. 디지트 라인 중 하나가 셀 액세스로부터 전하를 포함하는 있는 한편, 다른 디지트 라인은 감지 동작을 위한 기준으로서 기능한다.
셀이 액세스되고 난 후, 센스 증폭기들은 대체적으로 순차적으로 점화(fire)된다. 즉, 먼저 Nsense-amp가 점화된 후 Psense-amp가 점화된다. Nsense-amp는 NLAT*를 접지시킴으로써 점화된다. NLAT*와 디지트 라인 간의 전압차가 Vth에 접근해감에 따라, 게이트가 고전압 디지트 라인에 연결되어 있는 nMOS 트랜지스터는 도전되기 시작한다. 이 도전은 저전압 디지트 라인이 NLAT*전압으로 방전되게 한다. 결국, NLAT*는 접지 상태에 도달할 것이고, 디지트 라인은 접지 전위로 될 것이다. Nsense-amp가 점화되고 나서 소정의 시간이 경과한 후, ACT를 Vcc로 하는 것에 의해 Psense-amp가 활성화된다. Psense-amp는 Nsense-amp에 대해 상보적인 방식으로동작한다. 저전압 디지트 라인이 접지 상태에 접근할 때, 적합한 pMOS를 도전 상태로 구동하기 위한 강한 신호가 존재한다. 이 도전 상태는 고전압 디지트 라인을 ACT로 충전하여, 결국 Vcc에 도달하게 한다. 판독 중인 셀의 캐패시터는 감지 동작 동안 리프레쉬된다. 이것은 Psense-amp가 활성화된 때에 셀의 액세스 트랜지스터를 온 상태로 유지함으로써 달성된다. 셀을 액세스 하기 전에 해당 셀의 캐패시터가 가지고 있던 전하는 완전히 복구된다. 즉, 전하는 1 비트에 대해서는 Vcc로 복구되고 0 비트에 대해서는 GND로 복구된다.
DRAM 어레이에 대해 통상적으로 사용되는 아키텍쳐는 폴디드 라인 아키텍쳐(folded line architecture)이다. 폴디드 라인 아키텍쳐 어레이의 일부분의 평면도가 도 5에 도시되어 있다. 이러한 폴디드 라인 아키텍쳐 어레이에서, 각각의 셀은 8F2의 면적을 갖는 것으로 도시된다. 도시된 바와 같이, 셀의 외측 경계를 나타내기 위하여 도 5에 박스가 표시되어 있다. 메모리 셀(120)의 수평 축을 따라, 박스는 총 4 피쳐에 대하여, 1/2 디지트 라인 컨택트 피쳐(1220, 1 워드 라인 피쳐(124), 1 캐패시터 피쳐(126), 1 폴리 피쳐(128) 및 1/2 필드 산화 피쳐(130)를 포함한다. 셀(120)의 수직축을 따라, 박스는 총 2 피쳐에 대하여, 2개의 1/2 필드 산화물 피쳐(132, 134) 및 1 활성 영역 피쳐(136)를 포함한다. 그러므로, 셀의 면적은 4F * 2F = 8F2이다.
8F2셀의 면적의 증가는 어레이 내의 셀의 파상 배치(staggering)로 인한 것이다. 셀을 파상 배치하면, 각각의 워드 라인은 모든 다른 디지트 라인의 트랜지스터에 연결될 수 있다. 이러한 구성을 달성하기 위하여, 각각의 워드 라인은 필드 폴리로서 남아있는 디지트 라인 상의 액세스 트랜지스터를 통과해야만 한다. 따라서, 메모리 셀의 파상 배치는 각각의 셀 내의 필드 폴리가 2개의 스퀘어 피쳐를 더한 것으로 되게 한다. 폴디드 라인 아키텍쳐의 8F2셀은 개방 디지트 라인 아키텍쳐 내의 6F2메모리 셀보다 약 25% 크다. 도 5a를 참조하면, 폴디드 라인 아키텍쳐의 개략도가 도시되어 있다. 도 5a는 센스 증폭기들이 셀에 어떻게 연결되는지에 대해서도 도시하고 있다. 8F2면적을 갖는 셀은 다이에 탑재하는 데에 있어서 일반적으로 덜 복잡하기 때문에, 폴디드 라인 아키텍쳐 어레이에서는 6F2면적을 갖는 셀보다 8F2의 면적을 갖는 셀이 더 일반적으로 사용된다.
본 발명의 일 실시예가 도 6에 도시되어 있다. 도 6은 본 발명에 따른 DRAM 메모리 시스템의 관련 부분의 개략적인 블럭도이다. DRAM 메모리 디바이스(300)는 판독, 기입, 소거 및 다른 메모리 동작을 제어하기 위한 제어 논리 회로(320)를 포함한다. 칼럼 어드레스 버퍼(324) 및 로우 어드레스 버퍼(328)는 메모리 어드레스 리퀘스트를 수신하도록 구성된다. 리프레쉬 제어기/카운터(326)는 로우 어드레스 버퍼(328)에 연결되어 메모리 어레이(322)의 리프레쉬를 제어한다. 로우 디코드 회로(330)는 로우 어드레스 버퍼(328)와 메모리 어레이(322) 사이에 연결된다. 칼럼 디코드 회로(332)는 칼럼 어드레스 버퍼(324)에 연결된다. 센스 증폭기 - I/O 게이팅 회로(334)는 칼럼 디코드 회로(332)와 메모리 어레이(322) 사이에 연결된다. 또한, DRAM 메모리 디바이스(300)는 출력 버퍼(336) 및 입력 버퍼(338)를 갖는 것으로 도시되어 있다. 외부 프로세서(340)는 메모리 디바이스(300)의 제어 논리 회로(320)에 연결되어 외부 커맨드를 제공한다.
본 발명에서, 연관된 메모리 셀의 쌍이 어떻게 구현되는지를 나타내기 위하여, 메모리 어레이(322)의 상보적인 셀 M1 및 M1*이 도 6에 도시되어 있다. 데이터 비트에 대응하는 상보적인 상태 또는 전하가 M1 및 M1*에 저장된다. 워드 라인 WL0는 M1 및 M1*의 게이트에 연결된다. 워드 라인 WL0이 활성화되면, 셀 M1 내에 저장된 전하는 디지트 라인 DL0로 방전되고, 셀 M1*내에 저장된 전하는 디지트 라인 DL0*로 방전된다. 디지트 라인 DL0 및 디지트 라인 DL0*는 회로(334) 내의 센스 증폭기에 연결된다. 도 6에서는 M1 및 M1*이 하나의 워드 라인 WL0에 연결된 것으로 도시되어 있지만, 본 기술 분야의 숙련된 기술자라면 동시에 점화되는 한 쌍의 상보적인 워드 라인(즉, WL0 및 WL0*)이 사용될 수 있음을 알 수 있을 것이며, 본 발명은 각각의 상보적인 셀의 쌍에 대해 하나의 워드 라인을 사용하는 것으로 제한되지 않는다.
도 7을 참조하여, 본 발명의 일 실시예가 설명된다. 본 실시예에서, 6f2의 면적을 갖는 메모리 셀을 구비하는 개방 디지트 라인 어레이 아키텍쳐가 사용된다. 전술한 바와 같이, 본 발명은 하나의 데이터 비트에 대하여 2 비트를 저장하며, 이비트들은 서로에 대해 상보적이다. 즉, 하나의 메모리 셀이 1 비트(예를 들어, +Vcc/2의 전하)를 나타내면, 상보적인 메모리 셀은 0 비트(예를 들어, -Vcc/2의 전하)를 나타낸다. 본 발명은 하나의 디지트 라인에 1 비트를 공급하고, 상보적인 디지트 라인에 0 비트를 공급하며, 2배의 차분이 센스 증폭기에 공급된다. 예를 들어, 도 7을 참조하면, 데이터 비트는 셀 M1 및 M1*에 저장된다. M1에 저장된 전하는 +Vcc/2이고, M1*에 저장된 전하는 -Vcc/2이다. 일 실시예에서, 리프레쉬 사이클은 디지트 라인 D0 및 D0*를 Vcc/2로 평형화하는 것에 의해 시작된다. 그리고나서, 워드 라인 WL0 및 WL0*이 동시에 점화되어, 셀 M1 및 M1*은 각각의 디지트 라인 D0 및 D0*에서 전하(또는 전하의 결핍)를 공유하게 된다. 그 다음, 센스 증폭기(240)는 디지트 라인 D0 내의 전하를 디지트 라인 D0*내의 전하와 비교하여, 데이터 비트를 결정한다. 센스 증폭기(240)에 의해 셀 M1 및 M1*이 각각 +Vcc/2 및 -Vcc/2 레벨로 충전되고 나면, 리프레쉬 사이클이 완료된다.
도 8을 참조하여, 본 발명의 다른 실시예가 설명된다. 본 실시예에서는, 6f2의 면적을 갖는 셀을 구비하는 폴디드 디지트 라인 어레이 아키텍쳐가 사용된다. 본 실시예에서는, 단일 워드 라인이 상보적인 셀들의 게이트에 연결된다. 예를 들어, 도 8에 도시되어 있는 바와 같이, 단일 워드 라인 WL0는 셀 M1 및 셀 M1*의 게이트에 연결된다. 워드 라인 WL0가 점화되면, 셀 M1 및 M1*은 그들 각각의 디지트 라인 D0 및 D0*과 전하(또는 전하의 결핍)를 공유한다. 그리고나서, 센스 증폭기(260)는 디지트 라인 D0 내의 전하와 디지트 라인 D0*내의 전하를 비교하여 데이터 비트를 결정한다. 본 실시예는 데이터 비트를 액세스하는 데에 있어서 하나의 워드 라인만이 점화되면 된다는 점에서 바람직할 수 있다.
상보적인 셀들이 서로 직접적으로 인접하여 있는 도 8이 설명된다. 6F2의 면적을 갖는 셀을 구비하는 폴디드 디지트 라인 어레이를 갖는 다른 실시예에서, 상보적인 셀들은 서로 직접적으로 인접하여 있지 않다. 본 실시예의 일례가 도 9에 도시되어 있다. 인접한 상보적인 셀들을 갖는 실시예에서와 같이, 본 실시예에서, 단일 워드 라인 WL0이 셀 M1 및 셀 M1*의 게이트에 연결된다. 워드 라인 WL이 점화되면, 셀 M1 및 M1*은 그들 각각의 디지트 라인 D0 및 D0*과 전하(또는 전하의 결핍)를 공유한다. 그리고나서, 센스 증폭기(270)는 디지트 라인 D0 내의 전하와 디지트 라인 D0*내의 전하를 비교하여 데이터 비트를 결정한다.
도 10을 참조하여, 본 발명의 판독 또는 리프레쉬 동작 동안의 파형이 설명된다. 디지트 라인 D0와 디지트 라인 D0*간의 전압차 또는 신호차의 크기(Vsignal)는, 종래 기술에서와 같이 디지트 라인들 중 하나를 기준(즉, Vcc/2)으로서만 사용하는 경우의 차분보다 2배의 차분을 갖게 할 것이다. 전술한 바와같이, Vsignal의 크기는 (Vcell * Ccell)/(Cdigit + Ccell)이다. 전술한 바와 같이, Vcell = 1.65, Ccell = 50fF, Cdigit = 300fF를 갖는 설계에서, Vsignal - D0는 235㎷로 된다 (기준 Vcc/2로부터 디지트 라인 D0에 대하여). 본 발명에서, Vcell = -1.65, Ccell = 50fF, Cdigit = 300fF일 때의 Vsignal-D0*의 크기는 235㎷로 된다 (기준 Vcc/2로부터 디지트 라인 D0*에 대하여). 그러므로, Vsignal-total의 총 크기는 470㎷로 된다. 즉, 본 예에서 연관된 센스 증폭기에 의해 감지되는 D0와 D0*의 총 신호차는 470㎷일 것이다.
본 발명은 DRAM 메모리 어레이의 총 저장 용량을 절반으로 감소시키긴 하지만, 다른 중요한 이점을 발생시킨다. 예를 들어, 셀의 리프레쉬 사이클 간에 요구되는 기간이 상당히 증가된다. 종래 기술에서의 전형적인 리프레쉬 사이클은 약 200ms이다. 센스 증폭기에 공급되는 전압차를 2배로 하는 것에 의해 리프레쉬 레이트의 증가를 기대할 수 있긴 하지만, 본 발명의 리프레쉬 레이트는 예상외로 약 1초나 된다. 리프레쉬 레이트를 이 정도로까지 연장하면, 메모리 디바이스는 실질적으로 전력을 거의 사용하지 않을 수 있게 된다. 또한, 리프레쉬 레이트에서의 이득과 전력을 거의 소모하지 않는 점은, 6F2의 셀 면적을 갖는 폴디드 디지트 라인 아키텍쳐 어레이를 갖는 제조 다이의 한계를 극복한다. 또한, 본 발명은 6F2의 셀 면적을 갖는 메모리 셀을 사용하여 설명되었지만, 본 기술 분야의 숙련된 기술자라면 8F2의 셀 면적을 갖는 메모리 셀로 대체하여도 동일한 결과를 얻을 수 있음을 알 것이며, 본 발명은 6F2의 셀 면적을 갖는 메모리 셀로 제한되지 않는다.
본 발명의 다른 이점은 결함 메모리 셀을 효율적으로 취급한다는 것이다. 상보적인 메모리 셀에 의해 사용하면, 하나의 셀이 결함이 있어 전체 전하를 저장할 수 없더라도, 상보적인 셀이 연관 센스 증폭기가 검출하기 위한 차분을 제공하는 데에 충분한 전하가 공급되므로, 데이터 비트를 성공적으로 저장할 확률이 향상된다. 그러므로, 메모리 어레이 내에 필요한 용장 엘리먼트가 감소된다.
결론
복수의 메모리 셀(일 실시예에서, 각각의 메모리 셀은 평면도에서 볼 때 6F2의 면적을 가짐)을 갖는 개방 디지트 라인 및 폴디드 디지트 라인의 DRAM 메모리 어레이를 동작시키는 장치 및 방법이 설명되었다. 한 방법은 제1 메모리 셀에 제1 비트를 저장하고, 상기 제1 비트에 상보적인 제2 비트를 제2 메모리 셀에 저장하는 단계를 포함한다. 제1 비트 및 제2 비트는 데이터 비트를 형성한다. 데이터 비트는 제1 메모리 셀과 제2 메모리 셀 간의 전압차를 비교함으로써 판독된다.
본 명세서에서는 특정 실시예들이 예시되고 설명되었지만, 본 기술 분야의 숙련된 기술자라면, 동일한 목적을 달성할 것으로 추정되는 임의의 구성이 개시된 실시예들을 대신할 수 있음을 알 것이다. 본 출원은 본 발명의 임의의 개조 또는 변경을 포함하도록 의도된 것이다. 그러므로, 본 발명은 명백히 특허청구범위와 그 등가물에 의해서만 한정되도록 의도된 것이다.

Claims (84)

  1. 평면도에서 각각 6F2의 면적을 갖는 복수의 메모리 셀을 구비하는 폴디드 디지트 라인(folded digit line) DRAM 메모리 어레이를 동작시키는 방법에 있어서,
    제1 메모리 셀 내에 제1 비트를 저장하는 단계; 및
    상기 제1 비트에 대하여 상보적인 제2 비트를 제2 메모리 셀에 저장하는 단계 - 상기 제1 비트 및 상기 제2 비트는 데이터 비트를 형성함 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 데이터 비트는 상기 제1 메모리 셀과 상기 제2 메모리 셀 간의 전압차를 감지(sensing)함으로써 판독되는 방법.
  3. 제2항에 있어서,
    상기 전압차를 감지하는 단계는,
    상기 제1 메모리 셀의 캐패시터 상의 전하를 제1 디지트 라인과 공유하는 단계;
    상기 제2 메모리 셀의 캐패시터 상의 전하를 제2 디지트 라인과 공유하는 단계; 및
    상기 제1 디지트 라인과 상기 제2 디지트 라인에서의 전압차를 센스 증폭기로 비교하는 단계
    를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 제1 메모리 셀의 캐패시터에 전하를 복구하는 단계; 및
    상기 제2 메모리 셀의 캐패시터에 전하를 복구하는 단계
    를 더 포함하는 방법.
  5. 제4항에 있어서,
    상기 제1 메모리 셀의 캐패시터는 상기 제1 비트를 나타내는 소정의 레벨로 재충전되는 방법.
  6. 제4항에 있어서,
    상기 제2 메모리 셀의 캐패시터는 상기 제2 비트를 나타내는 소정의 레벨로 재충전되는 방법.
  7. 평면도에서 각각 6F2의 면적을 갖는 복수의 메모리 셀을 구비하는 개방 디지트 라인(open digit line) DRAM 메모리 어레이를 동작시키는 방법에 있어서,
    제1 메모리 셀 내에 제1 비트를 저장하는 단계; 및
    상기 제1 비트에 대하여 상보적인 제2 비트를 제2 메모리 셀에 저장하는 단계 - 상기 제1 비트 및 상기 제2 비트는 데이터 비트를 형성함 -
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 데이터 비트는 상기 제1 메모리 셀과 상기 제2 메모리 셀 간의 전압차를 감지함으로써 판독되는 방법.
  9. 제8항에 있어서,
    상기 전압차를 감지하는 단계는,
    상기 제1 메모리 셀의 캐패시터 상의 전하를 제1 디지트 라인과 공유하는 단계;
    상기 제2 메모리 셀의 캐패시터 상의 전하를 제2 디지트 라인과 공유하는 단계; 및
    상기 제1 디지트 라인과 상기 제2 디지트 라인에서의 전압차를 센스 증폭기로 비교하는 단계
    를 더 포함하는 방법.
  10. 제9항에 있어서,
    상기 제1 메모리 셀의 캐패시터에 전하를 복구하는 단계; 및
    상기 제2 메모리 셀의 캐패시터에 전하를 복구하는 단계
    를 더 포함하는 방법.
  11. 제10항에 있어서,
    상기 제1 메모리 셀의 캐패시터는 상기 제1 비트를 나타내는 소정의 레벨로 재충전되는 방법.
  12. 제10항에 있어서,
    상기 제2 메모리 셀의 캐패시터는 상기 제2 비트를 나타내는 소정의 레벨로 재충전되는 방법.
  13. 복수의 메모리 셀이 폴디드 디지트 라인 아키텍쳐(architecture)로 배열되고 각각의 메모리 셀이 6F2의 면적을 갖는 메모리 어레이를 구비하는 DRAM 메모리 디바이스를 동작시키는 방법에 있어서,
    제1 메모리 셀에 전하를 저장하는 단계; 및
    연관된 제2 메모리 셀에 상보적인 전하를 저장하는 단계 - 상기 제1 메모리 셀 내의 전하와 상기 연관된 제2 메모리 셀 내의 상보적인 전하는 함께 단일 데이터 비트를 형성함 -
    를 포함하는 방법.
  14. 제13항에 있어서,
    상기 제1 메모리 셀 내에 저장된 전하는 논리 1 상태를 나타내고, 상기 제2 메모리 셀 내에 저장된 상보적인 전하는 논리 0 상태를 나타내는 방법.
  15. 제13항에 있어서,
    상기 제1 메모리 셀 내에 저장된 전하는 논리 0 상태를 나타내고, 상기 제2 메모리 셀 내에 저장된 상보적인 전하는 논리 1 상태를 나타내는 방법.
  16. 제13항에 있어서,
    상기 제1 및 제2 메모리 셀 내에 저장된 데이터 비트를 판독하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 데이터 비트를 판독하는 단계는,
    제1 디지트 라인을 소정의 레벨로 예비 충전(precharge)하는 단계;
    제2 디지트 라인을 상기 제1 디지트 라인과 동일한 소정의 레벨로 예비 충전하는 단계;
    상기 제1 메모리 셀의 캐패시터 내에 저장된 전하를 상기 제1 디지트 라인과공유하는 단계;
    상기 제2 메모리 셀의 캐패시터 내에 저장된 전하를 상기 제2 디지트 라인과 공유하는 단계; 및
    상기 제1 디지트 라인의 전압을 상기 제2 디지트 라인의 전압과 비교하여 상기 데이터 비트의 값을 결정하는 단계
    를 더 포함하는 방법.
  18. 제17항에 있어서,
    상기 제1 메모리 셀 내에 전하를 복구하는 단계; 및
    상기 제2 메모리 셀 내에 전하를 복구하는 단계
    를 더 포함하는 방법.
  19. 복수의 메모리 셀이 개방 디지트 라인 아키텍쳐로 배열되고 각각의 메모리 셀이 6F2의 면적을 갖는 메모리 어레이를 구비하는 DRAM 메모리 디바이스를 동작시키는 방법에 있어서,
    제1 메모리 셀에 전하를 저장하는 단계; 및
    연관된 제2 메모리 셀에 상보적인 전하를 저장하는 단계 - 상기 제1 메모리 셀 내의 전하와 상기 연관된 제2 메모리 셀 내의 상보적인 전하는 함께 단일 데이터 비트를 형성함 -
    를 포함하는 방법.
  20. 제19항에 있어서,
    상기 제1 메모리 셀 내에 저장된 전하는 논리 1 상태를 나타내고, 상기 제2 메모리 셀 내에 저장된 상보적인 전하는 논리 0 상태를 나타내는 방법.
  21. 제19항에 있어서,
    상기 제1 메모리 셀 내에 저장된 전하는 논리 0 상태를 나타내고, 상기 제2 메모리 셀 내에 저장된 상보적인 전하는 논리 1 상태를 나타내는 방법.
  22. 제19항에 있어서,
    상기 제1 및 제2 메모리 셀 내에 저장된 데이터 비트를 판독하는 단계를 더 포함하는 방법.
  23. 제22항에 있어서,
    상기 데이터 비트를 판독하는 단계는,
    제1 디지트 라인을 소정의 레벨로 예비 충전하는 단계;
    제2 디지트 라인을 상기 제1 디지트 라인과 동일한 소정의 레벨로 예비 충전하는 단계;
    상기 제1 메모리 셀의 캐패시터 내에 저장된 전하를 상기 제1 디지트 라인과공유하는 단계;
    상기 제2 메모리 셀의 캐패시터 내에 저장된 전하를 상기 제2 디지트 라인과 공유하는 단계; 및
    상기 제1 디지트 라인의 전압을 상기 제2 디지트 라인의 전압과 비교하여 상기 데이터 비트의 값을 결정하는 단계
    를 더 포함하는 방법.
  24. 제23항에 있어서,
    상기 제1 메모리 셀 내에 전하를 복구하는 단계; 및
    상기 제2 메모리 셀 내에 전하를 복구하는 단계
    를 더 포함하는 방법.
  25. 폴디드 디지트 라인 아키텍쳐로 배열된 메모리 셀들의 메모리 어레이를 구비하며, 평면도에서 각각의 메모리 셀이 6F2의 면적을 갖는 DRAM 메모리 내의 메모리 셀을 리프레쉬하는 방법에 있어서,
    제1 메모리 셀 내에 제1 비트를 저장하는 단계;
    연관된 제2 메모리 셀 내에 상보적인 제2 비트를 저장하는 단계 - 상기 제1 비트와 상기 상보적인 제2 비트는 데이터 비트를 형성함 -;
    상기 데이터 비트를 판독하기 위하여, 상기 제1 메모리 셀 내의 제1 비트와상기 제2 메모리 셀 내의 제2 비트 간의 전압차를 센스 증폭기로 비교하는 단계;
    상기 제1 메모리 셀 내의 제1 비트를 소정의 전압 레벨로 복구하는 단계; 및
    상기 제2 메모리 셀 내의 제2 비트를 소정의 전압 레벨로 복구하는 단계
    를 포함하는 방법.
  26. 제25항에 있어서,
    제1 및 제2 디지트 라인을 소정의 전압으로 예비 충전하는 단계;
    상기 제1 메모리 셀의 제1 비트의 전하를 상기 제1 디지트 라인과 공유하는 단계;
    상기 제2 메모리 셀의 제2 비트의 전하를 상기 제2 디지트 라인과 공유하는 단계; 및
    상기 제1 디지트 라인과 상기 제2 디지트 라인 간의 전압차를 비교하는 단계
    를 더 포함하는 방법.
  27. 제25항에 있어서,
    상기 제1 데이터 비트는 논리 1 상태를 나타내는 전하이고, 상기 제2 데이터 비트는 논리 0 상태를 나타내는 전하인 방법.
  28. 제25항에 있어서,
    상기 제1 데이터 비트는 논리 0 상태를 나타내는 전하이고, 상기 제2 데이터비트는 논리 1 상태를 나타내는 전하인 방법.
  29. 개방 디지트 라인 아키텍쳐로 배열된 메모리 셀들의 메모리 어레이를 구비하며, 평면도에서 각각의 메모리 셀이 6F2의 면적을 갖는 DRAM 메모리 내의 메모리 셀을 리프레쉬하는 방법에 있어서,
    제1 메모리 셀 내에 제1 비트를 저장하는 단계;
    연관된 제2 메모리 셀 내에 상보적인 제2 비트를 저장하는 단계 - 상기 제1 비트와 상기 상보적인 제2 비트는 데이터 비트를 형성함 -;
    상기 데이터 비트를 판독하기 위하여, 상기 제1 메모리 셀 내의 제1 비트와 상기 제2 메모리 셀 내의 제2 비트 간의 전압차를 센스 증폭기로 비교하는 단계;
    상기 제1 메모리 셀 내의 제1 비트를 소정의 전압 레벨로 복구하는 단계; 및
    상기 제2 메모리 셀 내의 제2 비트를 소정의 전압 레벨로 복구하는 단계
    를 포함하는 방법.
  30. 제29항에 있어서,
    제1 및 제2 디지트 라인을 소정의 전압으로 예비 충전하는 단계;
    상기 제1 메모리 셀의 제1 비트의 전하를 상기 제1 디지트 라인과 공유하는 단계;
    상기 제2 메모리 셀의 제2 비트의 전하를 상기 제2 디지트 라인과 공유하는단계; 및
    상기 제1 디지트 라인과 상기 제2 디지트 라인 간의 전압차를 비교하는 단계
    를 더 포함하는 방법.
  31. 제29항에 있어서,
    상기 제1 데이터 비트는 논리 1 상태를 나타내는 전하이고, 상기 제2 데이터 비트는 논리 0 상태를 나타내는 전하인 방법.
  32. 제29항에 있어서,
    상기 제1 데이터 비트는 논리 0 상태를 나타내는 전하이고, 상기 제2 데이터 비트는 논리 1 상태를 나타내는 전하인 방법.
  33. 평면도에서 각각 6F2의 면적을 갖는 메모리 셀들의 폴디드 아키텍쳐 메모리 어레이를 구비하는 DRAM 메모리 디바이스에 있어서,
    데이터 비트를 저장하기 위한 복수의 연관된 메모리 셀의 쌍
    - 상기 각각의 연관된 메모리 셀의 쌍은,
    제1 비트를 저장하기 위한 제1 메모리 셀, 및
    상기 제1 비트에 대하여 상보적인 제2 비트를 저장하기 위한 제2 메모
    리 셀
    을 포함하고, 상기 제1 비트와 상기 제2 비트는 데이터 비트를 형성함
    - ; 및
    상기 메모리 셀을 판독하기 위한 복수의 센스 증폭기 - 상기 각각의 센스 증폭기는 연관된 메모리 셀의 쌍에 연결되고, 상기 데이터 비트를 판독하기 위하여, 상기 제1 메모리 셀의 제1 비트와 상기 제2 메모리 셀의 제2 비트 간의 전압차를 비교함 -
    를 포함하는 DRAM 메모리 디바이스.
  34. 제33항에 있어서,
    상기 각각의 센스 증폭기는 상기 판독된 데이터 비트에 기초하여 상기 제1 비트 및 상기 제2 비트를 소정의 전압 레벨로 복구하는 DRAM 메모리 디바이스.
  35. 제33항에 있어서,
    메모리 동작을 제어하기 위한 제어 논리 회로를 더 포함하며,
    상기 제어 논리 회로는 데이터 비트를 판독하기 위하여, 연관된 메모리 셀의 쌍의 제1 및 제2 메모리 셀에 연결된 워드 라인을 점화(fire)하는 DRAM 메모리 디바이스.
  36. 제35항에 있어서,
    상기 메모리 셀을 상기 센스 증폭기에 연결시키는 복수의 디지트 라인을 더포함하는 DRAM 메모리 디바이스.
  37. 제36항에 있어서,
    상기 제어 논리 회로는, 상기 제1 및 제2 메모리 셀에 저장된 데이터 비트가 판독되기 전에, 상기 제1 메모리 셀과 상기 제2 메모리 셀 간에 연결된 상기 디지트 라인을 소정의 전압 레벨로 평형화하는 DRAM 메모리 디바이스.
  38. 평면도에서 각각 6F2의 면적을 갖는 메모리 셀들의 개방 아키텍쳐 메모리 어레이를 구비하는 DRAM 메모리 디바이스에 있어서,
    데이터 비트를 저장하기 위한 복수의 연관된 메모리 셀의 쌍
    - 상기 각각의 연관된 메모리 셀의 쌍은,
    제1 비트를 저장하기 위한 제1 메모리 셀, 및
    상기 제1 비트에 대하여 상보적인 제2 비트를 저장하기 위한 제2 메모리 셀
    을 포함하고, 상기 제1 비트와 상기 제2 비트는 데이터 비트를 형성함
    - ; 및
    상기 메모리 셀을 판독하기 위한 복수의 센스 증폭기 - 상기 각각의 센스 증폭기는 연관된 메모리 셀의 쌍에 연결되고, 상기 데이터 비트를 판독하기 위하여, 상기 제1 메모리 셀의 제1 비트와 상기 제2 메모리 셀의 제2 비트 간의 전압차를비교함 -
    를 포함하는 DRAM 메모리 디바이스.
  39. 제38항에 있어서,
    상기 각각의 센스 증폭기는 상기 판독된 데이터 비트에 기초하여 상기 제1 비트 및 상기 제2 비트를 소정의 전압 레벨로 복구하는 DRAM 메모리 디바이스.
  40. 제38항에 있어서,
    메모리 동작을 제어하기 위한 제어 논리 회로를 더 포함하며,
    상기 제어 논리 회로는 데이터 비트를 판독하기 위하여, 연관된 메모리 셀의 쌍의 제1 및 제2 메모리 셀에 연결된 워드 라인들을 동시에 점화하는 DRAM 메모리 디바이스.
  41. 제40항에 있어서,
    상기 메모리 셀을 상기 센스 증폭기에 연결시키는 복수의 디지트 라인을 더 포함하는 DRAM 메모리 디바이스.
  42. 제41항에 있어서,
    상기 제어 논리 회로는, 상기 제1 및 제2 메모리 셀에 저장된 데이터 비트가 판독되기 전에, 상기 제1 메모리 셀과 상기 제2 메모리 셀 간에 연결된 상기 디지트 라인을 소정의 전압 레벨로 평형화하는 DRAM 메모리 디바이스.
  43. 폴디드 디지트 라인 아키텍쳐로 배열된 복수의 메모리 셀을 가지며, 상기 각각의 메모리 셀은 6F2의 면적을 갖는 메모리 어레이 - 상기 각각의 메모리 셀은 다른 메모리 셀과 연관되며, 각각의 연관된 메모리 셀의 쌍은 데이터 비트를 이루는 상보적인 비트들을 저장함 - ;
    연관된 메모리 셀의 쌍에 각각 연결되어, 메모리 셀을 판독 및 리프레쉬하는 복수의 센스 증폭기; 및
    메모리 동작을 제어하는 제어 논리 회로 - 상기 제어 논리 회로는 상기 연관된 메모리 셀의 쌍에 연결된 센스 증폭기가 상기 연관된 메모리 셀의 쌍에 저장된 데이터 비트를 판독 및 리프레쉬하도록, 상기 연관된 메모리 셀에 연결된 워드 라인을 선택적으로 점화함 -
    를 포함하는 DRAM 메모리 디바이스.
  44. 제43항에 있어서,
    상기 연관된 메모리 셀의 쌍의 메모리 셀들은 서로 인접하여 배치되는 DRAM 메모리 디바이스.
  45. 제43항에 있어서,
    상기 연관된 메모리 셀의 쌍의 메모리 셀들은 서로 인접하여 배치되지 않는 DRAM 메모리 디바이스.
  46. 제43항에 있어서,
    상기 각각의 연관된 메모리 셀의 쌍은 한쌍의 디지트 라인에 의해 연관된 센스 증폭기에 연결되는 DRAM 메모리 디바이스.
  47. 제46항에 있어서,
    상기 제어 논리 회로는, 상기 디지트 라인에 연결된 메모리 셀 상에 판독 또는 리프레쉬 동작이 행해지기 전에, 각각의 디지트 라인의 쌍을 평형화하는 DRAM 메모리 디바이스.
  48. 개방 디지트 라인 아키텍쳐로 배열된 복수의 메모리 셀을 가지며, 상기 각각의 메모리 셀은 6F2의 면적을 갖는 메모리 어레이 - 상기 각각의 메모리 셀은 다른 메모리 셀과 연관되며, 각각의 연관된 메모리 셀의 쌍은 데이터 비트를 이루는 상보적인 비트들을 저장함 - ;
    연관된 메모리 셀의 쌍에 각각 연결되어, 메모리 셀을 판독 및 리프레쉬하는 복수의 센스 증폭기; 및
    메모리 동작을 제어하는 제어 논리 회로 - 상기 제어 논리 회로는 상기 연관된 메모리 셀의 쌍에 연결된 센스 증폭기가 상기 연관된 메모리 셀의 쌍에 저장된 데이터 비트를 판독 및 리프레쉬하도록, 상기 연관된 메모리 셀에 연결된 워드 라인들을 선택적으로 동시에 점화함 -
    를 포함하는 DRAM 메모리 디바이스.
  49. 제48항에 있어서,
    상기 각각의 연관된 메모리 셀의 쌍은 한쌍의 디지트 라인에 의해 연관된 센스 증폭기에 연결되는 DRAM 메모리 디바이스.
  50. 제49항에 있어서,
    상기 제어 논리 회로는, 상기 디지트 라인에 연결된 메모리 셀 상에 판독 또는 리프레쉬 동작이 행해지기 전에, 각각의 디지트 라인의 쌍을 평형화하는 DRAM 메모리 디바이스.
  51. 외부 명령을 제공하는 프로세서; 및
    DRAM 메모리 디바이스
    를 포함하고,
    상기 DRAM 메모리 디바이스는,
    폴디드 디지트 라인 아키텍쳐로 배열된 복수의 메모리 셀을 가지며, 평면도에서 상기 각각의 메모리 셀은 6F2의 면적을 갖는 메모리 어레이 - 상기 각각의 메모리 셀은 다른 메모리 셀과 연관되며, 각각의 연관된 메모리 셀의 쌍은 데이터 비트를 형성하는 상보적인 비트들을 저장함 - ;
    각각의 연관된 메모리 셀의 쌍에 대하여 데이터 비트를 판독하기 위한 센스 증폭기 - 각각의 센스 증폭기는 연관된 메모리 셀의 쌍 내 비트들의 전압을 비교하도록 연결됨 - ; 및
    상기 프로세서로부터 외부 명령을 수신하고 메모리 동작을 제어하기 위한 제어 논리 회로 - 상기 제어 논리 회로는 데이터 비트를 판독하기 위하여, 각각의 연관된 메모리 셀에 연결된 워드 라인을 선택적으로 점화함 -
    를 포함하는 메모리 시스템.
  52. 제51항에 있어서,
    각각의 연관된 메모리 셀의 쌍에 대한 디지트 라인의 쌍을 더 포함하고,
    상기 디지트 라인 중 하나는 상기 연관된 메모리 셀 중 하나와 연관된 센스 증폭기와의 사이에 연결되고, 다른 디지트 라인은 상기 연관된 메모리 셀 중 다른 하나와 상기 연관된 센스 증폭기와의 사이에 연결되는 메모리 시스템.
  53. 제52항에 있어서,
    상기 제어 논리 회로는 판독 동작 전에 상기 각각의 디지트 라인의 쌍을 평형화하는 메모리 시스템.
  54. 제51항에 있어서,
    연관된 메모리 셀의 쌍의 메모리 셀들 중 하나는 1 비트를 저장하고, 상기 연관된 메모리 셀의 쌍의 다른 메모리 셀은 0을 저장하는 메모리 시스템.
  55. 제51항에 있어서,
    상기 센스 증폭기는 판독 동작 후 각각의 연관된 메모리 셀 비트를 소정의 전압 레벨로 복구하는 메모리 시스템.
  56. 제55항에 있어서,
    상기 제어 논리 회로는 각각의 셀이 소정의 전압 레벨로 복구될 때까지 각각의 워드 라인을 온 상태로 유지하는 메모리 시스템.
  57. 외부 명령을 제공하는 프로세서; 및
    DRAM 메모리 디바이스
    를 포함하고,
    상기 DRAM 메모리 디바이스는,
    개방 디지트 라인 아키텍쳐로 배열된 복수의 메모리 셀을 가지며, 평면도에서 상기 각각의 메모리 셀은 6F2의 면적을 갖는 메모리 어레이 - 상기 각각의 메모리 셀은 다른 메모리 셀과 연관되며, 각각의 연관된 메모리 셀의 쌍은 데이터 비트를 형성하는 상보적인 비트들을 저장함 - ;
    각각의 연관된 메모리 셀의 쌍에 대하여 데이터 비트를 판독하기 위한 센스 증폭기 - 각각의 센스 증폭기는 연관된 메모리 셀의 쌍 내 비트들의 전압을 비교하도록 연결됨 - ; 및
    상기 프로세서로부터 외부 명령을 수신하고 메모리 동작을 제어하는 제어 논리 회로 - 상기 제어 논리 회로는 데이터 비트를 판독하기 위하여, 각각의 연관된 메모리 셀에 연결된 워드 라인들을 선택적으로 동시에 점화함 -
    를 포함하는 메모리 시스템.
  58. 제57항에 있어서,
    각각의 연관된 메모리 셀의 쌍에 대한 디지트 라인의 쌍을 더 포함하고,
    상기 디지트 라인 중 하나는 상기 연관된 메모리 셀 중 하나와 연관된 센스 증폭기와의 사이에 연결되고, 다른 디지트 라인은 상기 연관된 메모리 셀 중 다른 하나와 상기 연관된 센스 증폭기와의 사이에 연결되는 메모리 시스템.
  59. 제58항에 있어서,
    상기 제어 논리 회로는 판독 동작 전에 상기 각각의 디지트 라인의 쌍을 평형화하는 메모리 시스템.
  60. 제57항에 있어서,
    연관된 메모리 셀의 쌍의 메모리 셀들 중 하나는 1 비트를 저장하고, 상기 연관된 메모리 셀의 쌍의 다른 메모리 셀은 0을 저장하는 메모리 시스템.
  61. 제57항에 있어서,
    상기 센스 증폭기는 판독 동작 후 각각의 연관된 메모리 셀 비트를 소정의 전압 레벨로 복구하는 메모리 시스템.
  62. 제61항에 있어서,
    상기 제어 논리 회로는 각각의 셀이 소정의 전압 레벨로 복구될 때까지 각각의 워드 라인을 온 상태로 유지하는 메모리 시스템.
  63. 평면도에서 각각 8F2미만의 면적을 갖는 복수의 메모리 셀을 구비하는 폴디드 디지트 라인 DRAM 메모리 어레이를 동작시키는 방법에 있어서,
    제1 메모리 셀 내에 제1 비트를 저장하는 단계; 및
    상기 제1 비트에 대하여 상보적인 제2 비트를 제2 메모리 셀에 저장하는 단계 - 상기 제1 비트 및 상기 제2 비트는 데이터 비트를 형성함 -
    를 포함하는 방법.
  64. 제63항에 있어서,
    상기 데이터 비트는 상기 제1 메모리 셀과 상기 제2 메모리 셀 간의 전압차를 감지함으로써 판독되는 방법.
  65. 제64항에 있어서,
    상기 전압차를 감지하는 단계는,
    상기 제1 메모리 셀의 캐패시터 상의 전하를 제1 디지트 라인과 공유하는 단계;
    상기 제2 메모리 셀의 캐패시터 상의 전하를 제2 디지트 라인과 공유하는 단계; 및
    상기 제1 디지트 라인과 상기 제2 디지트 라인에서의 전압차를 센스 증폭기로 비교하는 단계
    를 더 포함하는 방법.
  66. 제65항에 있어서,
    상기 제1 메모리 셀의 캐패시터에 전하를 복구하는 단계; 및
    상기 제2 메모리 셀의 캐패시터에 전하를 복구하는 단계
    를 더 포함하는 방법.
  67. 제66항에 있어서,
    상기 제1 메모리 셀의 캐패시터는 상기 제1 비트를 나타내는 소정의 레벨로 재충전되는 방법.
  68. 제66항에 있어서,
    상기 제2 메모리 셀의 캐패시터는 상기 제2 비트를 나타내는 소정의 레벨로 재충전되는 방법.
  69. 평면도에서 각각 8F2미만의 면적을 갖는 복수의 메모리 셀을 구비하는 개방 디지트 라인 DRAM 메모리 어레이를 동작시키는 방법에 있어서,
    제1 메모리 셀 내에 제1 비트를 저장하는 단계; 및
    상기 제1 비트에 대하여 상보적인 제2 비트를 제2 메모리 셀에 저장하는 단계 - 상기 제1 비트 및 상기 제2 비트는 데이터 비트를 형성함 -
    를 포함하는 방법.
  70. 제69항에 있어서,
    상기 데이터 비트는 상기 제1 메모리 셀과 상기 제2 메모리 셀 간의 전압차를 감지함으로써 판독되는 방법.
  71. 제70항에 있어서,
    상기 전압차를 감지하는 단계는,
    상기 제1 메모리 셀의 캐패시터 상의 전하를 제1 디지트 라인과 공유하는 단계;
    상기 제2 메모리 셀의 캐패시터 상의 전하를 제2 디지트 라인과 공유하는 단계; 및
    상기 제1 디지트 라인과 상기 제2 디지트 라인에서의 전압차를 센스 증폭기로 비교하는 단계
    를 더 포함하는 방법.
  72. 제71항에 있어서,
    상기 제1 메모리 셀의 캐패시터에 전하를 복구하는 단계; 및
    상기 제2 메모리 셀의 캐패시터에 전하를 복구하는 단계
    를 더 포함하는 방법.
  73. 제72항에 있어서,
    상기 제1 메모리 셀의 캐패시터는 상기 제1 비트를 나타내는 소정의 레벨로 재충전되는 방법.
  74. 제72항에 있어서,
    상기 제2 메모리 셀의 캐패시터는 상기 제2 비트를 나타내는 소정의 레벨로 재충전되는 방법.
  75. 평면도에서 각각 8F2미만의 면적을 갖는 메모리 셀들의 폴디드 아키텍쳐 메모리 어레이를 구비하는 DRAM 메모리 디바이스에 있어서,
    데이터 비트를 저장하기 위한 복수의 연관된 메모리 셀의 쌍
    - 상기 각각의 연관된 메모리 셀의 쌍은,
    제1 비트를 저장하기 위한 제1 메모리 셀, 및
    상기 제1 비트에 대하여 상보적인 제2 비트를 저장하기 위한 제2 메모리 셀
    을 포함하고, 상기 제1 비트와 상기 제2 비트는 데이터 비트를 형성함 - ; 및
    상기 메모리 셀을 판독하기 위한 복수의 센스 증폭기 - 상기 각각의 센스 증폭기는 연관된 메모리 셀의 쌍에 연결되고, 상기 데이터 비트를 판독하기 위하여, 상기 제1 메모리 셀의 제1 비트와 상기 제2 메모리 셀의 제2 비트 간의 전압차를 비교함 -
    를 포함하는 DRAM 메모리 디바이스.
  76. 제75항에 있어서,
    상기 각각의 센스 증폭기는 상기 판독된 데이터 비트에 기초하여 상기 제1 비트 및 상기 제2 비트를 소정의 전압 레벨로 복구하는 DRAM 메모리 디바이스.
  77. 제75항에 있어서,
    메모리 동작을 제어하기 위한 제어 논리 회로를 더 포함하며,
    상기 제어 논리 회로는 데이터 비트를 판독하기 위하여, 연관된 메모리 셀의 쌍의 제1 및 제2 메모리 셀에 연결된 워드 라인을 점화하는 DRAM 메모리 디바이스.
  78. 제77항에 있어서,
    상기 메모리 셀을 상기 센스 증폭기에 연결시키는 복수의 디지트 라인을 더 포함하는 DRAM 메모리 디바이스.
  79. 제78항에 있어서,
    상기 제어 논리 회로는, 상기 제1 및 제2 메모리 셀에 저장된 데이터 비트가 판독되기 전에, 상기 제1 메모리 셀과 상기 제2 메모리 셀 간에 연결된 상기 디지트 라인을 소정의 전압 레벨로 평형화하는 DRAM 메모리 디바이스.
  80. 평면도에서 각각 8F2미만의 면적을 갖는 메모리 셀들의 개방 아키텍쳐 메모리 어레이를 구비하는 DRAM 메모리 디바이스에 있어서,
    데이터 비트를 저장하기 위한 복수의 연관된 메모리 셀의 쌍
    - 상기 각각의 연관된 메모리 셀의 쌍은,
    제1 비트를 저장하기 위한 제1 메모리 셀, 및
    상기 제1 비트에 대하여 상보적인 제2 비트를 저장하기 위한 제2 메모리 셀
    을 포함하고, 상기 제1 비트와 상기 제2 비트는 데이터 비트를 형성함
    - ; 및
    상기 메모리 셀을 판독하기 위한 복수의 센스 증폭기 - 상기 각각의 센스 증폭기는 연관된 메모리 셀의 쌍에 연결되고, 상기 데이터 비트를 판독하기 위하여, 상기 제1 메모리 셀의 제1 비트와 상기 제2 메모리 셀의 제2 비트 간의 전압차를 비교함 -
    를 포함하는 DRAM 메모리 디바이스.
  81. 제80항에 있어서,
    상기 각각의 센스 증폭기는 상기 판독된 데이터 비트에 기초하여 상기 제1 비트 및 상기 제2 비트를 소정의 전압 레벨로 복구하는 DRAM 메모리 디바이스.
  82. 제80항에 있어서,
    메모리 동작을 제어하기 위한 제어 논리 회로를 더 포함하며,
    상기 제어 논리 회로는 데이터 비트를 판독하기 위하여, 연관된 메모리 셀의 쌍의 제1 및 제2 메모리 셀에 연결된 워드 라인들을 동시에 점화하는 DRAM 메모리 디바이스.
  83. 제82항에 있어서,
    상기 메모리 셀을 상기 센스 증폭기에 연결시키는 복수의 디지트 라인을 더 포함하는 DRAM 메모리 디바이스.
  84. 제83항에 있어서,
    상기 제어 논리 회로는, 상기 제1 및 제2 메모리 셀에 저장된 데이터 비트가 판독되기 전에, 상기 제1 메모리 셀과 상기 제2 메모리 셀 간에 연결된 상기 디지트 라인을 소정의 전압 레벨로 평형화하는 DRAM 메모리 디바이스.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6449203B1 (en) * 2001-03-08 2002-09-10 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
US6751159B2 (en) 2001-10-26 2004-06-15 Micron Technology, Inc. Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode
US6838331B2 (en) * 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
US6751143B2 (en) * 2002-04-11 2004-06-15 Micron Technology, Inc. Method and system for low power refresh of dynamic random access memories
US6735103B2 (en) * 2002-08-29 2004-05-11 Micron Technology, Inc. System and method to avoid voltage read errors in open digit line array dynamic random access memories
US6886119B2 (en) * 2002-09-04 2005-04-26 Agere Systems Inc. Method and apparatus for improved integrated circuit memory testing
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US7146456B2 (en) * 2003-09-29 2006-12-05 Infineon Technologies North America Corp. Memory device with a flexible reduced density option
US7224626B2 (en) * 2005-04-18 2007-05-29 Infineon Technologies Ag Redundancy circuits for semiconductor memory
US7164595B1 (en) * 2005-08-25 2007-01-16 Micron Technology, Inc. Device and method for using dynamic cell plate sensing in a DRAM memory cell
KR100843139B1 (ko) * 2005-12-15 2008-07-02 삼성전자주식회사 오픈 비트 라인 구조를 갖는 멀티레벨 동적 메모리 장치 및그 구동 방법
US7977736B2 (en) * 2006-02-23 2011-07-12 Samsung Electronics Co., Ltd. Vertical channel transistors and memory devices including vertical channel transistors
KR100733952B1 (ko) * 2006-06-12 2007-06-29 삼성전자주식회사 플래그 셀들 사이의 커플링을 최소화시킬 수 있는멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
US7688102B2 (en) * 2006-06-29 2010-03-30 Samsung Electronics Co., Ltd. Majority voter circuits and semiconductor devices including the same
KR100735758B1 (ko) 2006-06-29 2007-07-06 삼성전자주식회사 다수 판정 회로, 데이터 버스 반전 회로 및 반도체 장치.
KR100827663B1 (ko) 2006-12-20 2008-05-07 삼성전자주식회사 다수 판정 회로 및 반도체 장치.
TW200812074A (en) * 2006-07-04 2008-03-01 Nxp Bv Non-volatile memory and-array
US7408813B2 (en) * 2006-08-03 2008-08-05 Micron Technology, Inc. Block erase for volatile memory
CN101169969B (zh) * 2006-10-26 2012-01-04 北京兆易创新科技有限公司 深亚微米动态存储器的信号放大电路
US7800965B2 (en) 2008-03-10 2010-09-21 Micron Technology, Inc. Digit line equilibration using access devices at the edge of sub-arrays
CN103680631A (zh) * 2013-12-25 2014-03-26 苏州宽温电子科技有限公司 一种改进的差分架构xpm存储单元
KR102615012B1 (ko) 2018-11-12 2023-12-19 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
CN110033797B (zh) * 2019-06-12 2019-09-03 上海亿存芯半导体有限公司 存储系统及存储方法
US11971818B1 (en) 2022-07-13 2024-04-30 Cadence Design Systems, Inc. Memory view for non-volatile memory module

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2712735B1 (de) 1977-03-23 1978-09-14 Ibm Deutschland Lese-/Schreibzugriffschaltung zu Speicherzellen eines Speichers und Verfahren zu ihrem Betrieb
US4459685A (en) 1982-03-03 1984-07-10 Inmos Corporation Redundancy system for high speed, wide-word semiconductor memories
US4601019B1 (en) 1983-08-31 1997-09-30 Texas Instruments Inc Memory with redundancy
JPH0814985B2 (ja) 1989-06-06 1996-02-14 富士通株式会社 半導体記憶装置
JP2827361B2 (ja) 1989-12-04 1998-11-25 日本電気株式会社 半導体メモリ装置
JP3076606B2 (ja) 1990-12-14 2000-08-14 富士通株式会社 半導体記憶装置およびその検査方法
US5291443A (en) 1991-06-26 1994-03-01 Micron Technology, Inc. Simultaneous read and refresh of different rows in a dram
JP2794138B2 (ja) 1991-08-13 1998-09-03 三菱電機株式会社 半導体記憶装置
US5550394A (en) 1993-06-18 1996-08-27 Texas Instruments Incorporated Semiconductor memory device and defective memory cell correction circuit
FR2705821B1 (fr) 1993-05-24 1995-08-11 Sgs Thomson Microelectronics Mémoire dynamique.
JP3244340B2 (ja) 1993-05-24 2002-01-07 三菱電機株式会社 同期型半導体記憶装置
US5422850A (en) 1993-07-12 1995-06-06 Texas Instruments Incorporated Semiconductor memory device and defective memory cell repair circuit
US5469393A (en) 1993-09-15 1995-11-21 Micron Semiconductor, Inc. Circuit and method for decreasing the cell margin during a test mode
KR960008825B1 (en) 1993-11-18 1996-07-05 Samsung Electronics Co Ltd Row redundancy circuit and method of semiconductor memory device with double row decoder
US5381368A (en) 1993-12-10 1995-01-10 Micron Semiconductor, Inc. Hardware implemented row copy enable mode for DRAMS to create repetitive backgrounds for video images or DRAM testing
US5440517A (en) 1994-08-15 1995-08-08 Micron Technology, Inc. DRAMs having on-chip row copy circuits for use in testing and video imaging and method for operating same
US5555212A (en) 1994-09-19 1996-09-10 Kabushiki Kaisha Toshiba Method and apparatus for redundancy word line replacement in a semiconductor memory device
US5528539A (en) 1994-09-29 1996-06-18 Micron Semiconductor, Inc. High speed global row redundancy system
US5724286A (en) 1994-12-14 1998-03-03 Mosaid Technologies Incorporated Flexible DRAM array
US5689467A (en) 1995-11-30 1997-11-18 Texas Instruments Incorporated Apparatus and method for reducing test time of the data retention parameter in a dynamic random access memory
US6043562A (en) * 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
AU1757797A (en) 1996-02-01 1997-08-22 Micron Technology, Inc. Digit line architecture for dynamic memory
US6075743A (en) 1996-12-26 2000-06-13 Rambus Inc. Method and apparatus for sharing sense amplifiers between memory banks
US5781483A (en) 1996-12-31 1998-07-14 Micron Technology, Inc. Device and method for repairing a memory array by storing each bit in multiple memory cells in the array
US5754486A (en) 1997-02-28 1998-05-19 Micron Technology, Inc. Self-test circuit for memory integrated circuits
US5936874A (en) 1997-06-19 1999-08-10 Micron Technology, Inc. High density semiconductor memory and method of making
US5959921A (en) 1997-07-24 1999-09-28 Micron Technology, Inc. Sense amplifier for complement or no-complementary data signals
JP3137185B2 (ja) * 1998-04-09 2001-02-19 日本電気株式会社 半導体記憶装置
US6075737A (en) * 1998-12-02 2000-06-13 Micron Technology, Inc. Row decoded biasing of sense amplifier for improved one's margin

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