JPS58196688A - 記憶素子駆動回路 - Google Patents
記憶素子駆動回路Info
- Publication number
- JPS58196688A JPS58196688A JP57077814A JP7781482A JPS58196688A JP S58196688 A JPS58196688 A JP S58196688A JP 57077814 A JP57077814 A JP 57077814A JP 7781482 A JP7781482 A JP 7781482A JP S58196688 A JPS58196688 A JP S58196688A
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- JP
- Japan
- Prior art keywords
- address
- circuit
- strobe clock
- row address
- column address
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、記憶素子駆動す路、％に１情報処理装置の主
記憶装置に使用される半導体記憶素子の駆動を行なうた
めの記憶素子駆動回路に関する、従来の記憶素子駆動回
路は主記憶装置では、複数個の半導体記憶素子および記
憶素子に与えるアドレスやクロック信号を駆動する記憶
素子駆動回路の集積回路を１枚のプリント基板に実装し
、相互接続を行なっていた。
記憶装置に使用される半導体記憶素子の駆動を行なうた
めの記憶素子駆動回路に関する、従来の記憶素子駆動回
路は主記憶装置では、複数個の半導体記憶素子および記
憶素子に与えるアドレスやクロック信号を駆動する記憶
素子駆動回路の集積回路を１枚のプリント基板に実装し
、相互接続を行なっていた。
しかしながら、このような記憶素子駆動回路は、アドレ
スやクロック信号の駆動（ロ）路を構成する集積回路が
、集積囲路内の各駆動回路に遅ａ侍間のバラツキがあり
、さらに集積回路量には大きな遅鎚時間のバラツキがあ
るため、記憶装置からの情報の読出時間（アクセスタイ
ム）および動作サイクル時間（サイクルタイム）は、記
憶素子単体のアクセスタイム、サイクルタイムに比較し
て格段に遅くなってしま゛うという欠点があった。
スやクロック信号の駆動（ロ）路を構成する集積回路が
、集積囲路内の各駆動回路に遅ａ侍間のバラツキがあり
、さらに集積回路量には大きな遅鎚時間のバラツキがあ
るため、記憶装置からの情報の読出時間（アクセスタイ
ム）および動作サイクル時間（サイクルタイム）は、記
憶素子単体のアクセスタイム、サイクルタイムに比較し
て格段に遅くなってしま゛うという欠点があった。
以下に、従来の記憶素子駆動回路について、回向を参照
して詳細に説明する。
して詳細に説明する。
１８１図は従来の一例におけるアクセスタイムとサイク
ルタイムの遅延時間を説明するためのタイムチャートで
ある。
ルタイムの遅延時間を説明するためのタイムチャートで
ある。
ＩＩ【；憶素子に与えるアドレス１００はロウアドレス
１１０とカラムアドレス１１１とからなる。このロウア
ドレス１１０およびカラムアドレス１１１をセットする
クロックがそれぞれロウアドレスストローブクロック１
１２とカラムアドレスストローブクロック１１３である
。
１１０とカラムアドレス１１１とからなる。このロウア
ドレス１１０およびカラムアドレス１１１をセットする
クロックがそれぞれロウアドレスストローブクロック１
１２とカラムアドレスストローブクロック１１３である
。
読出信号１１４はカラムアドレスストローブクロック１
１３を与えてから一定時間の記憶素子アクセスタイム１
ａ後に出力される。
１３を与えてから一定時間の記憶素子アクセスタイム１
ａ後に出力される。
記憶素子単体の原理的なアクセスタイムＴＡＩは次の（
１）式のようになる。
１）式のようになる。
ＴＡ１＝ ｔｔ＋ ｔ！＋ ｔｓ＋ ｔａ
・・・・・・・・・（１）また、サイクルタイムＴ’
ｃｔは次の（２）式のようになる。
・・・・・・・・・（１）また、サイクルタイムＴ’
ｃｔは次の（２）式のようになる。
Ｔ’ｃｔ ＝ ｔｔ＋ ｔｓ＋ ｔ、＋ ｔ、
＝（２）しかし、複数個の記憶素
子をプリント基板に実装し配憶装置として駆動した場合
、駆動回路の遅延時間のバラツキによって、ロウアドレ
ス１１０の遅延時間のバラツキのため遅延時間Ｔ１が発
生し、ロウアドレス１１０が安定した安定化時間ｔＩ後
に必要なロウアドレスストローブクロック１１２は遅延
時間のバラツキのため遅延時間Ｔ、たけかかゲて安定す
る。ロウアドレス１１０のボールド時間ｔ−が配憶素子
で定められ、次にカラムアドレス１１１が遅延時間Ｔ、
のバラツキ後に安定する。カラムアドレス１１１が安定
した安定化時間ｔｓ後にカラムアドレスストローブクロ
ック１１３が：ｊ！！延時間のバラツキによる遅延時間
’ｌ”ｓ饋に安定し、また、カラムアドレス１１１のボ
ールド時間ｔ４が必要である。
＝（２）しかし、複数個の記憶素
子をプリント基板に実装し配憶装置として駆動した場合
、駆動回路の遅延時間のバラツキによって、ロウアドレ
ス１１０の遅延時間のバラツキのため遅延時間Ｔ１が発
生し、ロウアドレス１１０が安定した安定化時間ｔＩ後
に必要なロウアドレスストローブクロック１１２は遅延
時間のバラツキのため遅延時間Ｔ、たけかかゲて安定す
る。ロウアドレス１１０のボールド時間ｔ−が配憶素子
で定められ、次にカラムアドレス１１１が遅延時間Ｔ、
のバラツキ後に安定する。カラムアドレス１１１が安定
した安定化時間ｔｓ後にカラムアドレスストローブクロ
ック１１３が：ｊ！！延時間のバラツキによる遅延時間
’ｌ”ｓ饋に安定し、また、カラムアドレス１１１のボ
ールド時間ｔ４が必要である。
配憶素子の読出信号１１４＃ｉカラムアドレスストロ〜
ブクロツク１１３がら一定時間彼の記憶素子アクセスタ
イムｔａのＭｍ彼４Ｃ出カされる。ロウアドレスストロ
ーブクロック１１２およびカラムアドレスストローブク
ロ、り１１３は、それぞれ遅延時間Ｔ４＊’ｌ’Ｉのバ
ラン〜を持ってリセットされる。
ブクロツク１１３がら一定時間彼の記憶素子アクセスタ
イムｔａのＭｍ彼４Ｃ出カされる。ロウアドレスストロ
ーブクロック１１２およびカラムアドレスストローブク
ロ、り１１３は、それぞれ遅延時間Ｔ４＊’ｌ’Ｉのバ
ラン〜を持ってリセットされる。
次のサイクルまでのプリチャージ時間１．には記憶素子
は内部回路の前準備を［７ている。 」
以上のように、記憶装置ではアクセスタイムＴＡは次の
（３）式のようになる。
は内部回路の前準備を［７ている。 」
以上のように、記憶装置ではアクセスタイムＴＡは次の
（３）式のようになる。
ＴＡ＝’ｒｔ＋ｔｌ＋Ｔ３＋ｔ、＋’ｒ＝＋ｔ３＋’ｒ
、十ｔａ・・・・・・（３） また、サイクルタイムＴｃは次の（４）式のようになる
。
、十ｔａ・・・・・・（３） また、サイクルタイムＴｃは次の（４）式のようになる
。
Ｔ（＝Ｔｓ＋ｔｍ＋’ｒ、＋ｔｓ＋’ｒｓ＋ｔ４＋’ｒ
、＋ ｔ＠・・・・・・（４） これらの式のように駆動回路の遅延時間のバラツキは非
常に大きく記憶装置のアクセスタイムＴＡおよびサイク
ルタイムＴｃにもろに１曽を与え性能の低下をきたして
いる。
、＋ ｔ＠・・・・・・（４） これらの式のように駆動回路の遅延時間のバラツキは非
常に大きく記憶装置のアクセスタイムＴＡおよびサイク
ルタイムＴｃにもろに１曽を与え性能の低下をきたして
いる。
すなわち、従来の記憶素子駆動回路は、遅延時間のバラ
ツキのために、性能が低下して高速化が達成できないと
いう欠点があった。
ツキのために、性能が低下して高速化が達成できないと
いう欠点があった。
本発明の記憶素子駆動回路は遅延時間のバラツキを軽減
して性能を向上しｌ高速化を達成できる記憶素子駆動回
路ｔ−提供することＫある。
して性能を向上しｌ高速化を達成できる記憶素子駆動回
路ｔ−提供することＫある。
すなわち、本発明の目的は配憶装置における装置サイク
ルタイム及びアクセスタイムにもろに１愉を与える駆動
回路の遅延時間のバラツキを小さくして高速な配憶装置
を実現する駆動回路を提供することにある。
ルタイム及びアクセスタイムにもろに１愉を与える駆動
回路の遅延時間のバラツキを小さくして高速な配憶装置
を実現する駆動回路を提供することにある。
本発明のＩ［憶木子駆動回路は、ロウアドレスおよびカ
ラムアドレスを保持するレジスタと、前記ロウアドレス
および前記カラムアドレスを順次に選択して記憶素子に
与える選択回路とｓｍＦ記伽素子に与えるロウアドレス
ストローブクロックおよびカラムアドレスストローブク
ロックを発生するパルス発生（ロ）路と、前記レジスタ
と前記選択回路と前記パルス発生回路とを四−基板上に
搭載するためのプリント基板とを含んで構成される。
ラムアドレスを保持するレジスタと、前記ロウアドレス
および前記カラムアドレスを順次に選択して記憶素子に
与える選択回路とｓｍＦ記伽素子に与えるロウアドレス
ストローブクロックおよびカラムアドレスストローブク
ロックを発生するパルス発生（ロ）路と、前記レジスタ
と前記選択回路と前記パルス発生回路とを四−基板上に
搭載するためのプリント基板とを含んで構成される。
すなわち、本発明の記憶素子駆動回路は、記憶素子に与
えるロウアドレスを保時するレジスタと、カラムアドレ
スを保持するレジスタと％該両しジスタ出力アドレズの
一方を選択する選択回路と、ロウアドレスストローブク
ロックとカラムアドレスストローブクロックを発生する
パルス発生回路とを同一の集積回路基板上に搭載して構
成門れる。
えるロウアドレスを保時するレジスタと、カラムアドレ
スを保持するレジスタと％該両しジスタ出力アドレズの
一方を選択する選択回路と、ロウアドレスストローブク
ロックとカラムアドレスストローブクロックを発生する
パルス発生回路とを同一の集積回路基板上に搭載して構
成門れる。
一般に集積（ロ）路の遅延時間は最小遅延時間と最大遅
延時間があり幅がある。この遅延時間の輻（バラツキ）
は個々の集積回路間には大きな値であるが、１個の集積
回路内の各組動回路間のバラツキは小さいと言える。
延時間があり幅がある。この遅延時間の輻（バラツキ）
は個々の集積回路間には大きな値であるが、１個の集積
回路内の各組動回路間のバラツキは小さいと言える。
次に、本発明の実施例について、図面を参照して絆細に
訪明する。
訪明する。
第２図は、本発明の一実施例を示すブロック図であり、
第３図Ｆｉ第２図に示す実施例の動作を説明するための
タイムチャートである。
第３図Ｆｉ第２図に示す実施例の動作を説明するための
タイムチャートである。
今、記憶素子は１０２４ビツトで１０２４ワード×１ビ
ツト構成のものをプリント基板に実装し。
ツト構成のものをプリント基板に実装し。
４０９６ワード×９ビツト構成の記憶装置を実現する場
合を考えると、１０２４ビツト素子ではロウアドレスが
５ビツト、カラムアドレスが５ビツト必要である。ロウ
アドレスは駆動回路のロウアドレス入力ビン１０〜１４
へ、カラムアドレスはカラムアドレス入力ビン２０〜２
４に与えられる。これらのアドレスは−Ｈロウアドレス
レジスタ４０〜４４にレジスタクロック９３によってセ
ットされ保持する。駆１１回路には入力クロ、り９１か
らパルス発生回路９２によって、レジスタクロック９３
と選択信号９４とロウアドレスストローブクロ、り９５
とカラムアドレスストローブクロック９６が発生される
。ロウアドレスレジスタ３０〜３４から出力されるロウ
アドレス５０〜５４およびカラムアドレスレジスタ４０
〜４４から出力されるカラムアドレス６０〜６４は選択
囲路７０〜７４に送られ、選択信号９４によってロウア
ドレス５０〜５４またはカラムアドレス６０〜６４の選
択を行なう。
合を考えると、１０２４ビツト素子ではロウアドレスが
５ビツト、カラムアドレスが５ビツト必要である。ロウ
アドレスは駆動回路のロウアドレス入力ビン１０〜１４
へ、カラムアドレスはカラムアドレス入力ビン２０〜２
４に与えられる。これらのアドレスは−Ｈロウアドレス
レジスタ４０〜４４にレジスタクロック９３によってセ
ットされ保持する。駆１１回路には入力クロ、り９１か
らパルス発生回路９２によって、レジスタクロック９３
と選択信号９４とロウアドレスストローブクロ、り９５
とカラムアドレスストローブクロック９６が発生される
。ロウアドレスレジスタ３０〜３４から出力されるロウ
アドレス５０〜５４およびカラムアドレスレジスタ４０
〜４４から出力されるカラムアドレス６０〜６４は選択
囲路７０〜７４に送られ、選択信号９４によってロウア
ドレス５０〜５４またはカラムアドレス６０〜６４の選
択を行なう。
選択回路７０〜７４から出力される選択用カフ５〜７９
はバッファ回路８０〜８４．８０’〜８４′で増幅され
、バッファ回路８０〜８４．８０’〜８４′からアドレ
ス信号８５〜８９．８５’〜８９′が出力される。これ
らの出力が記ｔ１素子を駆動する。
はバッファ回路８０〜８４．８０’〜８４′で増幅され
、バッファ回路８０〜８４．８０’〜８４′からアドレ
ス信号８５〜８９．８５’〜８９′が出力される。これ
らの出力が記ｔ１素子を駆動する。
パルス発生回路９２で発生したロウアドレスストローブ
クロ、り９５とカラムアドレスストローブクロック９６
Ｆ′ｉそれぞれバッファ回路９７．９８゜９７’、９８
’で増幅され、ロウアドレスストロープクロックバッフ
ァ出力９９．９９’および力２ムアドレスストロープク
ロ、クバッファ出力ｔｏｏ。
クロ、り９５とカラムアドレスストローブクロック９６
Ｆ′ｉそれぞれバッファ回路９７．９８゜９７’、９８
’で増幅され、ロウアドレスストロープクロックバッフ
ァ出力９９．９９’および力２ムアドレスストロープク
ロ、クバッファ出力ｔｏｏ。
１００’によりに２−惜素子へ駆動される。
第２図に示す実施例では記憶素子が３２個で一枚のプリ
ント基板に実装されているので、１個の高集積回路駆動
・回路は各１個のアドレスバッファ回路およびクロック
バッファ回Ｍｉ８１・・１６個の負荷を駆動することに
なり、充分に高速の動作が可能である。
ント基板に実装されているので、１個の高集積回路駆動
・回路は各１個のアドレスバッファ回路およびクロック
バッファ回Ｍｉ８１・・１６個の負荷を駆動することに
なり、充分に高速の動作が可能である。
第３回に示すタイミングチャートにより、以上説明した
、アドレス信号およびロウアドレスストローブクロック
およびカラムアドレスストローブクロックのタイミング
関係が理解できると思う。
、アドレス信号およびロウアドレスストローブクロック
およびカラムアドレスストローブクロックのタイミング
関係が理解できると思う。
第１図で説明したと同様に、１個の高集積駆動回路で記
憶素子のアドレスとストローブクロックを駆動すること
Ｋより、ロウアドレスのバラツキによる遅延時間Ｔ１％
カラムアドレスのバラツキによる遅延時間Ｔ ｔ ｓ
ロウアドレスストローブクロックの立下りバラツキ
による遅延時間ＴＳｓ立上りバラツキによる遅延時間Ｔ
４およびカラムアドレスストローブクロックの立下りバ
ラツキによる遅嫉時間ｌ１ｌｓ％Ｖ下りバラツキによる
遅延時間Ｔ６を充分小さい時間にすることができる。
憶素子のアドレスとストローブクロックを駆動すること
Ｋより、ロウアドレスのバラツキによる遅延時間Ｔ１％
カラムアドレスのバラツキによる遅延時間Ｔ ｔ ｓ
ロウアドレスストローブクロックの立下りバラツキ
による遅延時間ＴＳｓ立上りバラツキによる遅延時間Ｔ
４およびカラムアドレスストローブクロックの立下りバ
ラツキによる遅嫉時間ｌ１ｌｓ％Ｖ下りバラツキによる
遅延時間Ｔ６を充分小さい時間にすることができる。
本発明の記憶素子駆動回路は、アドレス駆動（ロ）路お
よびアドレスストローブクロック駆動回路を同一基板上
に構成することによって、駆動信号の遅延時間のバラツ
キを小さくシ、高速の記ｔＩＩ装置を実現できるという
効果がある。
よびアドレスストローブクロック駆動回路を同一基板上
に構成することによって、駆動信号の遅延時間のバラツ
キを小さくシ、高速の記ｔＩＩ装置を実現できるという
効果がある。
第１図は従来の記憶素子駆動回路の一例におけるタイミ
ングチャート、第２図は本発明の一実施例を示すブロッ
ク図、第３図は第２図に示す実施例の動作を説明するた
めのタイピングチャートである。 １００°°゛・°°アドレス、１１０・・・・・・ロウ
アドレス、１１１ °°”°°カラムアドレス、１１２
・・・・・・ロウアドレスストローブクロック、１１３
・・・・・・カラムアドレスストローブクロック、１１
４・・・・・・読出ｍ号、１０．１１．１２．１３．１
４・・・・・・ロウアドレス入力ビン、２０．２１．２
２．２３．２’４°旧・・カラムアドレス入力ビン、３
０．３１．３２．３３゜３４・・・・・・ロウアドレス
レジスタ、４０．４１．４２゜４３．４４・・・・・・
カラムアドレスレジスタ、５ｏ。 ５１．５２．５３．５４・・・・・・ロウアドレス、６
０゜６１．６２．６３．６４・・・・・・カラムアドレ
ス、７０゜７１．７２．７３．７４・・・・・・選択回
路、７５，７６゜７７．７８．７９・・・・・・選択出
力、８０ 、８１．８２゜８３．８４．８０’、８１’
、８２’、８３’、８４’・・・用バッファ回路、８５
．８６．８７．８ｇ 、８９ 。 ８５’ 、 ８６’ 、 ８７’ 、 ８８’ 、 ８
９’・・・・・・アドレス信号、９０・・・・・・リセ
ット信号、９１・・・・・・クロック入力信号、９２・
・・・・・パルス発生回路、９３・・・・・・レジスタ
クロック、９４・・・・・・選択信号、９５・・・・・
・ロウアドレスストローブクロ、り、９６°”°・°°
カラムアドレスストローブクロック、 ９７．９８．９
７’、Ｓ１８’°“°パ°バッファ回路、９９．９９’
・・・・・・ロウアドレスストローブクロックバッファ
出力、１００．１００′・・・・・・カラムアドレスス
トローブクロ、クバ、ファ出力、 ”ａ ９ ＴＡＩ Ｉ ＴＡ・・・・・・アクセスタ
イム、ＴＣＩ ＩＴｃ ・・・・・・サイクルタイム、
［１＠ｊｌ・・・・・・安定化時間、’ｌ １ ＠ １
１．１ ’１３ ＨＴ４ ｅ ’ｒ、・・・・・・遅延
時チャージ時間。
ングチャート、第２図は本発明の一実施例を示すブロッ
ク図、第３図は第２図に示す実施例の動作を説明するた
めのタイピングチャートである。 １００°°゛・°°アドレス、１１０・・・・・・ロウ
アドレス、１１１ °°”°°カラムアドレス、１１２
・・・・・・ロウアドレスストローブクロック、１１３
・・・・・・カラムアドレスストローブクロック、１１
４・・・・・・読出ｍ号、１０．１１．１２．１３．１
４・・・・・・ロウアドレス入力ビン、２０．２１．２
２．２３．２’４°旧・・カラムアドレス入力ビン、３
０．３１．３２．３３゜３４・・・・・・ロウアドレス
レジスタ、４０．４１．４２゜４３．４４・・・・・・
カラムアドレスレジスタ、５ｏ。 ５１．５２．５３．５４・・・・・・ロウアドレス、６
０゜６１．６２．６３．６４・・・・・・カラムアドレ
ス、７０゜７１．７２．７３．７４・・・・・・選択回
路、７５，７６゜７７．７８．７９・・・・・・選択出
力、８０ 、８１．８２゜８３．８４．８０’、８１’
、８２’、８３’、８４’・・・用バッファ回路、８５
．８６．８７．８ｇ 、８９ 。 ８５’ 、 ８６’ 、 ８７’ 、 ８８’ 、 ８
９’・・・・・・アドレス信号、９０・・・・・・リセ
ット信号、９１・・・・・・クロック入力信号、９２・
・・・・・パルス発生回路、９３・・・・・・レジスタ
クロック、９４・・・・・・選択信号、９５・・・・・
・ロウアドレスストローブクロ、り、９６°”°・°°
カラムアドレスストローブクロック、 ９７．９８．９
７’、Ｓ１８’°“°パ°バッファ回路、９９．９９’
・・・・・・ロウアドレスストローブクロックバッファ
出力、１００．１００′・・・・・・カラムアドレスス
トローブクロ、クバ、ファ出力、 ”ａ ９ ＴＡＩ Ｉ ＴＡ・・・・・・アクセスタ
イム、ＴＣＩ ＩＴｃ ・・・・・・サイクルタイム、
［１＠ｊｌ・・・・・・安定化時間、’ｌ １ ＠ １
１．１ ’１３ ＨＴ４ ｅ ’ｒ、・・・・・・遅延
時チャージ時間。
Claims (1)
- ロウアドレスおよびカラムアドレスを保持するレジスタ
と、前記ロウアドレスおよび前記カラムアドレスを順次
に選択して記憶素子に与える選択回路と、前記記憶素子
に与えるロウアドレスストローブクロ、りおよびカラム
アドレスストローブクロックを発生するパルス発生回路
と、前記レジスタと前記選択回路と前記パルス発生回路
とを同一基板上に搭載するためのプリント基板とを含む
ことを物像とする記憶素子駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077814A JPS58196688A (ja) | 1982-05-10 | 1982-05-10 | 記憶素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077814A JPS58196688A (ja) | 1982-05-10 | 1982-05-10 | 記憶素子駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58196688A true JPS58196688A (ja) | 1983-11-16 |
Family
ID=13644488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57077814A Pending JPS58196688A (ja) | 1982-05-10 | 1982-05-10 | 記憶素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196688A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4903242A (en) * | 1987-05-06 | 1990-02-20 | Nec Corporation | Serial access memory circuit with improved serial addressing circuit composed of a shift register |
-
1982
- 1982-05-10 JP JP57077814A patent/JPS58196688A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4903242A (en) * | 1987-05-06 | 1990-02-20 | Nec Corporation | Serial access memory circuit with improved serial addressing circuit composed of a shift register |
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