KR100850411B1 - 다이내믹형 반도체 기억 장치 - Google Patents

다이내믹형 반도체 기억 장치 Download PDF

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Abstract

리프레시 주기를 정밀하게 설정함으로써 리프레시 전류를 효과적으로 저감할 수 있는 DRAM을 간단한 회로 구성으로 실현한다. 메모리 셀 어레이는 64개의 서브 어레이로 분할되고, 각 서브 어레이는 또한 8개의 블록으로 분할된다. 리프레시 사이클 제어 회로(RCCC)는 1 또는 1/2의 분주비를 설정하는 퓨즈 회로(FC0)와, 그 설정된 분주비로 프리디코드 신호(ZLI0)를 분주하는 분주기(FD0)와, 1 또는 1/4의 분주비를 설정하는 퓨즈 회로(FC1∼FC8)와, 그 설정된 분주비로 프리디코드 신호(ZLI1∼ZLI8)를 분주하는 분주기(FD1∼FD8)를 구비한다. 리프레시 사이클 제어 회로(RCCC)는 64개의 서브 어레이용으로 64 또는 128 ms의 리프레시 주기를, 512개의 블록용으로 64 또는 256 ms의 리프레시 주기를 설정할 수 있다.

Description

다이내믹형 반도체 기억 장치{DYNAMIC SEMICONDUCTOR STORAGE DEVICE}
본 발명은 다이내믹형 반도체 기억 장치에 관한 것으로, 더욱 자세하게는, 리프레시가 필요한 DRAM(Dynamic Random Access Memory)에 관한 것이다.
휴대 전화, 휴대 정보 단말(PDA; Personal Digital Assistant) 등, 전지로 구동되는 기기에서는, 거기에 사용되는 반도체 장치의 저소비 전력화가 가장 중요한 과제이다. 종래, 반도체 메모리로는 SRAM(Static Random Access Memory)가 널리 사용되어 왔다. SRAM의 메모리 셀은 6개의 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터로 이루어져, 근소한 소비 전류로 데이터를 유지할 수 있기 때문이다. 그러나, SRAM의 메모리 셀은 DRAM의 메모리 셀보다도 20배 이상 크다. 또한, 최근 필요한 메모리 용량은 증대되어 오고 있어, 현재의 0.2∼0.13 ㎛ 정도의 배선 기술로 32 Mbit나 64 Mbit 등의 SRAM을 제조하면, 칩 사이즈가 지나치게 커진다. 이와 같이 SRAM은 DRAM보다도 면적 효율이 나쁜데, 이 면적 효율의 나쁨은 미세화에 따라서 더욱 악화된다. 이 때문에, SRAM을 DRAM로 치환한 제품이 나오기 시작하고 있다.
그러나, DRAM은 리프레시를 필요로 하기 때문에, 데이터를 유지한 상태에서의 스탠바이 전류는 SRAM보다도 꽤 크다. 저소비 전력의 SRAM을 공간 절약형의 DRAM으로 치환하기 위해서는, 리프레시 전류를 가능한 한 작게 할 필요가 있다.
이러한 과제를 해결하는 것을 목적으로 하여, 현재, 대용량의 DRAM과 소용량의 SRAM을 조합한 멀티 칩 패키지가 제공되고 있다. SRAM은 DRAM의 백업용으로, DRAM의 데이터 중 유지가 필요한 데이터만이 SRAM에 저장된다. 그러나, 이 제품의 경우도 충분한 저소비 전력화는 얻지 못하고 있다.
DRAM의 규격에서는 일반적으로, 64 ms 등의 데이터 유지 시간이 규정되어 있다. 메모리 컨트롤러는 규정된 데이터 유지 시간 이내의 주기로 각 메모리 셀을 리프레시해야만 한다. DRAM의 제조 메이커는 이 규격을 만족하도록 어느 정도 여유를 갖는 데이터 유지 시간으로 테스트(이하 「리텐션 테스트」라고 함)를 하여, 합격품을 출하하고 있다. 이 리텐션 테스트에 합격하는 극한의 짧은 데이터 유지 시간밖에 갖지 않는 메모리 셀의 총수는 그다지 많지 않다. 더구나 데이터 유지 시간이 짧은 메모리 셀의 대부분은 어떠한 결함과 관계되고 있기 때문에, 용장 메모리 셀과 치환되어, 실제로는 사용되지 않는다. 따라서, 실제로 사용되는 데이터 유지 시간이 짧은 메모리 셀의 수는 DRAM 전체의 메모리 셀의 수와 비교하여 매우 적다.
실제로 데이터 유지 시간의 실제 능력치를 계측해 보면, 어떤 메이커의 DRAM이라도 대다수는 85℃에서도 가볍게 초의 오더를 넘을 정도로 길다. 리텐션 테스트에서는 64 ms로 여유를 갖게 하여, 예컨대 100 ms를 기준치로 하고 있지만, 이 기준치를 넘을 수 없는 메모리 셀은 수십 비트 정도밖에 존재하지 않는다. 데이터 유지 시간의 분포를 그래프로 하면, 대개 99%의 메모리 셀은 1초를 넘는 데이터 유지 시간을 갖고, 극히 소수의 메모리 셀이 데이터 유지 시간이 짧은 엣지(범위)에 분 포하고 있다.
종래의 DRAM에서는, 규격에 따라서 64 ms 등 일률적인 주기로 전체 메모리 셀을 리프레시하고 있다. 즉, 전 메모리 셀 중에서 최단의 데이터 유지 시간을 리프레시 주기로서 채용하고 있다. 상술한 데이터 유지 시간의 실제 능력 분포를 고려하면, 이것은 대다수의 메모리 셀을 필요 이상으로 빈번히 리프레시하고 있음을 의미하며, 상당한 전력을 쓸데없이 소비하고 있다. 따라서 이상적으로는, 각 메모리 셀의 데이터 유지 시간의 실제 능력에 따른 주기로 리프레시를 행하면, 수십 비트의 메모리 셀만을 최단의 64 ms로 리프레시하고, 그 밖의 대다수의 메모리 셀을 그것보다도 훨씬 긴 주기로 리프레시하면 되어, 방대한 소비 전력을 절약할 수 있다. 그러나, 메모리 셀마다 능력치에 따른 리프레시 주기를 설정하는 것은 방대하고 또 복잡한 회로를 필요로 하여, 현실적으로는 불가능하다.
이러한 과제를 해결하는 것을 목적으로 하여, 메모리 셀을 그룹으로 나눠, 그룹마다 최적의 리프레시 주기를 설정하도록 한 발명이 제안되어 있다. 예컨대 특허문헌 1(일본의 특허 공개 평4-34794호 공보)에는, 워드선마다 최적의 리프레시 주기를 설정하도록 한 발명이 개시되어 있다. 그러나 본 발명에서는, 다수 있는 워드선에 각각 다른 리프레시 주기를 설정하기 때문에, 방대하고 또한 복잡한 회로가 필요하게 된다. 또, 특허문헌 2(일본의 특허 공개 평5-109268호 공보)에는, 서브 어레이마다 최적의 리프레시 주기를 설정하도록 한 발명이 개시되어 있다. 또한, 특허문헌 3(일본의 특허 공개 평5-266657호 공보)에는, 메모리 셀 어레이마다 최적의 리프레시 주기를 설정하도록 한 발명이 개시되어 있다. 그러나 이들 발명에서 는, 어레이수가 적기 때문에, 데이터 유지 시간의 능력치가 짧은 메모리 셀이 전체 어레이에 분산되어 존재하고 있는 경우에는 충분한 효과를 얻을 수 없다.
본 발명의 목적은, 리프레시 전류를 저감한 다이내믹형 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 하나의 목적은, 리프레시 주기를 정밀하게 설정하는 것이 가능한 다이내믹형 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 하나의 목적은, 상기 목적을 간단한 회로 구성으로 실현한 다이내믹형 반도체 기억 장치를 제공하는 것이다.
본 발명에 의한 다이내믹형 반도체 기억 장치는, 복수의 메모리 셀을 메모리 셀 어레이를 갖는다. 메모리 셀 어레이는 복수의 블록으로 분할된다. 다이내믹형 반도체 기억 장치는 또한, 블록 디코더와, 리프레시 사이클 제어 회로와, 로우 디코더를 구비한다. 블록 디코더는, 로우 어드레스 신호를 디코드하여 블록 선택 신호를 발생한다. 리프레시 사이클 제어 회로는, 블록 선택 신호를 미리 설정된 분주비로 분주하여 블록용으로 리프레시 주기를 설정한다. 로우 디코더는 블록 선택 신호에 응답하여 블록을 선택한다.
이 다이내믹형 반도체 기억 장치에서는, 블록 선택 신호가 미리 설정된 분주비로 분주된다. 분주비가 1인 경우, 블록 선택 신호는 분주되지 않기 때문에, 대응하는 블록은 통상의 주기로 선택된다. 예를 들면 분주비가 1/2인 경우, 블록 선택 신호는 1/2로 분주되기 때문에, 대응하는 블록은 통상의 1/2의 주기로 선택된다. 따라서, 이 블록의 리프레시 주기는 통상의 1/2가 되어, 리프레시 전류가 저감된다. 여기서, 분주비는 특별히 1/2에 한정되지 않으며, 1/4, 1/8 등, 임의의 비를 채용할 수 있다. 더구나, 리프레시 사이클 제어 회로를 추가하는 것만으로 리프레시 전류가 저감되기 때문에, 본 발명에 의한 다이내믹형 반도체 기억 장치는 간단한 회로 구성으로 실현할 수 있다.
본 발명에 의한 또 하나의 다이내믹형 반도체 기억 장치는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 갖는다. 메모리 셀 어레이는 복수의 제1 계층 블록으로 분할된다. 제1 계층 블록의 각각은 또한 복수의 제2 계층 블록으로 분할된다. 다이내믹형 반도체 기억 장치는 또한, 리프레시 주기 설정 수단을 갖는다. 리프레시 주기 설정 수단은 제1 계층 블록용으로 제1 리프레시 주기를 설정하고, 제2 계층 블록용으로 제2 리프레시 주기를 설정한다.
이 다이내믹형 반도체 기억 장치에서는, 메모리 셀 어레이가 계층적으로 블록화되어, 리프레시 주기는 블록 단위로 계층적으로 설정된다. 따라서, 리프레시 주기를 정밀하게 설정할 수 있다. 그 결과, 메모리 셀 어레이 전체의 리프레시 전류는 더욱 저감된다.
도 1은 본 발명의 제1 실시형태에 의한 DRAM의 전체 구성을 도시한다.
도 2는 도 1 중의 로우 디코더 및 리프레시 사이클 제어 회로를 포함하는 주변 회로의 구성을 도시한다.
도 3은 도 2 중의 블록 리프레시 사이클 제어 회로의 구성을 도시한다.
도 4는 도 3 중의 퓨즈 회로의 구성을 도시한다.
도 5는 도 1∼도 4에 도시한 DRAM의 버스트 리프레시 동작의 타이밍을 도시한다.
도 6은 본 발명의 제2 실시형태에 의한 DRAM의 전체 구성을 나타낸다.
도 7은 도 6 중의 1개의 서브 어레이 및 그 주변 회로의 구성을 도시한다.
도 8은 도 7 중의 리프레시 사이클 제어 회로, 로우 디코더, 가상 워드선 디코더 및 워드선 드라이버의 구성을 도시한다.
도 9는 도 8에 도시한 리프레시 사이클 제어 회로에서 전체 퓨즈 회로가 절단되어 있지 않은 경우의 동작의 타이밍을 도시한다.
도 10은 도 8에 도시한 리프레시 사이클 제어 회로에서 퓨즈 회로(FC0및 FC3)가 절단된 경우의 동작의 타이밍을 도시한다.
도 11은 본 발명의 제3 실시형태에 의한 DRAM에서의 리프레시 사이클 제어 회로, 로우 디코더, 가상 워드선 디코더 및 워드선 드라이버의 구성을 도시한다.
도 12는 도 11에 도시한 리프레시 사이클 제어 회로에서 퓨즈 회로(FC0 및 FC3)가 절단된 경우의 동작의 타이밍을 도시한다.
도 13은 본 발명의 제4 실시형태에 의한 DRAM에서의 리프레시 사이클 제어 회로, 로우 디코더, 가상 워드선 디코더 및 워드선 드라이버의 구성을 도시한다.
이하, 도면을 참조하여, 본 발명의 실시형태를 자세히 설명한다. 도면에서 동일 또는 상당 부분에는 동일 부호를 붙여 그 설명을 원용한다.
[제1 실시형태]
도 1을 참조하면, 본 발명의 제1 실시형태에 의한 DRAM은 32 Mbit의 메모리 셀 어레이(MA)와, 로우 디코더(RD)와, 리프레시 사이클 제어 회로(RCCC)를 구비한다. 메모리 셀 어레이(MA)는 4개의 서브 어레이(SUB1∼SUB4)로 분할된다. 서브 어레이(SUB1∼SUB4)의 각각은 행 및 열에 배치된 8M(=8×220)개의 메모리 셀(도시하지 않음)과, 행에 배치된 1K(=210)개의 워드선(WL)과, 열에 배치된 8K(=8×210)개의 비트선 쌍(BL)과, 비트선 쌍(BL)에 대응하여 설치된 8K개의 센스 앰프(SA)를 구비한다.
서브 어레이(SUB1∼SUB4)의 각각은 또한 4개의 영역 #1∼#4로 분할된다. 영역 #1∼#4의 각각은 256개의 워드선(WL)을 포함한다. 8K개의 센스 앰프(SA)는 영역 #1 및 #2 사이와 영역 #3 및 #4 사이에 4K개씩 배치된다. 메모리 셀 어레이(MA) 전체는 또한 128개의 블록(BK)으로 분할된다. 각 블록(BK)은 32개의 워드선(WL)을 포함한다.
128개의 블록(BK)에 대응하여, 로우 디코더(RD)도 128개의 블록 로우 디코더(BRD)로 분할된다. 각 블록 로우 디코더(BRD)는 대응하는 블록(BK) 내의 32개의 워드선(WL) 중에서 1개를 선택한다. 리프레시 사이클 제어 회로(RCCC)는 128개의 블록(BK)에 알맞은 리프레시 주기(T1∼T128)를 각각 설정한다.
도 2를 참조하면, 이 DRAM은 또한, 어드레스 리시버(ADR)와, 로우 어드레스 카운터(RAC)와, 셀렉터(SEL)와, 프리디코더(PDEC1 및 PDEC2)와, 블록 디코더(BDEC)를 구비한다. 본 실시형태의 특징은 리프레시 사이클 제어 회로(RCCC)를 설치한 점 이며, 그 이외의 구성은 종래와 동일하다.
어드레스 리시버(ADR)는 입력된 외부 로우 어드레스 신호(EAD)를 수신하여, 셀렉터(SEL)에 부여한다. 로우 어드레스 카운터(RAC)는 내부 로우 어드레스 신호(IAD)를 내부적으로 발생하여, 셀렉터(SEL)에 부여한다. 메모리 셀 어레이(MA) 전체에 있는 4K의 워드선(WL) 중에서 1개의 워드선(WL)을 특정해야 하기 때문에, 외부 로우 어드레스 신호(EAD) 및 내부 로우 어드레스 신호(IAD)는 함께 12 비트이다.
셀렉터(SEL)는 리프레시 인에이블 신호(RE)에 응답하여, 어드레스 리시버(ADR)로부터의 외부 로우 어드레스 신호(EAD) 또는 로우 어드레스 카운터(RAC)로부터의 내부 로우 어드레스 신호(IAD)를 선택한다. 리프레시 인에이블 신호(RE)는 통상 액세스할 때에 L(논리 로우) 레벨이 되고, 리프레시할 때에 H(논리 하이) 레벨이 된다. 리프레시 인에이블 신호(RE)가 L 레벨일 때, 셀렉터(SEL)는 외부 로우 어드레스 신호(EAD)를 선택한다. 리프레시 인에이블 신호(RE)가 H 레벨일 때, 셀렉터(SEL)는 내부 로우 어드레스 신호(IAD)를 선택한다. 셀렉터(SEL)는 선택한 로우 어드레스 신호 중 하위 2 비트(제1 및 제2 비트)를 프리디코더(PDEC1)에 부여하고, 그 다음 하위 3 비트(제3∼제5 비트)를 프리디코더(PDEC2)에 부여하고, 상위 7 비트(제6∼제12 비트)를 블록 디코더(BDEC)에 부여한다.
프리디코더(PDEC1)는 2 비트의 로우 어드레스 신호를 디코드하여 4(=22) 비트의 프리디코드 신호(PD1)를 발생하여, 로우 디코더(RD)에 부여한다. 프리디코더(PDEC2)는 3 비트의 로우 어드레스 신호를 디코드하여 8(=23) 비트의 프리디코드 신호(PD2)를 발생하여, 로우 디코더(RD)에 부여한다. 블록 디코더(BDEC)는 7 비트의 로우 어드레스 신호를 디코드하여 128(=27) 비트의 블록 선택 신호(BSI)를 발생하여, 리프레시 사이클 제어 회로(RCCC)에 부여한다.
리프레시 사이클 제어 회로(RCCC)는 블록 선택 신호(BSI)를 미리 정해진 분주비로 분주하여 블록(BK)용으로 리프레시 주기를 설정한다. 구체적으로는, 리프레시 인에이블 신호(RE)가 L 레벨일 때, 리프레시 사이클 제어 회로(RCCC)는 128 비트의 블록 선택 신호(BSI)를 그대로 로우 디코더(RD)에 부여한다. 이 때, 바꾸어 말하면, 리프레시 사이클 제어 회로(RCCC)는 블록 선택 신호(BSI)를 분주비 1로 분주하고 있다. 한편, 리프레시 인에이블 신호(RE)가 H 레벨일 때, 리프레시 사이클 제어 회로(RCCC)는 128 비트의 블록 선택 신호(BSI)를 각각 미리 설정된 분주비(예를 들면 1/2, 1/4)로 분주하여, 로우 디코더(RD)에 부여한다.
리프레시 사이클 제어 회로(RCCC)는 128 비트의 블록 선택 신호(BSI)에 대응하는 128개의 블록 리프레시 사이클 제어 회로(BRCCC)로 분할된다.
리프레시 인에이블 신호(RE)가 L 레벨일 때, 블록 리프레시 사이클 제어 회로(BRCCC)의 각각은 대응하는 1 비트의 블록 선택 신호(BSI)를 그대로 대응하는 블록 로우 디코더(BRD)에 부여한다. 리프레시 인에이블 신호(RE)가 H 레벨일 때, 블록 리프레시 사이클 제어 회로(BRCCC)의 각각은 대응하는 1 비트의 블록 선택 신호(BSI)를 미리 설정된 분주비로 분주하여, 대응하는 블록 로우 디코더(BRD)에 부여한다.
이하, 리프레시 사이클 제어 회로(RCCC)에 입력되는 블록 선택 신호를 「입 력 블록 선택 신호(BSI)」라고 하며, 리프레시 사이클 제어 회로(RCCC)로부터 출력되는 블록 선택 신호를 「출력 블록 선택 신호(BSO)」라고 한다. 리프레시 사이클 제어 회로(RCCC)이 구체적인 회로 구성은 후술한다.
로우 디코더(RD)는 128 비트의 출력 블록 선택 신호(BSO)에 응답하여 128개의 블록(BK) 중에서 1개를 선택하고, 또한 프리디코드 신호(PD1 및 PD2)에 응답하여, 선택된 블록(BK) 내의 32개의 워드선(WL) 중에서 1개를 선택하여 활성화한다.
구체적으로는, 로우 디코더(RD)에서는, 128 비트의 출력 블록 선택 신호(BSO)에 응답하여 128개의 블록 로우 디코더(BRD) 중에서 1개가 선택되어, 활성화된다. 활성화된 블록 로우 디코더(BRD)는 8 비트의 프리디코드 신호(PD2)에 응답하여 대응하는 블록(BK) 내의 32개의 워드선(WL) 중에서 4개를 선택하고, 또한 4 비트의 프리디코드 신호(PD1)에 응답하여 4개의 워드선(WL) 중에서 1개를 선택한다.
도 3은 1개의 블록 로우 디코더(BRD)에 대응하는 블록 리프레시 사이클 제어 회로(BRCCC)의 구성을 도시한다. 도 3을 참조하면, 블록 리프레시 사이클 제어 회로(BRCCC)는 원하는 분주비를 설정하는 퓨즈 회로(FC)와, 퓨즈 회로(FC)에 설정된 분주비로 블록 선택 신호(BSI)를 분주하는 분주기(FD)를 구비한다. 리프레시 사이클 제어 회로(RCCC) 전체는 도 3에 도시한 블록 리프레시 사이클 제어 회로(BRCCC)를 128개 구비한다.
도 4를 참조하면, 퓨즈 회로(FC)는 풀업 저항(RA 및 RB)과, 폴리실리콘 등으로 이루어지는 퓨즈(FA 및 FB)를 구비한다. 퓨즈(FA 및 FB)가 함께 절단되어 있지 않는 경우, 퓨즈 신호(FAI 및 FBI)는 각각 퓨즈(FA 및 FB)에 의해 함께 L 레벨로 된다. 퓨즈(FA)만이 절단된 경우, 퓨즈 신호(FAI)만이 풀업 저항(RA)에 의해 H 레벨로 된다. 퓨즈(FA 및 FB)가 함께 절단된 경우, 퓨즈 신호(FAI 및 FBI)는 각각 풀업 저항(RA 및 RB)에 의해 함께 H 레벨로 된다.
퓨즈 회로(FC)는 풀업 저항(RA 및 RB)과 폴리실리콘 등으로 이루어지는 퓨즈(FA 및 FB)로 구성되며, MOS 트랜지스터 등을 포함하고 있지 않기 때문에, 로우 디코더(RD) 위에 형성된다. 따라서, 퓨즈 회로(FC)의 추가에 의한 칩 면적의 증대를 억제할 수 있다.
다시 도 3을 참조하면, 분주기(FD)는 전송 게이트(TG)와, 래치 회로(LC)와, 카운터(CTR)와, AND(논리곱) 게이트(AND)를 구비한다.
전송 게이트(TG)는 리프레시 인에이블 신호(RE)가 H 레벨로 될 때 온이 되고, L 레벨로 될 때 오프가 된다. 래치 회로(LC)는 서로 접속된 인버터(IV1 및 IV2)로 이루어진다. 리프레시 인에이블 신호(RE)가 H 레벨일 때, 전송 게이트(TG)는 입력 블록 선택 신호(BSI)를 래치 회로(LC)에 부여한다. 래치 회로(LC)는 입력 블록 선택 신호(BSI)를 래치하여, 그것을 반전한 카운터 입력 신호(CIN)를 카운터(CTR)에 부여한다.
카운터(CTR)는 카운터 입력 신호(CIN)에 응답하여 카운트업되어, 2 비트의 카운터 출력 신호(FAO, FBO)를 출력한다. 카운터 출력 신호(FAO)가 LSB(Least Significant Bit)이고, 카운터 출력 신호(FAB)가 MSB(Most Significant Bit)이다.
카운터(CTR)는 리프레시 인에이블 신호(RE)가 H 레벨일 때 활성화되고, L 레벨일 때 비활성화된다. 퓨즈 신호(FAI 및 FBI)가 함께 L 레벨일 때도, 카운터(CTR 는 비활성화된다. 비활성화된 카운터(CTR)는 카운터 출력 신호(FAO 및 FBO)를 함께 H 레벨로 고정한다. 활성화된 카운터(CTR)는 카운터 입력 신호(CIN)의 하강 엣지에 응답하여 카운트업된다. 퓨즈 신호(FAI)가 H 레벨이고, 퓨즈 신호(FBI)가 L 레벨일 때, 카운터(CTR)는 MSB의 카운터 출력 신호(FAO)를 H 레벨에 고정하여, 1 비트 카운터로서 기능한다. 퓨즈 신호(FAI 및 FBI)가 함께 H 레벨일 때, 카운터(CTR)는 2 비트 카운터로서 기능한다.
이어서, 이 DRAM의 동작을 설명한다.
리텐션 테스트를 할 때에 블록(BK)마다 데이터 유지 시간을 계측하여, 256 ms의 리텐션 테스트를 합격한 블록(BK)에 대해서는 퓨즈(FA 및 FB)를 함께 절단한다. 256 ms의 리텐션 테스트는 불합격되었지만, 128 ms의 리텐션 테스트를 합격한 블록에 대해서는 퓨즈(FA)만을 절단한다. 그 이외의 블록, 즉 양쪽의 리텐션 테스트를 불합격한 블록에 대해서는 퓨즈(FA 및 FB) 모두 절단하지 않는다.
(1) 통상 액세스일 때
통상 액세스일 때에는, 리프레시 인에이블 신호(RE)가 L 레벨이 된다. 따라서, 셀렉터(SEL)는 외부 로우 어드레스 신호(EAD)를 선택한다. 또한, 128개의 전체 블록(BK)에 대해서, 카운터(CTR)는 카운터 출력 신호(FAO 및 FBO)를 함께 H 레벨에 고정하기 때문에, AND 게이트(AND)는 입력 블록 선택 신호(BSI)를 그대로 출력 블록 선택 신호(BSO)로서 블록 로우 디코더(BRD)에 부여한다. 따라서, 리프레시 사이클 제어 회로(RCCC)는 128 비트의 입력 블록 선택 신호(BSI)를 그대로 128 비트의 출력 블록 선택 신호(BSO)로서 로우 디코더(RD)에 부여한다. 따라서, 이 DRAM은 리 프레시 사이클 제어 회로(RCCC)를 갖지 않는 종래의 DRAM과 마찬가지로 동작한다.
(2) 리프레시일 때
리프레시일 때에는, 리프레시 인에이블 신호(RE)가 H 레벨이 된다. 따라서, 셀렉터(SEL)는 내부 로우 어드레스 신호(IAD)를 선택한다. 또한, 리프레시 사이클 제어 회로(RCCC)는 퓨즈(FA 및 FB)의 절단 상황에 따라서 다른 기능을 발휘한다.
이하, 버스트 리프레시를 예로 들어, 도 5를 참조하여 그 동작을 설명한다. 버스트 리프레시는 4K개의 전체 워드선(WL)을 순서대로 활성화하여 32M개의 전체 메모리 셀을 리프레시하는 것이다.
(2. 1) 퓨즈(FA 및 FB)가 함께 절단되어 있지 않는 경우
128개의 블록(BK) 중 어느 1개에 주목한다. 이 주목한 블록(BK)에 대응하는 블록 리프레시 사이클 제어 회로(BRCCC)에 있어서, 퓨즈(FA 및 FB)가 함께 절단되어 있지 않는 경우, 퓨즈 신호(FAI 및 FBI)는 함께 L 레벨이 된다. 그 때문에, 카운터(CTR)는 비활성화되어, 카운터 출력 신호(FAO 및 FBO)를 함께 H 레벨에 고정한다. 따라서, AND 게이트(AND)는 입력 블록 선택 신호(BSI)를 그대로 출력 블록 선택 신호(BSO1)로서 블록 로우 디코더(BRD)에 부여한다. 입력 블록 선택 신호(BSI)는 0.5 ms 동안 계속 H 레벨로 되므로, 출력 블록 선택 신호(BSO1)도 마찬가지로 0.5 ms 동안 계속 H 레벨이 된다. 블록 로우 디코더(BRD)는 이 0.5 ms 사이에 32개의 워드선(WL)을 15.6 μs씩 순서대로 활성화하여, 주목하고 있는 블록(BK) 내의 전체 메모리 셀을 리프레시한다. 리프레시를 완료하면, 입력 블록 선택 신호(BSI)는 L 레벨이 된다. 이 입력 블록 선택 신호(BSI)가 L 레벨인 동안에, 주목하고 있 는 블록(BK) 이외의 127개의 블록에 대해서, 입력 블록 선택 신호(BSI)가 0.5 ms씩 H 레벨로 된다. 각 블록에 0.5 ms 걸리기 때문에, 127개의 블록에는 63.5 ms(=0.5 ms×127) 걸린다. 그 결과, 주목하고 있는 블록(BK)에 대해서는, 최초의 리프레시 시작에서부터 64 ms 후에, 입력 블록 선택 신호(BSI) 및 출력 블록 선택 신호(BSO1)가 다시 H 레벨이 되어, 리프레시가 재개된다.
따라서 이 경우, 주목하고 있는 블록(BK) 내의 전체 메모리 셀은 통상 그대로 64 ms의 주기로 리프레시된다.
(2. 2) 퓨즈(FA)가 절단된 경우
주목하고 있는 블록(BK)에 대응하는 블록 리프레시 사이클 제어 회로 (BRCCC)에 있어서, 퓨즈(FA)만이 절단된 경우, 퓨즈 신호(FAI)는 H 레벨이 되고, 퓨즈 신호(FBI)는 L 레벨이 된다. 그 때문에, 카운터(CTR)는 MSB의 카운터 출력 신호(FAO)를 H 레벨에 고정하여, 1 비트 카운터로서 기능한다. 한편, H 레벨의 리프레시 인에이블 신호(RE)에 응답하여 전송 게이트(TG)가 온으로 되고 있기 때문에, 래치 회로(LC)는 입력 블록 선택 신호(BSI)를 반전한 카운터 입력 신호(CIN)를 카운터(CTR)에 부여한다. 카운터(CTR)는 카운터 입력 신호(CIN)의 하강 엣지(F1∼F5_에 따라서 카운트업되기 때문에, LSB의 카운터 출력 신호(FAO)는 그것에 따라서 반복하여 L 또는 H 레벨로 변화된다. 카운터 출력 신호(FAO)가 L 레벨인 동안, AND 게이트(AND)는 출력 블록 선택 신호(BSO2)를 L 레벨에 고정한다. 즉, 카운터 출력 신호(FAO)가 L 레벨인 동안, H 레벨의 입력 블록 선택 신호(BSI)는 제거되어, 출력 블록 선택 신호(BSO2)에 나타나지 않는다. 따라서, 출력 블록 선택 신호(BSO2)의 주기는 입력 블록 선택 신호(BSI)의 주기의 2배의 128 ms가 된다.
따라서 이 경우, 주목하고 있는 블록(BK) 내의 전체 메모리 셀은 통상의 2배인 128 ms의 주기로 리프레시된다.
(2. 3) 퓨즈(FA 및 FB)가 함께 절단된 경우
주목하고 있는 블록(BK)에 대응하는 블록 리프레시 사이클 제어 회로(BRCCC)에 있어서, 퓨즈(FA 및 FB)가 함께 절단된 경우, 퓨즈 신호(FAI 및 FBI)는 함께 H 레벨이 된다. 그 때문에, 카운터(CTR)는 2 비트 카운터로서 기능한다. MSB의 카운터 출력 신호(FAO)는 LSB의 카운터 출력 신호(FBO)의 상승 엣지에 따라서 반복해서 L 또는 H 레벨로 변화된다. 카운터 출력 신호(FAO 또는 FBO)가 L 레벨인 동안, AND 게이트(AND)는 출력 블록 선택 신호(BSO3)를 L 레벨에 고정한다. 즉, 카운터 출력 신호(FAO 또는 FAB)가 L 레벨인 동안, H 레벨의 입력 블록 선택 신호(BSI)는 제거되어, 출력 블록 선택 신호(BSO3)에 나타나지 않는다. 따라서, 출력 블록 선택 신호(BSO3)의 주기는 입력 블록 선택 신호(BSI)의 주기의 4배인 256 ms가 된다.
따라서 이 경우, 주목하고 있는 블록(BK) 내의 전체 메모리 셀은 통상의 4배인 256 ms의 주기로 리프레시된다.
또한, 카운터(CTR)는 카운터 입력 신호(CIN)의 하강 엣지(F1∼F5)에 따라서 카운트업되는데, 리프레시 인에이블 신호(RE)가 H 레벨로 되고 나서 최초의 카운터 입력 신호(CIN)의 하강 엣지(F0)에 따라서는 리셋되어, 카운터 출력 신호(FAO 및 FBO)는 함께 H 레벨이 된다. 따라서, 퓨즈(FA 또는 FB)가 절단되어 있더라도 있지 않더라도, 리프레시 모드로 들어가고 나서 최초의 리프레시는 안전을 위해 반드시 행해진다.
이상과 같이 본 실시형태에 따르면, 블록(BK)마다 리텐션 테스트를 하여, 256 ms의 리텐션 테스트를 합격한 블록(BK)에 대해서는 256 ms의 리프레시 주기를 설정하고, 128 ms의 리텐션 테스트를 합격한 블록(BK)에 대해서는 128 ms의 리프레시 주기를 설정하고, 그 이외의 블록(BK)에 대해서는 64 ms의 리프레시 주기를 설정한다. 따라서, 256 ms의 리프레시 주기를 설정한 블록(BK)에서는 리프레시 전류는 4분의 1로 저감되고, 128 ms의 리프레시 주기를 설정한 블록(BK)에서는 리프레시 전류는 2분의 1로 저감된다. 또한, 128개의 블록(BK)에 알맞은 리프레시 주기를 각각 설정할 수 있으므로, 종래보다도 정밀하게 리프레시 주기를 설정할 수 있다. 더구나 종래의 DRAM에 간단한 리프레시 사이클 제어 회로(RCCC)를 추가하는 것 만으로, 상기 효과를 얻을 수 있다.
상기 실시형태에서는 블록수는 128개, 리프레시 주기는 64 ms의 2배 및 4배 이지만, 이들은 특별히 한정되지 않는다. 예를 들면 카운터(CTR)를 3 비트로 하면 리프레시 주기는 8배, 카운터(CTR)를 4 비트로 하면 리프레시 주기는 16배가 되어, 리프레시 주기의 선택이 증가한다.
본 실시형태에 따르면, 리프레시 전류(Ir)는 일반적으로 다음의 수학식 1로 주어진다.
Ir=Ib×F2/Nb+Ib/2×F4/Nb+Ib/4×(Nb-F2-F4)/Nb
여기서, Ib는 리프레시 주기를 64 ms로 한 경우의 기본적인 리프레시 전류, Fn은 n×64 ms의 리텐션 테스트에서 불합격된 블록의 수, Nb는 블록의 총수이다.
만일 128 ms의 리텐션 테스트에서 12 블록이 불합격되고, 256 ms의 리텐션 테스트에서 26 블록이 불합격되었다고 하면, 이 경우의 리프레시 전류(Ir)는 다음의 수학식 2로 얻을 수 있다.
Ir=Ib×12/128+Ib/2×26/128+Ib/4×(128-12-26)/128
=Ib×(12/128+1/2×26/128+1/4×(128-12-26)/128)=0.371Ib
이 경우의 리프레시 전류(Ir)는 리프레시 주기를 일률적으로 64 ms로 한 경우의 3분의 1 근처가 된다.
[제2 실시형태]
도 6을 참조하면, 본 발명의 제2 실시형태에 의한 DRAM은 2개의 메모리 셀 어레이(MA)를 갖는다. 각 메모리 셀 어레이(MA)는 행 및 열에 배치된 32M개의 메모리 셀(도시하지 않음)과, 행에 배치된 16K개의 워드선(WL)과, 열에 배치된 2K개의 비트선 쌍(BL)을 구비한다. 각 메모리 셀 어레이(MA)는 32M 비트의 메모리 용량을 갖는다. DRAM 전체는 64M 비트의 메모리 용량을 갖는다. 각 메모리 셀 어레이(MA)는 64개의 서브 어레이(SUB)로 분할된다. 각 서브 어레이(SUB)는 512K 비트의 메모리 용량을 갖는다.
도 7을 참조하면, 각 서브 어레이(SUB)는 512K개의 메모리 셀(도시하지 않음)과, 256개의 워드선(WL)과, 2K개의 비트선 쌍(BL)을 구비한다. 2K개의 비트선 쌍(BL)에는 각각 2K개의 센스 앰프(SA)가 접속된다.
도 6에 도시한 상하 2개의 메모리 셀 어레이(MA) 사이에는 도 7에 도시한 바와 같이 로우계의 주변 회로가 배치된다. 로우계의 주변 회로는 리프레시 사이클 제어 회로(RCCC)와, 2개의 로우 디코더(RD)와, 2개의 가상 워드선 디코더 및 워드선 드라이버(이하, 단순히 「워드선 드라이버」라고 함)(VWDWLD)와, 제어 회로(CC)를 구비한다.
리프레시 사이클 제어 회로(RCCC)는 상하의 서브 어레이(SUB)의 중앙에 설치된다. 상세한 것은 후술한다. 로우 디코더(RD)는 리프레시 사이클 제어 회로(RCCC)의 양측에 설치된다. 상측의 로우 디코더(RD)는 상측의 서브 어레이(SUB) 내에 있는 워드선(WL)을 프리디코드 신호에 응답하여 선택한다. 하측의 로우 디코더(RD)는 하측의 서브 어레이(SUB)에 있는 워드선(WL)을 프리디코드 신호에 응답하여 선택한다. 프리디코드 신호는 프리디코더로부터 주어진다.
이 프리디코더는 본 실시형태에서는 특별히 도시되어 있지 않지만, 기본적으로 도 2에 도시한 제1 실시형태의 프리디코더(PDEC1 및 PDEC2)와 동일하다. 즉, 프리디코더는 로우 어드레스 신호를 디코드하여 프리디코드 신호를 발생한다. 로우 어드레스 신호로는, 통상 액세스할 때에 외부로부터 입력된 외부 로우 어드레스 신호가 이용되고, 리프레시할 때에는 내부적으로 생성된 내부 로우 어드레스 신호가 이용된다.
워드선 드라이버(VWDWLD)는 로우 디코더(RD)의 더욱 외측에 설치된다. 상측의 워드선 드라이버(VWDWLD)는 상측의 로우 디코더(RD)에 의해 선택된 워드선(WL)을 구동한다. 하측의 워드선 드라이버(VWDWLD)는 하측의 로우 디코더(RD)에 의해 선택된 워드선(WL)을 구동한다. 1회의 동작으로, 2개의 서브 어레이(SUB)가 동시에 활성화되어, 4K개의 메모리 셀이 일제히 리프레시된다.
리프레시 사이클 제어 회로(RCCC), 로우 디코더(RD) 및 워드선 드라이버(VWDWLD)의 상세한 것을 도 8에 도시한다. 본 실시형태의 특징은 리프레시 사이클 제어 회로(RCCC)를 설치한 점이며, 그 이외의 구성은 종래와 동일하다.
도 8을 참조하면, 로우 디코더(RD)는 프리디코드 신호(ZL0)에 응답하여 서브 어레이(SUB), 즉 256개의 워드선(WL)을 선택한다. 로우 디코더(RD)는 또한, 8 비트의 프리디코드 신호(ZL1∼ZL8)에 응답하여, 선택된 256개의 워드선(WL) 중에서 32개의 워드선(WL)을 선택한다. 서브 어레이(SUB)는 8개의 블록(BK1∼BK8)으로 분할된다. 블록(BK1∼BK8)의 각각은 이들 32개의 워드선(WL)을 포함한다. 각 메모리 셀 어레이(MA) 전체는 512(=64×8)개의 블록으로 분할된다.
로우 디코더(RD)는 또한, 4 비트의 프리디코드 신호(ZL9∼ZL12)에 응답하여, 선택된 32개의 워드선(WL) 중에서 8개의 워드선(WL)을 선택한다. 이것을 실현하기 위해서, 로우 디코더(RD)는 AND 트리를 구성하는 8개의 AND 회로(AND21∼AND28)를 갖는다. 예를 들면 AND 회로(AND28)는 프리디코드 신호(ZL0, ZL8 및 ZL12) 전부가 H 레벨일 때, 대응하는 8개의 워드선(WL)을 선택한다.
워드선 드라이버(VWDWLD)는 로우 어드레스 신호의 3 비트에 응답하여 각 워드선(WL)에 공급되는 전원을 온 또는 오프로 하고, 이에 따라 로우 디코더(RD)에 의해 선택된 8개의 워드선(WL) 중에서 1개의 워드선(WL)을 구동한다.
리프레시 사이클 제어 회로(RCCC)는 256개의 서브 어레이용으로 64 ms 또는 128 ms의 리프레시 주기를 설정하고, 512개의 블록용으로 64 ms 또는 256 ms의 리프레시 주기를 설정한다. 리프레시 사이클 제어 회로(RCCC)는 프리디코더(도시하지 않음)로부터 9 비트의 프리디코드 신호(ZLI0∼ZLI8)를 받아, 9 비트의 프리디코드 신호(ZL0∼ZL8)를 로우 디코더(RD)에 부여한다. 이하, 리프레시 사이클 제어 회로(RCCC)에 입력되는 프리디코드 신호를 여기에서 출력되는 프리디코드 신호(ZL0∼ZL8)와 구별하기 위해서 특히 「입력 프리디코드 신호」라고 한다.
리프레시 사이클 제어 회로(RCCC)는 9 비트의 프리디코드 신호(ZL0∼ZL8)에 대응하여 설치된 9개의 블록 리프레시 사이클 제어 회로(BRCCC0∼BRCCC8)를 갖는다. 각 블록 리프레시 사이클 제어 회로(BRCCCi)(i=0∼8)는 입력 프리디코드 신호(ZLIi)를 미리 설정된 분주비(1, 1/2 또는 1/4)로 분주하고, 그 분주한 프리디코드 신호(ZLi)를 출력한다. 각 블록 리프레시 사이클 제어 회로(BRCCCi)는 퓨즈 회로(FCi)와, 분주기(FDi)를 구비한다. 따라서, 리프레시 사이클 제어 회로(RCCC) 전체는 9개의 퓨즈 회로(FC0∼FC8)와, 이들에 대응하여 설치된 9개의 분주기(FD0∼FD8)를 구비한다.
각 퓨즈 회로(FCi)는 1개의 풀업 저항(도시하지 않음)과, 1개의 퓨즈(도시하지 않음)를 구비한다. 즉, 각 퓨즈 회로(FCi)는 도 4에 도시한 퓨즈 회로(FC) 중 1 계통만을 구비한다. 각 퓨즈 회로(FCi)는 내부의 퓨즈가 절단되어 있지 않을 때 L 레벨의 퓨즈 신호(FIi)를 출력하고, 내부의 퓨즈가 절단되었을 때 H 레벨의 퓨즈 신호(FIi)를 출력한다. 퓨즈 회로(FC0)는 1 또는 1/2의 분주비를 설정한다. 퓨즈 회로(FC1∼FC8)는 1 또는 1/4의 분주비를 설정한다.
각 분주기(FDi)는 전송 게이트(Ti)와, 래치 회로(LCi)와, 카운터(CTRi)와, AND(논리곱) 게이트(ANDi)를 구비한다. 이들의 구성 및 기능은 카운터(CTRi)를 제외하고, 도 3에 도시한 분주기(FD)와 동일하다. 분주기(FD0)는 퓨즈 회로(FC)에 설정된 분주비로 입력 프리디코드 신호(ZLI0)를 분주한다. 분주기(FD1∼FD8)는 각각 퓨즈 회로(FC1∼FC8)에 설정된 분주비로 입력 프리디코드 신호(ZLI1∼ZLI8)를 분주한다.
카운터(CTR0)는 리프레시 인에이블 신호(RE)가 H 레벨로 활성화되고 또 퓨즈 신호(FI0)가 H 레벨로 되었을 때 활성화되며, 리프레시 인에이블 신호(RE) 또는퓨즈 신호(FI0)가 L 레벨로 되었을 때 비활성화된다. 활성화된 카운터(CTR0)는 1 비트 카운터로서 기능하여, 카운터 입력 신호(Cin)의 하강 엣지에 응답하여 카운트업되어, 1 비트의 카운터 출력 신호(Cout00)를 출력한다. 입력 프리디코드 신호(ZLI0)의 상승 엣지마다, 카운터 출력 신호(Cout00)는 「0」(L 레벨)→「1」(H 레벨) 반복 변화된다. 따라서 이 경우, AND 게이트(AND0)는 입력 프리디코드 신호(ZLI0)를 분주비 1/2로 분주한다. 한편, 비활성화된 카운터(CTR0)는 카운터 출력 신호(Cout00)를 H 레벨에 고정한다. 따라서 이 경우, AND 게이트(AND0)는 입력 프리디코드 신호(ZLI0)를 그대로 프리디코드 신호(ZL0)로서 출력한다. 바꿔 말하면, AND 게이트(AND0)는 입력 프리디코드 신호(ZLI0)를 분주비 1로 분주한다.
카운터(CRTi)(i=1∼8)는 리프레시 인에이블 신호(RE)가 H 레벨로 활성화되고 또 퓨즈 신호(FIi)가 H 레벨이 되었을 때 활성화되며, 리프레시 인에이블 신호(RE) 또는 퓨즈 신호(FIi)가 L 레벨이 되었을 때 비활성화된다. 활성화된 카운터(CTRi) 는 2 비트 카운터로서 기능하여, 카운터 입력 신호(Cin)의 하강 엣지에 응답하여 카운트업되어, 2 비트의 카운터 출력 신호(Cout1i, Cout0i)를 출력한다. 카운터 출력 신호(Cout1i)가 MSB이고, 카운터 출력 신호(Cout0i)가 LSB이다. 입력 프리디코드 신호(ZLIi)의 상승 엣지마다, 카운터 출력 신호(Cout1i, Cout0i)는 「00」→「01」→「10」→「11」로 반복하여 변화된다. 따라서 이 경우, AND 게이트(AND0)는 입력 프리디코드 신호(ZLIi)를 분주비 1/4로 분주한다. 한편, 비활성화된 카운터(CTRi)는 카운터 출력 신호(Cout1i 및 Cout0i)를 함께 H 레벨에 고정한다. 따라서 이 경우, AND 게이트(ANDi)는 입력 프리디코드 신호(ZLIi)를 그대로 프리디코드 신호(ZLi)로서 출력한다. 바꾸어 말하면, AND 게이트(ANDi)는 입력 프리디코드 신호(ZLIi)를 분주비 1로 분주한다.
또한, 퓨즈 회로(FC0∼FC8)는 로우 디코더(RD)를 형성하는 AND 트리 상에 배치된다. 분주기(FD0∼FD8)는 도 7 중의 제어 회로(CC) 내에 배치된다. 이러한 배치를 채용하면, 리프레시 사이클 제어 회로(RCCC)의 추가에 의한 칩 면적의 증대를 억제할 수 있다.
다음에, 이 DRAM의 동작을 설명한다.
64개의 서브 어레이(SUB) 중 128 ms의 리텐션 테스트를 합격한 서브 어레이(SUB)에 대해서는, 그 서브 어레이(SUB)에 대응하는 퓨즈 회로(FC0)의 퓨즈를 절단한다. 또한 512개의 블록 중 256 ms의 리텐션 테스트도 합격한 블록(BKj(j=1∼8))에 대해서는, 그 블록(BKj)에 대응하는 퓨즈 회로(FCj)의 퓨즈도 절단한다. 나머지 블록(BKk)(k=1∼8)에 대해서는 그 블록(BKk)에 대응하는 퓨즈 회로(FCk)의 퓨즈를 절단하지 않는다.
(1) 통상 액세스일 때
통상 액세스일 때에는, 리프레시 인에이블 신호(RE)가 L 레벨로 되어, 전체 카운터(CTR0∼CTR8)가 비활성화된다. 카운터(CTR0)는 카운터 출력 신호(Cout00)를 H 레벨에 고정한다. 카운터(CTR1∼CTR8)는 카운터 출력 신호(Cout11, Cout01∼Cout18, Cout08)를 각각 H 레벨에 고정한다. 따라서, 리프레시 사이클 제어 회로(RCCC)는 입력 프리디코드 신호(ZLI0∼ZLI8)를 그대로 프리디코드 신호(ZL0∼ZL8)로서 로우 디코더(RD)에 부여한다. 따라서, 이 DRAM은 리프레시 사이클 제어 회로(RCCC)를 갖지 않는 종래의 DRAM과 같은 식으로 동작한다.
(2) 리프레시일 때
이하, 버스트 리프레시를 예로 들어, 그 동작을 도 9 및 도 10을 참조하여 설명한다.
버스트 리프레시는 256개의 워드선(WL)을 순차 선택하여, 서브 어레이(SUB) 내의 전체 메모리 셀을 리프레시한다. 이 버스트 리프레시를 할 때에는, 도 9 및 도 10에 도시한 바와 같이, 리프레시 인에이블 신호(RE)는 64 ms의 주기로, 256개의 워드선(WL)을 선택하는 동안 계속 H 레벨이 된다.
(2. 1) 전체 퓨즈 회로가 절단되어 있지 않은 경우(도 9)
퓨즈 회로(FC0∼FC8)의 전체 퓨즈가 절단되어 있지 않은 경우, 도 9에 도시한 바와 같이, 전체 블록 리프레시 사이클 제어 회로(BRCCC0∼BRCCC8)는 입력 프리디코드 신호(ZLI0∼ZLI8)를 그대로 프리디코드 신호(ZL0∼ZL8)로서 로우 디코더(RD)에 부여한다. 따라서, 리프레시 인에이블 신호(RE)가 H 레벨인 동안에, 프리디코드 신호(ZL0)는 계속 H 레벨이 되고, 프리디코드 신호(ZL1∼ZL8)는 순차 H 레벨이 된다. 각 프리디코드 신호(ZLi(i=1∼8))가 H 레벨인 동안, 대응하는 블록(BKi)이 선택되어, 그 블록(BKi) 내의 32개의 워드선(WL)이 순차 선택되고, 이에 따라 그 블록(BKi) 내의 전체 메모리 셀이 리프레시된다. 프리디코드 신호(ZL1∼ZL8)는 모두 64 ms의 주기로 H 레벨로 되기 때문에, 서브 어레이(SUB) 내의 전체 메모리 셀은 통상대로 64 ms의 주기로 리프레시된다.
(2. 2) 퓨즈 회로(FC0 및 FC3)가 절단된 경우(도 10)
리텐션 테스트 결과, 서브 어레이(SUB) 내의 전체 메모리 셀의 데이터 유지 시간이 128 ms 이상인 경우, 퓨즈 회로(FC0)의 퓨즈를 절단한다. 또한, 예를 들면 블록(BK3) 내의 전체 메모리 셀의 데이터 유지 시간이 256 ms 이상인 경우, 퓨즈 회로(FC3)의 퓨즈를 절단한다.
이 경우, 도 10에 도시한 바와 같이, 블록 리프레시 사이클 제어 회로(BRCCC1, BRCCC2, BRCCC4∼BRCCC8)는 입력 프리디코드 신호(ZLI1, ZLI2, ZLI4∼ZLI8)를 그대로 프리디코드 신호(ZL1, ZL2, ZL4∼ZL8)로서 로우 디코더(RD)에 부여하는데, 블록 리프레시 사이클 제어 회로(BRCCC0)는 입력 프리디코드 신호(ZLI0)를 분주비 1/2로 분주하고, 블록 리프레시 사이클 제어 회로(BRCCC3)는 입력 프리디코드 신호(ZLI3)를 분주비 1/4로 분주한다. 따라서, 프리디코드 신호(ZL1, ZL2, ZL4∼ZL8)의 주기는 64 ms 그대로지만, 프리디코드 신호(ZL0)의 주기는 128 ms가 되어, 프리디코드 신호(ZLI3)의 주기는 256 ms가 된다.
프리디코드 신호(ZL0)의 주기가 128 ms가 되기 때문에, 서브 어레이(SUB)는 128 ms의 주기로밖에 선택되지 않는다. 따라서, 프리디코드 신호(ZL0)가 L 레벨인 동안에 프리디코드 신호(ZL1, ZL2, ZL4∼ZL8)가 H 레벨로 되어도, 블록(BK1, BK2, BK4∼BK8)은 선택되지 않는다. 그 결과, 블록(BK1, BK2, BK4∼BK8)은 프리디코드 신호(ZL0)의 주기 128 ms로 리프레시되고, 블록(BK3)은 프리디코드 신호(ZL3)의 주기 256 ms로 리프레시된다.
본 실시형태에서는 8개의 3 입력 AND 게이트(AND1∼AND8)를 이용하고 있지만, 이 대신에 8개의 4 입력 AND 게이트를 이용하여, AND 게이트(AND0)로부터 출력되는 프리디코드 신호(ZL0)를 로우 디코더(RD) 대신에 이들 8개의 4 입력 AND 게이트에 공통으로 부여하도록 하더라도 좋다. 이 경우의 동작은 상기와 동일하다.
이상과 같이 제2 실시형태에 의하면, 최단 데이터 유지 시간이 128 ms 이상인 서브 어레이(SUB)에 대해서는 퓨즈 회로(FC0)를 절단함으로써 이 서브 어레이(SUB)의 리프레시 주기를 통상의 2배인 128 ms로 설정할 수 있다. 또한 이 서브 어레이(SUB) 중 최단 데이터 유지 시간이 256 ms 이상인 블록에 대해서는 대응하는 퓨즈 회로를 절단함으로써 그 블록의 리프레시 주기를 통상의 4배인 256 ms로 설정할 수 있다. 따라서, 리프레시 주기를 통상보다도 길게 설정한 서브 어레이나 블록에 있어서는 리프레시에 필요한 소비 전력을 저감할 수 있다.
또한, 종래 방식에서는 8개의 블록(BK1∼BK8) 중 1개라도 최단 데이터 유지 시간이 128∼256 ms라면, 가령 다른 블록의 최단 데이터 유지 시간이 256 ms 이상이라도, 서브 어레이(SUB) 전체의 리프레시 주기를 128 ms로 설정해야 한다. 그러 나 본 실시형태에서는, 서브 어레이, 블록의 순으로 리프레시 주기를 계층적으로 설정할 수 있기 때문에, 최단 데이터 유지 시간이 128∼256 ms인 블록의 리프레시 주기만을 128 ms로 설정하고, 그 밖의 블록의 리프레시 주기를 256 ms로 설정할 수 있다. 그 결과, 그 밖의 블록에서의 리프레시에 필요한 소비 전력을 종래보다도 저감할 수 있다. 더구나, 종래의 DRAM에 리프레시 사이클 제어 회로(RCCC)를 추가하는 것만으로 상기와 같은 효과를 얻을 수 있다.
본 실시형태에 따르면, 리프레시 전류(Ir)는 일반적으로 다음의 수학식 3으로 주어진다.
Ir=Ib×F2/Nb1+Ib/2×F4/Nb2+Ib/4×(Nb2-F4-F2×Nb2/Nb2)/Nb2
여기서, Ib 및 Fn은 상기 수학식 1과 동일하다. Nbn은 n×64 ms의 리프레시 주기로 리텐션 테스트를 할 때에 적용하는 블록의 총수이다.
만일 128 ms의 리텐션 테스트에서 64 블록 중 10 블록이 불합격되고, 256 ms의 리텐션 테스트에서 512 블록 중 100 블록이 불합격되었다 고 하면, 이 경우의 리프레시 전류(Ir)는 다음 수학식 4로 얻어진다.
Ir=Ib×10/64+Ib/2×100/512+Ib/4×(512-100-10×512/64)/512
=Ib×(10/64+1/2×100/512+1/4×332/512)=0.416Ib
이 경우의 리프레시 전류는 리프레시 주기를 일률적으로 64 ms로 한 경우의 반 이하가 된다.
다만, 이것은 128 ms의 리텐션 테스트에서 불합격되는 10 블록과, 256 ms의 리텐션 테스트에서 불합격되는 100 블록이 전혀 중복되지 않는 최악의 경우이다. 만일 256 ms의 리텐션 테스트에서 불합격으로 되는 100 블록 중 80 블록이 128 ms의 리텐션 테스트에서 불합격되는 10 블록에 이미 포함되어 있었다고 하면, 256 ms의 리텐션 테스트에서 불합격되는 것은 실질적으로 20 블록밖에 없다. 따라서, 이 경우의 리프레시 전류(Ir)는 다음의 수학식 5로 얻어진다.
Ir=Ib×(10/64+1/2×20/512+1/4×412/512)=0.376Ib
이 경우의 리프레시 전류(Ir)는 리프레시 주기를 일률적으로 64 ms로 한 경우의 3분의 1 근처가 된다.
[제3 실시형태]
본 제3 실시형태는 상기 제2 실시형태와 동일한 기능을 실현하는 것이지만, 회로 구성이 다르다.
본 실시형태에서는 도 11에 도시한 바와 같이, 퓨즈 회로(FC0)는 있지만, 분주기(FD0)는 없다. 따라서, 입력 프리디코드 신호(ZLI0)는 항상 그대로 프리디코드 신호(ZL0)로서 로우 디코더(RD)에 주어진다. 퓨즈 회로(FC0)로부터 출력된 퓨즈 신호(FI0)는 8개의 카운터(CTR1∼CTR8) 전부에 주어진다. 퓨즈 회로(FC0)가 절단되어, 퓨즈 신호(FI0)가 H 레벨이 되면, 카운터(CTR1∼CTR8)는 LSB의 카운터 출력 신호(Cout01∼Cout08)를 인에이블로 한다. 퓨즈 회로(FC1∼FC8)가 절단되어, 퓨즈 신호(FI1∼FI8)가 H 레벨이 되면, 카운터(CTR1∼CTR8)는 MSB의 카운터 출력 신호 (Cout11∼Cout18)를 인에이블한다.
리텐션 테스트의 결과, 전체 블록(BK1∼BK8)의 최단 데이터 유지 시간이 128 ms 이상인 경우, 퓨즈 회로(FC0)를 절단한다. 또한, 예를 들면 블록(BK8)의 최단 데이터 유지 시간이 256 ms 이상인 경우, 퓨즈 회로(FC8)도 절단한다. 이 경우, H 레벨의 퓨즈 신호(FI0)에 응답하여 전체 카운터(CTR1∼CTR8)의 카운터 출력 신호(Cout01∼Cout08)가 인에이블되고, H 레벨의 퓨즈 신호(FI8)에 응답하여 카운터(CTR8)의 카운터 출력 신호(Cout18)가 인에이블로 된다. 따라서, 카운터(CTR8)만이 2 비트 카운터로서 기능하고, 다른 카운터(CTR1∼CTR7)는 1 비트 카운터로서 기능한다. 이로써, 분주기(FD8)만이 입력 프리디코드 신호(ZLI8)를 분주비 1/4로 분주하고, 다른 분주기(FD1∼FD7)는 입력 프리디코드 신호(ZLI1∼ZLI7)를 분주비 l/2로 분주한다.
이상의 결과, 도 12에 도시한 바와 같이, 프리디코드 신호(ZL1∼ZL7)는 128 ms의 주기로 H 레벨이 되고, 프리디코드 신호(ZL8)는 256 ms의 주기로 H 레벨이 된다. 그 때문에, 블록(BK1∼BK7)은 통상의 2배의 주기로 리프레시되고, 블록(BK8)은 통상의 4배의 주기로 리프레시된다.
[제4 실시형태]
본 제4 실시형태는 상기 제3 실시형태와 블록 구성이 다르다. 상기 실시형태 3에서는 각 블록 내의 32개의 워드선(WL)은 1곳에 집중하고 있는 데 대하여, 본 실시형태에서는 8개마다 4곳에 분산되고 있다.
본 실시형태에서는 도 13에 도시한 바와 같이, 로우 디코더(RD)는 4개의 AND 게이트(AND41∼AND44)를 포함하는 AND 트리로 구성된다. 로우 디코더(RD)는 프리디코드 신호(ZL0)에 응답하여 256개의 워드선(WL)을 선택한다. 로우 디코더(RD)는 또한, 선택된 256개의 워드선(WL) 중에서 32개의 워드선(WL)을 프리디코드 신호(ZL1∼ZL8)에 응답하여 선택한다. 로우 디코더(RD)는 또한, 선택된 32개의 워드선(WL) 중에서 8개의 워드선(WL)을 프리디코드 신호(ZL9∼ZL12)에 응답하여 선택한다. 예컨대 프리디코드 신호(ZL8)가 H 레벨로 된 경우, AND 게이트(AND41∼AND44)의 각각은 대응하는 8개의 워드선(WL)을 선택한다. 이 때 선택된 32개의 워드선(WL)이 블록(BK8)을 구성한다.
데이터 유지 시간이 짧은 메모리 셀이 1곳에 집중하고 있는 경우에는 상기 제3 실시형태 쪽이 바람직하지만, 분산하고 있는 경우에는 본 제4 실시형태 쪽이 바람직하다.
본 실시형태의 리프레시 사이클 제어 회로(RCCC)는 상기 제3 실시형태와 동일하지만, 상기 제2 실시형태와 동일하게 하여도 좋다.
또한 상기 제2∼4 실시형태에서는, 128 ms의 리프레시 주기를 64 블록(서브 어레이)으로 나눠 설정하고, 256 ms의 리프레시 주기를 512 블록으로 나눠 설정하고 있지만, 리프레시 주기 설정의 계층수, 리프레시 주기의 종류, 블록수 등은 전부 예시로서, 특별히 한정되는 것은 아니다. 예컨대 카운터의 비트수를 3 비트, 4 비트 등으로 늘리면, 리프레시 주기의 종류도 512 ms, 1024 ms 등으로 늘릴 수 있다.
또한 상기 2계층 방식에서는 256개의 워드선당 9개의 퓨즈를 설치하고 있지 만, 32개의 워드선당 2개의 퓨즈, 즉 256개의 워드선당 16개의 워드선을 설치하면, 각 2 비트 카운터의 출력을 인에이블할 수 있어, 그 결과, 32개의 워드선으로 이루어지는 블록마다 64 ms, 128 ms 및 256 ms라는 3 종류의 리프레시 주기를 선택할 수 있다.
이상, 본 발명의 실시형태를 설명했지만, 상술한 실시형태는 본 발명을 실시하기 위한 예시에 불과하다. 따라서, 본 발명은 상술한 실시형태에 한정되는 일없이, 그 취지를 일탈하지 않는 범위 내에서 상술한 실시형태를 적절하게 변형하여 실시하는 것이 가능하다.

Claims (10)

  1. 다이내믹형 반도체 기억 장치로서,
    복수의 블록으로 분할되고 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    로우 어드레스 신호를 디코드하여 블록 선택 신호를 발생하는 블록 디코더와,
    상기 블록 선택 신호에 응답하여 상기 블록을 선택하는 로우 디코더와,
    상기 블록 선택 신호를 미리 설정된 분주비로 분주하여, 상기 로우 디코더에 의해서 선택되는 블록에 리프레시 주기를 설정하기 위한 리프레시 사이클 제어 회로를 포함하되,
    상기 리프레시 사이클 제어 회로는 상기 로우 디코더 상에 형성되고
    상기 리프레시 사이클 제어 회로는
    상기 분주비를 설정하는 퓨즈 회로와,
    상기 퓨즈 회로에 설정된 분주비로 상기 블록 선택 신호를 분주하는 분주기를 포함하는 것인 다이내믹형 반도체 기억 장치.
  2. 다이나믹형 반도체 기억 장치의 리프레시 사이클 시간을 선택적으로 제어하는 방법에 있어서,
    복수의 메모리 셀을 포함하는 메모리 셀어레이를 복수의 블록으로 분할하는 단계;
    로우 어드레스 신호를 디코딩하여 복수의 블록 선택 신호를 발생시키는 단계;
    리프레시 사이클 제어 회로를 이용하여 상기 블록 선택 신호를 미리 설정된 분주비로 분주하여 상기 블록을 위한 리프레시 주기를 설정하는 단계;
    로우 디코더로 상기 블록 선택 신호에 응답하여 상기 블록을 선택하는 단계; 및
    퓨즈 회로로 상기 분주비를 설정하는 단계;
    분주기를 이용하여 상기 퓨즈 회로에서 설정된 분주비로 상기 블록 신호를 분주하는 단계; 및
    상기 로우 디코더 상에 퓨즈 회로를 형성하는 단계를 포함하는
    다이나믹형 반도체 기억 장치의 리프레시 사이클 시간을 선택적으로 제어하는 방법.
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