JP2586168B2 - 半導体記憶装置および方法 - Google Patents
半導体記憶装置および方法Info
- Publication number
- JP2586168B2 JP2586168B2 JP2047680A JP4768090A JP2586168B2 JP 2586168 B2 JP2586168 B2 JP 2586168B2 JP 2047680 A JP2047680 A JP 2047680A JP 4768090 A JP4768090 A JP 4768090A JP 2586168 B2 JP2586168 B2 JP 2586168B2
- Authority
- JP
- Japan
- Prior art keywords
- holding operation
- memory
- memory holding
- storage
- operation request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置および方法、特に、記憶保持
動作のための消費電流を低減した半導体記憶装置および
方法に関する。
動作のための消費電流を低減した半導体記憶装置および
方法に関する。
第３図は従来の一例を示すブロック図である。
記憶保持動作要求信号10はデコード手段100により記
憶保持動作アドレス信号20（＝１〜ｎ）に対応して記憶
セル群１〜ｎのうちのいづれかに対するアドレス毎記憶
保持動作要求信号、例えば、11aを発生させて記憶セル1
11を含む記憶セル群１に対して記憶保持動作が実施され
る。
憶保持動作アドレス信号20（＝１〜ｎ）に対応して記憶
セル群１〜ｎのうちのいづれかに対するアドレス毎記憶
保持動作要求信号、例えば、11aを発生させて記憶セル1
11を含む記憶セル群１に対して記憶保持動作が実施され
る。
上述の記憶保持動作は、各記憶保持動作アドレス毎
に、一定周期毎に実施される。すなわち、記憶保持動作
周期は半導体記憶装置の全ての記憶セルが記憶保持可能
であるように最悪の記憶セルの記憶保持能力にあわせて
一定に規定されている。
に、一定周期毎に実施される。すなわち、記憶保持動作
周期は半導体記憶装置の全ての記憶セルが記憶保持可能
であるように最悪の記憶セルの記憶保持能力にあわせて
一定に規定されている。
しかしながら、ほとんどの記憶セルは上述の規定の記
憶保持動作周期を充分上回る記憶保持能力をもつ。した
がって、従来の記憶方法はこれらの充分な記憶保持能力
をもつほとんどの記憶セルに対しては必要以上の記憶保
持動作を行なっているので消費電流が増大するという欠
点があった。
憶保持動作周期を充分上回る記憶保持能力をもつ。した
がって、従来の記憶方法はこれらの充分な記憶保持能力
をもつほとんどの記憶セルに対しては必要以上の記憶保
持動作を行なっているので消費電流が増大するという欠
点があった。
本発明の半導体記憶方法は、全ての記憶保持動作アド
レスに1:1に対応するマスクビット登録手段と、全ての
記憶保持動作アドレスに1:1に対応する記憶保持動作要
求計数手段と、記憶保持動作要求を禁止するゲート手段
とを有する記憶保持動作が必要な半導体記憶方法におい
て、前記マスクビット登録手段には、各記憶保持動作ア
ドレス毎に、該記憶保持動作の対象となる記憶セル群の
全ての記憶セルが規定のｍ倍の記憶保持動作周期でも記
憶保持可能な記憶保持動作アドレスに対応したビットに
対してマスクビットをセットしておき、前記記憶保持動
作要求計数手段は、記憶保持動作要求毎に、該記憶保持
動作アドレスに対応する計数値をインクリメントして計
数値がｍ以上になる時はリセットし、前記ゲート手段
は、前記マスクビット登録手段および前記記憶保持動作
要求計数手段からそれぞれ全ての記憶保持動作アドレス
に1:1に対応するマスクビッド信号および記憶保持動作
要求計数値信号を受けて、各記憶保持動作アドレス毎
に、該マスクビットおよび該記憶保持動作要求計数値信
号が両方ともセットされている場合には該記憶保持動作
アドレスに対する記憶保持動作要求を禁止し、規定のｍ
倍以上の記憶保持能力をもつ記憶セル群を対象とする記
憶保持動作アドレスについては記憶保持動作周期を規定
のｍ倍にして実施されるように構成される。
レスに1:1に対応するマスクビット登録手段と、全ての
記憶保持動作アドレスに1:1に対応する記憶保持動作要
求計数手段と、記憶保持動作要求を禁止するゲート手段
とを有する記憶保持動作が必要な半導体記憶方法におい
て、前記マスクビット登録手段には、各記憶保持動作ア
ドレス毎に、該記憶保持動作の対象となる記憶セル群の
全ての記憶セルが規定のｍ倍の記憶保持動作周期でも記
憶保持可能な記憶保持動作アドレスに対応したビットに
対してマスクビットをセットしておき、前記記憶保持動
作要求計数手段は、記憶保持動作要求毎に、該記憶保持
動作アドレスに対応する計数値をインクリメントして計
数値がｍ以上になる時はリセットし、前記ゲート手段
は、前記マスクビット登録手段および前記記憶保持動作
要求計数手段からそれぞれ全ての記憶保持動作アドレス
に1:1に対応するマスクビッド信号および記憶保持動作
要求計数値信号を受けて、各記憶保持動作アドレス毎
に、該マスクビットおよび該記憶保持動作要求計数値信
号が両方ともセットされている場合には該記憶保持動作
アドレスに対する記憶保持動作要求を禁止し、規定のｍ
倍以上の記憶保持能力をもつ記憶セル群を対象とする記
憶保持動作アドレスについては記憶保持動作周期を規定
のｍ倍にして実施されるように構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
記憶保持動作要求信号10はデコード手段100により記
憶保持動作アドレス信号20（＝１〜ｎ）に対応して記憶
セル群１〜ｎのうちのいづれかに対するアドレス毎記憶
保持動作要求信号、例えば11aを発生させ、記憶保持動
作要求計数手段200およびゲート手段400のそれぞれの記
憶保持動作アドレス信号20（＝１〜ｎ）に対応、すなわ
ち記憶セル群１〜ｎのうちのいづれかに対応するビット
位置に出力する。
憶保持動作アドレス信号20（＝１〜ｎ）に対応して記憶
セル群１〜ｎのうちのいづれかに対するアドレス毎記憶
保持動作要求信号、例えば11aを発生させ、記憶保持動
作要求計数手段200およびゲート手段400のそれぞれの記
憶保持動作アドレス信号20（＝１〜ｎ）に対応、すなわ
ち記憶セル群１〜ｎのうちのいづれかに対応するビット
位置に出力する。
記憶保持動作要求計数手段200は各ビット毎のアドレ
ス毎記憶保持動作要求信号、例えば11aの入力毎に計数
値をインクリメントし、計数値がｍ以上になる時はリセ
ットして記憶保持動作要求計数値信号、例えば、21aを
発生させ、ゲート手段400の記憶保持動作アドレス信号2
0（＝１〜ｎ）に対応、すなわち記憶セル群１〜ｎのう
ちのいづれかに対応するビット位置に出力する。
ス毎記憶保持動作要求信号、例えば11aの入力毎に計数
値をインクリメントし、計数値がｍ以上になる時はリセ
ットして記憶保持動作要求計数値信号、例えば、21aを
発生させ、ゲート手段400の記憶保持動作アドレス信号2
0（＝１〜ｎ）に対応、すなわち記憶セル群１〜ｎのう
ちのいづれかに対応するビット位置に出力する。
一方、マスクビット登録手段300には、あらかじめ、
各記憶保持動作アドレス信号20（＝１〜ｎ）毎、すなわ
ち記憶保持動作の対象となる各記憶セル群１〜ｎ毎に、
各々、該記憶セル群の全ての記憶セルが規定のｍ倍の記
憶保持動作周期でも記憶保持可能な場合には記憶保持動
作アドレス信号20（＝１〜ｎ）に対応、すなわち記憶セ
ル群１〜ｎに対応するビット位置に対いてマスクビット
をセットしておき、マスクビット信号、例えば、31aと
して、ゲート手段400の記憶保持動作アドレス信号20
（＝１〜ｎ）に対応、すなわち記憶セル群１〜ｎのうち
のいづれかに対応するビット位置に出力する。
各記憶保持動作アドレス信号20（＝１〜ｎ）毎、すなわ
ち記憶保持動作の対象となる各記憶セル群１〜ｎ毎に、
各々、該記憶セル群の全ての記憶セルが規定のｍ倍の記
憶保持動作周期でも記憶保持可能な場合には記憶保持動
作アドレス信号20（＝１〜ｎ）に対応、すなわち記憶セ
ル群１〜ｎに対応するビット位置に対いてマスクビット
をセットしておき、マスクビット信号、例えば、31aと
して、ゲート手段400の記憶保持動作アドレス信号20
（＝１〜ｎ）に対応、すなわち記憶セル群１〜ｎのうち
のいづれかに対応するビット位置に出力する。
そして、ゲート手段400は、それぞれ記憶保持動作ア
ドレス信号20（＝１〜ｎ）に対応、すなわち記憶セル群
１〜ｎのうちのいづれかに対応するビット毎に入力され
る記憶保持動作要求計数信号、例えば、21aおよび前記
マスクビット信号、例えば、31aが両方ともセットされ
ている場合にはアドレス毎記憶保持動作要求信号、例え
ば、11aの伝達を禁止するようにして、規定のｍ倍以上
の記憶保持能力をもつ記憶セル群を対象とする記憶保持
動作アドレスについては記憶保持動作周期を規定のｍ倍
にして実施されるようにしたアドレス毎記憶保持動作要
求信号、例えば、11bを記憶保持動作アドレス信号20
（＝１〜ｎ）に対応する記憶セル群１〜ｎのうちのいづ
れか、例えば、記憶保持動作アドレス信号20が１の場合
には記憶セル群１に対して出力して記憶保持動作を実施
する。
ドレス信号20（＝１〜ｎ）に対応、すなわち記憶セル群
１〜ｎのうちのいづれかに対応するビット毎に入力され
る記憶保持動作要求計数信号、例えば、21aおよび前記
マスクビット信号、例えば、31aが両方ともセットされ
ている場合にはアドレス毎記憶保持動作要求信号、例え
ば、11aの伝達を禁止するようにして、規定のｍ倍以上
の記憶保持能力をもつ記憶セル群を対象とする記憶保持
動作アドレスについては記憶保持動作周期を規定のｍ倍
にして実施されるようにしたアドレス毎記憶保持動作要
求信号、例えば、11bを記憶保持動作アドレス信号20
（＝１〜ｎ）に対応する記憶セル群１〜ｎのうちのいづ
れか、例えば、記憶保持動作アドレス信号20が１の場合
には記憶セル群１に対して出力して記憶保持動作を実施
する。
第２図は、第１図に示した記憶保持動作要求を禁止す
るゲート手段の詳細を示す回路図であり、第１図に示し
たゲート手段400のうちの一例として、記憶保持動作ア
ドレス信号20が１、すなわち記憶セル群１に対応する１
ビット分のゲート手段401を示す。
るゲート手段の詳細を示す回路図であり、第１図に示し
たゲート手段400のうちの一例として、記憶保持動作ア
ドレス信号20が１、すなわち記憶セル群１に対応する１
ビット分のゲート手段401を示す。
記憶保持動作要求計数値信号21aおよびマスクビット
信号31aが入力されたNANDゲート411は記憶保持動作許可
信号41aを発生しANDゲート421に出力し、アドレス毎記
憶保持動作要求信号11aおよび記憶保持動作許可信号41a
が入力されたANDゲート421はアドレス毎記憶保持動作要
求信号11bを発生し記憶セル群１に出力する。
信号31aが入力されたNANDゲート411は記憶保持動作許可
信号41aを発生しANDゲート421に出力し、アドレス毎記
憶保持動作要求信号11aおよび記憶保持動作許可信号41a
が入力されたANDゲート421はアドレス毎記憶保持動作要
求信号11bを発生し記憶セル群１に出力する。
すなわち、NANDゲート411は記憶保持動作要求値信号2
1aおよびマスクビット信号31aがセットされている場合
にはアドレス毎記憶動作要求信号11aがANDゲート421を
介して伝達するのを禁止するように記憶保持動作許可信
号41aをリセットし、記憶保持動作許可信号41aのリセッ
トによりANDゲート421はアドレス毎記憶保持動作要求信
号11bが記憶セル群１に出力されるのを禁止する。
1aおよびマスクビット信号31aがセットされている場合
にはアドレス毎記憶動作要求信号11aがANDゲート421を
介して伝達するのを禁止するように記憶保持動作許可信
号41aをリセットし、記憶保持動作許可信号41aのリセッ
トによりANDゲート421はアドレス毎記憶保持動作要求信
号11bが記憶セル群１に出力されるのを禁止する。
以上説明したように本発明は、従来の規定のｍ倍以上
の記憶保持能力をもつほとんどの記憶セルに対しては不
要な記憶保持動作を省くように選択的に記憶保持動作周
期を上述の規定のｍ倍にすることにより、全体的には記
憶保持動作の回数を1/m近くにまで低減できるために、
平均的には記憶保持動作のための消費電流を1/m近くに
まで低減することができるという効果がある。
の記憶保持能力をもつほとんどの記憶セルに対しては不
要な記憶保持動作を省くように選択的に記憶保持動作周
期を上述の規定のｍ倍にすることにより、全体的には記
憶保持動作の回数を1/m近くにまで低減できるために、
平均的には記憶保持動作のための消費電流を1/m近くに
まで低減することができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示した記憶保持動作要求を禁止するゲート手段
の詳細を示す回路図、第３図は従来の一例を示すブロッ
ク図である。 100……デコード手段、200……記憶保持動作要求計数手
段、300……マスクビット登録手段、400,401……ゲート
手段、10……記憶保持動作要求信号、20……記憶保持動
作アドレス信号、11a,11b……アドレス毎記憶保持動作
要求信号、21a……記憶保持動作要求計数値信号、31a…
…マスクビット信号、41a……記憶保持動作許可信号、1
11……記憶セル、411……NANDゲート、421……ANDゲー
ト。
第１図に示した記憶保持動作要求を禁止するゲート手段
の詳細を示す回路図、第３図は従来の一例を示すブロッ
ク図である。 100……デコード手段、200……記憶保持動作要求計数手
段、300……マスクビット登録手段、400,401……ゲート
手段、10……記憶保持動作要求信号、20……記憶保持動
作アドレス信号、11a,11b……アドレス毎記憶保持動作
要求信号、21a……記憶保持動作要求計数値信号、31a…
…マスクビット信号、41a……記憶保持動作許可信号、1
11……記憶セル、411……NANDゲート、421……ANDゲー
ト。
Claims (2)
- 【請求項１】全ての記憶保持動作アドレスに1:1に対応
するマスクビット登録手段と、全ての記憶保持動作アド
レスに1:1に対応する記憶保持動作要求計数手段と、記
憶保持動作要求を禁止するゲート手段とを有する記憶保
持動作が必要な半導体記憶方法において、前記マスクビ
ット登録手段には、各記憶保持動作アドレス毎に、該記
憶保持動作の対象となる記憶セル群の全ての記憶セルが
規定のｍ倍（ｍ＞２）の記憶保持動作周期でも記憶保持
可能な記憶保持動作アドレスに対応したビットに対して
マスクビットをセットしておき、前記記憶保持動作要求
計数手段は、記憶保持動作要求毎に、該記憶保持動作ア
ドレスに対応する計数値をインクリメントして、該計数
値がｍ（ｍ＞２）以上になる時は該計数値をリセット
し、前記ゲート手段は、前記マスクビット登録手段およ
び前記記憶保持動作要求計数手段からそれぞれ全ての記
憶保持動作アドレスに1:1に対応するマスクビット信号
および記憶保持動作要求計数値信号を受けて、各記憶保
持動作アドレス毎に該マスクビットおよび記憶保持動作
要求計数値信号が両方ともセットされている場合には該
記憶保持動作アドレスに対する記憶保持動作要求を禁止
し、規定のｍ（ｍ＞２）倍以上の記憶保持能力をもつ記
憶セル群を対象とする記憶保持動作アドレスについては
記憶保持動作周期を規定のｍ（ｍ＞２）倍にして実施さ
れることを特徴とする半導体記憶方法。 - 【請求項２】全ての記憶保持動作アドレスに1:1に対応
するマスクビット登録手段と全ての記憶保持動作アドレ
スに1:1に対応する記憶保持動作要求計数手段と記憶保
持動作要求を禁止するゲート手段とを有する記憶保持動
作が必要な半導体記憶装置において、 各記憶保持動作アドレス毎に、各記憶保持動作の対象と
なる記憶セル群の全ての記憶セルが、規定のｍ倍（ｍ＞
２）の記憶保持動作周期でも記憶保持動作可能な記憶保
持動作アドレスに対応したビットに対してマスクビット
をセットしておくマスクビット登録手段と、 記憶保持動作要求毎に、該記憶保持動作アドレスに対応
する計数値をインクリメントして、該計数値がｍ（ｍ＞
２）以上になるときは該計数値をリセットする記憶保持
動作要求計数手段と、 前記マスクビット登録手段および前記記憶保持動作要求
計数手段から、それぞれ全ての記憶保持動作アドレスに
1:1に対応するマスクビット信号および記憶保持動作要
求計数値信号を受けて、各記憶保持動作アドレス毎に該
マスクビット信号および記憶保持動作要求計数値信号が
両方ともセットされている場合には、該記憶保持動作ア
ドレスに対する記憶保持動作要求を禁止し、規定のｍ倍
（ｍ＞２）以上の記憶保持能力をもつ記憶セル群を対象
とする記憶保持動作アドレスについては記憶保持動作周
期を規定のｍ倍（ｍ＞２）にして実施するゲート手段と
を含むことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047680A JP2586168B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体記憶装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047680A JP2586168B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体記憶装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03250489A JPH03250489A (ja) | 1991-11-08 |
| JP2586168B2 true JP2586168B2 (ja) | 1997-02-26 |
Family
ID=12781997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047680A Expired - Lifetime JP2586168B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体記憶装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586168B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4459495B2 (ja) * | 2001-12-13 | 2010-04-28 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置のリフレッシュ制御方法、及び該制御方法を有する半導体記憶装置 |
| TWI262504B (en) * | 2003-04-15 | 2006-09-21 | Ibm | Dynamic semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828116B2 (ja) * | 1989-07-17 | 1996-03-21 | 日本電気株式会社 | 半導体記憶装置 |
-
1990
- 1990-02-27 JP JP2047680A patent/JP2586168B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03250489A (ja) | 1991-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950008226B1 (ko) | 버스트 전송 모드를 갖는 버스 마스터 | |
| US7315550B2 (en) | Method and apparatus for shared buffer packet switching | |
| EP0025801B1 (en) | Access system for memory modules | |
| EP0034188A1 (en) | Error correction system | |
| JP2586168B2 (ja) | 半導体記憶装置および方法 | |
| US6681314B1 (en) | FIFO memory device suitable for data transfer apparatuses with different data bus widths and method for controlling the same | |
| JP2959046B2 (ja) | メモリ制御回路 | |
| JP2596207B2 (ja) | 半導体記憶装置 | |
| JPH0828116B2 (ja) | 半導体記憶装置 | |
| EP0068859A3 (en) | Static-type semiconductor memory device | |
| JP2908890B2 (ja) | 大規模通話路、並びに制御メモリ各々へのアクセス方法と通話路メモリ各々への読出アクセス方法 | |
| JPS63136395A (ja) | 半導体記憶装置 | |
| JP6769662B2 (ja) | ハードウェアタイマ、制御方法及びプログラム | |
| JP2600376B2 (ja) | メモリ制御装置 | |
| JP3426271B2 (ja) | アドレス発生回路 | |
| JP3205074B2 (ja) | アドレス発生回路 | |
| JPH0482078A (ja) | 情報処理装置 | |
| JPH04163786A (ja) | 半導体記憶装置 | |
| JPS61121685A (ja) | 信号受信方式 | |
| JPS6230461B2 (ja) | ||
| JPH0352694B2 (ja) | ||
| RU1807524C (ru) | Буферное запоминающее устройство | |
| JPH08179998A (ja) | 多段ハードウエアタイマ | |
| JPH0553979A (ja) | 優先順位判定回路 | |
| US20020083295A1 (en) | Semiconductor memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 14 |