JPS6196590A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6196590A JPS6196590A JP59218102A JP21810284A JPS6196590A JP S6196590 A JPS6196590 A JP S6196590A JP 59218102 A JP59218102 A JP 59218102A JP 21810284 A JP21810284 A JP 21810284A JP S6196590 A JPS6196590 A JP S6196590A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bit line
- transistor
- inversion
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、書き込み動作時の低消費電力化を図ったス
タティック形の半導体記憶装置に関する。
タティック形の半導体記憶装置に関する。
従来、この種の半導体記憶装置、例えばＭＯＳスタティ
ックＲＡＭは第２図に示すように構成されている。１１
１ｊはメモリセルで、このメモリセｋ Ｉ １１ ｊ
ハ、負荷°抵抗Ｒ１ｒ Ｒ２およびセルドライバとして
のＭＯＳトランジスタＱｓ−Ｑｚから成るフリップフロ
ップと、ワード線ＷＬｉにｒ−トが接続され上記フリッ
プフロップとビット線ＢＬｊ 、 ＢＬｊ間に接続され
る転送用ＭＯ８トランジスタＱ３１９４ とから構成さ
れている。上記メモリセルは、行および列方向にマトリ
ックス状に配設されるもので、°第２図では、１行ｊ列
および１行ｎ列の各メモリセル１１１ｊ、１ｌｋｎを示
している。１２Ｊ、１２ｎは負荷回路で、これら負荷回
路１２３ ｓ １２ ｎは、電源電圧ＶＤＤで導通設定
される負荷ＭＯ８）ランソスタＱｓ＋Ｑ６から成り、ビ
ット線ＢＬｊ 、 ＢＬｊおよびＢＬｎ ＋ＢＬｎのプ
ルアップを行なう。また、上記ビット線ＢＬｊ 、 Ｂ
Ｌｊ 、 ＢＬｎ 、 ＢＬｎには、ＹアドレスＹｊ
ｒ Ｙｎで導通制御されるＭＯＳ トランジスタＱｙ
、Ｑａを介して選択されたメモリセルへ書き込みデー
タＤ、Ｄが供給され、あるいは選択されたメモリセルか
ら記憶データＤ、Ｄが読み出さね、る。
ックＲＡＭは第２図に示すように構成されている。１１
１ｊはメモリセルで、このメモリセｋ Ｉ １１ ｊ
ハ、負荷°抵抗Ｒ１ｒ Ｒ２およびセルドライバとして
のＭＯＳトランジスタＱｓ−Ｑｚから成るフリップフロ
ップと、ワード線ＷＬｉにｒ−トが接続され上記フリッ
プフロップとビット線ＢＬｊ 、 ＢＬｊ間に接続され
る転送用ＭＯ８トランジスタＱ３１９４ とから構成さ
れている。上記メモリセルは、行および列方向にマトリ
ックス状に配設されるもので、°第２図では、１行ｊ列
および１行ｎ列の各メモリセル１１１ｊ、１ｌｋｎを示
している。１２Ｊ、１２ｎは負荷回路で、これら負荷回
路１２３ ｓ １２ ｎは、電源電圧ＶＤＤで導通設定
される負荷ＭＯ８）ランソスタＱｓ＋Ｑ６から成り、ビ
ット線ＢＬｊ 、 ＢＬｊおよびＢＬｎ ＋ＢＬｎのプ
ルアップを行なう。また、上記ビット線ＢＬｊ 、 Ｂ
Ｌｊ 、 ＢＬｎ 、 ＢＬｎには、ＹアドレスＹｊ
ｒ Ｙｎで導通制御されるＭＯＳ トランジスタＱｙ
、Ｑａを介して選択されたメモリセルへ書き込みデー
タＤ、Ｄが供給され、あるいは選択されたメモリセルか
ら記憶データＤ、Ｄが読み出さね、る。
上記のような構成において、図示しないＸアドレスデコ
ーダの出力によりワード線ｗＬｔ、ｙアドレスデコーダ
（図示しない）の出力によυビット線ＢＬｊ 、 ＢＬ
ｊが選択されると、メモリセル１１ｉｊが選択される。
ーダの出力によりワード線ｗＬｔ、ｙアドレスデコーダ
（図示しない）の出力によυビット線ＢＬｊ 、 ＢＬ
ｊが選択されると、メモリセル１１ｉｊが選択される。
今、メモリセル１１１ｊから記憶データを読み出すもの
とすると、ワード線藺、ｉの選択によって転送用ＭＯ８
）ランジスタＱ３＃Ｑ４がオン状態となる。これによっ
て、メモリセルを構成するフリップフロップの記憶ノー
ドＮ１ｙＮ２ とビット線ＢＬｊ 、 ＢＬｊとが接続
される。上記フリップフロップのＭＯＳ ）ランジス、
りＱ１１Ｑ２は、記憶データに応じていずれか一方がオ
ン状態、他方がオフ状態となっているので、ＭＯＳトラ
ンジスタＱ５＋Ｑｓによってゾルアップされたビット線
ＢＬｊ 、 ＢＬｊの電位の一方（ローレベル側の記憶
ノードにＫａされたビット線の電位）が低下する。この
ビット線ＢＬｊ 、 ＢＬＪの電位が読み出しデータＤ
、Ｄとして得られる。
とすると、ワード線藺、ｉの選択によって転送用ＭＯ８
）ランジスタＱ３＃Ｑ４がオン状態となる。これによっ
て、メモリセルを構成するフリップフロップの記憶ノー
ドＮ１ｙＮ２ とビット線ＢＬｊ 、 ＢＬｊとが接続
される。上記フリップフロップのＭＯＳ ）ランジス、
りＱ１１Ｑ２は、記憶データに応じていずれか一方がオ
ン状態、他方がオフ状態となっているので、ＭＯＳトラ
ンジスタＱ５＋Ｑｓによってゾルアップされたビット線
ＢＬｊ 、 ＢＬｊの電位の一方（ローレベル側の記憶
ノードにＫａされたビット線の電位）が低下する。この
ビット線ＢＬｊ 、 ＢＬＪの電位が読み出しデータＤ
、Ｄとして得られる。
一方、データの書き込み時には、ワード線ｗＬ１および
ＹアドレスＹｊによってＭＯＳ ）ランノスタＱ？ｌＱ
Ｉをオン状態とすることによυビット線ＢＬｊ 、 Ｂ
Ｌｊを選択する。これによって、メモリセル１１ｉｊが
選択され、転送用トランジスタＱ３＝Ｑ４がオン状態と
なる。この状態でビット線ＢＬｊあるいはＢＬｊのいず
れか一方を書き込みデータＤあるいはＤによって低下さ
せることにより、７リツプフロツグの記憶ノードＮ１ｐ
Ｎ２に上記ビット線ＢＬｊ 、 ＢＬｊの電位が記憶デ
ータとしてラッチされる。
ＹアドレスＹｊによってＭＯＳ ）ランノスタＱ？ｌＱ
Ｉをオン状態とすることによυビット線ＢＬｊ 、 Ｂ
Ｌｊを選択する。これによって、メモリセル１１ｉｊが
選択され、転送用トランジスタＱ３＝Ｑ４がオン状態と
なる。この状態でビット線ＢＬｊあるいはＢＬｊのいず
れか一方を書き込みデータＤあるいはＤによって低下さ
せることにより、７リツプフロツグの記憶ノードＮ１ｐ
Ｎ２に上記ビット線ＢＬｊ 、 ＢＬｊの電位が記憶デ
ータとしてラッチされる。
このように、ビット線ＢＬｊ 、 ＢＬｊに接続される
負荷ＭＯ８トランジスタＱ５ｅＱｓが常時オン状態とな
っているため、ビット線ＢＬｊ 、 ＢＬｊの電圧振幅
は、接地電位から電源ＶＤＤ電位までのフルスイングは
せず小振幅となる。従って、ビット線電圧の高速な回復
に有効であシ、高速ＲＡＭでは広く使用されている。例
えば１９８２ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ
５ｏｌｌｄ−８ｔａｔ＠Ｃ１ｒｃｕｌｔｓＣｏｎｆｅｒ
ｅｎｃｅ、 １９８２ ｌ５ＳＣＣＤｉｇ＋ｅｓｔ ｏ
ｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ Ｐ ２５６ ＊
２５７ ＡＨＩ−０ＭＯ８ＩＩ ８ ｋＸ８ ｂ
５ｔＩＬｔｉｃ ＲＡＭ’ Ｏ，Ｍｉｎａｔｏ他。
負荷ＭＯ８トランジスタＱ５ｅＱｓが常時オン状態とな
っているため、ビット線ＢＬｊ 、 ＢＬｊの電圧振幅
は、接地電位から電源ＶＤＤ電位までのフルスイングは
せず小振幅となる。従って、ビット線電圧の高速な回復
に有効であシ、高速ＲＡＭでは広く使用されている。例
えば１９８２ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ
５ｏｌｌｄ−８ｔａｔ＠Ｃ１ｒｃｕｌｔｓＣｏｎｆｅｒ
ｅｎｃｅ、 １９８２ ｌ５ＳＣＣＤｉｇ＋ｅｓｔ ｏ
ｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ Ｐ ２５６ ＊
２５７ ＡＨＩ−０ＭＯ８ＩＩ ８ ｋＸ８ ｂ
５ｔＩＬｔｉｃ ＲＡＭ’ Ｏ，Ｍｉｎａｔｏ他。
しかし、前記第２図に示すような植成では、高速動作が
得られる反面、消費電力の点で無駄が多い欠点がある。
得られる反面、消費電力の点で無駄が多い欠点がある。
すなわち、今、メモリセル１１ｉｊに対してデータの書
き込みあるいは読み出しが行なわれているものとすると
、上記メモリセル１ｌｉｊと同一のワード線ＷＬｉ上に
接続されたｉ行の全てのメモリセルの転送用トランジス
タガオン状態となっている。このため、電源ＶＤＤから
負荷回路１２のＭＯＳ ）ランジスタＱ５あるいばＱ６
、“０″レベル側の記憶ノードに接続されたビット線、
転送用ＭＯ８）ランノスタおよびセルドライバとしての
ＭＯＳトランジスタを介して接地点Ｖｌｌｆｌへ貫通電
流が流れる。この貫通電流は非選択カラム全てに流れる
ので、動作時の消費電力の大部分を支配していることに
なる。
き込みあるいは読み出しが行なわれているものとすると
、上記メモリセル１ｌｉｊと同一のワード線ＷＬｉ上に
接続されたｉ行の全てのメモリセルの転送用トランジス
タガオン状態となっている。このため、電源ＶＤＤから
負荷回路１２のＭＯＳ ）ランジスタＱ５あるいばＱ６
、“０″レベル側の記憶ノードに接続されたビット線、
転送用ＭＯ８）ランノスタおよびセルドライバとしての
ＭＯＳトランジスタを介して接地点Ｖｌｌｆｌへ貫通電
流が流れる。この貫通電流は非選択カラム全てに流れる
ので、動作時の消費電力の大部分を支配していることに
なる。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高速動作性を損なうことなく
低消費電力化が図れるすぐれた半導体記憶装置を提供す
ることである。
その目的とするところは、高速動作性を損なうことなく
低消費電力化が図れるすぐれた半導体記憶装置を提供す
ることである。
〔発明の概要〕
すなわち、この発明においては、上記の目的を達成する
ために、ビット線の負荷素子をメモリセルからの記憶デ
ータの読み出し時、およびチッグディセープル時にのみ
活性化し、書き込み時には非活性化する。また、ビット
線ＢＬとＢＬとの間にイコライズ（均等化）用ＭＯ８）
ランジスタを設け、このＭＯＳ ）ランジスタをＸアド
レスの変化時にオン状態としてビット線ＢＬとＢＬの電
位を均等化してからワード線Ｍ、を選択するようにして
いる。
ために、ビット線の負荷素子をメモリセルからの記憶デ
ータの読み出し時、およびチッグディセープル時にのみ
活性化し、書き込み時には非活性化する。また、ビット
線ＢＬとＢＬとの間にイコライズ（均等化）用ＭＯ８）
ランジスタを設け、このＭＯＳ ）ランジスタをＸアド
レスの変化時にオン状態としてビット線ＢＬとＢＬの電
位を均等化してからワード線Ｍ、を選択するようにして
いる。
以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第２図と同一構成部には同
じ符号を付してその詳細な説明は省略する。第１図にお
ける負荷回路１２を構成する負荷ＭＯＳトランジスタＱ
ｓ−Ｑａのダートには、ライトイネーブル信号の反転信
号ＷＥとチアブイネーブル信号ＣＥとの論理積信号ＷＥ
＋ＣＥが供給されて導通制御される。これによって、メ
モリセルからの記憶データの読み出し時、およびチップ
ディセーブル時にのみ負荷ＭＯＳトランジスタＱｓ−Ｑ
ｓがオン状態（活性化）となシ、これ以外の期間（書き
込み時）にはオフ状態（非活性化）となる。また、ビッ
ト線ＢＬとＢＬとの間には、イコライズ（均等化）用Ｍ
Ｏ８）ランジスタロ書が接続され、このＭＯＳ ）ラン
ノスタＱ９はＸアドレスＸ ６−Ｘｎが供給されるＸア
ドレストランジションディテクタ１３の出力によって導
通制御される。上記イコライズ用ＭＯ８トランジスタＱ
９は、ビット線ＢＬ 。
する。第１図において、前記第２図と同一構成部には同
じ符号を付してその詳細な説明は省略する。第１図にお
ける負荷回路１２を構成する負荷ＭＯＳトランジスタＱ
ｓ−Ｑａのダートには、ライトイネーブル信号の反転信
号ＷＥとチアブイネーブル信号ＣＥとの論理積信号ＷＥ
＋ＣＥが供給されて導通制御される。これによって、メ
モリセルからの記憶データの読み出し時、およびチップ
ディセーブル時にのみ負荷ＭＯＳトランジスタＱｓ−Ｑ
ｓがオン状態（活性化）となシ、これ以外の期間（書き
込み時）にはオフ状態（非活性化）となる。また、ビッ
ト線ＢＬとＢＬとの間には、イコライズ（均等化）用Ｍ
Ｏ８）ランジスタロ書が接続され、このＭＯＳ ）ラン
ノスタＱ９はＸアドレスＸ ６−Ｘｎが供給されるＸア
ドレストランジションディテクタ１３の出力によって導
通制御される。上記イコライズ用ＭＯ８トランジスタＱ
９は、ビット線ＢＬ 。
ＢＬの電位を均等化するためのもので、上記Ｘアドレス
トランジションディテクタ１３によってＸアドレスが変
化したことが検出されると、このＸアドレストランジシ
ョンディテクタ１３からローレベルのノ々ルス状信号が
出力され（通常はハイレベル）、ビット線ＢＬ 、 Ｂ
Ｌの電位が均等化されるまでの所定時間オン状態となる
。次に、上記イコライズ用ＭＯ８）ランジスタＱ９のオ
ン状態によってビット線ＢＬ 、 ＢＬの電位が均等化
され、このＭＯＳ ）ランジスタＱ９がオフ状態となっ
た時点で次のアドレスが設定される。
トランジションディテクタ１３によってＸアドレスが変
化したことが検出されると、このＸアドレストランジシ
ョンディテクタ１３からローレベルのノ々ルス状信号が
出力され（通常はハイレベル）、ビット線ＢＬ 、 Ｂ
Ｌの電位が均等化されるまでの所定時間オン状態となる
。次に、上記イコライズ用ＭＯ８）ランジスタＱ９のオ
ン状態によってビット線ＢＬ 、 ＢＬの電位が均等化
され、このＭＯＳ ）ランジスタＱ９がオフ状態となっ
た時点で次のアドレスが設定される。
このように、ビット線ＢＬ 、 ＢＬ間の電位を均等化
するのは、データの書き込み時には負荷ＭＯＳトランジ
スタＱｓ＝Ｑｓをオフ状態としてビット線ＢＬ 、 Ｂ
Ｌのプリチャージを行なわないので、アドレスが変化し
た際に前のアドレスで書き込んだデータによってビット
線ＢＬとＢＬとの電位が異なっており、この電位差によ
る誤書き込み（メモリセル間の干渉）を防止するためで
ある。
するのは、データの書き込み時には負荷ＭＯＳトランジ
スタＱｓ＝Ｑｓをオフ状態としてビット線ＢＬ 、 Ｂ
Ｌのプリチャージを行なわないので、アドレスが変化し
た際に前のアドレスで書き込んだデータによってビット
線ＢＬとＢＬとの電位が異なっており、この電位差によ
る誤書き込み（メモリセル間の干渉）を防止するためで
ある。
このような構成によれば、データの書き込み時に非選択
カラムのビット線で消費される電流は、ビット線の負荷
容量に蓄えられた電荷の放電電流のみであるため、前記
第２図の回路の場合に比べ著しい低消費電力化が達成で
きる。
カラムのビット線で消費される電流は、ビット線の負荷
容量に蓄えられた電荷の放電電流のみであるため、前記
第２図の回路の場合に比べ著しい低消費電力化が達成で
きる。
以上説明したようにこの発明によれば、高速動作性を損
なうことなく低消費電力化が図れるすぐれた半導体記憶
装置が得られる。
なうことなく低消費電力化が図れるすぐれた半導体記憶
装置が得られる。
第１図はこの発明の一実施例に係わる半導体記憶装置を
説明するための図、第２図は従来の半導体記憶装置を説
明するだめの図である。 １１・・・メモリセル、１２・・・負荷回路（負荷手段
）、１３・・・Ｘアドレストランジションディテクタ（
アドレス変化検出手段）、ｋ・０□〜Ｘｎ・・・Ｘアド
レス、Ｑ９・・・均等化用ＭＯ８）ランジスタ（均等化
手段）、ＢＬ、ＢＬ・・・ビット線。 ０ Ｙｊ Ｄ ２図 Ｄ Ｙｎ Ｄ
説明するための図、第２図は従来の半導体記憶装置を説
明するだめの図である。 １１・・・メモリセル、１２・・・負荷回路（負荷手段
）、１３・・・Ｘアドレストランジションディテクタ（
アドレス変化検出手段）、ｋ・０□〜Ｘｎ・・・Ｘアド
レス、Ｑ９・・・均等化用ＭＯ８）ランジスタ（均等化
手段）、ＢＬ、ＢＬ・・・ビット線。 ０ Ｙｊ Ｄ ２図 Ｄ Ｙｎ Ｄ
Claims (1)
- フリップフロップの反転状態により情報を記憶するス
タティック形の半導体記憶装置において、ライトイネー
ブル信号とチップディセーブル信号とに基づいて制御さ
れビット線および反転ビット線のプリチャージを行なう
負荷手段と、上記ビット線と反転ビット線の電位を均等
化する均等化手段と、Ｘアドレスが入力されこのＸアド
レスが変化したことを検出して上記均等化手段を制御す
るアドレス変化検出手段とを具備し、書き込み動作時に
Ｘアドレスが変化したときに、上記アドレス変化検出手
段の出力により上記均等化手段を制御してビット線と反
転ビット線を等電位に設定してから、次のＸアドレスを
設定してメモリセルを選択する如く構成したことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218102A JPS6196590A (ja) | 1984-10-17 | 1984-10-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218102A JPS6196590A (ja) | 1984-10-17 | 1984-10-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196590A true JPS6196590A (ja) | 1986-05-15 |
Family
ID=16714661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218102A Pending JPS6196590A (ja) | 1984-10-17 | 1984-10-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196590A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173296A (ja) * | 1987-01-12 | 1988-07-16 | Sony Corp | メモリ装置のプルアツプ回路 |
| US6356484B2 (en) | 1991-04-18 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
-
1984
- 1984-10-17 JP JP59218102A patent/JPS6196590A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173296A (ja) * | 1987-01-12 | 1988-07-16 | Sony Corp | メモリ装置のプルアツプ回路 |
| US6356484B2 (en) | 1991-04-18 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5241503A (en) | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers | |
| US4287575A (en) | High speed high density, multi-port random access memory cell | |
| JPH07118196B2 (ja) | スタティック型半導体メモリ | |
| JPH103790A (ja) | 半導体記憶装置 | |
| JPH04119597A (ja) | 不揮発性半導体記憶装置のセンスアンプ | |
| US7307901B2 (en) | Apparatus and method for improving dynamic refresh in a memory device | |
| JPH0536277A (ja) | 半導体メモリ装置 | |
| US6175533B1 (en) | Multi-port memory cell with preset | |
| JP3317746B2 (ja) | 半導体記憶装置 | |
| US6731546B2 (en) | SRAM power-up system and method | |
| JPH0850792A (ja) | スタティック・ランダム・アクセス・メモリ | |
| JPS6196590A (ja) | 半導体記憶装置 | |
| US6930902B2 (en) | Device for storing information and a method for partial write and restore | |
| KR100318464B1 (ko) | 재쓰기회로를갖는스태틱램디바이스 | |
| US6366512B1 (en) | Error write protection circuit used in semiconductor memory device | |
| JPH0817034B2 (ja) | 半導体記憶装置 | |
| JP3180883B2 (ja) | 半導体記憶装置 | |
| EP0520450B1 (en) | Semiconductor memory device | |
| JPH08180684A (ja) | 半導体集積回路装置 | |
| KR0138881B1 (ko) | 반도체 메모리 장치 | |
| JPS6383992A (ja) | Ｌｓｉメモリ | |
| JPH0482093A (ja) | 不揮発性半導体記憶装置 | |
| JP4031206B2 (ja) | 半導体記憶装置 | |
| JP2780481B2 (ja) | 半導体スタチックメモリ | |
| JPH0589683A (ja) | 半導体メモリ装置 |