KR920020500A - 반도체 기억장치 - Google Patents

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KR920020500A
KR920020500A KR1019920006358A KR920006358A KR920020500A KR 920020500 A KR920020500 A KR 920020500A KR 1019920006358 A KR1019920006358 A KR 1019920006358A KR 920006358 A KR920006358 A KR 920006358A KR 920020500 A KR920020500 A KR 920020500A
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아끼라 야마자끼
히사시 이와모토
히데아끼 아베
야수히로 고니시
가쮸미쮸 히뮤가시
야수히로 이시주까
추까사 사이끼
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시기 모리야
미쓰비시 뎅끼 가부시끼가이샤
야마우찌 아소시
미쓰비시뎅끼엔지니어링 가부시끼가이샤
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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 본 발명의 일실시예에 의한 반도체 기억장치의 메모리 어레이부 구성을 도식적으로 보여주는 도면,
제8도는 제7도에 도시된 상기 메모리 어레이의 상세구성을 보여주는 도면,
제9도는 본 발명의 일실시예에 의한 반도체 기억장치에 있어 상기 메모리 어레이구성의 다른 예를 보여주는 도면,
제10도는 4메거비트 DRAM과 16메거비트 SRAM을 내장한 반도체 기억장치에서의 어레이구성을 보여주는 도면.

Claims (52)

  1. 행 열로 배열된 다이내믹형 메모리셀(DMC)를 구비한 DRAM어레이(1;101;MM;560)와, 행 열의 매트릭스형태로 배열된 복수의 스태틱형 메모리셀(SMC)을 구하되, 각 행이 적어도 그 이상의 n그룹의 상기 스태틱형 메모리셀로 분리되고, 서로 상이한 그룹의 메모리셀에 각기 접속된 복수 세트의 n워드선을 구비하되 각 세트의 n워드선이 상기 메트릭스의 각 행에 배열된 SRAM어레이(2;201;SMA;580)와, 상기 DRAM어레이와 SRAM어레이 사이에 제공되어 있어 상기 DRAM어레이의 선택된 메모리셀과 상기 SRAM어레이의 선택된 메모리 셀 사이에서 데이터를 전송하는 데이터 전송수단(210;BTG)을 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 SRAM어레이는 상기 스태틱형 메모리셀의 각 열에 배열된 복수 쌍의 비트선(SBL, *SBL, SBLT, *SBLT)과, 상기의 각 쌍의 비트선에 제공되어서 프리챠지/이퀄라이즈 신호(SBLEQ)에 응답하여 관련쌍의 비트선의 전위를 프리챠징 및 이퀄라이징하는 복수의 이퀄라이즈/프리챠지 수단(SQE)과, 상기의 각 비트선에 제공되어서 클램핑신호(SBLCL)에 응답하여 관련된 비트선의 전위를 클램핑하는 복수의 클램핑 수단(SQC)을 포함하는 반도체기억장치.
  3. 제2항에 있어서, 상기 클램핑수단은 상기 데이터 전송수단이 활성화 될 경우 클램핑이 중지되게 한 반도체기억장치.
  4. 제1항에 있어서, 상기 데이터 전송수단은 상기 SRAM어레이의 n의 인접열에 각기 제공된 복수의 전송게이트수단(BTG)을 구비하되, 상기 전송게이트 수단이 상기 SRAM어레이와 DRAM어레이 사이에서 데이터 전송을 위해 동시에 동작하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 DRAM어레이(1;101;MM;560)는 메로리셀과 상기 전송 게이트 수단 사이에서 데이터전송을 위하여 상기 각 전송게이트 수단에 하나씩 복수의 데이터전송선(LIO, *LIO, GIO, *GIO)을 구비하고, 상기 각 전송게이트 수단은 그룹지정신호(Acd)에 응답하여 상기 SRAM어레이의 관련된 n열중 하나를 선택하는 선택수단(9501)과, 이 선택수단에 의해 선택된 열(SBL, SBLT, *SBL, *SBLT)와 연계된 데이터 전송선(GIO, *GIO, LIO, *LIO)사이에서 데이터를 전송하는 수단(9502)을 구비하는 반도체기억장치.
  6. 제2항 또는 제4항에 있어서, DRAM어레이(1;101;MM;560)는 상기 전송게이트 수단과 DRAM어레이의 선택된 메모리셀 사이의 데이터 전송을 위하여 각 전송게이트 수단(BTG;9600)에 하나씩 복수의 데이터 전송선(GIO, *GIO, LIO, *LIO)을 구비하고, 상기 각 전송게이트 수단은 SRAM어레이의 관련 n쌍의 비트선상에 있는 전위를 받아서 증폭하기 위하여 접속된 제1수단(9601, 9602)과, 상기 제1수단의 출력을 래치하는 제2수단(9603)과, 제1제어신호(DTA)에 응답해서 상기 제2수단에 래치된 데이터를 연계된 데이터 전송선(GIO *GIO)으로 전송하는 제3수단(9604)과, 상기 연계된 데이터 전송선 상에 있는 전위를 받아서 증폭하기 위해 접속된 제4수단(9605) 및, 제2제어신호(DTS)와, 그룹지정신호(Acdr, *Acdr)에 응답해서 연계된 n쌍의 비트선중 하나를 선택하고 아울러 상기 제4수단의 출력은 선택된 쌍의 비트선으로 전송하는 제5수단(9606, 9607)을 구비한 반도체기억장치.
  7. 제6항에 있어서, 상기 제1수단은 연계된 비트선에서 받은 전위상에서 논리동작을 수행하는 논리게이트 수단(SQA1~SQA4)을 포함하는 반도체기억장치.
  8. 제1항에 있어서, 상기 전송수단(201;BTG)에 접속된 리드 데이터 전송선(LOL, GOL)과, 상기 DRAM어레이의 각 열에 제공되어 있고 아울러 리드 DRAM 열 선택신호(RCSL)에 응답하여서 상기 리드 DRAM열 선택신호에 의해 선택된 DRAM어레이의 열에 있는 데이터를 증폭한 다음 상기 리드데이타 전송선으로 구동수단(LTG)과, 상기 리드데이타 전송선과 별도로 제공되어 있고 아울러 상기 전송수단에 접속되어서 그로부터 데이터를 받는 기입데이타 전송선(GIL), (LIL)과, 기입 DRAM열 선택신호(WCSL)에 응답해서 상기 기입데이타 전송선 상에 있는 데이터를 DRAM어레이의 열상으로 전송하는 기입수단(IG)과, 상기 구동수단과는 별도로 제공되어서 연계된 열상에 있는 전위를 감지, 증폭 및 래치하는 센스 증폭기수단(DSA)을 부가한 반도체기억장치.
  9. 제8항에 있어서, 상기 데이터 전송수단은 상기 리드 데이터 전송선(GOL, *GOL, LOL, *LOL)으로 흐르는 전류를 공급하는 전류공급수단(Tr500, Tr501)과, 제1전송신호(øTDS)에 응답해서 상기 기입 데이터 전송선상에 있는 데이터를 상기 SRAM어레이(2;201;SMA;580)의 선택된 열(SBL, *SBL)으로 전송하는 게이트수단(Tr502, Tr503)과, 제2전송신호(øTSL, øTLD)에 응답해서 상기 SRAM어레의 상기 선택된 열상에 있는 데이터를 상기 기입데이타 전송선으로 전송하는 기입전송수단(BTGW)을 포함하는 반도체기억장치.
  10. 제9항에 있어서, 상기 DRAM매트릭스의 상기 각 열은 한쌍의 비트선(*DBL, *LBL)을 구비하고, 상기 기입 데이터 전송선은 한쌍의 신호선(GOL, *GOL, LOL, LOL)을 구비하며, 상기 전류 공급수단(Tr500, Tr501)은 동일량의 전류를 상기 리드데이타 전송선의 쌍의 신호선으로 제공하는 수단을 구비한 반도체기억장치.
  11. 제10항에 있어서, 상기 구동수단은 상기 DRAM의 각 열에 제공되고 아울러 상기 DRAM열 선택신호(RCSL)에 응답해서 연계된 비트선 쌍 사이의 전위차를 증폭하는 복수의 차동수단(LTG)을 구비하고, 상기 차동수단(LTG)과 상기 전류 공급수단은 구성에서 전류 미러형 증폭기를 구성하는 반도체기억장치.
  12. 제8항에 있어서, 상기 수동수단은 상기 센스증폭기수단(DSA)의 활성화보다 빠르게 활성화되는 반도체기억장치.
  13. 제8항에 있어서, 제1어드레스 입력에 인가된 제1어드레스(Ac0~Ac11)에 응답해서 SRAM셀 선택신호(SAY, SWL)를 발생하는 제1선택수단(5141, 5142)과, 상기 제1어드레스 입력과는 별도로 제공된 제2어드레스 입력으로 인가된 제2어드레스에 응답해서 상기 DRAM어레이(1;101;MM;560)의 행을 선택하는 DRAM행 선택신호(DWL)를 발생하는 제2선택수단(5144)과, 상기 제2어드레스와 함께 동시에 상기 제1어드레스 입력으로 인가된 제3어드레스(Ac6~Ac11)에 응답해서 상기 리드 DRAM열 선택신호와 상기 기입 DRAM열 선택신호를 발생하는 제3선택수단(5143)을 부가한 반도체기억장치.
  14. 제1항에 있어서, 버스트모드 신호(BE＃)에 응답해서 버스트 어드레스를 계속적으로 발생하는 버스트수단(6004, 6005, 6006, 6007)과 상기 버스트 어드레스에 응답해서 상기 SRAM어레이(2;201;SMA;580)의 메모리셀을 선택하는 SRAM셀 선택신호를 발생하는 선택수단(SRD, SCD)을 부가한 반도체기억장치.
  15. 제14항에 있어서, 상기 버스트 수단은 상기 버스트 모드 신호와 받은 어드레스에 응답해서 상기 받은 어드레스에서 개시하는 상기 버스트어드레스를 계속해서 발생하는 어드레스 발생수단(6004)과, 상기 버스트모드 신호와 상기 어드레스 발생 수단으로부터 발생된 버스트 어드레스의 수에 응답하여 버스트 모드 동작 주기를 정의하는 제어수단(6005, 6006) 및, 상기 제어수단에 응답해서 버스트 어드레스중 하나와, 외부 어드레스에 상응하는 내부 어드레스를 상기 선택수단으로 계속해서 전송하는 멀티 플렉싱 수단(6007)을 포함하는 반도체기억장치.
  16. 제15항에 있어서, 상기 어드레스 발생수단(6004)은 클럭신호에 응답해서 버스트 신호를 발생하고, 상기 제어수단(6005, 6006)은 상기 클럭신호를 계수하여, 상기 계수값이 소정값에 도달할 때 상기 멀티플렉싱 수단(6007)이 상기 어드레스 발생수단에서 제공된 버스트 어드레스 신호의 발생을 중지하는 정의수단(6005)을 포함하는 반도체기억장치.
  17. 제16항에 있어서, 상기 제어수단(6005, 6006)은 상기 버스트모드에서 액세스된 데이터수의 정보를 기억하는 격납수단(6006)을 구비하고, 상기 정의수구단(6005)은 상기 계수값이 상기 정보에 의해 표시된 수와 일치할 때 상기 멀티플렉싱 수단(6007)이 상기 버스트 어드레스의 선택을 중지하는 수단을 구비한 반도체기억장치.
  18. 제1항에 있어서, 외부 클럭신호에 응답해서 내부 클럭신호를 발생하는 클럭발생수단(254, 7051)과, 슬립모드 신호에 응답해서 상기 클럭발생수단이 상기 내부클럭의 발생을 중지하는 슬립수단(7052, 7052′)을 부가하여, 상기 내부클럭이 외부신호의 취입 타이밍을 상기 기억장치로 제공하는 반도체기억장치.
  19. 제18항에 있어서, 상기 슬립수단(7052, 7052′)은 상기 슬립모드 신호인 상기 외부클럭신호와 비동기적으로 인가된 외부신호를 받아서 이에 응답하여 상기 클럭발생수단을 비활성화하기 위해 슬립모드 금지신호를 발생하는 수단(7051~7508;7601~7605)을 포함하는 반도체기억장치.
  20. 제18항에 있어서, 내부클럭의 발생정지를 감지하는 감지수단(7401)과, 정지된 클럭발생의 감지에 응답해서 소정 시간간격에서 리프레서 요청신호를 발생하는 요청수단(7402)과, 상기 리프레서 요청신호에 응답해서 상기 DRAM어레이의 메모리셀을 리프레싱하는 리프레스 어드레스를 발생하는 리프레스 어드레스 수단(7407, 7403)을 부가하는 반도체기억장치.
  21. 제20항에 있어서, 상기 리프레스 어드레스 수단(7403, 7407)은 외부리프레시 지정신호와 상기 리프레시 요청신호에 응답해서 리프레시 모드 표시신호를 발생하는 게이트수단(7405)과, 아울러 상기 리프레시 모드 표시신호에 응답해서 상기 리프레시 어드레스를 발생하는 리프레시 어드레스발생수단(7407)을 구비한 반도체기억장치.
  22. 제1항에 있어서, 상기 DRAM어레이(1;101;MM;560)의 메모리셀을 리프레시하는 리프레시 어드레스를 발생하는 리프레시 어드레스 발생수단(293)과, 외부 리프레시 모드 신호에 응답해서 상기 리프레시 어드레스 발생 수단을 활성화하는 오토리프레시 수단(3100; 3203; 3204)과, 상기 기억장치의 리프레시 모드를 오토리프레시모드 또는 셀프 리프레시 모드로 설정하는 모드신호를 발생하는 리프레시 모드 설정수단(270a;3550)과, 상기 셀프-리프레시 모드를 표시하는 상기 모드신호에 응답해서 소정시간간격에서 상기 리프레시 어드레스 발생수단을 활성화하는 셀프 리프레시 수단(3101, 3204) 및 상기 모드 신호에 응답해서 핀단자(3110)을 상기 외부리프레시 모드신호를 받기 위한 입력단자로 또는 상기 셀프 리프레시 모드 동작이 수행되는 것을 표시하는 비지신호(busy signal)를 공급하는 출력단자로 설정하는 입출력 스위칭 수단(3102;3551)을 부가한 반도체기억장치.
  23. 제22항에 있어서, 상기 셀프 리프레시수단(3101, 3204)는 상기 셀프 리프레시 모드를 표시하는 상기 모드신호에 응답해서 소정시간 간격에서 리프레시 요청신호를 발생하는 요청수단(3101)과 상기 리프레시 요청신호에 응답해서 상기 리프레시 어드레스 발생 수단을 활성화하는 활성화수단(3204)을 구비하고, 상기 입/출력 스위칭수단은 상기 셀프리프레시 동작을 표시하는 상기 모드 신호에 응답해서 상기 비지신호인 상기 리프레시 요청신호를 상기 핀단자(3110)로 전송하는 수단(G101, Tr201)을 구비한 반도체기억장치.
  24. 제1항에 있어서, DRAM어레이 액세스를 표시신호와 클럭신호에 응답해서 상기 클럭신호의 제1선두엣지에서 행 어드레스 래치신호를 발생하는 행 어드레스 제어수단(2601)과, 상기 클럭신호와 상기 행 어드레스 래치신호에 응답해서 상기 제1선두엣지에 후속하는 상기 클럭신호의 전이엣지 중 하나에서 열어드레스 래치신호를 발생하는 열 어드레스 제어수단(2602; 270; 2602′)과, 상기 행 어드레스 래치신호에 응답해서 내부행 어드레스 신호를 발생하기 위하여 외부어드레스를 래치하는 제1래치수단(2603)과, 상기 열 어드레스 래치신호에 응답해서 내부열 어드레스를 발생하기 위하여 외부어드레스를 래치하는 제2래치 수단(2604)을 부가한 반도체기억장치.
  25. 제24항에 있어서, 상기 열 어드레스 제어수단(2602; 270; 2602′)은 상기 제1선두엣지에 따르는 상기 클럭신호의 트레일링에지에 응답해서 상기 열 어드레스 레치신호를 발생하는 수단(2602′)을 구비한 반도체기억장치.
  26. 제24항에 있어서, 상기 열 어드레스 제어수단(2602; 270, 2602′)은 상기 제2 래치수단(2604)에 의해 외부어드레스를 래치하는 시간을 설정하기 위한 설정신호를 발생하는 수단(270)과, 상기 설정신호와 상기 행 어드레스 래치신호에 응답해서 제1 선두엣지에 따르는 상기 클럭신호의 계속적인 선두 엣지 중 하나에서 상기 열어드레스래치신호를 발생하는 제어수단(2602′)을 구비한 반도체기억장치.
  27. 제24항에 있어서, 상기 행 어드레스 래치신호에 응답해서 상기 행 어드레스 래치신호의 발생부터 소정 시간주기의 경과후 상기 행 어드레스 제어수단(2601)을 재설정하는 재성정수단(2605)을 부가한 반도체기억장치.
  28. 제1항에 있어서, 제1어드레스 입력(Ac0~Ac3)을 통하여 제1어드레스를 받아서 제1 내부어드레스를 발생하는 제1어드레스 입력수단(4010)과, 제2어드레스 입력(Ac4~Ac11)을 통하여 제2어드레스를 받아서 제2 내부어드레스를 발생하는 제2어드레스 입력수단(4011)과, 제3어드레스 입력을 받아서 제3어드레스를 발생하는 제3어드레스 입력수단(4012)과, 상기 제3어드레스 입력과는 별도로 제공되어 있고 아울러 상기 제3어드레스 입력과 동기하는 어드레스를 받아들이는 상기 제2어드레스 입력과, 상기 제1 및 제2 내부어드레스에 응답해서 상기 SRAM어레이의 메모리를 선택하는 제1 선택신호를 발생하는 제1 선택수단(202, 203)과, 상기 제2 및 제3 내부어드레스에 응답해서 상기 DRAM어레이의 메모리셀을 선택하기 위한 제2 선택신호를 발생하는 제2 선택수단(102, 103)과, 액세스 표시신호에 응답해서 상기 제1 및 제2 선택수단중 하나가 상기 제2 내부 어드레스를 받아들이기로 결정하는 결정수단(4020)을 부가한 반도체기억장치.
  29. 제28항에 있어서, 상기 제1선택수단은 상기 제2 내부어드레스에 응답해서 상기 SRAM어레이의 메모리셀의 행을 선택하기 위한 SRAM행 선택신호를 발생하는 SRAM행 선택수단(202)과, 상기 제1 내부어드레스에 응답해서 상기 SRAM어레이의 메모리셀의 열을 선택하는 SRAM열 선택신호를 발생하는 SRAM열 선택수단(203)을 구비하고, 상기 제2 선택수단(102, 103)은 제3 내부 어드레스에 응답해서 상기 DRAM어레이의 메모리셀의 행을 선택하는 DRAM행 선택신호를 발생하는 DRAM행 선택수단(102)과, 상기 제2 내부 어드레스에 응답해서 상기 DRAM어레이의 메모리셀의 열을 선택하는 DRAM열 선택신호를 발생하는 DRAM열 선택수단(103)을 구비하는 반도체기억장치.
  30. 제29항에 있어서, 상기 SRAM행 선택수단(202)는 상기 제2 내부 어드레스에 응답해서 상기 제2 내부어드레스의 프리디코드 신호를 발생하는 프리디코드 수단(4051)과, 상기 프리디코드 신호에 응답해서 상기 SRAM행 선택신호를 발생하는 디코더 수단(4052)을 구비하고, 상기 결정수단(4020)은 상기 프리디코드 수단과 상기 디코더 수단사이에 제공되어 있는 반도체기억장치.
  31. 제29항에 있어서, 상기 결정수단은 상기 SRAM행 선택수단의 출력과 상기 DRAM열 선택수단의 입력사이에 제공되어 있는 반도체기억장치.
  32. 제30항에 있어서, 상기 DRAM열 선택수단(103)은 상기 DRAM어레이의 메모리셀의 복수열을 선택하는 DRAM열 선택신호를 발생하기 위하여 상기 제2 내부어드레스의 일부를 받아들이고, 상기 SRAM열 선택수단(203)은 메모리셀의 선택된 복수열 중 하나를 선택하는 반도체기억장치.
  33. 제1항에 있어서, 상기 SRAM어레이(2;201;SMA;580)의 각 열에 제공되어서 상기 SRAM어레이의 연계된 열의 전위를 클램핑하는 SRAM클램핑 수단(CLP;CRS)과, 상기 DRAM어레이에서 상기 SRAM어레이로의 데이터 전송용 명령에 응답해서, 상기 클램핑 수단의 클램핑 동작을 정지하기 위해 상기 클램핑 수단을 디스에이블하는 동안 상기 DRAM어레이에서 상기 SRAM어레이로의 데이터 전송을 위해 상기 데이터 전송수단을 활성화하는 제어수단(262;260)을 부가한 반도체기억장치.
  34. 제1항에 있어서, 상기 DRAM어레이내의 선택된 메모리셀을 상기 데이터 전송수단(201;BTG)에 접속하는 데이터 전송버스(GIO, LIO;GIL, LIL)와, 상기 데이터 전송버스의 전위를 클램핑하는 클램핑수단(CRD, CRDW)고, 상기 SRAM어레이에서 상기 DRAM어레이로의 데이터 전송명령에 응답해서 상기 클램핑 수단의 클램핑 동작을 정지하기 위하여 클램핑 수단을 디스에이블하는 동안 상기 SRAM어레이에서 상기 DRAM어레이로의 데이터전송을 위한 상기 데이터 전송수단(210;BTG)을 인에이블하는 제어수단(262;260)을 부가한 반도체기억장치.
  35. 외부 리프레시 지정신호에 응답해서 다이내믹형 메모리셀의 어레이(1;101;MM;560)를 리프레시하는 오토리프레시 수단(102, 258, 260, 293, 3100;3503, 3504, 3506)과, 상기 반도체기억장치의 동작의 리프레시 모드를 선택적으로 오토 리프레시 동작모드 또는 셀프 리프레시 동작모드로 설정하는 모드신호를 발생하는 리프레시 설정수단(270a;3550)과, 상기 모드신호에 응답해서 소정의 시간간격마다 상기 어레이의 메모리셀을 리프레시하고, 상기 반도체기억장치의 실행하에서는 셀프 리프레시 모드동작인 것을 표시하는 리프레시 표시신호를 공급하는 수단(3101;3505)을 갖는 셀프 리프레시 수단(102, 258, 293, 3100, 3101;3503, 3504, 3506)과, 상기 모드신호에 응답해서 핀단자(3110;3510)를 상기 외부 리프레시 지정신호를 받는 입력단자로 또는 상기 리프레시 지정신호를 공급하는 출력단자로 선택적으로 설정하는 입/출력 스위칭수단(3102;3501)을 포함하는 반도체기억장치.
  36. 행 열의 매트릭스로 배열된 복수의 메모리셀을 가지는 제1메모리셀 어레이(101)와, 행 열의 매트릭스로 배열된 복수의 메모리셀을 갖는 제2 메모리셀 어레이(201)와, 상기 제1 메모리셀 어레이의 행을 지정하는 제1행 어드레스를 받아들이는 제1행 어드레스 입력단자(Aa0~Aa9)와, 상기 제1행 어드레스 입력단자와는 분리되어 제공되어 있고 아울러 상기 제1 메모리셀 어레이의 열을 지정하는 젤1열 어드레스입력단자(Ac0~Ac3, Ac6~Ac110)와, 상기 제2 메모리셀 어레이의 행을 지정하는 제2행 어드레스를 받아들이는 제2행 어드레스 입력단자(Ac4~Ac11)와, 상기 제2행 어드레스 입력단자와는 별도로 제공되어 있어서 상기 제2 메모리 셀 어레이의 열을 지정하는 제2열 어드레스를 받아 들이기 위한 제2 열어드레스 입력단자(Ac0~Ac3)를 구비하여서, 상기 제1열어드레스 입력단자의 일부(Ac0~Ac3, Ac6~Ac11)가 상기 제2열 어드레스 입력단자(Ac4~Ac11)와 상기 제2열어드레스 입력단자(Ac0~Ac3)와 공통으로 사용되는 반도체기억장치.
  37. 행 열의 매트릭스를 배열된 복수의 메모리셀을 갖는 제1메모리 셀 어레이(101)와, 행 열의 매트릭스를 배열된 복수의 메모리셀을 갖는 제2 메모리 셀 어레이(2010)와, 외부에서 공급된 어드레스에 따라 상기 제1 메모리 셀 어레이의 행 열을 지정하는 제1 내부 어드레스 신호를 발생하는 제1 어드레스 수단(4010, 4011, 4012) 및, 외부에서 공급된 어드레스에 응답해서 상기 제2 메모리 셀 어레이의 행 열을 지정하는 제2 내부 어드레스 신호를 발생하는 제2 어드레스 수단(4010, 4011)을 구비하여서, 상기 제1 및 제2 어드레스 수단이 외부에서 공급된 클럭신호와 동기하여 활성화되어서 상기 제1 및 제2 내부어드레스를 동시에 발생하기 위하여 동시에 동작하는 반도체기억장치.
  38. 제35항에 있어서, 상기 제1 어드레스 수단(4010, 4011, 4012)은 외부 제1행 어드레스에 응답하여 제1 메모리 어레이의 메모리셀의 행을 지정하는 제1 내부 열 어드레스를 발생하는 제1행 어드레스 수단(4012)과, 외부 제1열어드레스에 응답하여 상기 제1 메모리 어레이의 메모리셀의 열을 지정하는 제1 내부 열 어드레스를 발생하는 제1열어드레스 수단(4010, 4011)을 구비하고, 상기 제2 어드레스 수단(4010, 4011)은 외부 제2행 어드레스에 응답해서 상기 제2 메모리 어레이(201)의 메모리셀의 행을 지정하는 제2 내부 행 어드레스를 발생하는 제2행 어드레스수단(4011)과, 외부 제2열 어드레스에 응답하여 상기 제2메모리 어레이의 메모리셀의 행을 지정하는 제2열 어드레스 수단(4010)을 구비하여, 상기 제1열 어드레스 수단(4010, 4011)은 상기 제2행 및 열 어드레스 수단과 부분적으로 공유되는 반도체기억장치.
  39. 내부 데이터선(251)에 접속된 입/출력 회로(274)를 통하여 데이터를 입력 및 출력하는 반도체기억장치에 있어서, 행 열로 배열된 복수의 다이내믹 메모리셀을 갖는 DRAM어레이(101)와, 행열로 배열된 복수의 스태틱메모리셀을 갖는 SRAM어레이(201)와, 상기 내부 데이터선과는 별도의 위치에서 제공되어 상기 DRAM어레이와 상기 SRAM어레이 사이에서 데이터를 전송하는 데이터 전송수단(201;DTB)과, 상기 DRAM어레이내의 메모리셀의 정보를 검출, 증폭 및 래치하는 센스증폭기 수단(DSA)과, 상기 DRAM어레이서 상기 SRAM어레이로의 데이터 전송을 표시하는 전송지정신호에 응답해서 상기 전송수단이 상기 센스증폭기 수단의 활성화 타이밍보다 더 빠른 타이밍에서 활성화되도록 상기 전송수단을 제어하는 제어수단(260)을 구비하여서, 상기 DRAM어레이의 열선이 상기 센스증폭기 수단과는 별도로 제공된 증폭수단(LTG)을 통하여 상기 데이터 전송수단에 직접, 전기적으로 접속되는 반도체기억장치.
  40. 내부 데이터선(251)에 접속된 입/출력회로 (274)를 통하여 데이터를 입력 및 출력하는 반도체기억장치에 있어서, 행 열로 배열된 복수의 다이내믹 메모리셀을 갖는 DRAM어레이(101)와, 행 열로 배열된 복수의 스태틱메모리셀 갖는 SRAM어레이(210)와, 상기 DRAM어레이의 각 열에 대응하여 제공되어서 상기 대응의 열 상에 있는 신호를 증폭하는 증폭수단(LTG)과 상기 DRAM어레이의 각 열에 제공되어서 상기 대응의 열에 있는 신호를 증폭 및 래치하는 센스증폭기 수단(DSA)과, 상기 내부데이타선과는 별도의위치에 제공되어서 상기 DRAM어레이와 상기 SRAM어레이사이에서 데이터를 전송하는 데이터 전송수단(210;DTB)과, 제1어드레스에 응답해서 상기 증폭수단의 출력을 상기 데이터 전송수단으로 전송하는 전송수단(GOL, *GOL, LOL, *LOL, ROG)과, 데이터 전송지정에 응답해서 상기 센스증폭기 수단의 활성화 보다도 빠른 타이밍에서 상기 데이터 전송 수단을 활성화하는 제어수단(260)을 구비하고, 상기 데이터 전송수단이전류를 상기 증폭수단으로 공급하므로서 전류미러형 증폭회로를 형성하는 수단(Tr500, Tr501)를 포함하는 반도체 장치.
  41. 복수의 메모리 셀을 구비한 반도체 기억 장치에 있어서, 어드레스 신호를 받아들이는 어드레스 입력수단(252;360;6704)과, 버스트 모드 지정에 응답해서 소정 타이밍에서 어드레스 신호를 계속적으로 발생하는 어드레스 발생수단 (6004;6705)과, 상기 어드레스 입력수단의 출력과 상기 어드레스 발생 수단의 출력을 받아들이고, 아울러 상기 버스트모드 지정에 응답해서 상기 어드레스 발생수단의 출력을 선택적으로 통과시키는 어드레스 선택수단(6007, 6707)과, 상기 어드레스 발생수단의 출력에 따라 상기 복수의 메모리셀 중 대응의 메모리셀을 선택하는 메모리 셀 선택수단을 포함하는 반도체기억장치.
  42. 외부처리 장치와 데이터를 교환하고, 외부 클럭신호와 동기하여 외부에서 공급된 제어신호를 취하고 고속으로 액세스되는 메모리셀 어레이(201)을 갖는 반도체 기억 장치에 있어서, 상기 외부처리 장치에서 제공된 어드레스를 받아들이는 어드레스 입력수단(252;360)과, 상기 외부처리 장치의 버스트 모드 지정에 응답해서 상기 외부 클럭신호와 동기하여 어드레스를 발생하는 어드레스 발생수단(6004)과, 상기 어드레스 입력수단의 출력 또는 상기 어드레스 발생 수단의 출력 중 하나를 선택적으로 통과하게 하고 아울러 상기 버스트 모드 지정에 응답해서 상기 어드레스 발생수단의 출력을 선택적으로 통과하는 수단을 갖는 어드레스 선택수단(6007)과, 상기 어드레스 선택수단(6007)의 출력에 따라 상기 메모리셀 어레이의 대응 메모리셀을 선택하는 메모리 셀 선택 수단을 포함하는 반도체 기억 장치.
  43. 외부 클럭 신호와 동기하여 제어신호를 취입하고 아울러 취입된 제어신호에 따라 동작을 수행하는 반도체 기억 장치에 있어서, 상기 클럭신호에 응답해서 내부 클럭신호를 발생하되, 상기 제어신호가 내부 클럭신호에 응답하여 취입되는 내부클럭 발생수단(7051)과, 상기 대기상태지정신호에 응답해서 상기 내부 클럭발생 수단의 내부 클럭신호의 발생을 지정하는 설정수단(7052;7052′)를 포함하는 반도체기억장치.
  44. 제43항에 있어서, 상기 내부클럭신호의 발생정지를 감지하는 검출수단(7401)과, 상기 검출수단에 의한 검출된 정지에 응답해서 상기 반도체 기억장치내에 구비된 메모리셀의 리프레시를 소정의 시간 간격에서 요구하는 리프레시 요청신호를 발생하는 설정수단(7402)를 구비한 반도체기억장치.
  45. 행 열의 매트릭스로 배열된 복수의 메모리셀(101), 외부에서 공급된 외부어드레스 신호를 받아서 이 받은 외부 어드레스 신호에 대응하는 내부 어드레스 신호를 발생하는 어드레스 발생수단(360)을 구비하여 상기 외부 어드레스 신호가 상기 메모리셀 어레이의 행을 지정하는 외부 행 어드레스 신호와 상기 메모리셀 어레이의 열을 지정하는 외부 열 어드레스 신호를 갖는 반도체기억장치에 있어서, 상기 어드레스 발생수단은 상기 외부행 어드레스 신호와 상기 외부 열 어드레스 신호중 하나를 외부에서 공급된 클럭신호의 제1타이밍에서 취입하여 이 취입된 외부 어드레스 신호에 대응하는 제1내부 어드레스 신호를 발생하는 제1어드레스 발생수단(2603)과, 상기 외부행 어드레스 신호와 상기 외부열 어드레스 신호중 하나를 상기 외부에서 공급된 클럭신호의 제2타이밍에서 취입하여 이 취입된 외부어드레스 신호에 대응하는 제2내부 어드레스 신호를 발생하는 제2어드레스 발생수단(2604)을 포함하되, 상기 제1타이밍은 상기 외부에서 공급된 클럭신호의 상승 및 하강중 하나에 의해 결정되고, 아울러 상기 제2타이밍은 상기 외부에서 공급된 클럭신호의 상승 및 하강중 다른 하나에 의해 결정되는 반도체기억장치.
  46. 복수의 메모리셀의 메모리셀 어레이(101)를 갖는 반도체 기억장치에 있어서, 외부에서 공급된 외부어드레스 신호를 받아서 이 받은 외부 어드레스신호에 대응하는 내부어드레스 신호를 발생하되, 상기 외부어드레스 신호가 상기 메모리셀 어레이의 메모리셀을 지정하는 어드레스 발생수단(360;2603;2604)과, 외부에서 공급된 어드레스 취입 타이밍 지정 신호에 응답해서 상기 외부어드레스 신호를 상기 어드레스 발생수단에서 취입하는 타이밍을 설정하기 위한 설정수단(270;WRO)과, 상기 지정신호와 외부 클럭에 응답해서 상기 어드레스 발생 수단이 상기 외부어드레스 신호내의 타이밍을 결정하는 타이밍 신호를 공급하는 타이밍공급수단(2601;2602)을 포함하는 반도체기억장치.
  47. 행 열의 매트릭스로 배열된 복수의 메모리셀을 갖는 메모리셀 어레이(101), 외부에서 공급된 외부어드레스신호를 받아서 이 받은 외부 어드레스 신호에 대응하는 내부어드레스신호를 발생하는 어드레스 발생수단(360)을 구비하여, 상기 외부어드레스 신호가 상기 메모리셀 어레이의 행을 지정하는 외부행 어드레스 신호와 상기 메모리 셀 어레이의 열을 지정하는 외부열 어드레스 신호를 갖는 반도체 기억장치에 있어서, 상기 어드레스 발생수단은 클럭신호를 받아서 이 클럭 신호의 제1선두엣지에 응답하여 행 어드레스 로드 신호를 공급하는 행 어드레스제어수단(2601)과, 상기 클럭신호를 받아서 아울러 모드선택 신호에 응답해서 열어드레스 로드신호를 상기 제1선 두엣지 후 상기 클럭신호의 복수의 소정엣지에 응답으로 선택적으로 공급하는 열어드레스 제어수단(2602;2602′)과, 상기 외부 행어드레스 신호를 받아서 상기 행어드레스 로드 신호에 응답하여 제1내부 어드레스 신호를 공급하는 제1어드레스 래치수단(2603)과, 상기 외부 열 어드레스신호를 받아서 상기 열어드레스 로드신호에 응답하여 제2내부 어드레스 신호를 공급하는 제2어드레스 래치수단(2604)을 포함하는 반도체 기억장치.
  48. 행 열의 매트릭스로 배열된 복수의 메모리셀을 갖는 메모리셀 어레이(101), 외부에서 공급된 외부 어드레스를 받아서 이 받은 외부어드레스 신호에 대응하는 내부 어드레스 신호를 발생하는 어드레스 발생수단을 구비하고, 상기 외부어드레스 신호가 상기 메모리 셀 어레이의 행을 지정하는 외부행 어드레스 신호와 상기 메모리셀어레이의 열을 지정하는 외부열 어드레스 신호를 갖는 반도체 기억장치에 있어서, 상기 어드레스 발생수단은 클럭신호를 받아서 아울러 그 클럭신호의 제1선두엣지에 응답해서 소정레벨의 행 어드레스 로드신호를 공급하는 행 어드레스 제어수단(2601)과, 상기 클럭신호를 받아서 아울러 모드 선택신호에 응답하여, 상기 제1선두엣지직후 상기 클럭신호의 제1트레일링 엣지와 상기 제1선두엣지 직후 상기 클럭신호의 다음 선두엣지 및 상기 제1선두엣지 직후 상기 클럭신호의 제2선두엣지에 응답하는 소정 레벨의 열어드레스 로드 신호를 선택적으로 공급하는 열어드레스 제어수단(2602;2602′)과, 상기 외부행 어드레스 신호를 받아서 상기 행 어드레스 로드 신호에 응답하여 제1내부 어드레스 신호를 공급하는 제1어드레스 래치수단(2603)과, 상기 외부 열어드레스 신호를 받아서 상기열 어드레스 로드 신호에 응답하여 제2내부 어드레스 신호를 공급하는 제2어드레스 래치수단(2604)를 포함하는 반도체 기억장치.
  49. 행 열로 배열된 복수의 다이내믹 메모리셀을 갖는 DRAM어레이(1;101;560)와, 행 열의 매트릭스로 배열된 복수의 스태틱 메모리셀을 갖되, 각 행을 n그룹의 열로 분리되어 있으며, 각 워드선이 서로 상이한 그룹의 메모리셀에 접속되어 있는 복수의 세트의 워드선(SWL)을 구비하고, 이 워드선의 n세트가 상기 매트릭스의 행에 병렬로 상기 각 행내에 배열된 SRAM어레이(2;201;580)와, 상기 DRAM어레이와 상기 SRAM어레이사이에 제공되어 있고, 상기 DRAM어레이의 선택된 메모리셀과 상기 SRAM어레이의 선택된 메모리셀 사이에서 데이터를 전송하는 데이터 전송수단(570;DTB)를 포함하는 반도체 기억 장치.
  50. 행 열로 배열된 복수의 다이내믹 메모리셀을 DRAM어레이(560)와, 행 열의 매트릭스로 배열된 복수의 스태틱 메모리 셀을 갖되, 상기 각 행을 n그룹의 메모리 셀로 분리되고, 상이한 그룹의 메모리셀에 각기 접속된 복수의 인접하는 세트의 n워드선(SWL1~SWL25)을 포함하되 각 세트의 워드선이 상기 매트릭스의 각 행에 배열된 SRAM어레이(580)와, 상기 DRAM어레이와 상기 SRAM어레이 사이에 제공되어 있고, 상기 SRAM어레이의 선택된 메모리셀과 상기 DRAM어레이의 선택된 메모리셀 사이에서 데이터를 전송하는 데이터 전송수단(210;570)을 포함하는 반도체 기억장치.
  51. 복수의 스태틱형 메모리셀(SMC)를 가지는 제1메모리셀어레이(2;201;SAM;580)와, 복수의 다이내믹형 메모리셀(DMC)를 가지는 제2메모리 셀 어레이(1;101;MM;560)와, 선택된 스태틱형 메모리셀과 선택된 다이내믹형 메모리셀 사이에서 데이터를 전송하는 데이터전송수단(210;BTG;BTGa, BTGb)과, 상기 선택된 다이내믹형 메모리셀을 상기 데이터 전송 수단에 접속하는 데이터 전송버스선(GIO, LIO : GIL; LIL)과, 상기 데이터 전송 버스선의 전위를 클램핑하는 클램핑 수단(CRD; CRDW) 및, 상기 선택된 스태틱형 메모리셀에서 상기 선택된 다이내믹형 메모리셀으로서 데이터 전송 명령에 응답해서 상기 클램핑 수단의 클램핑 동작을 정지하는 제어수단(260;262)을 포함하는 반도체기억장치.
  52. 행 열로 배열된 복수의 스태틱형 메모리셀(SMC)와 이 스택틱형 메모리셀의 여리을 각기 접속하는 복수의 열선(SBL)을 가지는 제1메모리셀 어레이(2;202;SMA;580)와, 복수의 다이내믹형 메모리셀을 가지는 제2메모리셀 어레이(1;101;MM;560)와, 선택된 스태틱형 메모리셀과 선택된 다이내믹형 메모리 셀 사이에 데이터를 전송하는 데이터 전송수단(210;BTG;BTGa;BTGb)와, 상기 열선의 전위를 클램핑하는 클램핑수단(CRS) 및, 상기 선택된 다이내믹형 메모리셀에서 상기 선택된 스태틱형 메모리셀로의 데이터 전송 명령에 응답하여 상기 클램핑수단의 클램핑 동작을 정지하는 제어수단(260;262)을 포함하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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