KR960006909B1 - 캐시 내장 반도체 기억장치 - Google Patents

캐시 내장 반도체 기억장치 Download PDF

Info

Publication number
KR960006909B1
KR960006909B1 KR1019950061470A KR19950061470A KR960006909B1 KR 960006909 B1 KR960006909 B1 KR 960006909B1 KR 1019950061470 A KR1019950061470 A KR 1019950061470A KR 19950061470 A KR19950061470 A KR 19950061470A KR 960006909 B1 KR960006909 B1 KR 960006909B1
Authority
KR
South Korea
Prior art keywords
dram
sram
data
array
signal
Prior art date
Application number
KR1019950061470A
Other languages
English (en)
Inventor
가쭈미 도사까
마사끼 규마노야
코지 히야노
아끼라 야마자끼
히사시 이와모토
히데아끼 아베
야수히로 고니시
가쮸미쮸 히뮤가시
야수히로 이시주까
추까사 사이끼
Original Assignee
미스비시 뎅끼 가부시끼가이샤
기다오까 다까시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP21214091A external-priority patent/JP3240161B2/ja
Priority claimed from JP24228691A external-priority patent/JPH0581852A/ja
Priority claimed from JP1780992A external-priority patent/JP2951786B2/ja
Priority claimed from KR1019920006358A external-priority patent/KR960006892B1/ko
Application filed by 미스비시 뎅끼 가부시끼가이샤, 기다오까 다까시 filed Critical 미스비시 뎅끼 가부시끼가이샤
Priority to KR1019950061470A priority Critical patent/KR960006909B1/ko
Application granted granted Critical
Publication of KR960006909B1 publication Critical patent/KR960006909B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

내용 없음.

Description

캐시 내장 반도체 기억장치
제 1 도는 종래의 다이내믹 반도체 기억장치에 있어 메모리 어레이의 구조를 보여주는 도면.
제 2 도는 캐쉬를 내장한 종래의 반도체 기억장치에서 어레이부의 구조를 보여주는 도면.
제 3 도는, 예를들어 캐쉬를 내장한 종래의 반도체 기억장치에서 상기 캐쉬의 구성과 DRAM 어레이를 보여주는 도면.
제 4 도는 캐쉬를 갖는 종래의 반도체 기억장치에 의해 4웨이 세트 어소시에이티브방식(4way set associative method)이 실현하는 경우의 캐쉬구조를 보여주는 도면.
제 5 도는 종래의 반도체 기억장치에 있어 자동 리플레싱 동작을 보여주는 신호파형도.
제 6 도는 종래의 반도체 기억장치에 있어 셀프 리플레싱 동작을 보여주는 신호파형도.
제 7 도는 본 발명의 일실시예에 의한 반도체 기억장치의 메모리 어레이부 구성을 도식적으로 보여주는 도면.
제 8 도는 제 7 도에 도시된 상기 메모리 어레이의 상세 구성을 보여주는 도면.
제 9 도는 본 발명의 일실시예에 의한 반도체 기억장치에 있어 상기 메모리 어레이구성의 다른 예를 보여주는 도면.
제10도는 4메가비트 DRAM과 16메가비트 SRAM을 내장한 반도체 기억장치에서의 어레이구성을 보여주는 도면.
제11도는 제10도에 도시된 반도체 기억장치에서 하나의 메모리블록에 있는 DRAM 어레이 신호라인의 레이아웃을 보여주는 도면.
제12도는 제10도에 도시된 DRAM의 메모리셀에 관련된 비트라인과 워드라인의 구성을 도식적으로 보여주는 도면.
제13도는 제10도의 반도체 기억장치에서 워드라인의 구조를 도식적으로 보여주는 도면.
제14도는 제10도에 도시된 반도체 메모리장치에 있는 신호라인의 레이아웃을 보여주는 도면.
제15도는 제 5 도에 도시된 기억장치의 SRAM 어레이구성을 보여주는 도면.
제16도는 종래 SRAM 셀의 구조를 보인 도면.
제17도는 제 6 도에 도시된 SRAM 셀의 동작을 보여주는 신호파형도.
제18도는 캐쉬를 내장한 반도체 기억장치용 패키지의 일형상과, 이에 내장된 SRAM 어레이와 DRAM 어레이구성을 보인 도면.
제19도는 일반적인 SRAM 어레이의 문제점을 보여주는 도면.
제20도는 일반적인 SRAM 어레이구조의 문제점을 보여주는 도면.
제21도는 본 발명의 SRAM 어레이구성의 원리를 보여주는 도면.
제22도는 본 발명과 종래 기술의 구성에서 SRAM 어레이의 구성을 비교하여 보여주는 도면.
제23도는 제21도에 도시된 SRAM 셀의 패턴레이아웃을 보여주는 도면.
제24도는 본 발명의 일실시예에 따라 캐쉬내장의 반도체 기억장치에서 SRAM 어레이구조를 보여주는 도면.
제25도는 제24도에 도시된 전송게이트회로 구조의 일예를 보여주는 도면.
제26도는 제25도에 도시된 선택회로의 특정 구조의 일예를 보여주는 도면.
제27도는 상기 SRAM 구성용으로 구체화된 전송게이트회로의 구조와 상기 SRAM 어레이구성을 보여주는 도면.
제28도는 제27도에 도시된 상기 전송게이트회로의 SRAM 어레이에서 DRAM 어레이로의 전송경로의 특정 구조를 보여주는 도면.
제29도는 제27도에 도시된 상기 전송게이트회로의 DRAM 어레이에서 SRAM 어레이로의 데이타 전송경로의 상세구조를 보여주는 도면.
제30도는 제27도∼제29도에 도시된 전송게이트회로의 동작을 보인 신호파형도.
제31도는 제 5 도에 도시된 반도체 기억장치를 내장하기 위한 패키지와 핀배열을 보여주는 도면.
제32도는 본 발명의 일실시예에 따라 캐쉬를 내장한 반도체 기억장치의 전체구조를 기능적으로 보여주는 도면.
제33도는 제32도에 도시된 반도체 기억장치에 있어 DRAM 어레이에 있는 비트라인과 내부 데이타라인을 갖는 SRAM 어레이에 있는 비트라인의 접속방식을 보여주는 도면.
제34도는 제32도에 도시된 반도체 기억장치의 데이타 입출력회로 구성의 일예를 보인 도면.
제35도는 제32도에 도시된 반도체 기억장치의 데이타 입출력회로의 또다른 예를 보여주는 도면.
제36도는 제32도에 도시된 반도체 기억장치의 데이타 입출력회로의 또다른 예를 보여주는 도면.
제37도는 제32도에 도시된 반도체 기억장치의 데이타 출력모드를 설정하기 위한 회로구성을 보여주는 도면.
제38도는 제36도에 도시된 출력회로의 구성을 보인 도면.
제39도는 제37도에 도시된 래치회로의 특정한 구성을 보인 도면.
제40도는 제36도에 도시된 출력제어회로의 구성을 보인 블럭도.
제41도는 제37도에 도시된 회로의 래치출력모드에서의 동작타이밍을 보여주는 도면.
제42도는 제37도에 도시된 회로의 레지스터 출력모드에서의 동작타이밍을 보여주는 도면.
제43도는 제37도에 도시된 회로의 트랜스패턴트 출력모드에서의 동작타이밍을 보여주는 도면.
본 발명은 반도체 기억장치에 관한 것으로서, 특히 구체적으로 주메모리로서의 대용량의 다이나믹·랜덤·액세스·메모리(DRAM)과, 캐시메모리로서의 소용량의 스태틱·랜덤·액세스·메모리(SRAM)과 동일 반도체 칩상에 집적화된 캐시내장 반도체 기억장치의 데이타의 리드/라이트회로에 관한 것이다.
[(I) 주메모리로서의 표준 DRAM의 용법]
최근의 16비트 또는 32비트의 마이크로 프로세싱 유니트(MPU)는 동작클럭 주파수가 25MHz 또는 그 이상으로 대단한 고속으로 동작되어 왔다.
데이타처리 시스템에 있어서는 표준 DRAM(다이나믹·랜덤·액세스·메모리)는 비트단가가 싸서, 대용량의 주메모리로서 사용하는 일이 많다.
이러한 표준 DRAM은 액세스 시간이 단축화되어가고 있다 하더라도, MPU의 고속화는 표준 DRAM의 동작속도 보다 상회하고 있다.
이때문에, 표준 DRAM을 주메모리로서 사용하는 데이타처리 시스템은, 웨이트 스테이트(대기상태)의 증가등의 희생을 할 필요가 있다.
이 MPU와 표준 DRAM의 동작속도의 갭이라는 문제는, 표준 DRAM이 다음과 같은 특징을 가지고 있어 피할 수 없는 본질적인 것이다.
(1) 행어드레스신호와 열어드레스신호가 시분할적으로 다중화되어서 같은 어드레스 핀단자에 주어진다.
행어드레스신호는 열어드레스 스트로브신호/RAS의 강하에지에서 장치내부에 제공된다.
열어드레스신호는 열어드레스 스트로브신호/CAS의 강하에지(edge)에서 장치내부로 제공된다.
상기 행어드레스 스트로브신호/RAS는 메모리사이클의 개시를 규정하고 또한 행선택계를 활성화한다.
상기 열어드레스 스트로브신호/CAS는 열선택계를 활성화한다.
신호/RAS가 활성상태로 되고나서 신호/CAS는 활성상태로 될때까지「RAS-CAS 지연시간(tRCD)」라 부르는 소정의 시간이 필요로 하기 때문에, 액세스시간의 단축화에도 한도가 있다라는 어드레스 다중화에 의한 제약이 존재한다.
(2) 행어드레스 스트로브신호/RAS를 일단 상승시켜 DRAM을 대기상태로 설정했을 경우, 이 행어드레스 스트로브신호/RAS는 RAS 프리챠지시간(TRP)라 부르는 시간이 경과한 후가 아니면 다시 "L"로 강하될 수는 없다.
RAS 프리챠지시간 TRP는, DRAM의 여러가지 신호선을 확실히 소정전위로 프리챠지하기 위해서는 필요로 한다.
이 때문에, RAS 프리챠지시간 TRP에 의해 DRAM의 사이클시간을 짧게 할 수는 없다.
또, DRAM의 사이클 시간을 짧게 하는 것은, DRAM에 있어서 신호선의 충방전의 회수가 많아짐으로 인해서, 소비전류의 증가에 이어진다.
(3) 회로의 고집적화 및 레이아웃트의 개량등의 회로기술 및 프로세스기술의 향상 또는 구동방법의 개량등의 용융상의 궁리·개량에 의해 DRAM의 동작속도를 더 높일 수 있다.
ECLRAM(에미터·커플드·RAM) 및 스태틱 RAM등의 바이폴라 트랜지스터를 사용한 고속의 바이폴라 RAM 및 MOS 트랜지스터(절연게이트형 전계효과 트랜지스터)를 사용한 비교적 저속의 DRAM과 같이, 반도체 메모리의 동작속도에는 계층구조가 있다.
MOS 트랜지스터를 구성요소로 하는 표준 DRAM에서는 수십 ns(나노초)의 속도(사이클시간)을 기대하는 것은 대단히 곤란하다.
MPU와 표준 DRAM의 스피드 갭(동작속도의 차)를 메꾸기 위해서, 응용면에서 여러가지의 개선이 행하여지고 있다.
이와같은 개선의 주된 것으로서는 다음의 두가지 시도가 ㅣㅆ다.
(1) DRAM의 고속모드와 인터리브(interleave)방식의 사용과,
(2) 고속의 캐시메모리(SRAM)의 외부 설치가 있다.
상기 방법(1)의 경우, 스태틱 칼럼모드 또는 페이지모드 등의 고속모드를 사용하는 방법과, 이 고속모드와 인터리브방식과를 조합시키는 방법이 있다.
스태틱모드라 함은, 1가닥의 워드선(1행)을 선택한 후, 열어드레스만을 순차 변화시킴으로서 이 1행의 메모리셀을 순차 액세스하는 방법이다.
페이지모드라 함의, 1가닥의 워드선을 선택한 후, 신호/CAS를 토글(toggle)하여 열어드레스신호를 순차취입하여, 이 한가닥의 워드선에 접속되는 메모리셀에 순차 액세스하는 방법이다.
이들의 어떤 모드도 신호/RAS의 토글을 포함하지 않고 메모리셀에 액세스할 수 있어, 통상의 신호/RAS 및 /CAS를 사용한 액세스보다도 고속으로 액세스할 수 있다.
인터리브방식이란, 복수의 메모리장치를 데이타버스에 병렬로 설치하여, 이 복수의 메모리장치에의 액세스를 교호 또는 순차 행함으로서, 실효적으로 액세스시간의 단축을 도모하는 방식이다.
이 DRAM의 고속모드를 사용한 방법 및 고속모드와 인터리브방식과를 조합시키는 방법은, 간단하고 또한 비교적 효율이 좋고 표준 DRAM을 고속 DRAM으로서 사용하는 방법으로서 종래부터 알려져 있다.
상기 방법(2)는, 메인프레임에서는 옛날부터 폭넓게 이용되어 있는 방법이다.
고속캐시메모리는 고가이다.
그러나, 저가격이지만 고성능도 요구되는 퍼스널컴퓨터의 분야에 있어서는, 그 동작속도를 개선하기 위해서, 어느정도 고가가 되는 것을 희생으로 하고, 할 수없이 일부에서 사용되고 있다.
고속캐시메모리를 어디에 설치하느냐에 대해서는 다음의 3가지 종류의 가능성이 존재한다.
제32도는 본 발명의 일실시예에 따라 캐쉬를 내장한 반도체 기억장치의 전체구조를 기능적으로 보여주는 도면.
제33도는 제32도에 도시된 반도체 기억장치에 있어 DRAM 어레이에 있는 비트라인과 내부 데이타라인을 갖는 SRAM 어레이에 있는 비트라인의 접속방식을 보여주는 도면.
제34도는 제32도에 도시된 반도체 기억장치의 데이타 입출력회로 구성의 일예를 보인 도면.
제35도는 제32도에 도시된 반도체 기억장치의 데이타 입출력회로의 또다른 예를 보여주는 도면.
제36도는 제32도에 도시된 반도체 기억장치의 데이타 입출력회로의 또다른 예를 보여주는 도면.
제37도는 제32도에 도시된 반도체 기억장치의 데이타 출력모드를 설정하기 위한 회로구성을 보여주는 도면.
제38도는 제36도에 도시된 출력회로의 구성을 보인 도면.
제39도는 제37도에 도시된 래치회로의 특정한 구성을 보인 도면.
제40도면 제36도에 도시된 출력제어회로의 구성을 보인 블럭도.
제41도는 제37도에 도시된 회로의 래치출력모드에서의 동작타이밍을 보여주는 도면.
제42도는 제37도에 도시된 회로의 레지스터 출력모드에서의 동작타이밍을 보여주는 도면.
제43도는 제37도에 도시된 회로의 트랜스패턴트 출력모드에서의 동작타이밍을 보여주는 도면.
[발명의 상세한 설명]
본 발명은 반도체 기억장치에 관한 것으로서, 특히 구체적으로 주메모리로서의 대용량의 다이나믹·랜덤·액세스·메모리(DRAM)과, 캐시메모리로서의 소용량의 스태틱·랜덤·액세스·메모리(SRAM)과 동일 반도체 칩상에 집적화된 캐시내장 반도체 기억장치의 데이타의 리드/라이트회로에 관한 것이다.
(I) 주메모리로서의 표준 DRAM의 용법
최근의 16비트 또는 32비트의 마이크로 프로세싱 유니트(MPU)는 동작클럭 주파수가 25MHz 또는 그 이상으로 대단한 고속으로 동작되어 왔다.
데이타처리 시스템에 있어서는 표준 DRAM(다이나믹·랜덤·액세스·메모리)는 비트단가가 싸서, 대용량의 주메모리로서 사용하는 일이 많다.
이러한 표준 DRAM은 액세스 시간이 단축화되어가고 있다 하더라도, MPU의 고속화는 표준 DRAM의 동작속도 보다 상회하고 있다.
이때문에, 표준 DRAM을 주메모리로서 사용하는 데이타처리 시스템은, 웨이트 스테이트(대기상태)의 증가등의 희생을 할 필요가 있다.
이 MPU와 표준 DRAM의 동작속도의 갭이라는 문제는, 표준 DRAM이 다음과 같은 특징을 가지고 있어 피할 수 없는 본질적인 것이다.
(1) 행어드레스신호와 열어드레스신호가 시분할적으로 다중화되어서 같은 어드레스 핀단자에 주어진다.
행어드레스신호는 열어드레스 스트로브신호/RAS의 강하에지에서 장치내부에 제공된다.
열어드레스신호는 열어드레스 스트로브신호/CAS의 강하에지(edge)에서 장치내부로 제공된다.
상기 행어드레스 스트로브신호/RAS는 메모리사이클의 개시를 규정하고 또한 행선택계를 활성화한다.
상기 열어드레스 스트로브신호/CAS는 열선택계를 활성화한다.
신호/RAS가 활성상태로 되고나서 신호/CAS는 활성상태로 될때까지「RAS-CAS 지연시간(tRCD)」라 부르는 소정의 시간이 필요로 하기 때문에, 액세스시간의 단축화에도 한도가 있다라는 어드레스 다중화에 의한 제약이 존재한다.
(2) 행어드레스 스트로브신호/RAS를 일단 상승시켜 DRAM을 대기상태로 설정했을 경우, 이 행어드레스 스트로브신호/RAS는 RAS 프리챠지시간(TRP)라 부르는 시간이 경과한 후가 아니면 다시 "L"로 강하될 수는 없다.
RAS 프리챠지시간 TRP는, DRAM의 여러가지 신호선을 확실히 소정전위로 프리챠지하기 위해서는 필요로 한다.
이 때문에, RAS 프리챠지시간 TRP에 의해 DRAM의 사이클시간을 짧게 할 수는 없다.
또, DRAM의 사이클 시간을 짧게 하는 것은, DRAM에 있어서 신호선의 충방전의 회수가 많아짐으로 인해서, 소비전류의 증가에 이어진다.
(3) 회로의 고집적화 및 레이아웃트의 개량등의 회로기술 및 프로세스기술의 향상 또는 구동방법의 개량등의 용융상의 궁리·개량에 의해 DRAM의 동작속도를 더 높일 수 있다.
ECLRAM(에미터·커플드·RAM) 및 스태틱 RAM등의 바이폴라 트랜지스터를 사용한 고속의 바이폴라 RAM 및 MOS 트랜지스터(절연게이트형 전계효과 트랜지스터)를 사용한 비교적 저속의 DRAM과 같이, 반도체 메모리의 동작속도에는 계층구조가 있다.
MOS 트랜지스터를 구성요소로 하는 표준 DRAM에서는 수십 ns(나노초)의 속도(사이클시간)을 기대하는 것은 대단히 곤란하다.
MPU와 표준 DRAM의 스피드 갭(동작속도의 차)를 메꾸기 위해서, 응용면에서 여러가지의 개선이 행하여지고 있다.
이와같은 개선의 주된 것으로서는 다음의 두가지 시도가 ㅣㅆ다.
(1) DRAM의 고속모드와 인터리브(interleave)방식의 사용과,
(2) 고속의 캐시메모리(SRAM)의 외부 설치가 있다.
상기 방법(1)의 경우, 스태틱 칼럼모드 또는 페이지모드 등의 고속모드를 사용하는 방법과, 이 고속모드와 인터리브방식과를 조합시키는 방법이 있다.
스태틱모드라 함은, 1가닥의 워드선(1행)을 선택한 후, 열어드레스만을 순차 변화시킴으로서 이 1행은 메모리셀을 순차 액세스하는 방법이다.
페이지모드라 함의, 1가닥의 워드선을 선택한 후, 신호/CAS를 토글(toggle)하여 열어드레스신호를 순차취입하여, 이 한가닥의 워드선에 접속되는 메모리셀에 순차 액세스하는 방법이다.
이들의 어떤 모드도 신호/RAS의 토글을 포함하지 않고 메모리셀에 액세스할 수 있어, 통상의 신호/RAS 및 /CAS를 사용한 액세스보다도 고속으로 액세스할 수 있다.
인터리브방식이란, 복수의 메모리장치를 데이타버스에 병렬로 설치하여, 이 복수의 메모리장치에의 액세스를 교호 또는 순차 행함으로서, 실효적으로 액세스시간의 단축을 도모하는 방식이다.
이 DRAM의 고속모드를 사용한 방법 및 고속모드와 인터리브방식과를 조합시키는 방법은, 간단하고 또한 비교적 효율이 좋고 표준 DRAM을 고속 DRAM으로서 사용하는 방법으로서 종래부터 알려져 있다.
상기 방법(2)는, 메인프레임에서는 옛날부터 폭넓게 이용되어 있는 방법이다.
고속캐시메모리는 고가이다.
그러나, 저가격이지만 고성능도 요구되는 퍼스널컴퓨터의 분야에 있어서는, 그 동작속도를 개선하기 위해서, 어느정도 고가가 되는 것을 희생으로 하고, 할 수 없이 일부에서 사용되고 있다.
고속캐시메모리를 어디에 설치하느냐에 대해서는 다음의 3가지 종류의 가능성이 존재한다.
(a) 상기 고속캐쉬메모리를 MPU 그 자체에 내장한다.
(b) 상기 고속캐쉬메모리를 MPU 외부에 설치한다.
(c) 고속캐쉬메모리를 별도로 설치하는 것이 아니고, 표준 DRAM에 내장되어 있는 고속모드를 캐시와 같이 사용한다(고속모드의 의사적 캐시메모리화).
즉, 캐쉬성공시에는 상기 표준 DRAM을 고속모드에서 액세스하고, 캐시 실패시에는 통상 모드로 표준 DRAM을 액세스한다.
상술의 3개의 방법(a) 내지 (c)는 어떤 형으로든 이미 데이타처리 시스템에 채용되어 있다.
그러나, 가격의 관점에서 많은 MPU 시스템에 있어서는, DRAM에 불가피한 RAS 프리챠지시간(TRP)를 실효적으로 표면에 나타나지 않도록 하기 위해서, 메모리를 뱅크구성으로 하여, 이 메모리뱅크마다에 인터리브하는 방법이 사용되고 있다.
이 방법에 따르면, 실질적으로 DRAM의 사이클 시간을 스펙값(사양치)에서 거의 반분할 수가 있다.
그러나, 인터리브의 방법은, 메모리장치에의 액세스가 시퀀스되는 경우에만 효과적이 아니다.
즉, 동일의 메모리뱅크에 연속하여 액세스하는 경우에는 효과는 얻을 수 없다.
또, 이 방법으로서는, DRAM 자신의 액세스 시간의 실질적 향상은 도모할 수 없다.
또, 메모리의 최소단위를 최소한 2뱅크로 할 필요가 있다.
페이지모드 또는 스태틱 칼럼모드등의 고속모드를 사용할 경우, MPU가 있는페이지(어느 지정된 1행의 데이타)를 연속하여 액세스하는 경우에 한하여 실효적으로 액세스시간을 단축할 수가 있다.
이 방법은, 뱅크수가 예를들어 2 내지 4인 경우와 같이 비교적 큰 경우에는, 각 뱅크마다에 다른 행을 액세스할 수가 있기 때문에 어느정도의 효과가 얻어진다.
주어진 페이지내에 MPU가 요구하는 메모리의 데이타가 존재하지 않은 경우를「미스힛트(캐시실패)」라 부른다.
통상, 데이타의 1그룹은 근접한 어드레스 또는 축차적 어드레스에 격납된다.
고속모드에 있어서는, 어드레스가 이미 지정되어 있어서 「미스힛트」가 발생하는 확률이 높다.
뱅크의 수가 30 내지 40으로 커지면, 각 뱅크마다에 다른 페이지의 데이타를 격납할 수가 있기 때문에, 「미스힛트」율은 현저하게 격감한다.
그러나, 데이타처리 시스템에 있어서, 30∼40의 뱅크를 상정하는 것은 현실적은 아니다.
또, 「미스힛트」가 발생했을 경우에는, 새로운 행어드레스를 선택하여 고치기 위해서 신호/RAS를 올려 DRAM의 프리챠지 사이클로 되돌릴 필요가 있어, 뱅크구성의 성능을 희생하게 되는 것이다.
상기 방법(2)의 경우, MPU와 표준 DRAM과의 사이에는 고속캐시메모리가 설치된다.
이 경우, 표준 DRAM은 비교적 저속일지라도 상관없다.
한편, 표준 DRAM은 4M(메가)비트, 16M비트등의 대기억용량의 것들이 출현하고 있다.
퍼스널컴퓨터등의 소규모 시스템에 있어서는, 그 메인메모리를 1칩 내지 여러칩의 표준 DRAM에 의해 구성할 수가 있다.
외부에 고속캐시메모리를 설치할 경우, 메인메모리가 예를들면 1개이 표준 DRAM에 의해 구성할 수 있는 것같은 소규모 시스템에서는 유효치 못하다.
표준 DRAM을 메인메모리로 할 경우, 고속캐시메모리와 메인메모리와의 사이의 데이타 전송속도가 이 표준 DRAM의 데이타 입출력단자수로 제한되어, 시스템의 속도에 대한 병목(bottle-neck)이 되기 때문이다.
또, 고속모드의 의사적 캐시메모리화의 경우, 그 동작속도는 고속의 캐시메모리보다도 늦기 때문에, 소망의 시스템의 성능을 실현하는 것은 곤란하다.
[(II) 종래의 캐쉬내장 DRAM에 대한 고찰]
상술과 같은 인터리브방식 또는 고속동작모드를 사용했을 경우에 생기는 시스템 성능의 희생을 해소하고, 비교적 싸고 소규모인 시스템을 구성하는 방법으로서는, 고속캐시메모리(SRAM)을 DRAM으로 내장하는 것을 생각할 수 있다.
즉, DRAM을 메인메모리로서, 또한 SRAM을 캐시메모리로서 설치하는 계층적인 구조의 1칩 메모리를 생각할 수가 있다.
이와같은 계층적인 구조의 1칩 메모리를 캐시 DRAM(CDRAM)라 칭한다.
이 CDRAM에 대해서 제 1 도 내지 제 4 도를 참고하여 이하에 설명한다.
제 1 도는 종래이 표준적인 1메가비트 DRAM의 요부의 구성을 표시하는 도면이다.
제 1 도 에 있어서, DRAM은, 행 및 열로 된 매트릭스상으로 배열된 복수의 메모리셀 MC로 된 메모리셀 어레이(500)을 포함한다.
1행의 메모리셀은 1가닥의 워드선 WL에 접속된다.
1열의 메모리셀 MC가 1가닥의 열선 CL에 접속한다.
이 열선 CL은 통상, 1쌍의 비트선중의 한편의 비트선과의 교점에 메모리셀 MC가 위치한다.
1M(메가) DRAM에 있어서, 메모리셀 MC는 1024 × 1024열의 매트릭스상으로 배열된다.
즉, 이 메모리셀 어레이(500)는, 1024가닥의 워드선 WL과 1024가닥의 열선 CL(1024쌍의 비트선)을 포함한다.
DRAM은 또다시, 외부에서 주어지는 행어드레스신호(도시하지 않음)을 해독(decode)하여, 메모리셀 어레이(500)에 대응하는 행을 선택하는 로디코더(row decoder)(502)와, 이 로디코더(502)에 의해 선택된 워드선에 접속되는 메모리셀의 데이타를 검지하여 증폭하는 센스증폭기와, 외부에서 주어지는 열어드레스신호(도시하지 않음)을 해독하여, 메모리셀 어레이(500)의 대응의 열을 선택하는 칼럼디코더(column decoder)를 포함한다.
제 1 도에 있어서는, 센스증폭기와 칼럼디코더가 1개의 블록(504)으로 표시된다.
여기서는 이 어드레스버퍼는 표시하지 않았다.
DRAM과 데이타의 입출력을 1비트 단위로 이루는 a×1비트 구성의 경우, 칼럼디코더에 의해 하나의 열선(1개의 비트선쌍) CL가 선택된다.
DRAM이 4비트 단위로 데이타의 입력을 이루는 a×4비트 구성의 경우, 칼럼디코더에 의해 4본의 열선 CL가 선택된다.
블록(504)에 포함되는 센스증폭기는 각 열선(비트선쌍) CL을 위해 제공된다.
이 DRAM내의 메모리셀 MC에 데이타를 써넣거나 또는 이 메모리셀 MC에서 데이타를 읽어내는 메모리액세스시에 있어서는, 이하의 동작을 행한다.
우선, 로디코더(502)에 행어드레스신호(정확하게는 내부 행어드레스신호)가 주어진다.
로디코더(502)는, 주어진 행어드레스신호를 해독하고, 메모리셀 어레이(500)내의 1본의 워드선 WL의 전위를 "H"로 상승한다.
선택된 워드선 WL에 접속되는 1024비트의 메모리셀 MC의 데이타가 대응의 열선 CL상에 절단된다.
열선 CL상의 데이타는, 블록(504)에 포함되는 센스증폭기에 의해 증폭된다.
선택된 워드선 WL에 접속되는 메모리셀중, 데이타의 써넣기 또는 읽어내기를 받는 메모리셀의 선택은, 블록(504)에 포함되는 칼럼디코더로부터의 열선택신호에 의해 행하여진다.
칼럼디코더는 열어드레스신호(정확하게는 내부 열어드레스신호)를 해독하고, 메모리셀 어레이(500)내의 대응의 열을 선택하기 위한 열선택신호를 발생한다.
상기의 고속모드동작에 있어서는, 블록(504)에 포함하는 칼럼디코더에 대해서 열어드레스신호가 순차적으로 주어진다.
스태틱 칼럼모드 동작시에 있어서, 소정시간마다 주어지는 열어드레스신호를 새로운 열어드레스신호로서, 칼럼디코더가 해독하고, 선택된 워드선 WL에 접속되는 메모리셀 MC를 열선 CL를 통해서 선택한다.
페이지모드시에 있어서는, 칼럼디코더에는, 신호/CAS의 각 토글마다 새로운 열어드레스신호가 주어진다.
칼럼디코더는 주어지는 열어드레스신호를 디코더하여 대응의 열선을 선택한다.
이와같이, 1본의 워드선 WL를 선택상태로 하고, 열어드레스만을 바꿈으로서 선택된 워드선 WL에 접속되는 1행의 메모리셀 MC에 고속으로 액세스할 수가 있다.
제 2 도는 종래의 1M비트 CDRAM의 일반적 구성을 표시하는 도면이다.
제 2 도에 있어서, 종래의 CDRAM은 제 1 도에 표시하는 표준 DRAM의 구성에 가해서, SRAM 어레이(506)와, DRAM의 메모리셀 어레이(500)의 1행과 SRAM 어레이(506)와의 사이에서의 데이타를 전송하기 위한 트랜스퍼게이트(508)을 포함한다.
SRAM 어레이 (506)은 DRAM 메모리셀(500)의1행의 데이타를 동시에 격납할 수 있도록, 메모리셀 어레이(500)의 각 열선 CL에 대응하여 설치되는 캐시레지스터를 포함한다.
따라서, SRAM 어레이(506)에 있어서는, 1024개의 캐시레지스터가 설치된다.
이 캐시레지스터는, 통상, 스태틱형 메모리셀(SRAM 셀)에 의해 구성된다.
제 2 도에 표시하는 CDRAM의 구성의 경우, 외부에서 캐시성공을 표시하는 신호가 주어질 경우에는, SRAM 어레이(506)에의 액세스가 행하여져, 고속으로 메모리셀에의 액세스를 행할 수가 있다.
캐시실패(미스힛트)시에 있어서는, DRAM에의 액세스가 행하여진다.
상술과 같은 대용량의 DRAM과 고속의 SRAM과를 동일칩상에 집적한 CDRAM은, 말하자면 특개소 60-7690호 공보 및 특개소 62-38590호 공보등에 개시되어 있다.
상술과 같은 종래의 CDRAM의 구성에 있어서는, DRAM 메모리셀 어레이(500)의 열선(비트선쌍) CL과 SRAM(캐시메모리) 어레이(506)의 열선(비트선쌍)이 1대1 대응의 관계로 트랜스퍼게이트(508)를 통해서 접속된다.
즉, 상술의 종래의 CDRAM의 구성에 있어서는 DRAM 메모리셀 어레이(500)에 있어서 1본의 워드선 WL에 접속되는 메모리셀의 데이타와 메모리셀 어레이(500)이 1행과 동수개의 SRAM 셀의 데이타화를 트랜스퍼게이트(508)를 통해서 쌍방향으로 일괄 전송하는 구성이 취해진다.
이 구성에 있어서는, SRAM(506)은 캐시메모리로서 사용되며, DRAM은 메인메모리로서 사용된다.
캐시의 소위 블록사이즈는, SRAM(506)에 있어서, 1회의 데이타전송으로 그 내용을 바꾸어 쓰여지는 비트의 수라고 생각할 수 있다.
따라서, 이 블록사이즈는 DRAM 메모리셀 어레이(500)의 1본의 워드선 WL에 물리적으로 결합되는 메모리셀수와 동수가 된다.
제 1 도 및 제 2 도에 표시한 것같이, 1본의 워드선 WL에 1024개의 메모리셀이 물리적으로 접속되어 있을 경우에는 블록사이즈는 1024가 된다.
일반적으로, 블록사이즈가 크면 힛트율은 상승한다.
그러나, 동일의 캐시메모리사이즈의 경우, 블록사이즈에 반비례하여 셋트수가 감소함으로 , 역으로 힛트율은 감소한다.
예를들면, 캐시사이즈가 4K비트의 경우, 블록사이즈가 1024 있으면, 셋트수는 4가 되지만, 블록사이즈가 32이면 셋트수는 128이 된다.
따라서, 제 2 도에 표시하는 종래의 CDRAM의 구성의 경우, 블록사이즈가 필요이상 커져, 캐시힛트율을 그렇게 개선할 수 없는 문제가 생긴다.
블록사이즈를 적게 하는 구성은, 예를들면 특개평 1-146187호 공보에 표시되어 있다.
이 선행기술에 있어서는, DRAM 어레이 및 SRAM 어레이의 열선(비트선쌍)이 1대1 대응으로 배치하지만, 각각 열방향으로 특수의 블록으로 분할된다.
블록의 선택은 블록디코더에 의해 이루어진다.
캐시실패(미스힛트)시에는, 블록디코더에 의해 1개이 블록이 선택된다.
선택된 DRAM 블록과 SRAM 블록과의 사이에만 데이타의 전송이 이루어진다.
이 구성에 따르면 캐시메모리의 블록사이즈를 적당한 크기로 저감할 수가 있지만, 이하와 같은 문제점이 미해결로 남는다.
제 3 도는 1M비트 DRAM 어레이 표준적인 어레이구성을 표시하는 도면이다.
제 3 도에 있어서, DRAM 어레이는 8개의 메모리블록 DMB1∼DMB8로 분할된다.
메모리블록 DMB1∼DMB8의 각각에 대해서(센스증폭기+칼럼디코더) 블록(504-1)∼(504-8)이 설치된다.
메모리블록 DMB1∼DMB8은 각각 128K비트의 용량으로 설치한다.
이 제 3 도에 있어서는, 1개의 메모리블록 DMB가 128행×1024열의 배치로 설치하는 경우를 일예로서 보여주고 있다.
1본의 열선 CL은, 1쌍의 비트선 BL/BL에 의해 구성된다.
제 3 도에 표시한 것같이, DRAM 메모리셀 어레이를 복수의 블록으로 분할하면, 1본의 비트선 BL(및 / BL)의 길이는 짧아진다.
데이타 독출시에는, 메모리셀내의 커패시터(메모리 커패시터)에 축적된 전하가 대응의 비트선 BL(또는 / BL)에 전달된다.
이때 비트선(또는 /BL)에 생기는 전위변화량은 메모리 커패시터의 용량 CS와 비트선 BL(또는 /BL)의 용량 Cb와의 비 Cs/Cb에 비례한다.
비트선 BL(또는 /BL)의 길이가 짧아지면, 비트선 용량 Cb가 적어진다.
이에 의해, 비트선에 생기는 전위변화량을 크게 할 수가 있다.
또, 동작시에 있어서는 로디코더(502)에 의해 선택된 워드선 WL를 포함하는 블록(제 3 도에 있어서 메모리블록 DMB2)에 대한 센스동작이 이루어지고, 기타의 블록에 있어서는 대기상태가 유지된다.
이것에 의해, 센스동작시에 있어서 비트선 충방전에 수반되는 소비전력을 저감할 수가 있다.
제 3 도에 표시한 것같이 DRAM에 있어서, 상술한 블록분할방식의 CDRAM을 적용했을 경우, 메모리블록 DMB1∼DMB8 각각에 대하여 SRAM 캐시레지스터 및 블록디코더를 설치할 필요가 있다.
이때문에, 칩면적이 상당히 증대하는 문제가 생긴다.
또, 이 구성에서는, 선택된 블록에 대한 SRAM 캐시레지스터 밖에 동작하지 않고, SRAM 캐시레지스터의 이용효율이 나쁜 문제도 있다.
또, 상술과 같이 DRAM 어레이와 SRAM 어레이는 비트선이 1대1로 대응하고 있다.
메인메모리 캐시메모리와의 사이의 메모리의 매핑방식으로서 다이렉트 매핑방식을 채용했을 경우, 제199도에 표시한 것같이, SRAM 어레이(506)은 1행에 배열된 1024행의 캐시레지스터로 구성된다.
이 경우, SRAM 캐시의 용량은 1K비트로 된다.
또, 매핑방식으로서 4웨이 셋트어소시어티브방식(4way set associative method)을 채용했을 경우, 제 4 도에 표시한 것같이, SRAM 어레이(506)은, 4행의 캐시레지스터(506a)∼(506d)중의 1행이 웨이어드레스(way address)에 따라서 세렉터(510)에 의해 선택된다.
이 제 4 도에 표시하는 구성의 경우, SRAM 캐시의 용량은 4K비트가 된다.
상술과 같이, DRAM 어레이와 캐시메모리부와의 사이의 메모리셀의 매핑방식은 그 칩 내부의 구성에 의해 결정된다.
매핑방식을 변화시키면 상술과 같이 캐시사이즈도 변경할 필요가 있다.
또, 상술의 어느 CDRAM의 구성에 있어서도, DRAM 어레이와 SRAM 어레이와는 비트선이 1대1로 대응하고 있기 때문에, DRAM 어레이의 열어드레스와 SRAM 어레이의 어드레스와는 필연적으로 동일하게 되며, DRAM 어레이의 메모리셀을 SRAM 어레이의 임의이 위치에 매핑하는 플어서시어티브방식(full associative method)을 실현하는 것은 원리적으로 불가능하다.
DRAM과 SRAM과를 동일칩상에 집적한 반도체 기억장치의 타의 구성은 또 특개평 2-87392호 공보에 개시되어 있다.
이 선행기술에 있어서는 DRAM 어레이와 SRAM 어레이는 내부 공동 데이타버스를 통하여 접속된다.
내부 공통 데이타버스는 장치 외부와 데이타의 입출력을 행하기 위한 입출력버 퍼에 접속된다.
DRAM 어레이와 SRAM 어레이와는 각각 독립적으로 발생된 각각의 어드레스신호에 의하여 선택위치를 지정하는 것이 된다.
그렇지만 이 선행기술의 구성에 있어서는 DRAM 어레이와 SRAM 어레이의 사이의 데이타 전송은 내부의 공통 데이타버스를 통하여 행하여짐으로 한번에 전송하는 것이 되는 비트수는 이 내부 공통 데이타버스선 수에 의해 제한을 받아 고속으로 캐쉬메모리의 내용을 바꾸어 기입하는 것은 할 수 없다.
따라서 상술의 SRAM 캐쉬를 표준 DRAM의 외부에 마련하는 구성의 경우와 같이 이 DRAM 어레이와 SRAM 어레이와의 사이의 데이타 전송속도가 병목되어 고속캐쉬메모리 시스템을 구축하는 것을 할 수 없다.
(III) 본 발명이 해결하고자 하는 문제에 대하여 일반적인 동기형 반도체장치의 고찰 ASIC(특정용도 향IC) 및 파이프라인 용도등에 있어서는 반도체 기억장치는 시스템 클럭등의 외부 클럭신호에 동기하여 동작한다.
반도체 기억장치의 동작모드는 외부 클럭신호의 상승 또는 하강에지에 있어서 외부 제어신호의 상태에 의하여 결정된다.
외부 클럭신호는 반도체 기억장치에의 액세스의 유무에 관계없이 반도체 기억장치에 주어진다.
이때 외부 클럭신호에 응답하여 외부 제어신호, 어드레스신호 및 데이타를 받는 입력버퍼등이 동작하기 때문에 소비전력의 관점에서 반도체 기억장치에의 액세스가 존재하지 않을때에는 외부 클럭신호를 반도체 기억장치에 주지 않도록 하던가 또는 외부 클럭신호의 주기를 길게하는 것이 좋다.
일반적으로 DRAM에는 행어드레스신호와 열어드레스신호는 시분할 다중하여 주어진다.
행어드레스신호 및 열어드레스신호가 장치내부로 취입되는 것은 이 외부 클럭신호에 동기하여 행하여진다.
따라서 종래의 DRAM을 외부 클럭신호에 동기하여 동작시켰을 경우 이 행어드레스신호와 열어드레스신호의 취입에는 장시간을 요하는 것이 되기 때문에 이 저소비 전력성을 중시한 경우에 있어서 DRAM을 고속동작시키는 것이 되지 않는다는 문제가 생긴다.
또, 종래의 반도체 기억장치를 외부 클럭신호에 동기하여 동작시킨 경우 그 동작속도는 외부 클럭신호에 의하여 임의적으로 결정되다.
이때 외부 클럭신호가 규정하는 동작속도로 동작하는 고속성보다 저소비 전력성을 중시하는 용도에 있어서는 종래의 클럭동기형 반도체 기억장치에는 대응하는 것이 될 수 없다.
클럭동기형 반도체 기억장치에서는 클럭신호에 동기되어 내측으로 제어신호 및 어드레스신호가 취입된다.
상기 제어신호와 어드레스신호는 버퍼회로에 의해 내측으로 취입된다.
각 버퍼회로는 클럭신호에 동기되어 활성화되어서 인가된 외부 신호에 대응하는 내부 신호를 발생한다.
대기상태등에 있어서는 적당한 제어신호와 어드레스신호가 인가되지 않는다.
그러나, 외부 클럭신호는 계속해서 인가되어서, 상기 버퍼회로에서는 불필요한 동작을 일으킨다.
이것은 대기상태중에는 전력소모의 감소를 방지하여준다.
외부 클럭신호의 사이클 주기가 더 짧아진다면, 상기 버퍼회로의 동작수는 증가되어서 대기상태의 주기동안에는 전력소모의 증가를 일으킨다.
이것은 저전력소모를 이용하는 데에서는 일련의 문제가 있다.
[(IV) 종래의 DRAM의 리플레쉬 동작에서의 문제점 고찰]
반도체 기억장치가 다이내믹 메모리셀(DRAM 셀)을 구비하고 있는 경우에, DRAM 셀은 주기적으로 리플레쉬될 필요가 있다.
DRAM의 리플레쉬모드는 일반적으로 제 5 도 및 제 6 도에 도시된 바와같이 자동 리플레쉬모드와 셀프 리플레쉬모드를 갖고 있다.
제 5 도는 자동 리플레쉬 동작의 파형도를 보여주고 있다.
자동 리플레쉬모드에서는, 칩선택신호 *CE는 "H"로 설정되어 있고, 그리고 외부 리플레쉬 지정신호 *REF는 "L"로 설정되어 있다.
상기 외부 리플레쉬 지정신호 *REF의 하강에 응답하여, 행선택회로를 구동하기 위한 내부 제어신호 int, *RAS "L"로 강하된다.
상기 내부 제어신호 int, *RAS에 응답하여 워드선은 빌트인 어드레스 카운터(built-in address counter)에서 발생된 리플레쉬 어드레스에 따라 선택된다.
그리고 상기 선택된 워드선에 접속된 메모리셀은 리플레쉬 된다.
자동 리플레쉬모드에서는, 반도체 기억장치를 리플레쉬하는 타이밍이 외부 인가의 리플레쉬 지정신호 *REF에 의해 결정된다.
그러므로, 상기 반도체 기억장치에서 수행되고 있는가의 리플레쉬 여부는 상기 기억장치의 외부에서 잘 알려져 있다.
제 6 도는 셀프 리플레쉬 동작에서의 파형도이다.
상기 셀프 리플레쉬 동작모드에서는, 칩선택신호 *CE는 "H"로 설정되고 그리고 외부 리플레쉬 지정신호 *REF는 "L"로 설정된다.
상기 외부 리플레쉬 지정신호 *REF가 "L"로 강화될 경우, 외부 제어신호 int, *RAS는 발생되어서 워드선이 빌트인 어드레스 카운터에서 제공된 리플레쉬 어드레스에 따라 선택된다.
이로써, 상기 선택된 워드라인에 접속된 메모리셀의 감지동작과 재기입은 수행되고, 아울러 상기 워드라인에 접속된 메모리셀은 리플레쉬 된다.
셀프 리플레쉬의 제 1 사이클은 자동 리플레쉬와 동일하다.
칩선택신호 *CE가 "H"이고 리플레쉬 지정신호 *REF가 소정주기 TF 이상에서 "L"인 경우, 리플레쉬 요구신호는 빌트인 타이머에서 발생된다.
응답으로는 내부 제어신호 int, *RAS가 발생되고, 워드선이 선택하며 아울러 상기 선택워드선에 접속된 메모리셀이 리플레쉬 된다.
이 동작은 리플레쉬 지정신호 *REF가 "L"일 동안 반복된다.
셀프 리플레쉬모드에서의 리플레쉬 동작에서, 반도체 기억장치내에 있는 타이머에 의해 리플레쉬의 타이밍이 결정된다.
따라서, 리플레쉬 타이밍은 외부에 잘 알려질 수 없다.
통상적으로 데이타는 셀프 리플레쉬모드에서는 외부에서 액세스될 수 없다.
그러므로 정상모드에서는 셀프 리플레쉬가 수행되지 않는다.
셀프 리플레쉬모드는 데이타를 유지하기 위하여 대기상태에서 일반적으로 수행된다.
상이한 반도체 칩은 데이타 유지를 위해 필요한 리플레쉬 주기의 상이한 제한을 갖는다(예를들어 NIKKEI ELECTRONICS, 1987년 4월 6일, 170페이지 참조).
일반적으로 데이타 유지를 위한 기준값은 반도체 기억장치를 검사하므로서 측정되고, 셀프 리플레쉬 사이클을 규정하기 위한 타이머의 주기는 셀프 리플레쉬를 수행하기 위해서는 상기의 기준값에 따라 프로그램된다.
자동 리플레쉬모드 및 자동 리플레쉬모드가 선택적으로 사용될 경우, 데이타 유지용 기준값은 셀프 리플레쉬 사이클을 결정하기 위하여 측정되어야 한다.
제 6 도에 도시된 바와 같이, 셀프 리플레쉬모드에서는 자동 리플레쉬와 유사한 동작이 외부 리플레쉬 지정신호 *REF에 응답해서 수행되고, 이때 상기 타이머에 의해 리플레쉬 동작이 수행된다.
따라서 정밀한 감지에서는 셀프 리플레쉬 사이클은 자동 리플레쉬에 계속되는 소정주기 TF의 소멸후에 수행되는 사이클을 의미한다.
상기 셀프 리플레쉬 사이클에서는, 리프렛 타이밍은 내장된 타이머에 의해 결정되고, 상술한 바와같이 리플레쉬의 타이밍은 외부에 알려질 수 없다.
그러므로, 셀프 리플레쉬 사이클은 예를들어 정상동작모드에서 숨겨진 리플레쉬 방법으로 사용될 수 없다.
[(V) CDRAM에서의 어레이배치와 CDRAM과 MPU(버스트모드)사이의 데이타 전송에 대한 고찰]
DRAM 어레이와 SRAM 어레이를 갖는 반도체 기억장치에서는 고속으로 동작시키기 위해 DRAM 어레이에서 SRAM 어레이로 고속으로 데이타를 전송하는 것이 바람직하다.
데이타가 DRAM에서 SRAM 어레이로전송될 경우, 행(워드라인)은 선택되고, 이 선택된 워드라인에 접속된 메모리셀의 데이타는 증폭되고, 아울러 이때 열은 DRAM 어레이에서 선택된다.
일반적으로 열어드레스신호와 행어드레스 DRAM에 다중화되면서 인가된다.
따라서 DRAM 어레이에서 SRAM 어레이로의 데이타 전송속도의 증가는 이러한 어레이 다중화에 의해 제한된다.
이 경우에 비다중화 방식에 따라 간단하게 행어드레스 및 열어드레스를 DRAM으로 제공할 수 있다.
그러나, 후자의 경우 DRAM 어드레스용 단자수는 매우 증가된다.
단자수가 증가될 경우, 칩크기와 패키지 크기는 증가되어 바람직하지 않게 된다.
게다가, DRAM 어레이에서 SRAM 어레이로의 데이타 전송은 센스증폭기에 의한 메모리셀 데이타의 감지 및 증폭후에 이루어져야 한다.
따라서 DRAM 어레이에서 SRAM 어레이로의 데이타 전송은 고속으로 수행될 수 없다.
또, CPU와 같은 외부 동작처리장치는 데이타 전송을 고속으로 수행하기 위한 버스트모드라고 불리우는 데이타 전송모드가 있다.
이러한 버스트모드에서, 데이타 블럭의 그룹은 계속해서 전송된다.
데이타 블럭은 인접하는 어드레스위치에서 계속적으로 저장된다.
상기 버스트모드가 고속데이타 전송모드이기 때문에, 데이타블럭은 캐쉬내장 반도체 기억장치에 있는 캐쉬메모리에 저장된다.
버스트모드 기능을 가지는 연산처리장치에 용이하게 접속될 수 있는 캐쉬내장의 반도체 기억장치는 아직 제공되지 않았다.
CDRAM을 구현하기 위하여, DRAM 어레이 및 SRAM 어레이는 동일 반도체 칩상에 집적화되어야 한다.
반도체 칩은 하나의 패키지에 설치된다.
DRAM 어레이와 SRAM 어레이의 설계 및 동일 칩상의 기하학적 특징은 기하학적 구조와 패키지의 물리적 차원에 의해 결정된다.
DRAM 어레이와 이와 연계된 회로는 DRAM이 대용량 메모리로 구현되기 ㄸㅒ문에 CDRAM에서는 칩의 주영역을 차지한다.
따라서, DRAM 어레이의 크기와 구조는 패키지의 크기와 형상에 의해 실제 결정된다.
상기 칩영역을 효과적으로 사용하기 위해, SRAM 어레이는 칩상에서 효율적으로 배치 또는 설계된다.
그러나, 효율적인 칩영역의 이용과, 패키지이 임의적 형상과 크기에 있어서의 CDRAM을 수용하기 위한 SRAM 어레이의 구성에 대하여는 어떠한 고찰도 이루어지지 않았다.
본 발명의 제 1 목적은 여러 동작기능과 효율적인 칩배열을 갖는 신규의 CDRAM을 제공하는데 있다.
본 발명의 또다른 목적은 고속 및 저전력소비로 DRAM 어레이와 SRAM 어레이 사이에서 데이타를 전송하게 하는 반도체 기억장치를 제공하는데 있다.
본 발명의 제 1 특징에 따라 반도체 기억장치는 행렬로 배열된 복수의ㅣ 다이내믹 메모리셀과, 행렬로 배열된 복수의 스태틱 메모리셀과 ; 상기 DRAM 어레이와 SRAM 어레이 사이에서 데이타를 전송하는 내부 데이타 전송선과는 별도로 제공되어 있는 데이타 전송수단과 ; 상기 DRAM 어레이의 선택된 메모리셀의 정보를 감지 및 증폭하는 센스증폭수단과 ; DRAM 어레이에서 SRAM 어레이로의 전송지정에 응답하여 상기 센스증폭수단을 활성화하는 타이밍 보다 빠른 타이밍에서 상기 전송수단을 활성화하는 제어수단을 구비한다.
상기 DRAM 어레이의 비트선 데이타는 상기 전송수단에 직접 전송되고, 내부 데이타선을 통해 전송되지 않는다.
본 발명의 제 2 특징에 따라 반도체 기억장치는 행렬로 배열된 복수의 다이내믹 메모리셀을 포함하는 DRAM 어레이와 ; 행렬로 배열된 복수의 스태틱 메모리셀을 포함하는 SRAM 어레이와 ; 상기 DRAM 어레이의 각 열에 제공되어서 대응하는 열에 있는 신호를 증폭하는 증폭수단과 ; 상기 대응의 열에 있는 신호를 증폭 및 래치하는 센스증폭수단과 ; 상기 DRAM 어레이와 SRAM 어레이 사이에서 데이타를 전송하는 내부 데이타 전송선과는 별도로 제공된 데이타 전송수단과 ; 상기 증폭수단에서 상기 데이타 전송수단으로의 출력을 선택적으로 전송하기 위하여 어드레스신호에 응답하는 수단과 ; 데이타 전송지정에 응답하여 상기 데이타 전송수단을 활성화하는 제어수단을 포함한다.
상기 전송수단은 전류를 상기 증폭수단으로 제공함으로써 전류미러증폭수단을 형성하는 수단을 포함한다.
이하 본 발명의 실시예를 상세히 설명한다.
CDRAM의 DRAM과 SRAM의 어레이구성은 제 7 도 내지 제23도를 참고하여 설명한다.
이 구성에서, DRAM 어레이는 국부적 활성형 동작을 구현하기 위하여 복수의 블록을 구비한다.
DRAM 어레이는 각 블록에 제공된 국부 IO선과 행방향으로 배치된 블럭에 각각 제공된 글로벌 IO선을 구비한다.
SRAM 어레이는 매트릭스형태로 배열된 복수의 SRAM 셀을 구비한다.
DRAM 어레이와 SRAM 어레이 사이에서 복수 비트의 데이타 전송은 양방향 전송게이트회로와 글로벌 IO선을 통해 이루어진다.
DRAM 어드레스와 SRAM 어드레스는 서로 독립적으로 설정될 수 있다.
이러한 구성은 DRAM 어레이와 SRAM 어레이 사이의 매핑형태에 따라 제 1 데이타 전송이 이루어져서 열방향으로 배열된 블럭은 국부적 IO선을 통해서 대응하는 글로벌 IO선과 함께 데이타를 통신하기 위해 동시에 활성화 된다.
다음은 특정한 DRAM과 SRAM 어레이구성에 대하여는 상세히 설명한다.
[실시예]
[어레이배치]
제 7 도는 이 발명이 적용되는 반도체 기억장치의 메모리 어레이부의 구성의 일예를 개략적으로 표시하는 도면이다.
제 7 도에 있어서, 반도체 기억장치는, 행 및 열로 된 매트릭스상으로 배열된 다이나믹형 메모리셀을 포함하는 DRAM 어레이(1)과, 행 및 열로 된 매트릭스상으로 배열된 스태틱형 메모리셀로 될 SRAM 어레이(2)와, 이 DRAM 어레이(1)와 SRAM 어레이(2)와의 사이에서의 데이타 전송을 행하기 위한 쌍방향 전송게이트회로(3)를 포함한다.
DRAM 어레이(1)는 그 기억용량이 1M비트의 경우 1024가닥의 워드선 WL과 1024쌍의 비트선 BL/BL을 포함한다.
단, 도면에 있어서는 비트선쌍은 DBL로 표시된다.
이 DRAM 어레이(1)는 행 및 열방향에 각각 따라서 복수의 블록으로 분할된다.
제 7 에 있어서는, DRAM 어레이(1)는 열방향에 8개의 블록 NBi1∼NBi8(I=1∼4)로 분리되어, 또한 행방향으로 4개의 블록 NB1j∼NB4j(j=1∼8)로 분할되어, 합계 32개의 메모리블록으로 분할된 경우가 일예로서 표시된다.
이 열방향에 분할된 8개의 블록 NBi1∼NBi8은 하나의 행블록(11)을 구성한다.
행방향으로 분할된 4개의 블록 NB1j∼NB4j는 열블록(12)를 구성한다.
1개의 행블록(11)에 포함되는 메모리블록 NBi1∼NBi8은 1본의 워드선 WL을 공유한다.
동일의 열블록(12)에 포함되는 메모리블록 NB1j∼NB4j는 칼럼선택선 CSL을 공유한다.
각 메모리블록 MB11∼MB48은 각각에 대해서 센스증폭기 +IO 블록(13)이 설치된다.
이 센스증폭기+ IO 블록(13)의 구성에 대해서는 후에 설명한다.
칼럼선택선 CSL는 동시에 2열(2쌍의 비트선)을 선택한다.
이 반도체 기억장치는 또다시, 외부로부터 주어지는 어드레스에 응답하여 이 DRAM 어레이(1)에서 대응의 1행을 선택하는 로디코더(14)와, 외부에서 주어지는 열어드레스에 응답하여 한가닥의 칼럼선택선 CSL를 선택하는 칼럼디코더(15)를 포함한다.
열블록(12)는, 서로 독립된 2쌍의 I/O 선 16a 및 16b을 통해서 쌍방향 전송게이트회로(3)에 접속된다.
SRAM 어레이(2)는, 이 쌍방 전송게이트회로(3)을 통해서 16쌍의 I/O 선 각각에 접속되는 16쌍의 비트선쌍 SBL를 포함한다.
이 SRAM 어레이(2)는, 4K비트의 용량의 경우, 16쌍의 비트선과 256본의 워드선과를 포함한다.
따라서, 이 SRAM 어레이(2)는 1행이 16비트가 된다.
이 SRAM 어레이(2)에 대해서, 외부에서 주어지는 행어드레스를 디코더하여 이 SRAM 어레이(2)의 1행을 선택하는 SRAM 로디코더(21)과, 외부에서 주어지는 열어드레스를 디코더하여, 이 SRAM 어레이(2)의 대응의 열을 선택하는 SRAM 칼럼디코더(22)와, 데이타 읽어낼시에 있어서 이 SRAM 로디코더(21) 및 SRAM 칼럼디코더(22)에 의해 선택된 메모리셀의 데이타를 증폭하여 출력하는 센스증폭기회로(23)을 포함한다.
이 SRAM 칼럼디코더(22)에 의해 선택된 SRAM 비트선대 SBL는 공통 데이타베이스에 접속되어 입출력버퍼(도시하지 않음)을 통해서 장치외부와 데이타의 입출력이 행하여진다.
DRAM 로디코더(14) 및 DRAM 칼럼디코더(15)에 주어지는 어드레스 RAM 로디코더(21) 및 SRAM 칼럼디코더(22)에 주어지는 어드레스는 공히 서로 독립한 어드레스이며, 각각 다른 어드레스단자를 통해서 주어진다.
다음에 제 7 도에 표시하는 반도체 기억장치의 데이타 전송동작에 대해서 개략적으로 설명한다.
DRAM 부분의 동작에 대해서 설명한다.
우선, 외부에서 주어지는 행어드레스에 따라서 로디코더(14)가 행선택동작을 하고 1본의 워드선 DWL의 전위를 "H"로 올린다.
이 선택된 1본의 워드선 DWL에 접속되는 메모리셀로부터 대응의 1024본 비트선 BL(또는 /BL)로 데이타가 읽어내어진다.
이어서, 이 선택된 워드선 DWL을 포함하는 행블록(11)에 포함되는 센스증폭기(블록(13)에 포함한다)가 일제히 활성화되어, 각 비트선쌍의 전위차를 차동적인 증폭을 한다.
이와같이 4개의 행블록(11)중 1개의 행블록만이 활성화되는 것은 이 센스동작시에 있어서, 비트선의 충방전에 수반되는 소비전력을 저감하기 위한 것이다(이 선택행을 포함하는 블록만이 활성화하는 동작방식을 블록분할동작방식이라 칭한다).
다음은 외부에서 주어지는 열어드레스에 따라서, DRAM 칼럼디코더(15)가 열선택동작을 행한다.
각 열블록(12)에 있어서, 1본의 칼럼선택선 CSL가 선택상태로 된다.
이 1본의 칼럼선택선 CSL는 2쌍의 비트선을 선택하여, 이 2쌍의 비트선을 해당 열블록 대응에 설치된 2쌍의 I/O 선(16a) 및 (16b)를 각각 접속한다.
이것에 의해, DRAM 어레이(1)에서 복수비트(본 실시예에 있어서는 16비트)의 데이타가 복수의 I/O 선쌍(16a) 및 (16b)상에 읽어낸다.
다음은 SRAM 부분의 동작에 대해서 설명한다.
외부로부터 주어지는 행어드레스에 따라서 SRAM 로디코더(21)이 행선택 동작을 행하여, SRAM 어레이(2)에서 1본의 워드선을 선택한다.
1가닥의 SRAM 워드선에는, 전술과 같이 16비트의 메모리셀이 접속된다.
따라서, 이 1본이 워드선의 선택동작에 따라서, 16개의 스태틱형 메모리셀(SRAM 셀)이 16쌍의 비트선 SBL에 접속된다.
DRAM 어레이(1)에 대한 I/O 선쌍(16a) 및 (16b)에 16비트의 데이타가 전달된 후에, 이 쌍방향 전송게이트회로(3)이 온상태되어, 16쌍의 I/O 선쌍(16a) 및 (16b)와 SRAM의 16쌍의 비트선 SBL와가 각각 접속된다.
이것에 의해, SRAM 어레이(2)에 있어서 이미 선택되어 있는 16비트의 메모리셀에 대해서 16쌍의 I/O 선쌍(16a) 및 (16b)상에 전달되어 있던 데이타가 각각 써넣어진다.
SRAM에 설치되어 있는 센스증폭기회로(23) 및 칼럼디코더(22)는 SRAM 어레이(2)에 있어서 메모리셀과 외부 데이타를 입출력하기 위한 내부 데이타선과의 사이의 수수를 위해 사용된다.
이 SRAM 어레이(2)에 있어서 SRAM 셀을 선택하기 위한 어드레스는, DRAM 어레이(1)에 있어서 다이나믹형 메모리셀(DRAM 셀)을 선택하기 위한 어드레스와는 전혀 독립으로 설정하는 것이 가능하다.
이때문에, DRAM 어레이(1)에 있어서, 선택된 16비트의 메모리셀은 SRAM 어레이(2)의 임의의 위치(행)의 메모리셀과 데이타의 수수를 행하는 것이 가능하며, 다이렉트 매핑방식, 셋트어소시어티브방식의 모든 매핑방식을 어레이의 배치 및 구성을 변경하는 일없이 실현하는 것이 가능하다.
상기 설명에 있어서는, DRAM에서 SRAM에의 16비트의 일괄전송의 동작을 원리적으로 설명했지만. SRAM 어레이(1)로부터 DRAM 어레이(1)에의 16비트의 일괄전송에 대해서도 같은 동작에 따라서 행하여져, 단적으로 쌍방향 전송게이트회로(3)에 의해 데이타의 전송방향이 역으로 될 뿐이다.
다음은 이 발명에 의한 캐시내장 반도체 기억장치의 구성 및 동작에 대해서 순서에 따라 상세히 설명한다.
제 8 도에는, 제 7 도에 표시하는 반도체 기억장치의 요부의 구체적 구성을 표시하는 도면이다.
제 8 도에 있어서, DRAM 어레이의 1개의 메모리셀 MBij의 데이타전송에 관련하는 부분이 대표적으로 표시된다.
제 4 도에 있어서는, DRAM 메모리블록 MBij는, 행렬상으로 배치된 복수의 DRAM 셀 DMC를 포함한다.
DRAM 셀 DMC는 1개의 트랜지스터 Q0와, 1개의 커패시터 Co를 포함한다.
이 메모리 커패시터 Co의 한편 전극(셀프레이트)에는 일정한 전위 Vgg가 주어진다.
이 메모리블록 MBij는 또다시, 각각에 1행의 DRAM 셀 DMC가 접속되는 DRAM 워드선 DWN와, 각각에 1열의 DRAM 셀 DMC가 접속되는 DRAM 비트선쌍 DBL를 포함한다.
이 DRAM 비트선대 DBL는, 2본의 비트선 BL 및 /BL에 의해 구성된다.
비트선 BL와 비트선 /BL에는 서로 상호한 신호가 전달된다.
DRAM 셀 DMC는 DRAM 워드선 DWL와 DRAM 비트선대 DBL의 교점에 각각 배치된다.
DRAM 비트선대 DBL 각각에 대해서, 대응의 비트선쌍의 전위차를 검지하고 증폭하기 위한 DRAM 센스증폭기 DSA가 설치된다.
이 DRAM 센스증폭기 DSA는, 센스증폭기 활성화신호 ψSAN 및 /ψSAPE에 응답하여 센스증폭기 구동신호 ψSAN 및 /ψSAP를 발생하는 센스증폭기 활성회로 SAK에 의해 그 동작이 제어된다.
DRAM 센스증폭기 DSA는, P채널 MOS 트랜지스터가 교차결합되어 신호 /ψSAP에 응답하여 고전위측의 비트선을 동작전원전위 Vcc 레벨까지 승압하기 위한 제 1 의 센스증폭기부분과, n채널 MOS 트랜지스터가 교차결합되어, 신호 ψSAN에 응답하여 저전위측의 비트선의 전위를 예를들면 접지전위레벨의 전위 Vss에 방전하는 제 2 의 센스증폭기부분을 포함하는 센스증폭기 활성화회로 SAK는, 센스증폭기 활성화신호 /ψSAPE에 응답하여 온(ON)상태로 되고, DRTAM 센스증폭기 DSA의 제 1 의 센스증폭기부분을 활성화하기 위한 센스증폭기 활성화 트랜지스터 TR1과, 센스증폭기DSA의 제 2 의 세스 증폭기 부분을 활성화하는 센스증폭기 활성화 트랜지스터 TR2를 포함한다.
트랜지스터 TR1은 p채널 MOS 트랜지스터에 의해 구성되어, 트랜지스터 TR2는 n채널 MOS 트랜지스터에 의해 구성된다.
트랜지스터 TR1은 온(ON)상태로 됐을시에 동작전원전위 Vcc 레벨의 구동신호 /ΦSAP를 각 센스증폭기는 DSA의 한편 전원노드에 전달한다.
트랜지스터 TR2는 온(ON)상태로 됐을시, DRAM 센스증폭기 DSA의 타방전원노드에 전위 Vss 레벨의 신호 ψSAN을 전달한다.
이 센스증폭기 활성화회로 SAK로부터의 신호 /φSAP 및 SAN이 전달되는 신호선 /ΦSAP와 신호선 /ψSAN과의 사이에 이퀄라이즈 지시신호 ψEQ에 응답하여 양신호선을 이퀄라이즈 트랜지스터 TEQ가 설치된다.
이것에 의해, 센스증폭기 구동신호선 /ψSAP 및 ψSAN은 스텐바이시에는 (Vcc+Vss)/2의 중간전위로 프리챠지된다.
여기서, 신호선과 그위의 신호선을 동일부호로 표시한다.
DRAM 비트선대 DBL 각각에 대해서, 프리챠지·이퀄라이즈신호 ψEQ에 응답하여 활성화되어, 대응의 비트선쌍의 각 비트선을 소정의 프리챠지전위 Vb1으로 프리챠지하고 또한 이퀄라이즈하는 프리챠지/이퀄라이즈회로 PE가 설치된다.
DRAM 메모리블록 MBij는 또다시, DRAM 비트선대 DBL 각각에 대해서 설치되어 칼럼선택선 CSL상의 신호전위에 응답하여 온상태로 되어, 대응의 DRAM 비트선대 DBL를 로칼 I/O 선쌍 LIO에 접속하는 열선택게이트 CSG를 포함한다.
칼럼선택선 CSL는 2쌍의 DRAM 비트선에 대해서 공통으로 설치되어, 이것에 의해 동시에 2개의 DRAM 비트선대 DBL가 선택된다.
로칼 I/O 선쌍은 이동시에 선택되는 2쌍의 DRAM 비트선쌍으로부터 데이타를 각각 받을 수 있도록 2쌍 LIOa 및 LIOb 설치된다.
이 메모리블록 MBij는 또한, 블록 활성화 신호 ψBA에 응답하여 로칼 I/O 선쌍 LIOa 및 LIOb를 각각 글로벌 I/O 선쌍 GIOa 및 GIOb에 접속하는 IO 게이트 IOGa 및 IOGb를 포함한다.
칼럼선택선 CSL는 제 7 도에 표시하는 1개의 열블록에 걸쳐서 행방향으로 늘어놓아, 또 글로벌 I/O 선쌍 GIOa 및 GIOb도 1개의 열블록에 걸쳐서 행방향으로 늘어놓는다.
제 7 도와의 대응에 있어서, I/O 선(16a) 및 (16b)는 각각 로칼 I/O 선쌍 LIOa 및 LIOb와, LIO 게이트 IOGa 및 IOGb와, 글로벌 I/O 선쌍 GIOa 및 GIOb에 대응한다.
SRAM은, 각각에 1행의 SRAM TPF SMC가 접속되는 SRAM 워드선 SWL와, 각각에 1열의 SRAM 셀 SMC가 접속되는 SRAM 비트선대 SBL 와, SRAM 비트선대 SBL 각각에 설치되는 대응의 비트선쌍의 전위차를 검지하고 증폭하는 SRAM 센스증폭기 SSA를 포함한다.
쌍방향 전송게이트회로(3)는, SRAM 비트선대 SBL와 글로벌 I/O 선대 GIO와의 사이에 설치되는 쌍방향 전송게이트 BTGa 및 BTGb를 포함한다.
쌍방향 전송게이트 BTGa 및 BTGb는 공히, 데이타 전송지시신호 ψTDS 및 ψTDS에 응답하여 SRAM 비트선대 SBL와 글로벌 I/O 선쌍 GIOa 및 GIOb와의 사이에서의 데이타전송을 행한다.
데이타 전송지시신호 ψTSD는, SRAM 부분에서 DRAM 부분에의 데이타 전송을 지시하고, 데이타 전송지시하고, 데이타 전송지시신호 ψTSD는 DRAM 부분에서 RAM 부분에의 데이타전송을 지시한다.
[어레이배치 2]
제 9 도에 어레이배치의 다른 구성예를 표시한다.
이 제 9 도의 어레이배치의 구성에 있어서는, SRAM 칼럼디코더(22)가, DRAM 어레이(1)와 SRAM 어레이(i)와의 사이에 설치된다.
또, 입출력버퍼(274)가 내부 데이타선(251)를 통해서 SRAM 칼럼디코더(22)에 의해 선택된 열과 접속된다.
이 제 9 도에 표시하는 구성에 있어서는 DRAM 어레이로 선택된 열은 쌍방향 전송게이트를 통해서 내부 데이타선(251)에 접속된다.
이 쌍방향 전송게이트회로(3)를 통해서 DRAM 어레이(1)와 내부 데이타선(251)과의 접속은, DRAM의 칼럼디코더(15)로부터의 열선택신호에 의해 쌍방향 전송게이트에 설치된 열선택게이트를 사용하여 행하여도 가한다.
이 DRAM 어레이(1)와 내부 데이타선(251)과의 접속 및 SRAM 어레이(2)와 내부 데이타선(251)과의 접속에 대해서는 후에 상세히 설명한다.
어드레스버퍼(252)는, 칩이네이블신호 E에 응답하여 외부로부터 주어지는 어드레스신호 Aa를 취하여, DRAM 어레이(1)의 행·열지정용의 내부 행·열어드레스신호 int-Aa를 발생한다.
어드레스버퍼(252)는 또, 칩이네이블신호 E에 응답하여 외부에서 주어진 어드레스신호 Ac를 취하여, SRAM 어레이(2)의 행 및 열을 지정하기 위한 내부 행·열어드레스신호 int-Ac를 발생한다.
DRAM 어레이용의 외부 어드레스신호 Aa와 SRAM 어레이용의 어드레스신호 Ac는 각각 별개의 단자를 통해서 어드레스버퍼(252)에 주어진다.
이 제 9 도에 표시하는 구성의 경우, SRAM의 로디코더(21) 및 칼럼디코더(22)에 주어지는 내부 어드레스 int-Ac와, DRAM의 로디코더(14) 및 칼럼디코더(15)에 주어지는 내부 어드레스 int-Aa와는 각각 서로 독립적인 경로를 통해서 어드레스버퍼(252)에서 주어진다.
따라서, 이 구성에 있어서도, SRAM 어레이(2) 및 DRAM 어레이의 메모리셀을 각각 독립적으로 어드레스 지정할 수가 있다.
제 9 도에 표시하는 구성에 있어서, 쌍방향 전송게이트회로(3)와 SRAM 어레이(2)와의 사이에 SRAM 칼럼디코더(22)가 설치되어 있지만, SRAM 칼럼디코더(22)는 쌍방향 전송게이트회로(3)와 DRAM 어레이(1)와의 사이에 설치되는 구성일지라도 가한다.
또, DRAM 어레이 I/O 선쌍(16a),(16b)를 DRAM 칼럼디코더(15)의 출력에 따라서 선택하고, 이 선택된 DRAM I/O 선쌍의 내부 공통 데이타버스(251)에 접속하고, 또한 SRAM 칼럼디코더(22)에 의해 SRAM 비트선대 SBL를 내부 데이타 전달선(251)에 접속하는 구성일지라도 좋다.
[어레이배치 3]
제10도는 이 발명의 다른 실시예인 반도체 기억장치의 어레이의 레이아웃트를 표시하는 도면이다.
제10도에 표시하는 CDRAM은 4M비트의 DRAM 어레이와 16K비트의 SRAM 어레이와를 포함한다.
즉, 제10도의 CDRAM은 제 7 도 또는 제 9 도에 표시하는 CDRAM을 4면 포함한다.
제10도에 있어서, CDRAM은, 각각이 1M비트의 용량을 배치한 4개의 메모리매트 MM1, MM2, MM3 및 MM4를 포함한다.
DRAM 메모리매트 MM1∼MM4의 각각은, 1024행(워드선) 512열(비트선쌍)의 메모리셀배치를 포함한다.
DRAM 메모리매트 MM1∼MM4는 각각, 각기가 128열(비트선쌍)×256행(워드선)의 구성을 비치하는 32개의 메모리블록 MB로 분할된다.
1개의 메모리매트 MM에 있어서, 행방향으로 4개의 메모리블록으로 분할되어, 열방향으로 8개의 블록으로 분할된다.
이 제10도에 표시한 것같이, 1M비트의 메모리매트를 제 7 도에 표시하는 DRAM과 같은 배치와 달리 열방향으로 8분할, 행방향으로 4분할로 하는 것은 후에 설명하는 구형상의 패키지를 수납하기 위한 것이다.
메모리블록 MB의 각각의 열방향의 중앙부에 DRAM용의 센스앰프 DSA와 열선택게이트 CSG는 각 비트선대 DBL에 대응하여 배치된다.
메모리블록 MB는, 센스증폭기 DSA와 열선택게이트 CSG를 중심으로 해서상측의 메모리블록 UMB와 하측의 메모리블록 LMB로 분할된다.
동작시에 있어서는, 이 상하의 메모리블록 UMB 및 LMB의 어느것 한편은 센스증폭기 DSA 및 열선택게이트 CSG에 접속된다.
이 센스증폭기 DSA 및 열선택게이트 CSG에 상하 메모리블록 UMB 및 LMB 의 어느것을 접속하느냐는, 어드레스에 의해 결정된다.
이와같은 1개의 메모리블록 MB를 상하 2개의 메모리블록 UMB 및 LMB로 분할하고, 한편만을 센스증폭기 DSA 및 열선택게이트 CSG에 접속하는 구성은 예를들면 4M비트 이상의 센스증폭기 구성의 DRAM에 있어서 통상 사용되고 있다.
1개의 메모리매트 MM는 2개의 활성화 구분 As를 포함한다.
이 활성화 구분 As에 있어서 1본의 워드선이 선택된다.
즉, 이 제10도에 표시하는 구성에 있어서는 제 7 도에 표시하는 구성과 달리, 1가닥의 워드선이 2개로 분할되어, 각각의 활성화 구분으로 나누어진다.
따라서, 1개의 메모리매트 MM에 있어서 1본(가닥)의 워드선이 선택되는 것과 등가다.
이 반도체장치(CDRAM)는, 또다시, 4개의 DRAM 메모리매트 MM1∼MM4에서 1가닥의 워드선을 선택하기 위해서는, 4개의 DRAM 로디코더 DRD1, DRD2, DRD3 및 DRD4를 설비한다.
이 DRAM 로디코더 DRD1∼DRD4는 각 메모리매트 MMI∼MM4는 각 메모리매트 MM1∼MM4에서 1가닥의 워드선을 선택한다.
따라서, 이 제10도에 표시하는 CDR에 있어서는, 한번에 4가닥의 워드선이 선택된다.
DRAM 로디코더 DRD(1)은 메모리매트MM1및MM2 대응의 활성화 구분 As에서 1행을 선택한다.
DRAM 로디코더 DRD(2)는 이 메모리매트 MM1 및 MM2의 하측의 활성화 구분 As에서 1행을 선택한다.
DRAM 로디코더 DRD(3) 및 DRD(4)는 DRAM 메모리매트 MM3 및 MM4의 상측의 활성화 구분 As 및 하측의 활성화 구분 As 각각에서 1행을 선택한다.
CDRAM은 또다시, DRAM의 메모리매트 MM1∼MM4의 각 열블록에서 2열(비트선쌍)을 선택하기 위한 DRAM 칼럼디코더 DCD를 포함한다.
이 DRAM 칼럼디코더 DCD로부터의 열선택신호를 제 3 도에 표시하는 칼럼선택선 CSL에 전달된다.
이 칼럼선택선 CSL는, 상측의 활성화 구분 As와 하측의 활성화 구분 As와로 공용되도록 늘어놓는다.
따라서, 이 제10도에 표시하는 구성에 있어서 DRAM 칼럼디코더 DCD로부터의 열선택신호에 의해 1개의열블록(이 제10도에 있어서 열방향으로 분할된 8개의 메모리블록으로 된 블록)에 4열이 선택된다,
칼럼디코더 DCD에 의해 선택된 열은 각각 대응된 글로벌 I/O 선쌍 GIO에 접속된다.
이 글로벌 I/O 선쌍 GIO는, 1개의 활성화 구분 As에 있어서 각 열블록에 2쌍씩 열방향으로 늘어놓는다.
이 글로벌 I/O 선쌍 HGIO와 각 열블록에 있어서 로칼 I/O 선쌍 LIO와의 접속구성에 대해서는 후에 상세히 기술한다.
제10도에 표시하는 CDRAM은 또다시, 각각 4K비트의 용량을 가지고 있고, SRAM 셀로 된 SRAM 어레이블록 SMA1∼SMA4를 포함한다.
2개의 SRAM 어레이블록으로 공용되도록 양자의 중앙부에 SRAM용의 로디코더 SRD1 및 SRD2가 설치된다.
SRAM 로디코더 SRD1은, SRAM 어레이블록 SMA1 및 SMA3에 의해 공용된다.
SRAM 로디코더 SRD2는, SRAM 어레이블록 SMA2 및 SMA4에 의해 공용된다.
이 SRAM 어레이블록 SMA의 구성의 상세한 것은 후에 설명한다.
이 CDRAM은, 데이타의 입출력을 4비트단위로 수행하기 위해서 4개의 입출력버퍼회로 IOB1, IOB2, IOB3 및 IOB4를 포함한다.
이 입출력버퍼회로 IOB1∼IOB4는 각각 공통 데이타버스(내부 데이타버스)를 통해서 SRAM을 위한 센스증폭기 및 칼럼디코더의 블록 SCDA에 접속된다.
이 제10도에 표시하는 구성에 있어서, 데이타의 입출력을 SEAM을 위한 센스증폭기 및 디코더블록 SCDA를 통해서 행하도록 표시되어 갔지만, 이것은 쌍방향 전송게이트 BTG의 부분에서 데이타의 입출력을 할 수 있도록 구성해도 좋다.
동작시에 있어서, 각 활성구분 As에 있어서 1가닥의 워드선이 선택된다.
이 선택된 워드선을 포함하는 행블록만을 활성화된다.
나머지의 행블록은 프리챠지상태를 유지한다.
이 선택된 행블록에 있어서는, 선택워드선을 포함하는 소블록 UMB(또는 LMB) 만이 DRAM용 센스증폭기 DSA 및 열선택게이트 CSG에 접속되어, 다른편의 소메모리블록 LMB(또는 UMB)는 DRAM용 센스증폭기 DSA 및 열선택게이트 CSG에서 떨어진다.
따라서, 전체로 1/8의비트선의 활성화(충방전)가 행하여진다.
이와같이 분할동작함으로서, 비트선의 충반전에 수반되는 소비전력을 저감할 수가 있다.
또, 1개의 메모리블록 MB를 상측의 메모리블록 UMB와 하측의 메모리블록 LMB로 분할하고, 이 중앙부에 센스증폭기 DSA를 배치함으로서, 비트선의 길이가 짧아져, 비트선용량 Cd와 메모리 커패시터용량 Cs와의 비, Cb/Cs를 적게할 수가 있어, 충분한 읽어내기 전압을 고속으로 얻을 수가 있다.
각 활성화 구분 As에 있어서는 행방향의 4개의 소블록 UMB(또는 LMB)에 있어서, 센스동작이 행하여진다.
각 활성화 구분 As에 있어서는, DRAM 칼럼디코더 DCD로부터의 열선택회로에 의해 1개의 열블록에 있어 2쌍의 비트선이 선택된다.
글로벌 I/P 선대 GIO는 각 활성화 구분 As의 열블록에 대해서 공유되도록 열방향으로 늘어놓고 있다.
각 활성화 구분 As에 있어 각 열블록에서의 2쌍의 비트선이 선택되어 대응의 2쌍의 글로벌 I/O 선 GIO에 접속된다.
쌍방향 전송게이트 BTG에는 4쌍의 글로벌 I/O 선쌍 GIO가 접속된다.
1개의 메모리매트 MM에 대해서 4개의 쌍방향 전송게이트 VTG가 설치된다.
따라서, 1개의 메모리매트 MM로부터는 16쌍의 글로벌 I/O 선 GIO가 대응의 SRAM 어레이의 SRAM 비트선쌍 SBL에 접속될 수 있다.
다음에, 이 글로벌 I/O 선의 레이아웃트에 대해서 설명한다.
제11도는 하나의 메모리매트에 대한 글로벌 I/O 선의 배치를 표시하는 도면이다.
제11도에 있어서 글로벌 I/O 선쌍 GIO는 상측 활성화 구분 UAS에 대해서 설치하는 상측 글로벌 I/O 선쌍 UGIO와, 하측 활성화 구분 LAS에 대해서 설치되는 하측 그로벌 I/O 선쌍 LGIO를 포함한다.
이 상측 글로벌 I/O 선쌍 UGIO와 하측 글로벌 I/O 선쌍 LGIO는 평행으로 배치된다.
하측 글로벌 I/O 선쌍 LGIO는 상측의 활성화 구분 UAS를 통과하지만, 이 상측의 활성화 구분 UAS내의 로칼 I/O 선쌍 LIO와는 접속되지 않는다.
글로벌 I/O 선쌍 GIO와 로칼 I/O 선쌍 LIO와는 블록선택스위치인 IO 게이트 IOG를 통해서 접속된다. 이 IO 게이트 IOG는, 선택된 워드선을 포함하는 행블록에 설치된 것만이 블록선택신호 ψ2BA에 의해 온상태로 되고, 대응의 로칼 I/O 선쌍 LIO와 대응의 글로벌 I/O 선쌍 GIO와를 접속한다.
로칼 I/O 선쌍 LIO는, DRAM 센스증폭기 DSA 및 열선택게이트 CSG가 메모리블록 MB의 열방향의 중앙부에 배치되어 있어서, 또, 메모리블록 MB의 열방향의 중앙부에 행방향에 따라서 배치된다.
인접열블록간에는 열방향으로 워드선 션트영역 WSR가 설치된다.
이 워드선 션트영역 WSR는, 비교적 고저항의 폴리실리콘으로 형성되는 워드선과 저저항의 알루미늄배선과의 콘택트 이하에 간단히 설명한다.
제12도는. DRAM 셀에 포함되는 선택트랜지스터 Q0(제11도 참조)부의 단면구조를 개략적으로 표시하는 도면이다.
제12에 있어서, 선택트랜지스터 Q0는, 반도체기판 SUB의 표면에 형성된 불순물영역 IRP와, 한편의 불순물영역 IRP에 접속되는 비트선 B와, 이 2개의 불순물영역 IPR간의 반도체기판 표면상에 형성되는 폴리실리콘층 PL을 포함한다.
이 폴리실리콘층 PL에 워드선 구동신호 DWL(신호선과 그 위에 전달되는 신호와 동일참조부호로 표시하고 있음)가 전달됨으로, 이 불순물영역 IPR간의 반도체기판 표면에 채널이 형성되어, 이 선택트랜지스터 Q0가 온상태로 된다.
폴리실리콘은 비교적 고저항이다.
워드선 DWL가 길어지면, 폴리실리콘의 저항에 의해 신호지연이 생긴다.
워드선 DWL가 저저항으로 하기 위해서 폴리실리콘층 PL와 평행으로 저저항의 알루미늄배선 AL를 설치한다.
알루미늄배선 AL와 폴리실리콘층 PL와를 주기적으로 접속함으로서, 이 워드선 DWL의 저항을 저하시킨다.
알루미늄배선 AL는 비트선 BL의 상층에 형성된ㄷ.
따라서, 폴리실리콘층 PL와 알루미늄배선 AL의 콘택트를 취하기 위한 영역은 이 비트선 BL(/BL)가 존재하지 않은 영역, 즉 메모리셀이 배치되어 있지 않은 영역에 설정할 필요가 있다.
이때문에, 열블록간에 워드선 션트 영역이 마련된다.
이 접속모양을 제13도에 표시한다.
제13도에 있어서 워드선이 되는 비교적 고저항의 폴리실리콘층 PL와 평행으로 저저항의 알루미늄배선 AL가 배설된다.
이 알루미늄배선 AL에 워드선 구동신호 DWL이 전달된다.
알루미늄배선 AL와 폴리실리콘층 PL라 함은, 어드선 션트 영역 WSR에 있어서 콘택트층 CNT에 의해 주기적으로 접속된다.
알루미늄배선 AL와 폴리실리콘층 PL와 콘택트영역 CNT를 통해서 주기적인 콘택트를 형성함으로서 실효적인 이 폴리실리콘층 PL의 저항을 저하시킬 수가 있다.
이것에 의해, 1가닥의 워드선의 길이가 길어졌다고 해도, 고속으로 워드선 구동신호 DWL를 워드선 종단에까지 전달할 수가 있다.
제14도에 글로벌 I/O 선 및 칼럼선택선 CSL의 레이아웃트를 개략적으로 표시한다.
제14도에 있어서는, 2개의 메모리블록 MB에 대한 이들의 레이아웃트만을 표시한다.
제14도에 있어서, 글로벌 I/O 선쌍 GIO는 워드선 션트영역 WSR에 배치된다.
DRAM 워드선 DWL는 이 글로벌 I/O 선쌍 GIO와 직교하는 방향으로 배치된다.
이 제14도에 있어서, 알루미늄배선 AL와 폴리실리콘층 PL는 서로 평행으로 배치되어, 이 평면도에 있어서는 포개맞추기 위해서 같은 워드선 DWL로서 표시하고 있다.
또, DRAM 칼럼디코더로부터의 열선택신호를 전달하는 칼럼선택선 CSL는 이 DRAM 워드선 DWL와 직교하는 방향에 배치된다.
이 레이아웃트에 있어서는 DRAM의 비트선대 DWL는 표시되어 있지 않았지만 이 칼럼선택선 CSL와 평행으로 배치된다.
DRAM 워드선 DWL에 대한 알루미늄배선 AL(제 9 도 참조)는 제 1 층 알루미늄배선에 의해 구성된다.
칼럼선택선 CSL는 제 2 층 알루미늄배선에 의해 구성된다.
글로벌 I/O 선은 칼럼선택선 CSL와 동일층의 알루미늄배선에 의해 형성된다.
이 워드선 션트영역 WSR에 글로벌 I/O 선쌍 GIO를 배설함으로서, DRAM 어레이와 쌍방향 전송게이트와를 접속하기 위한 I/O 선을 로칼 I/O 선과 글로벌 I/O 선과 계층구조로서도 칩면적의 증대는 일어나지 않는다.
제15도는, 제10도에 표시하는 SRAM 어레이블록 SMA의 구성을 개략적으로 표시하는 도면이다.
제15도에 있어서, SRAM 어레이블록 SMA는, 16쌍의 비트선대 SBL와 256가닥의 SRAM 워드선 SWL를 포함한다.
SRAM 비트선대 SBL와 SRAM 워드선 SWL와의 교점에 SRAM 셀 SMe가 배치된다.
제10도에 표시한 것같이 이 SRAM 어레이블록 SMA를, 장방형의 칩레이아웃트에 대응시키기 위해 SRAM 비트선쌍 SBL는 DRAM 어레이의 행방향에 배치되어, 또한 SRAM 워드선 SWL가 DRAM 어레이의 열방향으로 배치된다.
SRAM 워드선 SWL는 SRAM 로디코더 SRD에 접속된다.
SRAM 비트선쌍 SBL는 쌍방향 전송게이트 BTG를 통해서 글로벌 I/O 선쌍 GIO와 접속할 필요가 있다.
따라서, SRAM 비트선쌍 SBL를 제11도의 하방향(또는 제15도의 상방향 : 이것은 메모리 어레이의 배치에 의해 결정된다)에 설치되는 쌍방향 전송게이트 BTG에 접속시킬 필요가 있다.
이때문에, 제15도에 표시하는 구성에 있어서는, SRAM 워드선 SWL와 평행으로 SRAM 비트선 추출배선 SBLT가 배설된다.
SRAM 비트선 추출배선 SBLT를 SRAM 워드선 SWL와 동일층의 배선층에 의해 구성하면, 새롭게 별도의 제조공정으로 형성되는 추가의 배선층을 시설할 일없이 용이하게 이 SRAM 비트선 추출배선 SBLT를 실현할 수가 있다.
SRAM 로디코더 SRD는 외부에서의 SRAM 용 행어드레스를 디코드하여 이 256가닥의 SRAM 워드선 SWL중의 1가닥을 선택한다.
이 선택된 SRAM 워드선 SWL에 접속되는 16비트의 SRAM 셀 SMC가 각각 대응의 SRAM 비트선쌍 SBL 및 SRAM 비트선 추출배선 SBLT에 접속된다.
데이타전송시에 있어서, 이 비트선 추출배선 SBLT는 쌍방향 전송게이트 BTG를 통해서 글로벌 I/O 선쌍 GIO와 접속된다.
이 제11도 및 제15도에 표시한 것 같은 레이아웃을 사용함으로서 제10도에 표시한 것같이, DRAM의 어레이를 도면의 상하에 분할하여 배치하고, 상하의 DRAM 어레이블록의 사이에 SRAM 어레이를 집중적으로 배치하고, 또한, 이 반도체 기억장치(칩) 중앙부에 설치된 SRAM 어레이의 근방에 입출력버퍼회로 IOB1∼IOB4를 설치하는 구조를 실현할 수가 있다.
이와같은 칩중앙부근 근방에서 데이타의 입출력을 행하는 구조는, 이하에 표시한 것같이 CDRAM에 지극히 알맞는이점을 준다.
CDRAM에 있어서 제 1 에 요구되는 것은 캐시레지스터에의 고속인 액세스이다.
캐시레지스터로서 기능하는 SRAM 어레이장치 외부와의 데이타의 출력을 행하는 입출력버퍼에 근접하여 배치하는 것은, 이 사이의 신호배선길이를 짧게할 수가 있어서, 고속으로 입출력을 할 수가 있어, 고속액세스라고 하는 요구를 충족시키는데 적당하다.
또, SRAM 어레이를 집중적으로 중앙부에 배치함으로서 SRAM 셀을 선택하기 위해 어드레스선을 짧게 할 수가 있다.
어드레스선을 짧게 하면 이 어드레스선에 수수된 배선저항 및 기생용량을 적게할 수가 있어, 고속으로 SRAM 셀을 선택할 수가 있어, 캐시레지스터에의 고속액세스의 실현에 알맞는다.
제10도에 표시하는 아키텍쳐(architecture)의 경우, DRAM 어레이와 SRAM 어레이와를 연결하기 위한 배선이 길어져, DRAM 어레이와 SRAM 어레이와의 사이의 데이타 전송속도가 저하한다는 걱정이 생길 수도 있다.
그러나, 이 DRAM 어레이와 SRAM 어레이와의 사이에서 데이타 전송이 이루어지는 것은, 캐시미스(미스힛트)가 발생했을 경우이다.
이 경우에는, 통상 표준 DRAM의 액세스속도 정도로 충분하며, 너무 그 속도의 고속화는 요구되지 않는것이 많아 실용상 하등의 문제는 생기지 않는다.
이 경우에도, 후에 설명하는 데이타 전송장치를 사용하면 고속으로 데이타의 써넣기/읽어내기가 이루어진다.
[SRAM 어레이의 또다른 배치]
제16도는 SRAM 셀의구조를 표시하는 도면이다.
제16도를 참조하여, SRAM 셀 SMC는, 인버터래치를 구성하는 MOS(절연게이트형) 트랜지스터 SQ1, SQ2, SQ3 및 SQ4를 포함한다.
P채널 MOS 트랜지스터 SQ1과 n채널 MOS 트랜지스터 SQ3가 동작전위 Vcc와 타방전원전위(접지전위)와의 사이에 상보접속되어, 한편의 인버터회로를 구성한다.
P채널 MOS 트랜지스터 SQ2과 n채널 MOS 트랜지스터 SQ4 동작전위 Vcc와 접지전위와의 사이에 상보접속되어, 타방의 인버터회로를 구성한다.
트랜지스터 SQ1 및 SQ3의 게이트가 노드 SN1에 접속되어, 트랜지스터 SQ2 및 SQ4의게이트가 노드 SN2에 접속된다.
노드 SN1은 한편의 인버터회로(트랜지스터 SQ1 및 SQ3)의 출력노드이며, 노드 SN2는 타방인버터회로(트랜지스터 SQ2 및 SQ4)의 출력노드이다.
SRAM 셀 SMC는 또한, SRAM 워드선 SWL상의 신호에 응답하여 도통하고, 노드 SN1 및 SN2를 각각 비트선 SBL 및 *SBL에 접속하는 n채널 MOS 트랜지스터 SQ5 및 SQ6을 포함한다.
비트선 SBL 및 *SBL에는, 다이오드 접속된 n채널 MOS 트랜지스터 SQ7 및 SQ8가 설치된다.
MOS 트랜지스터 SQ7 및 SQ8는 비트선 SBL 및 *SBL의 "H"의 전위를 Vcc-Vth의 전위에 크램프한다.
여기서, Vth는 트랜지스터 SQ7 및 SQ8의 한계치 전압이다.
다음은 이 SRAM 셀의 데이타의 써넣기 및 읽어내기시 동작에 대해서 간단하게 설명한다.
데이타 써넣기시에 있어서, 비트선 SBL와 상보비트선 *SBL에는 서로 상보의 데이타가 전달된다.
지금, 비트선 SBL에 "H" 및 상보비트선 *SBL에 "L"의 전위가 전달된 상태를 생각한다.
워드선 SWL의 전위는 "H"에 있어서, 노드 SN1 및 SN2는 각각 도통상태의 트랜지스터 SQ5 및 SQ6를 통해서 비트선 SBL 및 *SBL에 각각 접속된다.
노드 SN1의 전위는 트랜지스터 SQ2 및 SQ4의 게이트에 주어지며, 트랜지스터 SQ4가 도통상태, 트랜지스터 SQ2가 비도통상태가 된다.
한편, 노드 SN2의 "L" 전위는 트랜지스터 SQ1 및 SQ3의 게이트에 주어져, 트랜지스터 SQ1이 도통상태, 트랜지스터 SQ3가 비도통상태로 된다.
이것으로 인해, 노드 SN1의 전위가 "H" 노드 SN2의 전위가 "L"로 설정되어, 이들의 전위가 트랜지스터 SQ1∼SQ4로 된 인버터 래치회로에 의해 래치된다.
SRAM 워드선 SWL의 전위가 "L"에 내려감에 따라, 데이타의 써넣기가 완료한다.
데이타 읽어내기시에 있어서는 똑같이 SRAM 워드선 SWL의 전위가 "H"로 올라가 트랜지스터 SQ5 및 SQ6가 도통상이 된다.
노드 SN1 및 SN2에 각각 래치되어 있던 기억데이타(전위)가 각각 비트선 SBL 및 *SBL에 전달된다.
비트선 SBL 및 *SBL의 신호전위는 도시하지 않은 센스증폭기에 의해 증폭되어 데이타가 읽어내어진다.
제17도는, 제16도에 표시하는 트랜지스터 SQ7 및 SQ8의 기능을 설명하기 위한 도면이다.
이하, 제16도 및 제17도를 참조하여 이 트랜지스터 SQ7 및 SQ8의 동작에 대해서 설명한다.
트랜지스터 SQ7 및 SQ8은 다이오드 접속되어 있어, 비트선 SBL 및 *SBL의 전위 Vcc-Vth에 크램프한다.
즉, 비트선 SBL 및 SBL의 전위진폭의 "H" 레벨의 전위레벨은 Vcc-Vth에 설정된다.
노드 SN1에 래치된 "H"의 데이타는 Vcc 레벨의 전위를 설비한다.
이 "H" 레치데이타가 비트선 SBL에 전달될 경우 그 레벨은 트랜지스터 SQ5에 의한 신호손실에 의해, Vcc-Vth가 된다.
한편, 비트선 SBL(또는 *SBL)의전위진폭의 "L" 레벨의 전위 VL1은, 트랜지스터 SQ4, SQ6, 및 SQ8(또는 SQ3, SQ5 및 SQ7)의 저항분할에 의해 결정된다.
이 비트선 전위진폭의 "L"레벨의 전위 VL1은 접지전위 Vss 보다도 높다.
즉, 트랜지스터 SQ7 및 SQ8는, 비트선 SBL 및 *SBL의 "L"의 전위를 높게 하는 기능을 설비한다.
이 트랜지스터 SQ7 및 SQ8가 시설되어 있지 않을 경우를 생각한다.
이 경우 비트선 SBL 및 *SBL의 "L" 레벨의 전위 VL2는, 트랜지스터 SQ6 및 SQ4(또는 SQ5 및 SQ3)에 의해 접지전위 Vss로 방전되어, 거의 접지전위레벨이 된다.
이 트랜지스터 SQ7 및 SQ8가 설치되어 있지 않은 경우의 비트선 SBL(또는 *SBL)의 "H"의 레벨은 동작전원전위 Vcc 레벨이며, 트랜지스터 SQ5(또는 SQ6)에 있어서 이 트랜지스터 SQ5 또는 SQ6의 한계치전압 Vth의 손실이 존재하고 있다고 가정한다.
지금, 제17도에 있어서 TWL로 SRAM 워드선 SWL의 전위가 "H"로 올라간 상태를 생각한다.
트랜지스터 SQ7 및 SQ8가 설치되어 있는 경우, 비트선 SBL, *SBL에 이 SRAM 셀 SMC의 기억데이타가 전달되어, 식각 T1에 있어서 비트선 SBL, *SBL의 기억데이타가 전달되어, 식각 T1에 있어서 비트선 SBL, *SBL의 전위의 "H" 및 "L"가 교차한다.
한편, 트랜지스터 SQ7 및 SQ8이 설치되어 있지 않은 경우 이와같은 비트선 SBL 및 *SBL에 있어서 "H"과 "L"의 전위의 교차하는 시각 T2에 있어서이다.
이 비트선 SBL 및 *SBL의 전위 "H"와 전위 "L"가 교차하는 시점보다 후의 시각으로 각 비트선 SBL 및 *SBL의 데이타가 확정한다.
따라서, 이 트랜지스터 SQ7 및 SQ8를 설치함으로서 비트선 SBL, *SBL의 논리진폭을 적게 하고, 액세스시간을 고속으로 할 수가 있다.
SRAM은, DRAM과 달라 SRAM 프리챠지시간을 필요로 하지 않으므로, 고속액세스가 가능하다.
그러나, SRAM 어레이에 있어서는, SRAM 워드선과 비트선의 교점에 필히 1개의 메모리셀이 존재한다.
1개의 메모리셀은 비트선 SBL와 상보비트선 *SBL에 접속된다.
또, SRAM 셀은 제16도에 표시하는 것같이 6개의 트랜지스터를 필요로 하고 있고, 1개의 트랜지스터와 1개의 커패시터밖에 필요치 않는 DRAM 셀에 비하여 점유면적이 크다.
이때문에, SRAM 어레이를 할 수 있는 한 소면적으로 효율적으로 배치하는 것이 고밀도 고집적화된 CDRAM을 실현함으로 바람직하다.
지금, 제18도에 표시한 것같이 장방형의 패키지(550)에 CDRAM을 실장하는 경우를 생각한다.
이 패키지(550)은 제18도에 있어서 X로서 표시되는 장변방향과 Y로 표시되는 단변방향과를 마련한다.
이와같은 구형상의 패키지를 수납되는 경우, 대용량의 기억용량을 설비하는 DRAM 어레이(560)은 패키지(550)의 형상에 맞추어 구형상에 배치된다.
DRAM 어레이(560)과 SRAM 어레이(580)과는 전송게이트(570)을 통해서 쌍방향으로 데이타를 전송한다.
이와같은 배치인 경우, SRAM 어레이(580)의 형상은, DRAM 어레이의 단변방향의 길이와 동일한 길이를 가지는 것이 면적이용면에서 봐서 바람직하다.
지금 제19도에 표시한 것같이, DRAM 어레이(560)과 SRAM 어레이(580)와는 한번에 16비트의 데이타를 전송할 수 있는 경우를 생각한다.
이 경우, 캐시의 사이즈는 16비트이다.
1본의 SRAM 워드선 SWL에 대해 16쌍의 SRAM 비트선대 SBL, *SBL가 배치된다.
SRAM 어레이(580)은, (256행)×16열의 구성을 설비한다.
제19도에 표시한 것같이 패키지(550)의 장변방향에 따라서 256본의 SRAM 워드선 SWL1∼SWL256을 배치했을 경우, SRAM 어레이(580)의 장변방향(X방향)의 길이가 길어진다.
이 경우, 패키지(550)내의 SRAM 어레이(580)에 할당된 면적내에 수납할 수가 없게 된다.
또, 제20도에 표시하는 것같이, 패키지(550)의 단변방향(Y방향)에 SRAM 워드선 SWL1∼SWL256을 배치했을 경우, 제18도에 있어서, 장변방향(X방향)의 길이는 짧아지는 것, 단변방향 (Y 방향)의 길이가 길어지고, 똑같이, 패키지(550)내의 SRAM 어레이에 할당된 면적내에 배치할 수가 없다.
SRAM 어레이는 비트선쌍의 수와 SRAM 워드선의 수가 결정된 경우, 그 사이즈는 임의적으로 결정되어버리므로, SRAM 어레이의 형성에 유연성이 없다고 하는 문제가 있다.
또, SRAM 어레이에 있어서는 메모리셀 선택시에 있어서는, 항상 선택메모리셀을 통해서 전류가 흐른다.
따라서, 1본의 워드선에 접속되는 메모리셀수는 가능한한 적게 하는 것이 소비전류의 관점에서는 바람직하다.
그러나, 1본의 워드선에 접속되는 메모리셀의 수를 저감시키기 위해서, 워드선의 수를 증가시켰을 경우, 따라서 비트선의 길이가 길어진다.
이것은 비트선의 기생용량이 커져, 액세스시간이 길어진다는 문제가 생긴다.
또, DRAM 어레이는, 블록분할배치 및 세어드 센스증폭기 구성등을 비교적 그 어레이의 형상을 패키지의 형상으로 적합시키는 것이 용이하다.
따라서, DRAM 어레이의 형상에 응해서 유연하게, 그 형상을 변경할 수 있는 SRAM 어레이구조를 실현하는 것이 저점유면적의 캐시내장 반도체 기억장치를 얻기 위해서는 바람직하다.
제10도에 표시한 구형상 영역내의 DRAM 어레이와 SRAM 어레이의 배치는, 후에 표시하는 것같이, 구형상의 패키지에 4M CDRAM을 수납하기 위해서 요구된다.
SRAM 어레이 SMA는, DRAM 어레이 MM의 사이에 배치된다.
SRAM 어레이 SMA는, 칩의 장변방향(X방향)이 짧고 또한 칩의 단변방향(Y방향)이 긴 구형영역에 배치된다.
SRAM 어레이 SMA는, 4K비트의 기억용량을 지니고, 쌍방향 전송게이트회로 BTG를 통해서 대응의 DRAM 어레이 MM와 한번에 16비트의 데이타의 전송을 행한다.
이 경우, SRAM 어레이 SMA는 256가닥의 워드선과 16쌍의 비트선을 포함한다.
이하에, 이 구형 영역내에 효율적인 SRAM 어레이를 배치하기 위한 SRAM 어레이구조에 대해서설명한다.
제21도는 이 발명의 실시예인 SRAM 어레이의 원리적 구성을 표시하는 도면이다.
제21도에 있어서, 2가닥의 SRAM 워드선 SWL2와 2쌍의 비트선 SBL1, *SBL1, SBL2, *SBL2가 대표적으로 표시된다.
SRAM 셀 SMC1 및 SMC2는 1행에 배열된다.
SRAM 워드선 SWL1 및 SWL2는 이 1행에 배열된 SMC1 및 SMC2가 배열되는 행에 대해서 공통으로 설치된다.
워드선 SWL1은 메모리셀 SMC1에 접속된다.
워드선 SWL2는 메모리셀 SMC2에 접속된다.
SRAM 메모리셀 SMC2는 비트선쌍 SBL2, *SBL2에 접속된다.
비트선 SBL1, *SBL1, SBL2, *SBL2에 대해서 비트선전위의 "L"레벨의 전위를 크램프하기 위한 크램프용 트랜지스터 SQ7, SQ8, SQ15 및 SQ16이 설치된다.
메모리셀 SMC1 및 SMC2는 제16도에 표시하는 SRAM 셀 SMC와 동일의 구성을 갖추어, 래치형 기억소자의 구조를 갖춘다.
SRAM 셀 SMC1DMS, p채널 MOS 트랜지스터 SQ1, SQ2와 n채널 MOS 트랜지스터 SQ1, SQ2와 n채널 MOS 트랜지스터 SQ3, SQ4, SQ5 및 SQ6를 포함한다.
트랜지스터 SQ5 및 SQ6가 워드선 SWL1상의 신호전위에 응답하여 도통상태가 되며, 노드 SN1 및 SN2를 비트선 SBL1, *SBL1에 각각 접속한다.
트랜지스터 SQ1, SQ2, SQ3 및 SQ4는 인버터형 래치회로를 구성한다.
SRAM 셀 SMC2는, p채널 MOS 트랜지스터 SQ9, SQ10과 MOS 트랜지스터 SQ11, SQ12, SQ13 및 SQ14를 포함한다.
트랜지스터 SQ13 및 SQ14는 SRAM 워드선 SWL2상의 신호전위에 응답하여 도통하고, 노드 SN3 및 SN4를 각각 비트선 SBL2 및 *SBL2에 접속한다.
트랜지스터 SQ9, SQ10,SQ11 및 SQ12는 인버터형 래치회로를 구성한다.
이 도면 제21도에 표시하는 어레이배치에 있어서, 1행에 배치되는 메모리셀중 우수열에 존재하는 메모리셀(SMC2 등)은 워드선 SWL2에 접속되어, 한편, 기수열에 존재하는 메모리셀(SMC1 등)은 워드선 SWL1에 접속된다.
각 워드선 SWL1 및 SWL2에 접속되는 메모리셀의 수는 동일하다.
이 구성의 경우에, 후에 명확하게 되도록 임의의 형상의 SRAM 어레이를 용이하게 실현할 수가 있다.
제22도는 종래의 SRAM 어레이의 배치와 본 발명에 의한 SRAM 어레이의 배치의 비교를 표시하는 도면이다.
제22a도에 있어서 1행의 메모리셀에 대해 1가닥의 워드선 SWL가 배치된다.
이 경우, 메모리셀 SMC는 M행 N열에 배열된다.
한편, 제22b도에 표시한 것같이, 1행의 메모리셀 SMC에 대해 2가닥의 워드선 SWLa 및 SWLb를 배설하고, 이 1행의 메모리셀 SMC를 교호에 워드선 SWLa 및 SWLb에 접속했을 경우, 메모리셀 SMC는 M/2행 2N열에 배치된다.
이 제22a도 및 제22b도의 어떤 어레이배치에 있어서도 1가닥의 워드선에 접속되는 메모리셀 SMC의 수는 N이다.
제22b도의 구성의 경우, 1행의 메모리셀에 대해서 3가닥 이상의 워드선을 배치하고, 각 워드선에 교호로 메모리셀을 접속하는 구성으로 하면, 임의의 SRAM 어레이의 형상을 얻을 수 있다.
이것에 의해 칩레이아웃트에 있어서 SRAM 어레이의 구성배치의 설계에 있어서, 자유도가 증가한다.
제23도는, 제21도에 표시하는 메모리셀의 배치의 패턴을 표시하는 도면이다.
이하, 간단하게 제23도를 참조하여 메모리셀의 구성에 대해서 설명한다.
전원선 Vcc, SRAM 워드선 SWL1, SWL2 및 접지선 GND가 병렬로 배치되어, 각각 제 2 층 알루미늄배선(제 2 알루미늄배선)에 의해 형성된다.
비트선 SBL1, *SBL1, SBL2, *SBL2는 제 1 층 알루미늄배선(제 1 알루미늄배선)으로 형성된다.
각 트랜지스터 SQ1∼SQ16의 게이트는 제 1 층 폴리실리콘배선(제 1 폴리실리콘배선)으로 형성된다.
각 트랜지스터간의 접속은 제 4 층 폴리실리콘배선(제 4 폴리실리콘배선)으로 이루어져, 워드선과 트랜지스터의 게이트와의 접속은 제 1 층 알루미늄배선을 사요애ㅎ서 행하여진다.
메모리셀 SMC1 및 메모리셀 SMC2는 동일의 패턴라이아웃트를 갖추고 있다.
이하의 설명에서는, 메모리셀 SMC1의 접속에 대해서 설명한다.
크램프용의 트랜지스터 SQ7은, 그 드레인이 콘택트홀 C×1을 통해서 비트선 SBL1에 접속되어, 그 게이트 및 소스가 각각 콘택트홀 C×3 및 C×2를 통해서 제 1 층 알루미늄배선층에 접속되어, 이 제 1 알루미늄배선은 콘택트홀 C×6을 통해서 전원선 Vcc에 접속된다.
트랜지스터 SQ8는 드레인이 콘택트홀 C×5을 통해서 제 1 층 알루미늄배선층으로 된 비트선 *SBL1에 접속되어, 그 게이트 및 소스가 콘택트홀 C×4 및 C×2를 통해서 제 1 층 알루미늄배선층에 접속되어, 이 제 1 층 알루미늄배선층은 콘택트홀 C×6을 통해서 전원선 Vcc에 접속된다.
트랜지스터 SQ1은 그 드레인이 콘택트홀 C×8을 통해서 제 1 층 알루미늄배선층에 접속되어, 이 제 1 층 알루미늄배선층은 콘택트홀 C×9을 통해서 제 4 층 폴리실리콘배선층에 접속된다.
이 콘택트홀 C×9에 접속되는 제 4 층 폴리실리콘배선층은 노드 SN1을 준다.
노드 SN1은 제 4 층 폴리실리콘배선층 및 콘택트홀 C×11을 통해서 트랜지스터 SQ2 및 SQ4의 게이트 전극에 접속된다.
이 노드 SN1의 제 4 층 폴리실리콘배선층은 또 콘택트홀 C×16을 통해서 트랜지스터 SQ3의 드레인 및 트랜지스터 SQ5의 일방도통단자에 접속된다.
트랜지스터 SQ1의 게이트는 콘택트홀 C×10 및 제 4 층 폴리실리콘배선층을 통해서 노드 SN2에 접속된다.
트랜지스터 SQ1의 소스는 콘택트홀 C×7, 제 1 층 알루미늄배선층 및 콘택트홀 C×6을 통해서 전원전위 Vcc에 접속된다.
트랜지스터 SQ2는, 그 드레인이 콘택트홀 C×23을 통해서 제 1 층 알루미늄배선층에 접속되어, 이 제 1 층 알루미늄배선층은 콘택트홀 C×22를 통해서 제 4 층 폴리실리콘배선층에 접속된다.
이 콘택트홀 C×22에 접속하는 제 4 층 폴리실리콘배선층은 노드 SN2를 준다.
트랜지스터 SQ1의 게이트는 콘택트홀 C×11을 통해서 노드 SN1를 주는 제 4 층 폴리실리콘배선층에 접속된다.
트랜지스터 SQ3는 그 드레인이 콘택트홀 C×16을 통해서 제 4 층 폴리실리콘배선층에 접속되어 또한 노드 SN1에 접속된다.
트랜지스터 SQ3의 게이트는 콘택트홀 C×10을 통해서 제 4 폴리실리콘배선층에 접속되어 또한 노드 SN2에 접속된다.
트랜지스터 SQ3의 소스는 콘택트홀 C×18를 통해서 제 1 층 알루미늄배선층에 접속되어, 이 제 1 층 알루미늄배선층은 콘택트홀 C×17를 통해서 접지선 GND에 접속된다.
트랜지스터 SQ4는, 그 소스가 콘택트홀 C×18, 제 1 층 알루미늄배선층 및 콘택트홀 C×17을 통해서 접지 전위 GND에 접속된다.
트랜지스터 SQ4의 게이트는 콘택트홀 C×11 및 제 4 층 폴리실리콘배선층을 통해서 노드 SN1에 접속된다.
트랜지스터 SQ4의 드레인은 콘택트홀 C×20 및 제 4 층 폴리실리콘배선층을 통해서 노드 SN2에 접속된다.
트랜지스터 SQ5는 그 게이트가 콘택트홀 C×14를 통해서 제 1 층 알루미늄배선층에 접속되어, 이 제 1 알루미늄배선층은 콘택트홀 C×12를 통해서 워드선 SWL1에 접속된다.
트랜지스터 SQ6는, 그 게이트가 콘택트홀 C×19 및 제 1 알루미늄배선층 및 콘택트홀 C×12를 통해서 워드선 SWL1에 접속된다.
트랜지스터 SQ6의 일방도통단자는, 콘택트홀 C×21을 통해서 비트선 *SBL1에 접속된다.
트랜지스터 SQ6의 타방도통단자는 콘택트홀 C×20 및 제 4 층 폴리실리콘배선층을 통해서 노드 SN2에 접속된다.
이 제23도에서 보는 것과 같이, 메모리셀은 1행에 배치되어 있고, 1행에 대해서 2본의 워드선 SWL1 및 SWL2를 배치할 수가 있어, 1행에 배열된 메모리셀에 대해서 복수가닥의 워드선을 마련하는 워드선 다중화 방식을 용이하게 실현할 수가 있다.
제24도는, 이 발명의 하나의 실시예인 SRAM 어레이배치를 표시하는 도면이다.
제24도에 표시하는 SRAM 어레이의 배치는, 제10도에 표시하는 4K비트 SRAM 어레이에 적용된다.
제24도를 참조하여, SRAM은 128행 32열에 배치된 스태틱형 메모리셀(SRAM 셀)을 포함한다.
1행에 배열된 SRAM 셀에 대해서, 2가닥의 SRAM 워드선 SWL가 설치된다.
예를들면, 제 1 행의 SRAM 셀에 대해서 2가닥의 SRAM 워드선 SWL1 및 SWL2가 설치된다.
제 2 행의 메모리셀에 대하여, SRAM 워드선 SWL3 및 SWL4가 설치된다.
기수열의 SRAM 셀으 기수번호의 SRAM 워드선(SWL1, SWL3,…)에 접속되어, 우수열의 SRAM 셀은 우수번호의 SRAM 워드선(SWL2, SWL4,…)에 접속된다.
SRAM 워드선 SWL1∼SWL256의 각각에는 대응의 행의 SRAM 셀중 하나건너 SRAM 셀이 접속된다.
즉, SRAM 워드선 SWL1∼SWL256의 각각에는, 16비트의 SRAM 셀이 접속된다.
제10도에 표시한 것같이, 이 SRAM 워드선을 선택하기 위한 SRAM 디코더가 워드선 SWL1∼SWL256과 직교하는 방향에 배치된다.
SDRAM 셀은 전송게이트회로 BTG를 통해서 DRAM 어레이와 데이타의 전송을 행한다.
데이타의 전송은 SRAM 비트선 SBL, *SBL를 통해서 행할 필요가 있다.
이때문에, 각 비트선쌍 SBL, *SBL에 대해서, 제15도에 표시하는 경우와 같이 비트선 빼내기배선 SBLT가 설치된다.
이 비트선 빼내기배선 SBLT, *SBLT는 제 2 층 알루미늄배선층을 사용하여 형성된다.
2층의 비트선 SBL, *SBL 즉, 2쌍의 SRAM 비트선 빼내기배선 SBLT, *SBLT에 대해서 하나의 쌍방향 전송게이트회로 BTG가 설치된다.
쌍방향 전송게이트회로 BTG는 각각 대응의 글로벌 I/O선 GIO에 접속된다.
이 쌍방향 전송게이트(210)를 통해서 한번에 16비트의 데이타의 전송이 DRAM 어레이와 SRAM 어레이와의 사이에서 이루어진다.
이 구성에 따르면, SRAM 어레이에 있어서 2쌍의 SRAM 비트선 빼내기배선 SBLT, *SBLT에 대해 하나의전송게이트회로를 배치할 수가 있다.
이것으로 인해, 전송게이트회로 BTG에 대한 Y방향의 피치조건이 완화되어, 복잡한 구성의 전송게이트회로 일지라도, 충분한 여유를 가지고 형성할 수가 있다.
또 이 제24도에 표시하는 SRAM 어레이의 배치에 있어서는, 메모리셀이 128행 32열에 배치되어 있지만, 그 구성은 실질적으로는 256행×16열의 SRAM 어레이와 등가이다.
이 경우, 256행×16열의 SRAM 어레이의 배치에 비해서 Y방향의 치수를 대강 1/2로 저감할 수가 있어, 제10도 또는 제18도에 표시하는 구형상의 SRAM 어레이영역내에 SRAM 셀을 배치할 수가 있다.
또 이 제24도에 표시하는 SRAM 어레이배치에 있어서, 1행의 메모리셀중 1/2의 메모리셀이 선택될 뿐이며, 실질적으로는 블록분할동작이 실현되어, 저소비전류 DRAM을 구동할 수가 있다.
제25도는 제24도에 도시된 전송게이트회로 BTG의 구성의 일예를 표시하는 도면이다.
제25도에 있어서, 전송게이트회로로서, 대표적인, SRAM 비트선쌍 SBL1, SBL1 및 SBL2, *SBL2 즉, SRAM 비트선 빼내기배선 SBLT1, *SBLT1 및 SBLT2, *SBLT2에 대해서 설치되는 전송게이트회로 BTG1이 표시된다.
전송게이트회로 BTG1은, SRAM를 위한 어드레스신호 Acd에 응답하여 2쌍의 비트선중 한쌍의 비트선을 선택하는 선택회로(9501)와, 글로벌 I/O선 GIO1, *GIO1을 내부 노드 A 및 B에 접속하고 노드 A,B와 글로벌 I/O선 GIO1, *GIO1과의 사이에서 데이타전송을 하는 전송회로(9502)를 포함한다.
선택회로(9501)에 주어지는 선택제어신호로서는, SRAM의 행어드레스의 최하위 비트가 이용된다.
선택회로(9501)는, 선택된 SRAM 워드선이 우수의 워드선의 경우에는, 우수열에 대응하는 SRAM 비트선 빼내기배선 SBLT1, *SBLT1을 선택하고, 그렇지 않은 경우에는, 기수열에 대응하는 SRAM 비트선 빼내기배선 SBLT1, *SBLT1을 선택한다.
전송회로(9502)의 구성에 대해서는 후에 상세하게 설명하지만, 쌍방향으로 데이타를 전송하는 기능을 비치하는 것이면 좋다.
제26도는, 제25도에 표시하는 선택회로(9501)의 구체적 구성의 일예를 표시하는 도면이다.
제26도에 있어서, 선택회로(9501)는, 선택제어신호 Acd에 응답하여 SRAM 비트선 빼내기배선 SBLT1(또는 *SBLT1)을 선택하는 n채널 MOS 트랜지스터 GTr1과, 선택제어신호 Acd에 응답하여 SRAM 비트선 빼내기배선 SBLT2(*SBLT2)를 선택하는 p채널 MOS 트랜지스터 GTr2를 포함한다.
트랜지스터 GTr1및 GTr2의 타방단자는 노드 A(또는 B)에 접속된다.
이 제26도에 표시하는 구성에 있어서, 선택제어신호 Ac가 1("H" 레벨)인 경우, 트랜지스터 GTr1이 도통상태로 되고, SRAM 비트선 빼내기배선 SBLT1(또는 *SBLT1)이 선택되어, 노드 A(또는 B)에 접속된다.
제24도에 표시하는 구성인 경우, 각 SRAM 비트선쌍 SBL, *SBL에 대해서는 그 전위진폭의 "L" 레벨을 상승시키기 위한 크램프 트랜지스터가 설치되어 있다.
따라서, 각 비선택 비트선쌍은, 크램프전위로 보전되어, 선택열에 대해서만, 각 비트선의 전위가 변화한다.
또, 제24도에 표시하는 SRAM 어레이구성에 있어서는, 각 SRAM 비트선쌍 SBL, *SBL에 대해서 설치된 크램프 트랜지스터(제24도에 있어서는 블록 CLP로 표시하고 있음)는 상기 도통상태로 되어 있다.
이 크램프 트랜지스터기능을 SRAM의 워드선 선택동작시에는 정지시키는 구성을 사용할 수도 있다.
제27도는 SRAM 어레이의 다른 구성 및 그때의 사용되는 쌍방향 전송게이트회로의 구성을 표시하는 도면이다.
제27도에는, 대표적인 SRAM 비트선쌍 SBL0, *SBL0 및 SBL1, *SBL1이 표시되어 있다.
SRAM 셀은 도면을 간략화하기 위해서 생략된다.
또 전송게이트회로(BTG1)에는 정확하게, SRAM 비트선 빼내기배선 SBLT, *SBLT가 접속되지만, 제27도에 있어서는, SRAM 비트선 SBL, SBL이 직접 전송게이트회로에 접속되도록 표시된다.
제27도를 참조하여 SRAM 비트선쌍 SBL0, SBL0에 대해서는 SRAM 비트선 이퀄라이즈신호 SBLEQ에 응답하여 SRAM 비트선 SBL0 및 *SBL0를 소정전위로 프리챠지하고 또한 이퀄라이즈하기 위한 p채널 MOS 트랜지스터 SQE1, SQE2, 및 SQE3와 SRAM 비트선 크램프신호 SBLCL에 응답하여 SRAM 비트선 *SBL0 및 SBL0의 전위를 각각 크램프하는 p채널 MOS 트랜지스터 SDC1 및 SQC2가 설치된다.
트랜지스터 SQE1 및 SQE2는 각각 SRAM비트선 이퀄라이즈신호 SBLEQ에 응답하여 SRAM 비트선 SBL0 및 SBL0의 전위를 크램프한다.
이 트랜지스터 SQC1 및 SQC2는 또, 부하트랜지스터로서 기능한다.
SRAM 비트선 이퀄라이즈신호 SBLEQ는 SRAM의 대기시에 발생되어, SRAM 비트선 크램프신호 SBLCL는 SRAM 어레이에 있어서 워드선 선택시에는 "H"의불활성 상태로 설정된다.
SRAM 비트선 *SBL1 및 SBL1에 대해서도, SRAM 비트선 이퀄라이즈신호 SBLEQ에 응답하여 도통상태로 되는 p채널 MOS 트랜지스터 SQE4, SQE5 및 SQE6와, SRAM 비트선 크램프신호 SBLCL에 응답하여 도통상태로 되는 p채널 MOS 트랜지스터 SQC3 및 SQC4가 시설된다.
트랜지스터 SQE4 및 SQE5는 각각 대기시에 SRAM 비트선 *SBL1 및 SBL1을 "H" 레벨로 프리챠지한다.
트랜지스터 SQE6는 SRAM의 대기시에 비트선 *SBL1 및 SBL1의 전위를 이퀄라이즈한다.
트랜지스터 SQC3 및 SQC4는 각각 SRAM 비트선 *SBL1 및 SBL1의 전위를 크램프한다.
이 제27도에 표시하는 SRAM 어레이의 배치에 있어서, SRAM의 대기시에는, 각 비트선 SBL 및 *SBL는 "H" 레벨로 프리챠지되어, 또한 워드선 선택시에 있어서만이 크램프용의 트랜지스터가 비도통상태가 되며, SRAM 비트선이 프로팅상태로 된다.
이 상태에 있어서는, SRAM 비트선 SBL0, *SBL0가 선택됐을 경우, 이 비트선상에는 선택된 메모리셀이 기억하는 데이타에 대응하는 전위변화가 생긴다.
한편, 비선택의 비트선쌍 SBL1, *SBL1에 있어서, 크램프용 트랜지스터 SQC3 및 SQC4에 의해 크램프된 전위의 "H" 레벨로 보전된다.
이와같이 하나의 전송게이트회로에 접속되는 2쌍의 비트선중 1쌍의 비트선전위가 크램프전위에 있어, 타방의 비트선쌍만이 메모리셀(SRAM 셀)의 기억데이타에 대응하는 전위변화가 생기는 구성의 경우, SRAM 어레이로부터 DRAM 어레이에의 데이타 전송시에 선택회로를 사용할 필요가 없어진다.
제27도에 표시하는 구성은 이 한편의 비트선쌍의 전위가 "H"로 크램프되는 것을 이용한다.
제27도에 있어서, 전송게이트회로(9600)(BTG1)은, SRAM 비트선쌍 SBL0, SBL1, *SBL1사의 신호전위를 받아, 전위변화를 일으킨 SRAM 비트선의 전위를 증폭하는 앰프(9601)과, 앰프(9601)에서의 신호를 전송하는 제 1 의 전송회로(9602)와, 제 1 의 전송회로(9602)에서 전송된 신호데이타를 래치하는 래크회로(9603)과, 래치회로(9603)에 래치된 데이타를 DRAM 어레이(글로벌 I/O)에 전송하는 제 2 의 전송회로(9604)를 포함한다.
이 앰프(9601), 제 1 의 전송회로(9602), 래치(9603) 및 제 2 의 전송회로(9604)는 SRAM 어레이로부터 DRAM 어레이에의 데이타 전송을 위해 사용된다.
쌍방향 전송게이트회로(960)은 또다시, DRAM 어레이의 글로벌 I/O선 GIO1, *GIO1로부터의 데이타를 증폭하는 앰프(9605)와, 앰프(9605)로 증폭된 데이타를 전송하는 제 3 의 전송회로(9606)와, 전송회로(9606)로부터의 데이타를 SRAM 행어드레스의 최하위 비트 Acdr에 따라서 대응의 SRAM 비트선쌍을 선택하여 전달하는 선택게이트(9607)을 포함한다.
이 앰프(9605), 제 3 의 전송회로(9606) 및 선택게이트(9607)은 DRAM 어레이로부터 SRAM 어레이에의 데이타전송을 위해 사용된다.
제28도는, SRAM 어레이로부터 DRAM 어레이에의 데이타 전송경로의 구체적 구성을 표시하는 도면이다.
제28도를 참조하여, 앰프회로(9601)은 SRAM 비트선 SBL0 및 SBL1에 각각 그 게이트가 접속되는 n채널 MOS 트랜지스터 SQA1 및 SQA2와, 상보 SRAM 비트선 *SBL0 및 *SBL1에 각각 그 게이트가 접속되는 n채널 MOS 트랜지스터 SQA3 및 *SQA4를 포함한다.
트랜지스터 SQA1 및 SQA2는 직렬로 접속되어, 트랜지스터 SQA2의 타방도통단자는 접지전위 Vss에 접속된다.
트랜지스터 SQA3 및 SQA4는 직렬로 접속되어, 트랜지스터 SQA4의 타방도통단자는 접지전위 Vss에 접속된다.
제 1 의 전송회로(9602)는, 데이타 전송지시신호 DTL에 응답하여 도통상태로 되는 n채널 MOS 트랜지스터 SQA5 및 SQA6을 포함한다.
트랜지스터 SQA5느 트랜지스터 SQA1과 직렬로 접속되어, 트랜지스터 SQA6는 트랜지스터 SQA3와 직렬로 접속된다.
래치회로(9603)은, 반병행으로 접속되는 인버터회로 SIV1 및 SIV2와, 전송회로(9602)에서 전송된 데이타를 반전하는 인버터회로 SIV3 및 SIV4를 포함한다.
제 2 의 데이타 전송회로(9604)는, 래치회로(9603)의 출력을 글로벌 I/O 선 GIO1에 전달하기 위한 전송게이트(9604a)와, 래치회로(9603)에 래치된 데이타를 글로벌 I/O 선 *GIO1에 전달하기 위한 전송게이트(9604b)를 포함한다.
전송게이트(9604a) 및 (9604b)는 각각 데이타 전송지시시호의 DTA에 응답하여 도통상태가 되는 n채널 MOS 트랜지스터 SQA7 및 SQA8를 포함한다.
제29도는 제27도에 표시하는 앰프, 제 3 의 전송회로 및 선택게이트의 구체적 구성의 일예를표시하는 도면이다.
제29도를 참조하여 앰프회로(9605)는, 그 게이트가 글로벌 I/O 선 GIO에 접속되는 n채널 MOS 트랜지스터 SQA1과 그 게이트가 상보글로벌 I/PO 선 *GIO1에 접속되는 n채널 MOS 트랜지스터 SQA3와, 데이타 전송신호 DTS에 응답하여 도통하고 트랜지스터 SQB1 및 SQB3에 의해 증폭된 신호전위를 전달하는 n채널 MOS 트랜지스터 SQB2 및 SQB4와 이 트랜지스터 SQB2 및 SQB4에 의해 전달된다.
신호전위를 증폭하여 보전하기 위한 p채널 MOS 트랜지스터 SQB5, SQB6, SQB7 및 SQB8를 포함한다.
트랜지스터 SQB5 및 SQB6는 전원전위 Vcc와 노드 SND1과의 사이에 병렬로 접속된다.
트랜지스터 SQ6의 게이트에는 데이타 전송지시신호 DTS가 주어진다.
트랜지스터 SQB5의 게이트는 노드 SND2에 접속된다.
트랜지스터 SQB7와 트랜지스터 SQB8과는 전원전위 Vcc와 노드SND2와의 사이에 병렬로 접속된다.
트랜지스터 SQ7의 게이트는 노드 SND1에 접속된다.
트랜지스터 SQB8의 게이트에는 데이타 전송지시신호 DTS가 주어진다.
제 3 의 전송회로(9606)은 2개의 전송게이트(9606b) 및 (9606a)를 포함한다.
전송게이트(9606a)는 데이타 전송지시신호 DTS에 응답하여 도통상태로 되어 앰프회로(9605)에 의해 증폭된 데이타를 전달하는 n채널 MOS 트랜지스터 SQB10을 설비한다.
전송게이트(9606b)는, 데이타 전송지시신호 DTS에 응답하여 도통상태로되고, 앰프회로(9605)의 노드 SND1의 신호전위를 전달하는 n채널 MOS 트랜지스터 SQB9를 설비한다.
선택게이트(9607)은 2개의 선택게이트(9607a) 및 (9607b)를 포함한다.
선택게이트(9607a)는 SRAM 어드레스 Acdr에 응답하여 도통하는 n채널 MOS 트랜지스터와 SQB14와, SRMA 어드레스 *Acdr에 응답하여 도통상태인 n채널 MOS 트랜지스터 SQB13을 포함한다.
이 SRAM 어레이 Acdr 및 *Acdr로서는 SRAM 어레이의 행어드레스의 최하위 비트(Ac4)가 사용된다.
선택게이트(9607b)는 어드레스신호 Acdr에 응답하여 도통상태가 되고, 전송게이트(9606b)로부터 데이타를 전달하는 n채널 MOS 트랜지스터 SQB12와, 상보어드레스신호 *Acdr에 응답하여 도통상태가 되어, 전송게이트 SQB9에서의 데이타를 전달하는 n채널 MOS 트랜지스터 SQB11를 준비한다.
어드레스신호 Acdr가 "H"인때, 트랜지스터 SQB12 및 SQB14가 도통상태가 되어, 비트선쌍 SBQ1, *SBL1이 선택된다.
어드레스신호 Acdr가 "L"의 경우, 트랜지스터 SQBL1이 선택된다.
어드레스신호 Acdr가 "L"인 경우, 트랜지스터 SQB11 및 SQB13이 도통상태가 되고, 비트선쌍 SBL0, *SBL0가 선택된다.
데이타 전송동작에 앞서 간단한 앰프회로(9605)의 동작에 대해서 설명한다.
지금, 글로벌 I/O 선 GIO가 "H" 글로벌 I/O 선 *GIO1인 "L"인 경우를 생각한다.
이 경우, 트랜지스터 SQB1이 도통상태, 트랜지스터 SQB3이 비도통상태로 된다.
노드 SND1의 전위는 접지전위 Vss에 방전되어 한편, 노드 SND2의 전위는 방전경로가 존재하지 않는다.
이 경우 트랜지스터 SQB7이 도통상태가 되고 노드 SND2의 전위는 방전경로가 존재하지 않는다.
이것에 의해 노드 SND2의 전위가 "H", 노드 SND1의 전위가 "L"로 설정된다.
데이타 전송지시신호 DTS는 데이타 전송지시시에는, "H"로 올라간다.
따라서, 트랜지스터 SQB6 및 SQB8는, 데이타전송시에는 비도통상태가 되고, 노드 SND1 및 SND2의 전위를 전송데이타에 대응한 전위에 설정한다.
상시는, 이 트랜지스터 SQB6 및 SQB8에 의해 노드 SND1 및 SND2는 "H"의 레벨로 보전된다.
다음은, 이 제27도에 표시하는 전송회로 데이타 전송동작을 그 동작파형도인 제30도를 참조하여 설명한다.
이 제27도에 표시하는 전송회로(9600)의 데이타 전송동작에 있어서, SRAM 어레이에서 래치회로(9603)에 데이타가 전송되어, 한편, DRAM 어레이에서 SRAM 어레이에 데이타가 전송된다.
이후, 래치회로(9603)에 래치된 데이타가 DRAM 어레이에 전송된다.
이 전송회로의 데이타 전송동작에 대해서 후에 보다 상세히 설명한다.
SRAM 비트선 이퀄라이즈신호 SBLEQ가 "H"로 올라가 SRAM은 메모리사이클에 들어간다.
이에 응답하여, 각 비트선쌍 SBL, *SBL에 시설된 프리챠지 및 이퀄라이즈 트랜지스터 SQE1∼SQE6가 비도통상태가 된다.
이때 또 SRAM 비트선 크램프신호 SBLCL는 "L"에 있어, 각 비트선 SBL, *SBL는 이 크램프용의 트랜지스터(SQC1,SQC2,SQC3 및 SQC4)를 통해서 "H"의 레벨로 보전된다.
다음은, SRAM 어레이에 있어서 워드선 선택동작이 실행되어 이 SRAM 워드선이 올라간다.
거의 동시에, SRAM 비트선 크램프신호 SBL가 "H"로 올라간다.
이 크램프신호 SBLCL의 상승타이밍은 SRAM 어레이에 있어 워드선선택 타이밍보다 빨리 설정되어도 좋다.
이것에 의해, 1행의 메모리셀에 있어서 반분의 메모리셀의 데이타의 읽어내기가 이루어진다.
지금, 워드선 SWL1이 선택된 경우를 생각한다.
이 경우, 제27도에 있어서, SDRAM 비트선쌍 SBL0, *SBL0는 대기시와 같은 "H"레벨을 유지한다.
한편, SRAM 비트선쌍 SBL1, *SBL1의전위는 그것에 접속되는 메모리셀의 기억데이타에 대응한 값이된다.
이 경우, 제28도에 있어서 트랜지스터 SQA1 및 SQA3는 도통상태가 된다.
트랜지스터 SQA2 및 SQA4의 도통/비도통은 그때의 메모리셀의 데이타에 의해 결정된다.
데이타 전송지시신호 DTL "H"에 상승함으로서, 이 SRAM 비트선 SBL1 및 *SBL1상의 신호전위는 래치회로(9603)에 의해 래치된다.
이 래치동작과 병행하여, DRAM 어레이에서 SRAM 어레이에 데이타의 전송이 실행된다.
SRAM 어레이에 있어서는 워드선은 선택된 상태를 유지한다.
글로벌 I/O 선 GIO1 및 GIO1의 신호전위가 확정하면 트랜지스터 SQB1, SQB3의 도통/비도통이 결정된다(제29도 참조).
이어서, 데이타 전송지시번호 DTS가 발생되면 트랜지스터 SQB2 및 SQB4가 도통상태가 되어, 글로벌 I/O 선 GIO1, *GIO1의 데이타가 반전증폭되어 노드 SND1 및 SND2로 보전된다.
이 노드 SND1 및 SND2의 데이타는 전송게이트 SQB9 및 SQB10를 통해서 선택게이트(9607b)에 전달된다.
지금 워드선 SWL1이 선택되어 있어, 어드레스신호 Acdr가 "H"이므로, 트랜지스터 SQB14 및 SQB12가 도통상태가 되어, 전송게이트(9606b) 및 (9606a)의 데이타는 SRAM 비트선쌍 *SBL1 및 SBL1상에 전달된다.
이것에 의해 대응의 SRAM 메모리셀에의 데이타의 전송이 실행된다.
이 제30도에 있어서 Ac로 표시하고 있는 것은 DRAM 어레이에서 SRAM 어레이에서 데이타 전송시에 있어서 SRAM 어드레스를 표시한다.
이어서, 이 DRAM 어레이에서 SRAM 어레이에의 데이타 전송후 일단 DRAM은 대기상태로 복귀한다.
DRAM 어레이가 활성화 상태가 되면, 래치회로(9603)에 래치된 데이타가 DRAM 어레이(글로벌) I/O 선 GIO1, *GIO1에 전달된다.
이 경우, 데이타 전송지시신호 DTA가 "H"가 되고, 전송게이트(9604a) 및 (9604b)가 도통상태가 되고, 래치회로(9603)에 래치된 데이타가 글로벌 I/O선 GIO1, *GIO1에 전달된다.
이 래치회로(9603)에서 DRAM 어레이에의 데이타 전송시에 있어서 DRAM 어레이에 독립으로 액세스하는 것은 가능하다.
여기서 SRAM 워드선 선택시에 있어서, SRAM 비트선 크램프신호 SBLCL를 "H"로 설정하고 있는 것은, 데이타 전송시에 있어서 앰프회로(9601)에 포함되는 증폭트랜지스터를 확실하게 도통/비도통상태로 설정하기 위한 것이다.
이 경우, 데이타 전송시에 있어서만이 크램프기능을 부작동상태로서, 데이타 전송이 이루어지지 않으며, SRAM 어레이에 액세스되는 경우에는 이 크램프신호 SBLCL가 상시 활성상태로 되는 구성을 사용해도 좋다.
SRAM 어레이의 데이타의 써넣기/읽어내기는, SRAM 비트선쌍을 행어드레스의 짝·홀에 따라서, 선택하는 블록분할시의 구성이 사용되어도 좋다.
DRAM 어레이와 SRAM 어레이 사이의 데이타 전송동작을 다음에서 구체적으로 개시한다.
상기에서 설명한 바와같이 SRAM 셀의 하나의 행이 복수의 그룹으로 분할되고 아울러 복수의 워드선은 각 행에 대해 각 그룹에 대응하여 배열되고, 행렬의 메모리구조를 변화시키지 않고 임의 형상을 가질 수 있는 SRAM 어레이가 제공될 수 있다.
상기 SRAM 어레이의 형상이 임의적으로 선택될 수 있기 때문에, 상기 SRAM 어레이배열을 설계함에 있어 자유도를 개선하게 된다.
따라서 DRAM 어레이에 대한 최적 형상을 갖는 SRAM 어레이가 배열되기 때문에 칩을 효율적으로 이용하므로서 고농도 및 고집적도를 갖는 캐쉬내장의 반도체 기억장치가 제공될 수 있다.
상기 SRAM 어레이의 형상이 메모리구조를 변화함이 없이 변결될 수 있기 때문에 임의적 형상을 갖는 패키지에 용이하게 내장될 수 있는 반도체 기억장치가 제공돌 수 있다.
[핀배치]
제31도는, 제10도에 표시하는 어레이배치 「어레이배치 3」을 가진 CDRAM을 수납하는 패키지의 핀배치의 일예를 표시하는 도이다.
이 제31도에 수납되는 CDRAM은, 제10도에 표시하는 것같이 동일 칩상에 집적화된 4M비트 DRAM과 16K비트 SRAM과를 비치한다.
이 CDRAM은, 리드피치 0.8㎜, 칩길이 41㎜, 핀단자수 44의 300㎖, Tsop(딘. 스몰·아웃트라인·패키지)의 타이프 II에 수납된다.
이 CDRAM은, 데이타의 입출력방식으로서, D/Q 분리 및 마스크트 기입(masked write)의 2종류를 포함한다.
D/Q 분리는 써넣기 데이타 D와 읽어내기 데이타 Q를 별도의 핀단자를 통해서 입출력하는 방식이다.
마스크트 기입모드는 써넣기 데이타 D와 읽어내기 데이타 Q와를 동일의 핀단자를 통해서 출력하고, 또한 외부에서 데이타의 써넣기를 마스크할 수 있는 동작모드이다.
CDRAM에, 효율적으로 전원전위를 공급하고, 또한 이 전원배선의 레이아웃트를 용이하기 위해서, 전원전위 Vcc 및 Gnd에 대해서 각각 3개의 핀단자가 시설된다.
핀번호 1, 핀번호 11 및 핀번호 33의 핀단자에 대해서 외부로부터의 전원전위 Vcc가 공급된다.
핀번호 1, 11, 33의 핀단자에 주어지는 전원전위 Vcc는 제 3 도에 표시하는 동작전원전위 Vcc와 동일한 전압치라도 좋다.
또, 이 핀번호 1, 11 및 33의 핀단자에 주어지는 외부 전원전위 Vcc가 내부로 강압되어서 동작전원전위가 공급되는 구성이라도 좋다.
접지전원 Gnd는 핀 12, 22 및 34의 핀단자에 주어진다.
핀번호 1, 22의 핀은 DRAM용 전원핀이며, 핀번호 11, 12, 33, 34의 핀은 SRAM용의 전원핀이다.
핀번호 6∼8, 15∼17, 28∼30 및 37∼39의 핀단자에, SRAM을 위한 어드레스신호 Ac0∼Ac11가 주어진다.
DRAM용의 어드레스신호 Aa0∼Aa9은, 핀번호, 2,3,19∼21, 24∼26 및 42, 43의 핀단자에 주어진다.
핀번호 2 및 3의 핀단자에 또, 후에 설명하는 각종 모드를 설정하기 위한 코맨드 어드레스 Ar0 및 Sr1도 주어진다.
핀번호 4의 핀단자에 캐시액세트 금지를 표시하는 캐시금지신호 CI#가 주어진다.
캐시금지신호 CI#가 "L"로 설정되면, SRAM 어레이에의 액세스가 금지되어, DRAM 어레이에의 직접액세스(어레이액세스)가 가능하게 된다.
핀번호(5)의 핀단자에는, 데이타 써넣기모드를 표시하는 기입 이네이블신호 W가 주어진다.
핀번호(18)의 핀단자에는 이 칩이 선택된 것을 표시하는 칩세렉트신호 E#이 주어진다.
핀번호 23의 핀단자에는, 특수모드를 지정하기 위한 코맨드 레지스터 지시신호 CR#가 주어진다.
코맨드 레지스터 지시신호 CR#가 "L"일때, 핀번호(2) 및 (3)의 단자에 주어지는 코맨드 어드레스 Ar0 및 Ar1가 유효하게 돼, 특수모드의 설정(레지스터의 선택)이 행하여진다.
코맨드 레지스터의 구성에 대해서는 후에 설명한다.
또, 이 핀번호 23에는, 외부에 시설된 연산처리장치가 버스트모드에 따라서 데이타를 전송하는 버스트모드 지시신호 BE#도 주어진다.
버스트모드 지시신호 BE#가 활성상태가 되면, 이 CDRAM은 내부에서 어드레스신호를 자동적으로 발생한다.
핀번호(27)의 핀단자에는, 캐시힛트를 표시하는 캐시힛트신호 CR#가 주어진다.
캐시힛트신호 CH#가 "L"이면, 캐시(SRAM 어레이)에 액세스가능하다.
핀번호(40)의 핀단자에는, 출력모드를 표시하는 아웃트 이네이블신호 G#가 주어진다.
핀번호(41)의 핀에는, 클럭신호(예를들면 시스템 클럭) K가 주어진다.
핀번호(44)의 핀단자에는, DRAM 어레이의 리플레쉬를 지시하는 리플레쉬 지시신호 REF#가 주어진다.
이 리플레쉬 지시신호 REF#가 "L"가 되면, 그 사이클에 있어서 내부에서 DRAM 어레이의 자동 리플레쉬가 이루어진다.
CDRAM은, 자동 리플레쉬모드와 셀프 리플레쉬모드와를 설비한다.
이 리플레쉬모드의 설정은, 코맨드 레지스터에 설정되는 리플레쉬모드 설정신호에서 결정된다.
자동 리플레쉬모드시에는, 상술의 리플레쉬 지시신호 REF#에 따른 DRAM 어레이의 리플레쉬가 행하여진다.
셀프 리플레쉬가 지정되었을 경우, 이 핀번호(44)의 핀단자는 출력단자로 절환된다.
셀프 리플레쉬 실행시에는 이 셀프 리플레쉬의 실행을 표시하는 신호 BUSY#가 핀번호(44)의 핀단자에서 출력된다.
이 신호 BUSY#에 의해 CDRAM 외부에서 셀프 리플레쉬의 타이밍을 아는 것이 가능하며, 통상 사이클에 있어서도 셀프 리플레쉬을 이용할 수가 있다.
핀번호, 9, 10, 13, 14, 31, 32, 35 및 36의 핀단자는 D/Q 분리 및 마스크트 기입이 2종류의 동작모드에 대응해서, 주어지는 데이타가 다르다.
D/Q 분리 및 마스크기입의 동작모드는 코맨드 레지스터(후술한다)에 의해 설정된다.
마스크트 기입모드에 의해, 핀번호 10, 14, 32 및 35의 핀이 데이타 입출력을 공통으로 실시하기 위한 데이타 입출력단자로서 사용된다.
핀번호 9, 14, 31, 35 및 36의 핀에는, 어떤 입출력핀에 주어진 데이타를 마스크하느냐를 표시하는 마스크트 기입지시 데이타 M0, M1, M2 및 M3가 각각 주어진다.
D/Q 분리모드에 있어서는, 핀번호 9, 14, 31 및 36의 핀단자가 써넣기 데이타 D0, D1, D2 및 D3를 입력하기 위한 핀단자로서 사용된다.
SRAM 어드레스 Ac0∼Ac11과, DRAM 어드레스(어레이 어드레스) Aa0∼Aa9은, 각각 독립으로 별도의 핀단자를 통해서 부여한다.
제31도에 표시하는 핀배치에 있어서, 표준 DRAM에 있어서 통상 사용되고 있는 외부 동작제어신호, 즉, 로어드레스 스트로브신호/RAS 및 컬럼어드레스 스트로브신호/CAS는 사용하고 있지 않다.
이 제31도에 표시하는 패키지에 수납되는 CDRAM(제 6 도 참조)에 있어서는, 외부로부터의 클럭신호 K의 상승에지에 응답하여 제어시호 및 데이타의 입력이 실시된다.
[내부 기능]
이 섹션에서는 CDRAM의 내부기능을 간단히 설명한다.
(i) 제32도는, 제31도에 표시하는 패키지에 수납되는 CDRAM 칩 내부의 구성을 표시하는 블록도이다.
이 제32도에 표시하는 블록배치는, CDRAM의 내부 구성을 기능적으로 표시하는 것 뿐이며, 실제의 레이아웃과는 일치하지 않는 것에 주의해야 한다.
제32도에 있어서, CDRAM은, DRAM 100과, SRAM 200과를 포함한다.
DRAM 100은 4M비트의 DRAM 어레이 101과, 부여되는 DRAM용 내부 행어드레스를 디코드하여, 이 DRAM 어레이(101)에서 4행을 선택하는 DRAM 로디코더블록(102)와, 부여된 DRAM 용 내부 어드레스를 디코드하여, 통상 동작모드(어레이 액세스)시에는 이 선택된 4행으로부터 각각 1열씩을 선택하는 DRAM 컬럼디코더블록(103)과, 선택된 행에 접속되는 메모리셀의 데이타를 검지하여 증폭하는 DRAM 센스증폭기 DSA와, 블록 103으로부터의 열선택신호에 응답하여 데이타 전송모드시에 잇어서 이 DRAM 어레이(101)의 16비트를 선택하고 또한 어레이 액세스모드시에 있어서는 4비트의 메모리셀을 선택하는 선택게이트 SG로된 블록(104)를 포함한다.
SRAM(200)은, 16K비트의 용량을 가진 SRAM 어레이(201)과 SRAM용 내부 행어드레스를 디코드하고, 이 SRAM 어레이(201)에서 4행을 선택하는 SRAM 로디코더블록(202)과, SRAM용 내부 열어드레스를 디코드하고, 선택된 4행 각각으로부터 1비트를 선택하고 내부 데이타베이스(251)에 접속하고, 또한 데이타 읽어내기시에 있어서는 이 선택된 SRAM 셀의 정보를 검지하여 증폭하는 SRAM 컬럼디코더 및 SRAM 센스증폭기로 된 컬럼디코더/센스증폭기블록(203)을 포함한다.
DRAM(100)과 SRAM(200)과의 사이에 쌍방향 전송게이트회로(210)이 시설된다.
제32도에 있어서, 제10도에 표시하는 배치와 같이 컬럼디코더/센스증폭기블록(203)의 출력(입력)에 게이트회로(210)이 접속되는 구성이라도 좋다.
단지 제32도에 있어서, 어레이 액세스모드일때, DRAM(100)에의 데이타의 입출력이 공통 데이타버스(251)를 통해서 실시됨으로서, 이 공통 데이타버스(251)은 쌍방향 전송게이트회로(210)에 결합되도록 표시된다.
CDRAM은 또다시, 외부에서 부여된 제어신호 G#, W#, CH#, REF#/BUSY# 및 CR#/BE#를 받아서 내부 제어신호 G, W, E, CH, CI, REF 및 CR를 발생하는 제어클럭버퍼(250)과, DRAM용의 내부 어드레스 int-Aa 및 SRAM용의 내부 어드레스 int-Ac를 발생하는 어드레스버퍼(252)와, 외부에서 주어지는 클럭신호 K를 버퍼처리하는 클럭버퍼(254)를 포함한다.
제어클럭버퍼(250)은, 클럭버퍼(254)로부터의 내부 클럭의 상승에 응답해서, 주어진 제어신호를 취입하여 내부 제어신호를 발생한다.
이 클럭버퍼(254)의 출력은 또 어드레스버퍼(252)에도 부여된다.
어드레스버퍼(252)는 이 클럭버퍼(254)로부터의 내부 클럭 K의 우뚝 나와 있는 에지에서 내부 칩이네이블신호 E가 활성상태인 때에 부여된 외부 어드레스 Aa 및 Ac를 취입하여 내부 어드레스 int-Aa 및 int-Ac를 발생한다.
CDRAM은 또한 DRAM 어레이(100)의 메모리셀의 리플레쉬를 실행하기 위한 리플레쉬회로(290)을 포함한다.
리플레쉬회로(290)은, 내부 리플레쉬 지시신호 REF에 응답하여 활성화되어 DRAM 어레이의 리플레쉬 어드레스를 발생하는 카운터회로(293)과 내부 리플레쉬 지시신호 REF에 응답하여 구동되는 리플레쉬 제어회로(292)와, 리플레쉬 제어회로(292)로부터의 절환신호 Mux에 의해 카운터회로(253)로부터의 내부 행어드레스의 어느것 한편은 DRAM 로디코더블록(102)에 주어지는 어드레스 멀티플렉스회로(258)을 포함한다.
리플레쉬 제어회로(292)는 자동 리플레쉬모드 검출회로(291)로부터의 리플레쉬 요구에 의해 구동된다.
이 리플레쉬 동작에 대해서는 후에 설명한다.
CDRAM은 또한 각 내부에 제어신호 E, CM, CI 및 REF에 응답해서 DRAM(100)을 구동하기 위한 각종 제어신호를 발생하는 DRAM 어레이 구동회로(26)와, 내부 제어신호 E, CH 및 CI에 응답하여 쌍방향 전송게이트 제어회로(210)의 전송동작을 제어하는 신호를 발생하는 전송게이트 제어회로(262)와, 내부 칩세렉트신호 E에 응답하여 SRAM(200)을 구동하기 위해 각종 제어신호를 발생하는 SRAM 어레이 구동회로(264)를 포함한다.
이 발명에 의한 CDRAM은 또다시, 내부 제어신호 CR에 응답하여 활성화되어 외부로부터의 기입 이네이블신호 W#와 코멘드 어드레스 Ar(Ar0 및 Ar1)에 응답하여 이 CDRAM의 동작모드등을 지정하기 위한 코맨드 CM를 발생하는 코맨드 레지스터(270)과 내부 제어신호 G, E, CH, CI 및 W와 특수모드 코맨드 CM에 따라서 데이타의 입출력을 제어하는 데이타 입출력 제어회로(272)와, 데이타 입출력 제어회로(272)의 제어하에, 공통 데이타버스(251)과 장치외부와의 사이에서의 데이타의 입출력을 실행하기
위한, 입출력버퍼와 출력레지스터로 된 입출력회로(274)를 포함한다.
입출력회로(274)에 출력레지스터가 시설되어 있는 것은 이 CDRAM의 특수모드인 래치출력모드 및 레지스터 출력모드를 실현하기 위한 것이다.
데이타 입출력 제어회로(272)는 특수모드 코멘드 CM이 지정하는 모드에 따라서 데이타의 입출력 타이밍의 설정 뿐만 아니라 데이타의 입출력 모양을 설정한다.
제32도에 있어서 마스크트 기입모드시에 있엇 데이타 입출력핀의 모양을 하나의 예로서 표시된다.
이 CDRAM은 또한, 각종 기능을 실현하기 위한 부가기능 제어회로(299)를 포함한다.
이 부가기능 제어회로(299)가 실현하는 기능에 대해서는 후에 상세하게 설명하지만, 대기시에 있어서 내부 클럭발생의 금지, 리플레쉬의 자동 리플레쉬/셀프 리플레쉬의 절환, 버스트모드시에 있어서 어드레스 발생원의 절환등을 포함한다.
다음은 각 회로의 구성에 대해서 구체적으로 설명한다.
[입출력회로]
(CDRAM 어레이 및 SRAM 어레이와 내부 데이타선과 접속)
제33도는 제32도에 표시하는 쌍방향 전송게이트회로(BTG)와 내부 공통 데이타선(251)과의 접속모양의 일예를 표시하는 도면이다.
제33도에 있어서, SRAM 입출력게이트(301)은, SRAM 센스증폭기 SSA와, SRAM 어레이에의 데이타 기입시에 활성화되어, 내부 데이타선(251a)상의 데이타를 대응의 SRAM 비트선쌍 SBL 상에 전달하기 위한 기입회로 WRI을 포함한다.
SRAM 비트선쌍 SBL는 SRAM 센스증폭기 SSA 및 SRAM 열선택게이트(302)를 통해서 내부 데이타선(251a)에 접속된다.
SRAM 선택게이트(302)에는 각각 SRAM 컬럼디코더블록(203)로부터의 SRAM 열선택신호 SYL가 부여된다.
그것에 의해 1쌍의 SRAM 열비트선쌍 SBL만이 내부 데이타선(251a)에 접속된다.
여기서 제32도에 표시하는 내부 데이타선(251)은 4비트의 데이타를 전송하고 있고, 이중의 1비트에 대한 내부 데이타선만이 제33도에 표시된다.
제33도에 있어서, 이 CDRAM은 또다시 어드레스 액세스를 가능케 하기 위해, 캐시금지신호 CI와 CDRAM 열선택신호 DY와의 신호에 응답하여 글로벌 I/O 선쌍 GIO를 내부 데이타선(251a)에 접속하는 액세스 절환회로(310)을 포함한다.
이 액세스 절환회로(310)와 쌍방향 전송게이트 BTG 와는 전송게이트회로 블록(305)에 포함된다.
이 DRAM의 열선택신호 DYi는 예컨대 DRAM 열어드레스의 하위 4비트를 디코드하여 발생된다.
즉 글로벌 I/O 선쌍 GIO는 하나의 DRAM 메모리매트(용량1M 비트)에 대해서 16쌍 시설되어 있다.
어드레스 액세스의경우에는 그중 1쌍만을 선택할 필요가 있다.
그 때문에 하위 4비트의 DRAM용의 열어드레스 디코드하여 열선택신호 DYi가 발생된다.
액세스 절환회로(310)은 단지 글로벌 I/O선쌍 GIO을 내부 데이타선(251a)에 접속할 뿐이며, 쌍방향 전송게이트 BTG내에 있어서 각각 대응의 신호선에의 접속이 실행되고 있다.
더구나, 어레이 액세스를 실현할 경우, 이와같은 액세스 절환회로(310)을 시설하지 않고, SRAM 센스증폭기 SSA를 통해서 내부 데이타선(251a)에 글로벌 I/O 선쌍 GIO를 접속하는 구성이라도 좋다.
이때, SRAM 선택게이트(302)에 주어지는 열선택신호를 DRAM에 주어지는 열어드레스에 의한 선택신호가 된다.
이것은 신호 CI에 의해 열선택신호를 멀티플렉스하는 회로에 의해 실현된다.
이 멀티플렉스회로는 신호 CI가 활성상태일때의 DRAM용의 열선택신호를 SRAM 선택게이트에 부여한다.
더욱이, SRAM에 있어서 SRAM 비트선쌍 SBL에 대해서 각각 SRAM 센스증폭기 SSA가 시설돼 있지만, 이것은 통상의 SRAM과 같이 1개의 블록의 SRAM 비트선쌍에 대해서 1개의 SRAM 센스증폭기만을 시설하는 구성도 좋다.
단지 이와같이 SRAM 비트선대 SBL 각각에 대해서 SRAM 센스증폭기를 시설하면 보다 확실 또한 고속으로 데이타의 출력을 실행할 수가 있다.
또 SRAM 센스증폭기 SSA가 DRAM 센스증폭기와 같은 구성을 가지고 있으면, 특히 기입회로 WRI는 시설할 필요가 없다.
[제34도 내지 제36도를 참고한 데이타 입출력회로 : 분리된 DQ와 D/Q 공통구조]
제34도는 입출력회로(274)에 있어서 D/Q 분리를 실현하기 위한 구성을 퓨ㅛ시하는 도면이다.
제34도에 있어서, 입출력회로(274)는 내부 아웃트프트 이네이블신호 G에 응답하여 활성화되어, 내부 데이타선(251a)상의 데이타에서 출력데이타 Q를 생성하는 출력버퍼(320)과 내부 써넣기 지시신호 W에 응답하여 활성화된 외부 써넣기 데이타 D에서 내부 써넣기 데이타를 생성하여 내부 데이타선(251a)상에 전달하는 입력버퍼(322)와 코맨드 레지스터(270)(제 2 도 참조)로부터의 D/Q 분리 지시비트 CMa에 응답하여 출력버퍼(320)의 출력과 입력버퍼(322)의 입력과를 단락하는 스위치회로(324)를 포함한다.
이 D/Q 분리지시비트 CMa는 코맨드 레지스터(270)에서 발생되는 특수모드지정 코맨드 CM에 포함한다.
이 스위치회로(324)가 도통상태로 되면 데이타의 입출력을 동일의 핀을 통해서 실현된다.
스위치회로(324)가 오프(off)상태로 되면 데이타의 입출력은 별개의 핀을 통해서 실행된다.
더욱이 이 제23도에 있어서도 1비트의 데이타의 입출력에 관한 구성만이 대표적으로 표시되고 있다.
제35도는 데이타 입출력회로의 타의 접속구성을 표시하는 도면이다.
제35도에 있어서 출력버퍼회로(320)은 SRAM 센스증폭기 또는 DRAM 어드레스의 선택된 메모리셀 데이타를 받아서 외부 출력핀 Q에 전달한다.
제 1 의 입력버퍼회로(322a)는 외부 핀단자 Q에 접속되어 제 2 의 입력버퍼회로(322b)는 외부 데이타 입력 핀단자 D에 접속된다.
이 제1 및 제 2 의 입력버퍼회로(322a) 및 (322b)의 출력은 OR 회로(322c)를 통해서 내부 데이타버스 DBW, *DBW(251a)에 전달된다.
이 제1 및 제 2 의 입력버퍼회로(322a),(322b)의 이네이블/디스에이블은 코맨드 레지스터(제32도 참조)에서의지시비트 CM에 응답하여 실시된다.
코맨드 레지스터가 D/Q 분리모드를 지시하고 있는 경우에는 제 1 의 입력버퍼회로(322a)가 디스에이블상태로 되어 제 2 의 입력버퍼회로(322b)가 이네이블상태로 된다.
지시비트 CM가 D/Q 공통의 마스크트 기입모드를 표시하는 경우에는 제 1 의 입력버퍼호로(322a)가 이네이블상태로 되어 제 2 의 입력버퍼회로(322b)가 디스에이블상태로 된다.
더우기 제35도에 표시하는 구성에 있어서는 출력버퍼회로(320)에는 SRAM에 센스증폭기로부터의 데이타가 전달되어 있지만, 이들의 DRAM어레이의 선택딘 메모리셀의 데이타가 SRAM 어레이의 열선을 통해서 또한 SRAM의 센스증폭기를 통해서 내부 데이타베이스에 전달되는 경우를 표시하고 있기 때문이다.
즉, 제33도의 구성에 있어서, 게이트(310)이 시설되어 있지 않은 구성에 있어서, 게이트(302)에 부여되는 열선택신호선 SYLi, SYLj가 DRAM 컬럼디코더 출력선 DYi, DYj와 공유되어 있는 경우가 일예로서 도시되어 있다.
이 구성에 대해서 후에 설명한다.
제36도에 입출력회로의 또다른 구성을 표시하는 도면이다.
제36도에 있어서 출력버퍼회로(320)와 입력버퍼회로(322)와의 사이에 지시비트 CMa에 응답하여 온(ON)상태가 되는 트랜지스터 게이트(324a)가 시설되어, 입력버퍼회로(322)와 데이타 입력핀단자 D와의 사이에 상보 지시비트/CMa에 응답하여 온(ON)상태가 되는 트랜지스터 게이트(324b)가 시설된다.
이 구성의 경우, 지시비트 CMa가 D/Q 분리모드를 표시하고 있는 경우에는, 트랜지스터 게이트(324a)가 오프(off)상태, 트랜지스터 게이트(324b)가 온(ON)상태가 된다.
역으로 D/Q 공유의 마스크트 기입모드를 표시하고 있는 경우에는 트랜지스터 게이트(324a)가 온(ON)상태, 트랜지스터 게이트(324b)가 오프(off)상태가 된다.
이 구성에 의해 입력버퍼회로(322)를 선택적으로 데이타 출력핀단자 Q 또는 데이타 입력핀단자 D에 접속할 수가 있어 D/Q 분리모드 및 D/Q 공유모드를 설정할 수가 있다.
[제37도 내지 제43B도를 참고한 트랜스페어런트모드와, 래치모드 및 레지스터모드]
다음에, 이 입출력회로의 데이타 출력모드를 설정하기 위한 회로구성에 대해서 설명한다.
데이타 출력모드는 코맨드 레지스터에 의해 설정된다.
코맨드 레지스터에 의한 설정데이타에 따라서 데이타 출력모드는 트랜스페어런트모드, 래치모드 및 레지스터모드의 어느것인가에 설정된다.
제37도는 데이타 출력모드설정에 관련하는 회로구성을 표시하는 도면이다.
제37도에 있어서, 코맨드 레지스터(270)은 코맨드 레지스터모드 검출신호(내부 코맨드 레지스터신호) CR에 응답하여 외부로부터의 기입이네이블신호 W# 및 코맨드 데이타 Ar0, Ar1을 디코드하는 코맨드 레지스터모드 세렉터(279)와 레지스터 WR0∼WR3 및 플립플롭 FF1을 포함한다.
코맨드 레지스터는 후에 표시한 것과 같이 8개의 레지스터 RR0∼RR3을 포함하고 있다.
그러나, 제37도에 있어서, 레지스터 RR2 및 RR3은 도시하지 않았다.
레지스터 WR0∼WR3는 각각 4비트의 레지스터이다.
레지스터 RR0 및 RR1은 1개의 플립플롭 FF1을 공유한다.
레지스터 RR0가 선택되는 플립플롭 FF1가 마스크트 기입모드로 셋트된다.
레지스터 RR1이 선택되는 플립플롭 FF1은 D/Q 분리모드에 설정된다.
입력제어회로(272b)는 이 플립플롭 FF1의 설정데이타에 따라서 입력회로(274b) 및 (274c)의 어느것을 선택한다.
레지스터 WR0∼WR3의 어느것에의 데이타 설정인가는 코맨드 데이타 Ar0, Ar1을 디코드 함으로서 결정된다.
기입이네이블신호 W#가 활성상태인때, 입력제어회로(272b)에 의해 선택된 입력회로(274b)가 (274c)를 통해서 4비트의 데이타 D0∼D3(또는 DQ0∼DQ3)가 대응의 레지스터에 설정된다.
데이타 출력모드에 관련한 것은 레지스터 WR0이다.
레지스터 WR0에의 데이타 출력모드의 설정에 관해서 설명한다.
레지스터 WR0의 하위 2비트의 데이타에 관해서 설명한다.
레지스터 WR0의 하위 2비트의 데이타에 따라서 출력제어회로(272a)는 트랜스 페어런트, 래치 및 레지스터의 출력모드의 어느것인가에 설정되어 그 설정된 출력모드에 응해서 출력회로(274a)를 선택적으로 활성화하는 제어신호 ψ1,/ψ1 및 ψ2를 발생한다.
제38도는 출력회로(274a)는 제어신호 ψ1,/ψ1에 응답하여 읽어내기 데이타버스 DB, *DB상의 데이타를 래치하기 위한 제 1 의 출력래치(981)과, 클럭신호 ψ2에 응답하여 출력래치 1의 래치데이타 및 데이타버스 DB, *DB상의 데이타를 통과시키는 제 2 의 출력래치(982) 및 출력래치(982)로부터 데이타를 받아, 제어신호 G#에 응답하여 출력데이타로서 외부 핀단자 DQ에 전달하는 출력버퍼(983)을 포함한다.
제 1 의 출력래치(981)은, 클럭신호 ψ1 및 /ψ1에 응답하여 활성화되는 클럭트인버터 ICV1, ICV2를 포함한다.
클럭트인버터 ICV1의 입력 및 출력은 클럭트인버터 ICV2의 출력 및 입력에 각각 접속된다.
이 출력래치(981)은 클럭신호 ψ1이 "H"일때에 래치상태가 된다.
즉 클럭트인버터 ICV1 및 ICV2는 클럭신호 ψ1이 "H"일때에 활성화되어 인버터로서 기능을 한다.
클럭신호 ψ1은 "L"일때, 클럭인버터 ICV1 및 ICV2는 디스에이블상태로 되어 래치(981)은 래치동작을 하지 않는다.
제 2 의 출력래치(982)는 클럭신호 ψ2가 "L"일때 그 입력 A, *A에 부여한 데이타를 래치하고 출력 Q, *Q에서 출력한다.
출력래치(982)는 클럭신호 ψ가 "H"일때 그 입력 A, *A의 신호상태에 관계없이, 클럭신호 ψ2가 "L"일때에 래치한 데이타를 출력 Q, *Q에서 출력한다.
이 래치동작을 제어하는 클럭신호 ψ1,/ψ1 및 ψ2는 외부로부터의 클럭 K에 동기한 신호이며, 출력제어회로(272a)에 의해 그 발생타이밍이 달라지게 된다.
출력버퍼(983)은 출력이네이블신호 G#이 활성상태로 되면 활성화되어, 출력래치(982)로부터의 출력데이타를 단자 DQ에 전달한다.
제39도는 제 2 의 출력래치(982)의 구체적 구성의 일예를 표시하는 도면이다.
제39도에 있어서 제 2 의 출력래치(982)는 입력 A(*A)를 그 D 입력을 받아, 클럭신호 ψ2를 그 클럭입력 CLK로 받는 D형 플립플롭 DFF를 포함한다.
플립플롭 DFF의 출력 Q에서 출력래치(982)의 출력 Q(*Q)가 얻어진다.
이 D형 플립플롭 DFF는 다운에지트리거형이며, 클럭신호 ψ2가 L로 내려가는 타이밍으로 입력 A를 취하여, 클럭신호 ψ2가 "L"의 사이 입력 A를 그대로 출력한다.
클럭신호 ψ2가 "H"의 경우에는 입력단자 D에는 주어지는 입력 A의 상태에 관계없이 먼저 래치한 데이타를 출력한다.
이에의해 소망의 기능을 실현하는 출력래치(982)가 얻어진다.
D 형 플립플롭 DFF가 입력 A 및 입력 *A에 대해선 각각 시설된다.
이 출력래치(982)는 타의 구성일지라도 좋고, 클럭신호 ψ2에 응답하여 래치상태 및 스루상태를 실현할 수 있는 회로구성이면 어떠한 회로구성일지라도 좋다.
제40도는 출력제어회로(272a)의 구체적 구성의 일예를 표시하는 도면이다.
출력제어회로(272a)는 외부 클럭을 소정의 시간의 시간지연시키는 지연회로(991a),(991b), (991c)와 지연회로(991a)의 출력에 응답하여 소정의 펄스폭을 가진 원셧의 펄스신호를 발생하는 원셧펄스발생회로(992a)와 지연회로(991b)의 출력에 응답하여 소정의 펄스폭을 가진 원셧의 펄스신호를 발생하는 원셧펄스발생회로(992b)와, 지연회로(991c)의 출력에 응답하여 소정의 펄스폭을 가진 원셧의 펄스신호를 발생하는 원셧펄스발생회로(992c)를 포함한다.
원셧펄스발생회로(992a)로부터 클럭신호 ψ1, /ψ1이 발생된다.
원셧펄스발생회로(992b)와 원셧펄스발생회로(992c)의 출력을 OR 회로(993)에 부여한다.
OR 회로(993)에서 클럭신호 ψ2가 발생된다.
지연회로(991b)의 지연시간은 지연회로(991c)의 지연시간보다 짧다.
이 원셧펄스발생회로(992a)∼(992c)의 이네이블 1디스에이블이 2비트의 코맨드 데이타 WR0에 의해 설정된다.
2비트의 코맨드 데이타 WR0가 래치모드를 표시하고 있을 경우, 원셧펄스발생회로(992a)와 (992c)가 이네이블상태로 되어 원셧펄스발생회로(992b)는 디스에이블상태로 된다.
다음에 이 제37도∼제40도에 표시하는 코맨드 레지스터 및 데이타 출력회로의 동작에 대해서 설명한다.
우선 제41도에 표시하는 래치동작의 동작파형도를 참조하여 설명한다.
데이타 출력모드의 래치출력모드의 설정은 코맨드 데이타 레지스터 WR0의 하위 2비트를 (01)로 설정함으로서 실행된다.
이때, 원셧펄스발생회로(992a) 및 (992c)가 이네이블상태로 된다.
지금 아웃트프트 이네이블신호 G#은 데이타 출력을 표시하는 활성상태의 "L"에 있다고 한다.
이때 클럭 K의 올린 에지로 외부 어드레스 An가 어드레스버퍼에 취입되어 대응의 SRAM 워드선 SWLn가 선택되어 SRAM 비트선쌍 SBL에 데이타 RDn가 나타난다.
이때, 원셧펄스발생회로(992a)는 외부 클럭 K의 상승에 응답하여 소정의 타이밍으로 소정기간 "L"가 되는 원셧의 펄스를 발생한다.
이 클럭신호 ψ1가 "L"로 내려감으로 출력래치(981)는 래치동작을 금지된다.
이ㄸㅒ, 클럭신호 ψ2는 "H"에 있어 출력래치(982)는 래치상태를 유지하고 있어, WJS 사이클로 읽어낸 데이타 Qn-1을 래치하여 출력하고 있다.
외부 어드레스에 의해 선택된 64비트의 SRAM 비트선쌍, SBL상의 데이타 RDn중 또다시 외부 어드레스에 따라서 선택된 4비트의 데이타가 내부 출력데이타베이스 DB, *DB에 전달된다.
이 데이타베이스 DB, *DB상의 데이타 DBn가 확정된 상태로 클럭신호 ψ1은 "H"로 상승한다.
이것에 의해 출력래치(981)가 래치동작을 하고 확정데이타 DBa를 래치한다.
계속해서 원셧펄스발생회로(992c)에서 원셧펄스발생회로(992c)에서 원셧펄스가 발생되는 신호 ψ2가 "L"로 내려간다.
이것에 의해 출력래치(982)가 이 출력래치(981)로 래치된 데이타 DBn를 새롭게 취입하여, 출력단자 DQ에 출력버퍼(983)을 통해서 전달한다.
이 클럭신호 ψ2의 발생은 클럭 K의 내려감에 동기하여 이루어져 있고 외부 클럭 K의 내려감에 응답하여 사이클로 선택된 데이타가 QDBn가 출력데이타 Qn로서 출력된다.
클럭신호 ψ2는 다음에 외부 클럭 K가 상승할때까지 "H"로 상승한다.
그것에 의해 출력래치(982)는 내부 출력데이타베이스 DB, *DB의 데이타와는 관계없이 확정데이타 DBn를 지속적으로 출력한다.
계속해서 클럭신호 ψ1을 "L"로 내려 출력래치(981)의 래치상태를 개방하고, 다음 사이클 즉 다음의 확정 데이타의 래치동작에 대비한다.
이것에 의해 외부 클럭 K의 상승에 응답하여 전의 사이클로 읽어내어진 데이타가 순차확정데이타로서 출력되는 것으로 된다.
다음은 제42도를 참조하여 레지스터 출력모드에 대해서 설명한다.
레지스터 출력모드의 설정은 코맨드 데이타 WR0의 하위 2비트를 (11)에 설정함으로서 실행된다.
이 레지스터 출력모드에 있어서는 원셧펄스발생회로(992b)가 이네이블상태로 되어 원셧펄스발생회로(992c)가 디스에이블상태로 된다.
이 경우, 외부 클럭 K의 상승에 응답하여 원셧펄스발생회로(992b)에서 "L"로 내려가는 원셧의 펄스가 발생한다.
이때 클럭신호 ψ1은 "H"임으로 전의 사이클로 읽어내어진 데이타 DBn-1를 출력래치(982)가 래치한다.
레지스터 출력모드에 있어서는 클럭신호 ψ2의 "L"에의 강하 타이밍이 외부 클럭 K의상승에 응답하여 결정된다.
이 경우, 외부 클럭 K의 (n +1)회째의 사이클에 응답하여 출력핀단자 DQ에는 n회째의 사이클에 응답하여 출력핀단자 DQ에는 n회째의 클럭사이클에 있어서 읽어내기 데이타 DBn가 출력데이타 Qn로서 출력된다.
따라서 래치출력모드와 레지스터 출력모드에서는 클럭신호 ψ2의 발생타이밍 즉 "L"에의 이행 타이밍이 다를 뿐이다.
이것에 의해 사이클 전의 사이클의 데이타가 출력되어 이어서 금회의 사이클로 읽어내어진 데이타가 출력되는 래치출력모드와 n+1회째의 사이클에 있어서는 n회째의 사이클ㅇ에 있어서 읽어내기 데이타가 출력되는 레지스터 출력모드가 실현된다.
다음은 제43도를 참조하여 트랜스페어런트모드에 대해서 설명한다.
우선 제43도a를 참조하여 트랜스페어런트모드에 대해서 설명한다.
우선 제43도a를 참조하여 제 1 의 트랜스페어런트 출력모드에 대해서 설명한다.
이 트랜스패어런트 출력모드는 전술한 것같이 레지스터 WR0의 하위 2비트를 (XO)로 설정함으로서 실행된다.
이 제 1 의 트랜스페어런트 출력모드 및 제 2 의 트랜스페어런트 출력모드는 이 X의 비트치를 0 또는 1에 설정함으로서 선택된다.
이때 어떠한 값에 의해 제 1 의 트랜스페어런트 출력모드는 이 X의 비트치를 0또는 1에 설정함으로서 선택된다.
이때 어떠한 값에 의해 제 1 의 트랜스페어런트 출력모드 및 제 2 의 트랜스페어런트 출력모드 중의 어느것이 선택되느냐는 임의이다.
제 1 의 트랜스페어런트 출력모드에 있어서, 클럭신호 ψ1 및 ψ2는 공히 "L" 그대로다.
이때, 출력래치(981)은 래치동작에서 개방되어 있어, 또 출력래치(982)는 스루상태로 되어 있다.
따라서, 이 경우에는 출력데이타 Qn로서의 내부 데이타베이스 DB, *DB상에 전달된 DBn가 그대로 출력된다.
즉, SRAM 비트선쌍 SBL 또는 글로벌 I/O 선쌍 GIO의 데이타가 무효데이타(Invalid Data)의 경우에는 이것에 응답하여 출력핀 DQ에도 무효 데이타 INV가 출현한다.
제43b도에 표시하는 제 2 의 트랜스페어런트 출력모드에 있어서 클럭신호 ψ1가 발생된다.
클럭신호 ψ1이 "H"의 기간 제 1 의 출력래치(981)에 의해 SRAM이 비트선쌍 SBL의 데이타가 RDn가 무효 상태로 되어도, 데이타베이스 DB, *DB의 데이타가 출력래치(981)에 의해 유효 데이타로서 래치되어 소정기간(클럭신호 ψ의 "H"의 사이) 출력됨으로, 무효데이타 INV가 출력되는 기간이 짧아진다.
이 제 2 의 트랜스페어런트 출력모드에 있어서도 클럭신호 ψ2는 "L" 그대로다.
더우기 상술의 구성에 있어서는 제 2 의 출력래치(982)로서 다운에지 트리거형의 D 형 플립플롭을 사용했지만 이것은 클럭크신호 ψ2의 극성을 바꾸면 아프에지트리거형의 래치회로를 사용해도 같은 효과를 얻을 수가 있다.
또 출력래치(981)의 구성도, 다른 래치회로를 사용해도 실현할 수가 있다.
이 코맨드 레지스터에 의해 설정되는 출력모드의 특징을 종합하면 이하와 같이 된다.
(1) 트랜스페어런트 출력모드 :
이 모드는 내부 데이타베이스 DB, *DB상의 데이타를 직접 출력버퍼에 전달하는 모드이다.
이 모드에 있어서는 출력데이타 DQ(Q)는 외부 클럭 K의 신호 G#의 다운에지에서 시간 tGLA 경과후의 늦인 방향으로 유효데이타가 나타난다.
시간 tKHA 보다도 먼저 아웃트프트 이네이블신호 G#를 내리면 무효데일(inv)가 시간 tKHA가 경과할때까지 출력된다.
이것은 아웃트프트 이네이블신호 G#의 다운타이밍이 빠르며 내부 데이타베이스 DB, *DB에는 유효데이타가 나타나지 않게 된다.
따라서 이 모드에 있어서는 출력데이타가 유효한 기간은 내부 베이스에 유효한 데이타가 나타내고 있는 기간에 한한다.
(2) 래치출력모드 :
이 모드에 있어서는 내부 데이타베이스 DB, *DB와 출력버퍼와의 사이에 출력래치회로가 시설된다.
이 래치출력모드에 있어서는 외부 클럭 K가 "H"의 사이, 데이타가 출력래치에 의해 래치됨으로 시간 tKHA 보다 앞서 아웃트프트 이네이블신호 G#를 내렸을때 전의 사이클의 읽어내기 데이타가 출력하게 된다.
따라서 내부 데이타베이스 DB, *DB에 무효데이타가 나타내고 있는 기간일지라도 외부 인에이블 무효데이타는 출력되지 않는다.
즉 CPU가 출력데이타를 취입하기 위한 기간을 충분히 취할 수 있는 효과를 얻을 수 있다.
(3) 레지스터 출력모드 :
이 모드는 내부 데이타베이스와 출력버퍼와의 사이에 시설한 모드다.
이 레지스터 출력모드에 있어서 출력데이타로서는 외부 클럭 K의 오프에지에서 시간 tKHAR 경화후 또는 아웃트프트 이네이블신호의 G#의 다운에지에서 시간 tGLA경과후 늦인 방향으로 전의 사이클에 있어서 유효데이타가 출력된다.
이 레지스터 출력모드도 래치모드와 같은 이유에 의해, 무효 데이타는 출력되지 않게 된다.
이 레지스터모드로 연속하여 데이타의 출력을 할 경우, 외부 클럭 K의 상승에 봐서 대단히 고속으로 데이타가 출력되어 있는 것같이 보인다.
이와같은 동작은 일반적으로 파프라인동작이라 부르고 있으며 외관상의 액세스타임을 사이클타임보다도 더욱더 축소할 수가 있다.
상술과 같은 출력모드를 코맨드 레지스터에 의해 설정하는 것이 가능함으로서 사용자는 시스템에 응한 출력모드를 선택할 수 있는 것이 가능하다.
본 발명은, DRAM 어레이의 센스증폭기의 활성화 타이밍보다 빠르게 데이타 전송수단이 활성화되고 그리고 데이타가 DRAM 어레이에서 SRAM 어레이로 고속으로 전송될 수 있다.
따라서 캐시미스시에도 고속으로 액세스 할 수 있는 CDRAM이 제공된다.
본 발명은 전류미러형 증폭기는 데이타 전송수단과 DRAM 비트선의 전위증폭기를 구성하여서, 이로써 데이타 전송수단이 DRAM의 래치형 센스증폭기의 활성화를 위해 대기함이 없이 활성화 될 수 있다.
따라서 데이타는 고속으로 DRAM 어레이에서 SRAM 어레이를 전송될 수 있다.
본 발명이 구체적으로 묘사 및 예시되고 있지만, 예시와 예로서 동일할 뿐만 아니라 제한되지 않고, 본 발명의 정신과 범위가 첨부된 청구범위의 용어에 의해서만 제한되는 것은 자명하다.

Claims (6)

  1. 열과 행으로 배열된 복수의 다이나믹형 메모리셀(DMC)을 포함하는 DRAM 어레이(1 ; 101 ; MM ; 560)와, 열과 행의 매트릭스로 배열된 복수의 스태이틱형 메모리셀(SMC)을 포함하는 SRAM 어레이(2 ; 201 ; SMA ; 580)를 구비하고, 상기 SRAM 어레이의 각 행은 2 이상의 n의 스태이틱형 메모리셀의 n그룹으로 분할되고, 상기 SRAM 어레이는 다른 그룹 메모리셀에 각각 접속되는 n 워드선의 복수의 셋트를 포함하며, n 워드선의 각 상기 셋트는 SRAM 어레이의 상기 매트릭스의 각 행에 대응하게 배열되며, 행상에 스태이틱 메모리셀은 정합되게 배열되고, 각 상기 셋트는 스태이틱 메모리셀의 대응 행에 평행하게 배열되며, 상기 DRAM 어레이의 선택 메모리셀과 상기 SRAM 어레이의 선택 메모리셀 사이에 데이타를 전송하기 위한 상기 DRAM 어레이와 상기 SRAM 어레이 사이에 설치되는 데이타 전송수단(210 : BTG)을 구비하는 반도체 메모리장치를 구비하고, 상기 전송수단(210 : BTG)에 접속된 리드데이타 전송선(LOL,GOL)과, 상기 DRAM 어레이의 각 열에 제공되어 있고 아울러 리드 DRAM 열선택신호(RCSL)에 응답하여서 상기 리드 DRAM 열선택신호에 의해 선택된 DRAM 어레이의 열에 의해 데이타를 증폭한 후 다음 상기 리드데이타 전송선으로 전송하는 구동수단(LTG)과 상기 리드데이타 전송선과 별도로 제공되어 있고 아울러 상기 전송수단의 접속되어서 그로부터 데이타를 받은 기입데이타 전송선(GIL),(LIL)과, 기입 DRAM 열선택신호(WCSL)에 응답해서 상기 기입데이타 전송선상에 있는 DRAM 어레이의 열상으로 전송하는 기입수단(IG)과, 상기 구동수단과는 별도로 제공되어서 연계된 열상에 있는 전위를 감지, 증폭 및 래치하는 센스증폭기수단(DSA)을 부가한 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 데이타 전송수단은 리드 데이타 전송선(GOL, *GOL, *LOL)으로 흐르는 전류를 공급하는 전류공급수단(Tr500, Tr501)과, 제 1 전송신호(TDS)에 응답해서 상기 기입 데이타 전송선상에 있는 데이타를 상기 SRAM 어레이(2 ; 201 ; SMA ; 580)의 선택된 열(SBL, *SBL)으로 전송하는 게이트수단(Tr502, Tr503)과, 제2전송신호(TSL,TSD)에 응답해서 상기 SRAM 어레이의상기 선택된 열상에 있는 데이타를 상기 기입데이타 전송선으로 전송하는 기입전송수단(BTGW)을 포함하는 반도체 기억장치.
  3. 제 2 항에 있어서, 상기 DRAM의 상기 각 열은 한쌍의 비트선(DBL, *DBL)을 구비하고, 상기 기입데이타전송선은 한쌍의 신호선(*GOL,*LOL,GOL,LOL)을 구비하며, 상기 전류공급수단(Tr500,Tr501)은 동일량의 전류를 상기 리드데이타 전송선의 쌍의 신호선으로 제공하는 수단을 구비한 반도체 기억장치.
  4. 제 3 항에 있어서, 상기 구동수단은 DRAM의 각 열에 제공되고 아울러 상기 DRAM 열선택(RCSL)에 응답해서 연계된 비트선쌍 사이의 전위차를 증폭하는 복수의 차동수단(LTG)을 구비하고, 상기 차동수단(LTG)과 상기 전류공급수단은 구성에서 전류 미러형 증폭기를 구성하는 반도체 기억장치.
  5. 제 1 항에 있어서, 상기 구동수단은 상기 센스증폭기수단(DSA)의 활성화보다 빠르게 활성화되는 반도체 기억장치.
  6. 제 1 항에 있어서, 제 1 어드레스 입력에 인가된 제 1 어드레스(Ac0∼Ac11)에 응답해서 SRAM 셀선택신호(SAY,SWL)를 발생하는 제 1 선택수단(5141,5142)과, 상기 제 1 어드레스 입력과는 별도로 제공된 제 2 어드레스 입력으로 인가된 제 2 어드레스에 응답해서 상기 DRAM 어레이(1 ; 101 ; MM ; 560)의 행을 선택하는 DRAM 행선택신호(DWL)를 발생하는 제 2 선택수단(5144)과, 상기 제 2 어드레스와 함께 동시에 상기 제 1 어드레스 입력으로 인가된 제 3 어드레스(Ac6∼Ac11)에 응답해서 상기 리드 DRAM 열선택신호와 상기 기입 DRAM 열선택신호를 발생하는 제 3 선택수단(5143)을 부가한 반도체 기억장치.
KR1019950061470A 1991-04-18 1995-12-28 캐시 내장 반도체 기억장치 KR960006909B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950061470A KR960006909B1 (ko) 1991-04-18 1995-12-28 캐시 내장 반도체 기억장치

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
JP91-085625 1991-04-18
JP8562591 1991-04-18
JP21214091A JP3240161B2 (ja) 1991-04-18 1991-08-23 半導体記憶装置
JP91-212140 1991-08-23
JP91-242286 1991-09-24
JP24228691A JPH0581852A (ja) 1991-09-24 1991-09-24 半導体記憶装置
JP92-017809 1992-02-03
JP1780992A JP2951786B2 (ja) 1992-02-03 1992-02-03 半導体記憶装置
KR1019920006358A KR960006892B1 (ko) 1991-04-18 1992-04-16 캐시 내장 반도체 기억장치
KR1019950061470A KR960006909B1 (ko) 1991-04-18 1995-12-28 캐시 내장 반도체 기억장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1019920006358A Division KR960006892B1 (ko) 1991-04-18 1992-04-16 캐시 내장 반도체 기억장치

Publications (1)

Publication Number Publication Date
KR960006909B1 true KR960006909B1 (ko) 1996-05-25

Family

ID=27519957

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1019950061471A KR960006910B1 (ko) 1991-04-18 1995-12-28 캐시 내장 반도체 기억장치
KR1019950061470A KR960006909B1 (ko) 1991-04-18 1995-12-28 캐시 내장 반도체 기억장치
KR1019950061469A KR960006908B1 (ko) 1991-04-18 1995-12-28 캐시 내장 반도체 기억장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1019950061471A KR960006910B1 (ko) 1991-04-18 1995-12-28 캐시 내장 반도체 기억장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1019950061469A KR960006908B1 (ko) 1991-04-18 1995-12-28 캐시 내장 반도체 기억장치

Country Status (1)

Country Link
KR (3) KR960006910B1 (ko)

Also Published As

Publication number Publication date
KR960006910B1 (ko) 1996-05-25
KR960006908B1 (ko) 1996-05-25

Similar Documents

Publication Publication Date Title
EP0509811B1 (en) Semiconductor memory device
JP3304413B2 (ja) 半導体記憶装置
US6434661B1 (en) Synchronous semiconductor memory including register for storing data input and output mode information
KR950014905B1 (ko) 반도체기억장치 및 그 내부전압발생방법
JP3268785B2 (ja) 半導体記憶装置
JP3240161B2 (ja) 半導体記憶装置
JP3238717B2 (ja) 半導体記憶装置におけるデータ転送装置
KR960006909B1 (ko) 캐시 내장 반도체 기억장치
JPH0581852A (ja) 半導体記憶装置
JP2951786B2 (ja) 半導体記憶装置
US6501670B1 (en) High speed memory architecture and busing
JP2001307484A (ja) 半導体記憶装置
JP2001307482A (ja) 半導体記憶装置
JP2001307483A (ja) 半導体記憶装置
JP2001307481A (ja) 半導体記憶装置
JP2001273767A (ja) 半導体記憶装置およびデータ転送方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080508

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee