JPS61196345A - ペリフエラルコントロ−ラ - Google Patents
ペリフエラルコントロ−ラInfo
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- JPS61196345A JPS61196345A JP3785685A JP3785685A JPS61196345A JP S61196345 A JPS61196345 A JP S61196345A JP 3785685 A JP3785685 A JP 3785685A JP 3785685 A JP3785685 A JP 3785685A JP S61196345 A JPS61196345 A JP S61196345A
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- JP
- Japan
- Prior art keywords
- standby
- timer
- signal
- cpu
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はマイクロコントローラ、とくにＣＰＵから与え
られる命令に従って周辺装置を制御するペリフェラルコ
ントローラに関する。
られる命令に従って周辺装置を制御するペリフェラルコ
ントローラに関する。
従来、０ＭＯ８構造のペリフェラルコントローラに於て
は、動作電流を仰えるためにスタンバイ機能が設けられ
ている。この理由はたとえＣＭＯ８禍造でペリフェラル
コントローラを構成しても、回路規模の増大と高速化の
要求から、その消費電流が非常に大きくなってきている
からである。この傾向は近年、さらに顕著になっている
。従って、動作時の個々のペリフェラルコントローラの
消費電流が抑えられないとしても、システム全体として
不要なペリフェラルコントローラを一時スタンバイ状態
とすることによ多動作を止め、平均の動作電流を抑える
よう計っている。
は、動作電流を仰えるためにスタンバイ機能が設けられ
ている。この理由はたとえＣＭＯ８禍造でペリフェラル
コントローラを構成しても、回路規模の増大と高速化の
要求から、その消費電流が非常に大きくなってきている
からである。この傾向は近年、さらに顕著になっている
。従って、動作時の個々のペリフェラルコントローラの
消費電流が抑えられないとしても、システム全体として
不要なペリフェラルコントローラを一時スタンバイ状態
とすることによ多動作を止め、平均の動作電流を抑える
よう計っている。
このスタンバイ動作では、ＣＰＵからの命令もしくは制
御信号を使ってペリ７エラルコントローラのクロックを
止めたり、あるいはリセット状態にして内部動作を止め
ることにより動作電流を抑えている。
御信号を使ってペリ７エラルコントローラのクロックを
止めたり、あるいはリセット状態にして内部動作を止め
ることにより動作電流を抑えている。
しかしながら、従来のものはこのス・タンバイ状態を作
るために、その都度ＣＰＵからスタンバイの命令や信号
を個々のベリ７エラルコントローラに与えなければなら
ない。その結果、ＣＰＵの処地動率が低下し、とりわけ
、複数のペリフェラルコントローラに対してスタンバイ
状態を切り換えながら設定する場合は、ＣＰＵの効率は
甚だしく低下する。さらに、ＣＰＵ内部のＲＯＭ領域が
限られている１チツプＣＰＬＩでペリフェラルコントロ
ーラを制御する場合には、スタンバイの制御のためのプ
ログラムを格納するｌ−ＬＯＭ領域を割当てねばならな
いため、他のプログラムの格納ができないという欠点が
ある。
るために、その都度ＣＰＵからスタンバイの命令や信号
を個々のベリ７エラルコントローラに与えなければなら
ない。その結果、ＣＰＵの処地動率が低下し、とりわけ
、複数のペリフェラルコントローラに対してスタンバイ
状態を切り換えながら設定する場合は、ＣＰＵの効率は
甚だしく低下する。さらに、ＣＰＵ内部のＲＯＭ領域が
限られている１チツプＣＰＬＩでペリフェラルコントロ
ーラを制御する場合には、スタンバイの制御のためのプ
ログラムを格納するｌ−ＬＯＭ領域を割当てねばならな
いため、他のプログラムの格納ができないという欠点が
ある。
本発明はＣＰＵの効率を下げることなく、簡単な回路ヲ
ベリフェラルコントローラに付加することにより、効果
的にスタンバイ動作の制御を行なえる手段を提供するも
のである。
ベリフェラルコントローラに付加することにより、効果
的にスタンバイ動作の制御を行なえる手段を提供するも
のである。
本発明は、ペリフェラルコントローラにスタンバイ制御
用のタイマーとＣＰＵからのアクセス検出回路とを設け
、タイマーを用いて自動的に自身をスタンバイ状態にす
るとともに、ＣＰＵから送られる解除信号を前記アクセ
ス検出回路で検出して、タイマーをリセットするように
したものである。
用のタイマーとＣＰＵからのアクセス検出回路とを設け
、タイマーを用いて自動的に自身をスタンバイ状態にす
るとともに、ＣＰＵから送られる解除信号を前記アクセ
ス検出回路で検出して、タイマーをリセットするように
したものである。
本発明ではＣＰＵがペリフェラルコントローラを必要と
すみ場合には、スタンバイ状態にならないように制御す
ることを特徴とする。すなわち、最初にスタンバイの命
令をＣＰＵから与えてやることにより、ペリフェラルコ
ントローラに内蔵されているタイマーが動き出し、一定
時間ＣＰＬＪからのアクセスがないと自動的に自身をス
タンバイ状態となし、一方ＣＰＵからアクセスがあると
その時点でタイマーをリセットし、そこから一定時間Ｃ
ＰＵからのアクセスがないと再度スタンバイ状態となす
ようにペリ７エラルコントローラは動作する。従って、
予めＣＰＵからスタンバイの命令を与えてやれば、その
後はＣＰＵからのアクセスをやめれば、一定時間後にス
タンバイ状態となり、再びアクセスを始めればスタンバ
イ状態が自動的に解除される。そしてペリフェラルの動
作を必要とするときＫは、ＣＰＵは前記一定時間内でペ
リフェラルコントローラの状態を監視するようにすれば
、アクセスが途切れることはなく、通常の動作は何ら妨
げない。
すみ場合には、スタンバイ状態にならないように制御す
ることを特徴とする。すなわち、最初にスタンバイの命
令をＣＰＵから与えてやることにより、ペリフェラルコ
ントローラに内蔵されているタイマーが動き出し、一定
時間ＣＰＬＪからのアクセスがないと自動的に自身をス
タンバイ状態となし、一方ＣＰＵからアクセスがあると
その時点でタイマーをリセットし、そこから一定時間Ｃ
ＰＵからのアクセスがないと再度スタンバイ状態となす
ようにペリ７エラルコントローラは動作する。従って、
予めＣＰＵからスタンバイの命令を与えてやれば、その
後はＣＰＵからのアクセスをやめれば、一定時間後にス
タンバイ状態となり、再びアクセスを始めればスタンバ
イ状態が自動的に解除される。そしてペリフェラルの動
作を必要とするときＫは、ＣＰＵは前記一定時間内でペ
リフェラルコントローラの状態を監視するようにすれば
、アクセスが途切れることはなく、通常の動作は何ら妨
げない。
従来のコントローラがその都度、ＣＰＵの処理を必要と
するのに対し、本発明では最初に一度だけｃＰＵがスタ
ンバイ命令の処理を行なうだけでよ（、ＣＰＵの処理効
率は低下せず、また複数のペリフェラルコントローラを
制御する場合でも、ＣＰＵがペリフェラルコントローラ
へのアクセスをやめるだけで自動的にスタンバイ状態と
なるので、ＣＰＵの制御は非常に簡単になり、先に述べ
たｌチップＣＰＵの場合でも、その処理に要求されるプ
ログラムは小さくなシ、ＲＯＭ領域が冗らに占有される
こともない。
するのに対し、本発明では最初に一度だけｃＰＵがスタ
ンバイ命令の処理を行なうだけでよ（、ＣＰＵの処理効
率は低下せず、また複数のペリフェラルコントローラを
制御する場合でも、ＣＰＵがペリフェラルコントローラ
へのアクセスをやめるだけで自動的にスタンバイ状態と
なるので、ＣＰＵの制御は非常に簡単になり、先に述べ
たｌチップＣＰＵの場合でも、その処理に要求されるプ
ログラムは小さくなシ、ＲＯＭ領域が冗らに占有される
こともない。
次に実施例を図面を用いて説明する。第１図はシステム
全体のブロック図で、第２図は本発明によるところのス
タンバイ制御回路で、第３図はその動作のタイミング図
である。第１図に於て、１ＩＩｉｃＰＵ、２はメ七り−
、３． ５． ７． ９は周辺壁器であり、それぞれラ
インプリンター（ＬＰ）。
全体のブロック図で、第２図は本発明によるところのス
タンバイ制御回路で、第３図はその動作のタイミング図
である。第１図に於て、１ＩＩｉｃＰＵ、２はメ七り−
、３． ５． ７． ９は周辺壁器であり、それぞれラ
インプリンター（ＬＰ）。
キーボード（ＫＢ ）、紙テープパンチャー、紙テープ
リーダである。そして、４，６，８．１０はそれぞれの
周辺機器のコントローラで、ＰＣＩ。
リーダである。そして、４，６，８．１０はそれぞれの
周辺機器のコントローラで、ＰＣＩ。
ＰＯ２，ＰＯ３，ＰＯ２で参照されている。ここで、バ
スｌｉｔ：ｍデータ、パス１２はメモリーおよびコント
ローラを選択するためのアドレス、信号線１３はリード
信号、信号縁１４はライト信号を夫々転送するものであ
る。また第２図に於て、２２はＣＰＵからのリードもし
くはライト等のアクセスを検出するアクセス検出回路、
２３はスタンバイを制御するためのタイマー、２４はＣ
ＰＵからのスタンバイの命令によりセット、リセットさ
れるフリップフロップ、２５はタイマによりセットされ
、検出信号によりリセットされるスタンバイ制御用のフ
リップフロップである。さらに信号２６はＣＰＵからの
リード信号（ＲＤ）で、信号２７はライト信号（Ｗ几）
で、信号２８はチップセレクト信号（Ｃ８）で先のアド
レス（ＡＤ）Ｋ接続される。信号２９はスタンバイ状態
でクロツク、タイマを制御するスタンバイ信号、信号３
０はペリフェラルコントローラのスタンバイ機能を動作
させるスタンバイセット信号、信号３１はスタンバイ機
能を解除させるスタンバイリセット信号、また信号３２
はペリフェラルコントローラのクロックで、これはタイ
−７−にも供給される。
スｌｉｔ：ｍデータ、パス１２はメモリーおよびコント
ローラを選択するためのアドレス、信号線１３はリード
信号、信号縁１４はライト信号を夫々転送するものであ
る。また第２図に於て、２２はＣＰＵからのリードもし
くはライト等のアクセスを検出するアクセス検出回路、
２３はスタンバイを制御するためのタイマー、２４はＣ
ＰＵからのスタンバイの命令によりセット、リセットさ
れるフリップフロップ、２５はタイマによりセットされ
、検出信号によりリセットされるスタンバイ制御用のフ
リップフロップである。さらに信号２６はＣＰＵからの
リード信号（ＲＤ）で、信号２７はライト信号（Ｗ几）
で、信号２８はチップセレクト信号（Ｃ８）で先のアド
レス（ＡＤ）Ｋ接続される。信号２９はスタンバイ状態
でクロツク、タイマを制御するスタンバイ信号、信号３
０はペリフェラルコントローラのスタンバイ機能を動作
させるスタンバイセット信号、信号３１はスタンバイ機
能を解除させるスタンバイリセット信号、また信号３２
はペリフェラルコントローラのクロックで、これはタイ
−７−にも供給される。
信号３３はペリフェラルコントローラの内部クロックで
、これはスタンバイ信号２９により禁止される。信号３
４はＣＰＵからのアクセス検出信号で、タイマ２３２よ
び７リツプフロツプ２５のリセット信号として使われ、
信号３５はタイマのクロック入力、信号３６はタイマー
の出力である。
、これはスタンバイ信号２９により禁止される。信号３
４はＣＰＵからのアクセス検出信号で、タイマ２３２よ
び７リツプフロツプ２５のリセット信号として使われ、
信号３５はタイマのクロック入力、信号３６はタイマー
の出力である。
１１ｇ１図に於て、ＣＰＵは最初４つのペリフェラルＰ
ＣＩ、ＰＣ２，ＰＣ３，ＰＯ４を制御し、キーボード（
ＫＢ）、紙テープリーダ（ＰＴ几）からデータを入力し
、ラインプリンター（ＬＰ ）。
ＣＩ、ＰＣ２，ＰＣ３，ＰＯ４を制御し、キーボード（
ＫＢ）、紙テープリーダ（ＰＴ几）からデータを入力し
、ラインプリンター（ＬＰ ）。
紙テープパンチャー（ＦＴＰ）からデータを出力する。
しかしながら、ＫＢからデータを入力する時はともかく
も、ＰＴ几から大量のデータを入力する際にはＬＰ、Ｐ
Ｔ几からデータを出力することはなく、従ってＰＣＩ、
ＰＯ２の動作を一時停止せしめ、これらをスタンバイ状
態とすることが可能である。また同様に、ＬＰにデータ
を出力する際には、ＰＴ）ｔ、ＰＴＰｉスタンバイ状態
としても問題はない。
も、ＰＴ几から大量のデータを入力する際にはＬＰ、Ｐ
Ｔ几からデータを出力することはなく、従ってＰＣＩ、
ＰＯ２の動作を一時停止せしめ、これらをスタンバイ状
態とすることが可能である。また同様に、ＬＰにデータ
を出力する際には、ＰＴ）ｔ、ＰＴＰｉスタンバイ状態
としても問題はない。
従って第２図に於て、ＣＰＵは最初にスタンバイ動作の
命令をペリフェラルに対して与えると、信号３０がアク
ティブとなり、フリップフロップ２４がセットされ、タ
イマー２３はクロック３２を受けて動作を開始する。タ
イ・７−２３が所定数カウントアツプすると信号３６が
アクティブとなり、フリップフロップ２５をセットし、
タイ゛７−２３の動作を止めるとともに、内部クロック
３３を禁止し、スタンバイ状態となる。しかしながら、
タイマー２３がカウントアツプする以前にＣＰＵからの
アクセスがあると、すなわちペリフェラルコントローラ
に対してＲＤもしくはＷＲ，信号がアクティブとなると
、検出信号３４がアクティブとなる。よって、タイマー
２３がリセットされ、かつフリップフロップ２５もリセ
ットされる。そして、タイマーはその時点を起点として
１からカウントを始める。また、スタンバイ状態にある
ときはフリップフロップ２５ｔ−リセットし、内部クロ
ック３３の禁止を解除するとともに、再びタイマー２３
をスタートせしめ、最初の動作に戻る。さらにスタンバ
イ機能そのものを禁止する場合にはＣＰＵよシスタンバ
イ解除のコマンドを与えてスタンバイリセット信号３１
ｔ−アクティブとし、フリップフロップ２４をリセット
すれば以降は再びスタンバイ状態とはならない。
命令をペリフェラルに対して与えると、信号３０がアク
ティブとなり、フリップフロップ２４がセットされ、タ
イマー２３はクロック３２を受けて動作を開始する。タ
イ・７−２３が所定数カウントアツプすると信号３６が
アクティブとなり、フリップフロップ２５をセットし、
タイ゛７−２３の動作を止めるとともに、内部クロック
３３を禁止し、スタンバイ状態となる。しかしながら、
タイマー２３がカウントアツプする以前にＣＰＵからの
アクセスがあると、すなわちペリフェラルコントローラ
に対してＲＤもしくはＷＲ，信号がアクティブとなると
、検出信号３４がアクティブとなる。よって、タイマー
２３がリセットされ、かつフリップフロップ２５もリセ
ットされる。そして、タイマーはその時点を起点として
１からカウントを始める。また、スタンバイ状態にある
ときはフリップフロップ２５ｔ−リセットし、内部クロ
ック３３の禁止を解除するとともに、再びタイマー２３
をスタートせしめ、最初の動作に戻る。さらにスタンバ
イ機能そのものを禁止する場合にはＣＰＵよシスタンバ
イ解除のコマンドを与えてスタンバイリセット信号３１
ｔ−アクティブとし、フリップフロップ２４をリセット
すれば以降は再びスタンバイ状態とはならない。
次に、第３図を使って動作のタイミングを説明する。こ
こで、ｔはタイマーの周期である。最初ＩｔＣＣＰ Ｕ
ｊ ｆｉミスタンバイ命令が与えられると、スタンバ
イセット信号３１がアクティブとなり、クリップ７０ツ
ブ２４がセットされる。そしてタイマーがスタートし、
を時間後タイマ出力３６がアクティブとなり、スタンバ
イ信号２９がアクティブとなる。その結果内部クロック
３３が禁止されるとともにタイマーもストップし、ＣＰ
Ｕからアクセスされるまでその状態は保持される。そし
て、ＣＰｔＪよシ、例えば、データが書き込まれ、アク
セス検出信号がアクティブとなると、スタンバイ信号２
９はリセットキれ、再びタイ゛７−が動き出すとともに
内部クロック３３の禁止も解除される。そして、また【
時間後スタンバイ状態となる。さらＫまたＣＰＵよシア
クセスされると、スタンバイ状態は解除される。その後
、タイマ周期より短かい時間１′の時点でＣＰＵよシア
クセスされると、アクセス検出信号３４がアクティブと
なり、タイマーはリセットされ再びｌよりカウントを始
め、その後を時間を経過しないとスタンバイ状態となら
ない。また、スタンバイ状態となっても、スタンバイ解
除の命令が与えられると、スタンバイリセット信号３０
がアクティブとなり、フリップフロップ２４がリセット
されるとともに。
こで、ｔはタイマーの周期である。最初ＩｔＣＣＰ Ｕ
ｊ ｆｉミスタンバイ命令が与えられると、スタンバ
イセット信号３１がアクティブとなり、クリップ７０ツ
ブ２４がセットされる。そしてタイマーがスタートし、
を時間後タイマ出力３６がアクティブとなり、スタンバ
イ信号２９がアクティブとなる。その結果内部クロック
３３が禁止されるとともにタイマーもストップし、ＣＰ
Ｕからアクセスされるまでその状態は保持される。そし
て、ＣＰｔＪよシ、例えば、データが書き込まれ、アク
セス検出信号がアクティブとなると、スタンバイ信号２
９はリセットキれ、再びタイ゛７−が動き出すとともに
内部クロック３３の禁止も解除される。そして、また【
時間後スタンバイ状態となる。さらＫまたＣＰＵよシア
クセスされると、スタンバイ状態は解除される。その後
、タイマ周期より短かい時間１′の時点でＣＰＵよシア
クセスされると、アクセス検出信号３４がアクティブと
なり、タイマーはリセットされ再びｌよりカウントを始
め、その後を時間を経過しないとスタンバイ状態となら
ない。また、スタンバイ状態となっても、スタンバイ解
除の命令が与えられると、スタンバイリセット信号３０
がアクティブとなり、フリップフロップ２４がリセット
されるとともに。
スタンバイ状態が解除される。
以上詳述したように１本発明はマイクロコントローラ側
ＶこタイマーとＣＰＵからのアクセス検出回路とを設け
るだけで、ＣＰＵは最初にスタンバイの命令をマイクロ
コントローラに与えるだけで。
ＶこタイマーとＣＰＵからのアクセス検出回路とを設け
るだけで、ＣＰＵは最初にスタンバイの命令をマイクロ
コントローラに与えるだけで。
以後はスタンバイの命令を与える必要はなく、ただアク
セスを行なうかどうかでマイクロコントローラがスタン
バイ状態になったシ、解除されたシする。従って、ＣＰ
Ｕ１ｌｌｌの制御は極めて簡単となり、処理効率は低下
せず、またスタンバイを行なわない場合でも、その機能
をそこなうことはない。
セスを行なうかどうかでマイクロコントローラがスタン
バイ状態になったシ、解除されたシする。従って、ＣＰ
Ｕ１ｌｌｌの制御は極めて簡単となり、処理効率は低下
せず、またスタンバイを行なわない場合でも、その機能
をそこなうことはない。
第１図はシステム全体を示すブロック図、第２図は本発
明によるところのスタンバイ制御の回路。 第３図は動作のタイミング図である。 １・・・・・・ＣＰＵ、２・・・・・・メモリ、３・・
・・・・ラインプリンタ、４・・・・・・ラインプリン
ターのコントローラ。 ５・・・・・・キーボード、６・・・・・・キーボード
コントローラ、７・・・・・・紙テープパンチャー、８
・・・・・・パンチャーコントローラ、９・・・・・・
紙テープリーダー、１０・・・・・・リーダコントロー
ラ、１１・・・・・・データバス、１２・・・・・・ア
ドレス、１３・・・・・・リード信号、１４・・・・・
・ライト信号、１５．１７，１９．２１・・・・・・ペ
リフェラルから周辺機器への制御信号、１６． ２０・
・・・・・出力データ、１８．２２・・・・・・入力デ
ータ、２２・・・・・・アクセス検出回路、２３・・・
・・・スタンバイ制御のタイ゛ｆ−，２４・・・・・・
スタンバイ命令の７リツプフロツプ、２５・・・・・・
スタンバイ制御用のフリップフロップ、２６・・・・・
・リード信号、２７・・・・・・ライト信号、２８・・
・・・・チップセレクト信号、２９・・・・・・スタン
バイ信号、３０・・・・・・スタンバイセット信号、３
１・・・・・・スタンバイリセット信号、３２・・・・
・・クロック％ ３３・・・・・・内部クロック、３４
・・・・・・アクセス検出信号、３５・・・・・・タイ
マのクロック入力、３６・・・・・・タイマ出力。 代理人 弁理士 内 原 晋／’：ｊｔ”’、１
’、；Ｘし゛ ＼１、−
明によるところのスタンバイ制御の回路。 第３図は動作のタイミング図である。 １・・・・・・ＣＰＵ、２・・・・・・メモリ、３・・
・・・・ラインプリンタ、４・・・・・・ラインプリン
ターのコントローラ。 ５・・・・・・キーボード、６・・・・・・キーボード
コントローラ、７・・・・・・紙テープパンチャー、８
・・・・・・パンチャーコントローラ、９・・・・・・
紙テープリーダー、１０・・・・・・リーダコントロー
ラ、１１・・・・・・データバス、１２・・・・・・ア
ドレス、１３・・・・・・リード信号、１４・・・・・
・ライト信号、１５．１７，１９．２１・・・・・・ペ
リフェラルから周辺機器への制御信号、１６． ２０・
・・・・・出力データ、１８．２２・・・・・・入力デ
ータ、２２・・・・・・アクセス検出回路、２３・・・
・・・スタンバイ制御のタイ゛ｆ−，２４・・・・・・
スタンバイ命令の７リツプフロツプ、２５・・・・・・
スタンバイ制御用のフリップフロップ、２６・・・・・
・リード信号、２７・・・・・・ライト信号、２８・・
・・・・チップセレクト信号、２９・・・・・・スタン
バイ信号、３０・・・・・・スタンバイセット信号、３
１・・・・・・スタンバイリセット信号、３２・・・・
・・クロック％ ３３・・・・・・内部クロック、３４
・・・・・・アクセス検出信号、３５・・・・・・タイ
マのクロック入力、３６・・・・・・タイマ出力。 代理人 弁理士 内 原 晋／’：ｊｔ”’、１
’、；Ｘし゛ ＼１、−
Claims (1)
- 内部に設けられたタイマーのカウント出力により自動的
にスタンバイ状態を設定する手段と、ＣＰＵからのアク
セスを検出する手段とを有し、前記検出信号により前記
タイマーをリセットするようにしたことを特徴とするペ
リフェラルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3785685A JPS61196345A (ja) | 1985-02-27 | 1985-02-27 | ペリフエラルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3785685A JPS61196345A (ja) | 1985-02-27 | 1985-02-27 | ペリフエラルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196345A true JPS61196345A (ja) | 1986-08-30 |
Family
ID=12509184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3785685A Pending JPS61196345A (ja) | 1985-02-27 | 1985-02-27 | ペリフエラルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196345A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0509811A2 (en) * | 1991-04-18 | 1992-10-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JPH0652628U (ja) * | 1993-01-05 | 1994-07-19 | 株式会社アビーロード | 乳幼児用椅子 |
-
1985
- 1985-02-27 JP JP3785685A patent/JPS61196345A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629895A (en) * | 1991-04-18 | 1997-05-13 | Mitsubishi Electric Engineering Co., Ltd. | Semiconductor memory device |
| US5544121A (en) * | 1991-04-18 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5559750A (en) * | 1991-04-18 | 1996-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5583813A (en) * | 1991-04-18 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5623454A (en) * | 1991-04-18 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| EP0509811A2 (en) * | 1991-04-18 | 1992-10-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5650968A (en) * | 1991-04-18 | 1997-07-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| EP0817198A1 (en) * | 1991-04-18 | 1998-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5848004A (en) * | 1991-04-18 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6026029A (en) * | 1991-04-18 | 2000-02-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6356484B2 (en) | 1991-04-18 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JPH0652628U (ja) * | 1993-01-05 | 1994-07-19 | 株式会社アビーロード | 乳幼児用椅子 |
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