KR100972631B1 - 데이터 저장 장치의 제조 방법 - Google Patents

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Abstract

자기 메모리 소자(50)의 강자성 데이터층(54)은 제어된 핵 생성 사이트(nucleation site)(58)와 함께 형성된다. 자기 랜덤 액세스 메모리(magnetic random access memory : MRAM) 장치(10)는 이러한 자기 메모리 소자(50)의 어레이(12)를 포함할 수 있다.

Description

데이터 저장 장치의 제조 방법{MAGNETIC MEMORY ELEMENT HAVING CONTROLLED NUCLEATION SITE IN DATA LAYER}
도 1은 본 발명의 실시예에 따른 MRAM 장치를 도시하는 도면,
도 2는 MRAM 장치의 자기 메모리 소자를 도시하는 도면,
도 3은 자기 메모리 소자의 히스테리시스 곡선(hysteresis curve)을 도시하는 도면,
도 4는 MRAM 장치 내에서 데이터층의 어레이를 도시하는 도면,
도 5(a) 내지 도 5(f)는 제어된 핵 생성 사이트(nucleation sites)의 상이한 타입 및 배열을 가지는 데이터층들을 도시하는 도면,
도 6은 본 발명의 실시예에 따른 MRAM 장치를 제조하는 방법을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : MRAM 장치 12 : 메모리 셀 어레이
18 : 비트 라인 14 : 메모리 셀
16 : 워드 라인 52 : 피닝된 층
54 : 데이터층 56 : 절연 터널 장벽
자기 랜덤 액세스 메모리(magnetic random access memory : MRAM) 장치의 예에 대해서 고찰하자. 장치는 자기 터널 접합(magnetic tunnel junction)의 저항성 교차점 어레이(resistive cross point array)를 포함한다. 각 자기 터널 접합은 워드 라인 및 비트 라인의 교차점에 위치되며, 임의의 주어진 시간에서 2개의 안정한 배향(orientations) 중 하나를 취하는 자화(magnetization)를 가진다. 이 2개의 안정한 배향인, 평행(parallel) 및 반평행(anti-parallel)은 논리값 '0' 및 '1'을 나타낸다.
"선택된(selected)" 자기 터널 접합에 대한 기록 동작은 선택된 자기 터널 접합을 교차하는 워드 라인 및 비트 라인에 기록 전류를 공급하는 것에 의해서 수행될 수 있다. 기록 전류는 2개의 직교하는 외부 자기장을 생성한다. 자기 터널 접합은 2개의 직교하는 자기장이 존재할 때에만 평행 상태에서 반평행 상태로, 또는 그 반대로 스위칭(switching)되도록 설계된다.
"반 선택된(half-selected)" 자기 터널 접합은 기록 전류를 공급받는 오직 하나의 라인(비트 라인 또는 워드 라인)만을 따라서 위치된다. 그러므로, 반 선택된 자기 터널 접합은 기록 동작 도중에 오직 하나의 외부 자기장에만 노출된다. 자기 터널 접합은 단일 자기장의 존재 하에서는 스위칭되지 않도록 설계된다.
그러나, 실제적으로 MRAM 어레이 내에 있는 자기 터널 접합의 스위칭 분포도가 커서, 공칭 유사 자기 터널 접합(nominally similar magnetic tunnel junction)의 스위칭 필드(switching field)는 균일하지 않다. 일부의 반 선택된 자기 터널 접합은 단일 외부 자기장만이 존재하는 경우에도 스위칭되기도 하고, 일부의 선택된 자기 터널 접합은 2개의 직교하는 자기장이 존재하는 경우에 스위칭되지 않기도 한다.
선택된 자기 터널 접합의 자화 배향이 스위칭되지 않거나 반 선택된 자기 터널 접합의 자화 배향이 우연히 스위칭되면, 기록 에러가 발생된다. 대형 MRAM 어레이에서는 기록 에러가 많이 발생되면 에러 코드 정정(error code correction)에 상당한 부담을 줄 수 있다.
본 발명의 일 측면에 따르면, 자기 메모리 소자의 강자성 데이터층(ferromagnetic data layer)은 제어된 핵 생성 사이트(nucleation sites)와 함께 형성된다. 본 발명의 다른 측면 및 장점은, 본 발명의 원리를 예시적으로 설명하는 첨부된 도면을 참조하여 아래의 세부 설명으로부터 명백해질 것이다.
예시를 목적으로 하는 도면에서 도시된 바와 같이, 본 발명은 자기 메모리 소자의 어레이를 포함하는 MRAM 장치에 관한 것이다. MRAM 장치의 데이터층은 제어된 핵 생성 사이트(nucleation sites)를 가지고 있다. 제어된 핵 생성 사이트는 자기 메모리 소자의 스위칭 분포를 향상시켜서 자기 메모리 소자에 대한 기록의 신뢰성을 증가시킨다.
다음으로, 메모리 셀(14)의 어레이(12)를 포함하는 MRAM 장치(10)를 도시하는 도 1을 참조한다. 메모리 셀(14)은 행 및 열로 구성되어 있는데, 행은 x-방향으로 연장되고 열은 y-방향으로 연장되어 있다. 장치(10)에 대한 설명을 단순화하기 위해서 비교적 적은 수의 메모리 셀(14)만을 도시하였다. 실제적으로, 임의의 크기의 어레이를 사용할 수 있다.
워드 라인(16)은 메모리 셀 어레이(12)의 x-방향으로 연장되고, 비트 라인(18)은 메모리 셀 어레이(12)의 y-방향으로 연장된다. 어레이(12)의 각 행에 대해서 하나의 워드 라인(16)이 존재할 수 있고 어레이(12)의 각 열에 대해서 하나의 비트 라인(18)이 존재할 수도 있다. 각 메모리 셀(14)은 워드 라인(16) 및 비트 라인(18)의 교차점에 위치된다.
또한, MRMA 장치(10)는 메모리 셀(14) 상에서 판독 및 기록 동작을 수행하는 판독/기록 회로(도시하지 않음)를 포함한다. 판독/기록 회로는 판독 동작 도중에 선택된 메모리 셀의 저항 상태를 감지한다. 기록/판독 회로는 기록 동작 도중에 선택된 워드 라인(16) 및 비트 라인(18)에 기록 전류를 공급한다.
각 메모리 셀(14)은 적어도 하나의 자기 메모리 소자를 포함한다. 자기 메모리 소자는 자기 터널 접합, GMR(giant magneto-resistive) 장치, AMR 장치 또는 데이터층이 스위칭되는 임의의 다른 자기 메모리 장치일 수 있다. 이러한 장치는 스페이서층(spacer layer)에 의해서 분리된 강자성 데이터층 및 기준층(reference layers)을 포함한다. 자기 메모리 소자가 GMR 장치이면, 스페이서층은 구리 등의 도전성 재료로 이루어진다. 자기 메모리 소자가 자기 터널 접합이면, 스페이서층은 Al2O3 등의 재료로 이루어진 절연 터널 장벽(insulating tunnel barrier)이다.
예시적인 자기 메모리 소자(50)를 도시하는 도 2를 추가적으로 참조한다. 예시적인 자기 메모리 소자(50)는 피닝된 층(pinned layer)(52), 데이터층(54) 및 피닝된 층(52)과 데이터층(54) 사이에 있는 절연 터널 장벽(56)을 포함하는 자기 터널 접합이다. 피닝된 층(52)은, 피닝된 층(52)의 면 내에서 배향되었으나 관심 범위 내로 인가된 자기장의 존재에 의해서 회전하지 않도록 고정된 자화(벡터(M1)로 나타냄)를 갖는다. 데이터층(54)은 고정되지 않은 자화(벡터(M2)로 나타냄)를 갖는다. 오히려, 자화는 데이터층(54)의 평면 내에 놓인 축(자화 용이축(the "easy" axis))을 따라서 2개의 방향(한 방향은 실선으로 도시하고 다른 한 방향은 점선으로 도시함) 중의 한 방향으로 배향될 수 있다. 피닝된 층(52) 및 데이터층(54)의 자화 벡터(magnetization vectors)(M1, M2)가 동일한 방향을 가리키면, 자기 터널 접합의 배향은 "평행"하다고 한다. 피닝된 층(52) 및 데이터층(54)의 자화가 반대 방향을 가리키면, 자기 터널 접합의 배향을 "반평행"하다고 한다.
절연 터널 장벽(56)은 데이터층(54) 및 피닝된 층(52) 사이에 양자 역학적 터널링(quantum mechanical tunneling)이 발생하도록 허용한다. 이 터널링 현상은 전자 스핀(electron spin)에 의존하여 자기 터널 접합의 저항이 피닝층(52) 및 데이터층(54)에 대한 상대 자화 배향의 함수가 되도록 한다. 자화 배향 및 그에 따라서 저장된 논리값은 자기 터널 접합의 저항 상태를 감지하는 것에 의해서 판독할 수 있다.
기록 전류는 선택된 메모리 셀을 교차하는 워드 라인(16) 및 비트 라인(18) 주위에 자기장을 생성한다. 이러한 2개의 자기장은 결합 시, 데이터층의 보자력(coercivity)을 초과하여 데이터층(54)의 자화 벡터(M1)가 요구되는 배향이 되도록 한다. 자기 터널 접합에 대한 히스테리시스 곡선(hysteresis curve)을 도 3에 도시하였다. 보자력은 Hc로 표시한다. 결합된 자기장이 보자력을 초과할 때, 자기 터널 접합은 스위칭된다.
다음으로, MRMA 장치(10)의 어레이(12) 내에서의 복수의 데이터층(54)을 도시하는 도 4를 참조한다. 데이터층(54)은 제어된 핵 생성 사이트(58)를 갖는다. 핵 생성 사이트(58)는 자화의 반전이 개시되는 영역이다. 이 영역은 데이터층(54)의 인접 영역(neighboring regions)(60)에 비해서 더 낮은 스위칭 임계점(switching threshold)을 갖는다. 핵 생성 사이트(58)는 어레이(12) 내의 모든 메모리 셀의 데이터층(54) 내에서 동일한 위치를 갖기 때문에 제어된다. 이 위치는 바람직하게는 데이터층(54)의 에지(edges) 부근이며, 더 바람직하게는 모서리(corners) 부근이다.
스위칭 반전의 개시를 의미하는 핵 생성은 핵 생성 사이트(58)에서 발생된 다. 핵 생성 사이트(58)가 데이터층(54)의 인접 영역(60)에 의해서 완전히 둘러싸여 있지 않기 때문에, 데이터층(54)의 핵 생성 사이트(58)와 인접 영역(60) 사이의 자기 교환 상호 반응(magnetic exchange interaction)이 감소되고, 인접 영역(60) 및 핵 생성 사이트(58)의 경계(boundary)에만 이 반응이 발생된다. 결과적으로, 스위칭 반전은, 인접 영역(60)이 결함(defects)을 보유하고 있다고 해도 항상 핵 생성 사이트(58)에서만 시작된다.
핵 생성 사이트(58)가 데이터층(54) 상의 에지를 따라서 형성되면, 핵 생성의 무작위성(randomness)은 감소된다. 따라서, 장치(10) 내에 있는 메모리 셀(14)의 스위칭 분포(보자력의 분포)는 더욱 균일해진다.
핵 생성 사이트(58)는 데이터층(54)으로부터의 돌출부(protrusions)이거나 데이터층(54) 내의 디벳(divets)일 수 있다. 디벳이나 돌출부의 형상은 원형, 타원형, 직사각형, 또는 임의의 다른 형상일 수 있다.
핵 생성 사이트(58)의 크기는 0.25W에서 0.75W 사이일 수 있으며, W는 데이터층(54)의 폭이다. 그러나, 핵 생성 사이트(58)의 크기는 이 범위에 한정되지 않는다. 핵 생성 사이트(58)의 크기는 예를 들면, 0.05W에서 0.1W의 범위 등과 같이 W보다 훨씬 작을 수도 있다.
핵 생성 사이트(58)는 데이터층(54)과 동일한 두께이거나 더 두꺼울 수 있다. 그러므로, 돌출부는 데이터층(54)과 동일한 두께일 수도 있고, 디벳은 데이터층(54)을 통해서 연장될 수 있다.
어레이(12)에 걸쳐서 핵 생성 사이트(58)의 크기 및 형상은 균일할 수 있다. 어레이(12)에서 핵 생성 사이트(58)의 균일한 크기 및 형상은 핵 형성 에너지(nucleation energy)의 균일성을 향상시킬 것이다.
데이터층(54)은 도 4에 도시된 핵 생성 사이트(58)에 한정되지 않는다. 다른 타입의 핵 생성 사이트의 구성이 도 5(a) 내지 도 5(f)에 도시되어 있다. 도 5(a), 5b, 5c, 5f는 핵 생성 사이트(58)가 디벳이 아닌 돌출부일 수 있다는 것을 도시하고, 도 5(b) 내지 도 5(f)는 데이터층(54)이 하나 이상의 핵 생성 사이트(58)를 갖는 다는 것을 나타내며, 도 5(b), 5e, 5f는 2개의 핵 생성 사이트(58)가 서로 다른 에지에 형성될 수 있다는 것을 나타낸다.
도 5(b) 내지 도 5(e)에서, 핵 생성 사이트(58)는 데이터층(54) 상에서 대칭적 구성(symmetric arrangement)을 가지는 것으로 도시되었다. 그러나, 이 구성만으로 한정되지는 않는다. 예를 들면, 도 5(f)는 비대칭적인 배열을 갖는 핵 생성 사이트(58)를 도시한다. 비대칭적 배열은 스위칭 필드 내의 오프셋(offset)을 보상하기 위해서 사용될 수 있다. 예를 들면, 1개의 사이트는 한 방향에 대해서 더 높은 스위칭 필드에서 핵을 형성할 수도 있고, 다른 방향에 대해서 더 낮은 스위칭 필드로 핵을 형성할 수도 있다. 그러므로, 오프셋은 정적 자기장(magnetostatics)으로 인해서 상쇄된다.
다음으로, MRAM 장치의 제 1 층의 제조에 대해서 도시하는 도 6을 참조한다. 이 제조는 자기 터널 접합과 연관되어 설명될 것이다.
판독/기록 회로 및 여타 회로를 실리콘 기판 내에 형성한다(110). 비트 라인을 기판 상에 형성한다(112). 자기 메모리 소자 재료의 적층물(stack)을 증착시 킨다(114). 자기 터널 접합의 적층물은 피닝된 강자성층 재료, 절연 터널 장벽 재료 및 데이터층 재료를 포함할 수 있다. 데이터층 재료는 피닝된 층 재료 이전에, 또는 이후에 증착될 수 있다.
다음으로, 비트를 형성한다(116). 적층물 상의 패턴을 정의하기 위해서 예를 들면, 포토리소그래피(photolithography), 전자빔 리소그래피(e-beam lithography) 등의 리소그래피(lithography) 기법을 사용할 수 있고, 비트는 이온 밀링(ion milling), 화학 에칭(chemical etching), 건식 에칭(drying etching) 등의 프로세스에 의해서 형성할 수 있다. 패턴은 핵 생성 사이트의 정의(definition)를 포함한다. 그러므로, 예를 들면, 돌출부, 디벳 등의 핵 생성 사이트는 비트를 형성하는 도중에 형성된다.
비트 형성 도중에 하드 마스크(hard mask)를 사용하여 비트(핵 생성 사이트를 포함)를 규정할 수 있다. 하드 마스크의 장점은 에지의 거칠기(roughness)를 감소시켜서 비트가 서로 더 근접하게 형성될 수 있게 한다는 점이다.
각 비트는 자체의 피닝된 층으로 밀링(milled)될 수 있다. 결과적으로, 핵 생성 사이트는 각 데이터층 뿐만 아니라 각 피닝된 층 상에도 형성될 수 있다.
비트 사이의 간격(gap)을 절연 유전체(isolation dielectric)로 충진한다(118). 다음에 비트 라인을 증착시킨다(120).
MRAM 장치에 추가적인 층을 부가할 수 있다. 실리콘 이산화물 등의 절연 재료를 최종층 상에 증착하고, 단계(112) 내지 단계(120)를 반복하여 새로운 층을 제조할 수 있다.
MRAM 장치는 다양한 애플리케이션에서 사용될 수 있다. 예를 들면, MRAM 장치는 고상 하드 드라이브(solid state hard drives) 및 디지털 카메라 등과 같은 장치 내에서의 장기 데이터 저장(long term data storage)을 위해서 사용될 수도 있다. 또한, 엄청나게 빠른 프로세서 및 네트워크 설비 등의 내장된 애플레케이션으로 사용될 수 있다.
본 발명은 앞에서 설명되고 도시된 특정한 실시예에 한정되지 않는다. 오히려, 본 발명은 아래의 청구항에 따라서 해석된다.
본 발명에 의하면, MRAM 장치의 데이터층에 제어된 핵 생성 사이트를 형성하고, 이 제어된 핵 생성 사이트가 자기 메모리 소자의 스위칭 분포를 향상시켜서 자기 메모리 소자에 대한 기록의 신뢰성을 증가시키는 장점을 제공한다.

Claims (10)

  1. 강자성 데이터층(ferromagnetic data layers)(54)의 어레이(12)를 형성하는 단계를 포함하는 데이터 저장 장치(10)의 제조 방법(114∼116)에 있어서,
    각 층(54)은 제 1 및 제 2 영역들(58, 60)을 갖되, 상기 제1 영역(58)은 상기 각 데이터층(54)의 가장자리가 리세스된 디벳(divets)이고,
    상기 제 1 영역(58)은 상기 제 2 영역(60)보다 더 낮은 스위칭 임계점(switching threshold)을 가지고,
    상기 제 1 영역(58)은 상기 제 2 영역(60)보다 더 작고,
    상기 제 1 영역(58)은 상기 어레이에서 상기 데이터층 상의 동일한 위치에 위치되는 데이터 저장 장치의 제조 방법.
  2. 강자성 데이터층(ferromagnetic data layers)(54)의 어레이(12)를 형성하는 단계를 포함하는 데이터 저장 장치(10)의 제조 방법(114∼116)에 있어서,
    각 층(54)은 제 1 및 제 2 영역들(58, 60)을 갖되, 상기 제1 영역(58)은 상기 각 데이터층(54)의 가장자리로부터의 돌출부(protrusions)이고,
    상기 제 1 영역(58)은 상기 제 2 영역(60)보다 더 낮은 스위칭 임계점(switching threshold)을 가지고,
    상기 제 1 영역(58)은 상기 제 2 영역(60)보다 더 작고,
    상기 제 1 영역(58)은 상기 어레이에서 상기 데이터층 상의 동일한 위치에 위치되는 데이터 저장 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 영역(58)은 상기 데이터층(54)의 모서리(corners)에 위치되는 데이터 저장 장치의 제조 방법.
  4. 삭제
  5. 제 1 항 또는 제 2 항에 있어서,
    각 데이터층(54)은 하나 이상의 제 1 영역(58)을 갖는 데이터 저장 장치의 제조 방법.
  6. 제 5 항에 있어서,
    각 데이터층(54)은 제 1 영역(58)의 대칭적인 구성(symmetric arrangement)을 갖는 데이터 저장 장치의 제조 방법.
  7. 제 5 항에 있어서,
    각 데이터층(54)은 제 1 영역(58)의 비대칭적 구성(non-symmetric arrangement)을 갖는 데이터 저장 장치의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 영역(58)은 상기 어레이(12)에서 균일한 크기 및 형상을 가지는 데이터 저장 장치의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 영역(58)은 비트 형성 도중에 형성되는 데이터 저장 장치의 제조 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    추가적인 자기 터널 접합층(magnetic tunnel junction layers)(52, 56)을 형성하는 단계를 더 포함하는 데이터 저장 장치의 제조 방법.
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