JP5100935B2 - Ｍｒａｍの性能を向上させるための最適な書込導体レイアウト - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、磁気ランダムアクセスメモリ（MRAM）の最適な書込導体レイアウトに関し、特に、書込導体の幅がデータ記憶層の幅よりも小さく作製され、書込導体の幅がデータ記憶層の幅内に完全に含まれる、書込導体レイアウトに関する。
【０００２】
【従来の技術】
一般的なMRAMデバイスは、メモリセルのアレイを含む。ワードラインは、複数のメモリセルからなる行に沿って伸び、ビットラインは、複数のメモリセルからなる列に沿って伸びる。ワードラインとビットラインとの交差点に位置する各メモリセルは、１ビットの情報を磁化方向として格納する。各メモリセルの磁化方向は、所与の時間で２つの安定した方向のうちの１つをとる。これら２つの安定した方向、すなわち平行及び逆平行(anti-parallel)は、論理値「１」及び「０」を表すものとなる。選択されたメモリセルの磁化方向は、選択されたメモリセルと交差するワードライン及びビットラインに電流を供給することにより変更することができる。該電流は、その結合時に選択されたメモリセルの磁化方向を平行から逆平行へ又はその逆に切り替えることができる磁界を生成する。ワードライン及びビットラインが協働して、選択されたメモリセルの磁化方向を切り替える（すなわちメモリセルに対する書き込みを行う）ため、ワードライン及びビットラインを包括的に書込ラインと呼ぶことができる。更に、該書込ラインはまた、メモリセルに格納されている論理値を読み出すために使用することもできる。
【０００３】
図１ａは、簡略化された従来技術によるMRAMアレイ100の平面図を示している。該アレイ100は、ワードライン130、ビットライン132、及びメモリセル120を含む。メモリセル120は、ワードライン130とビットライン132との各交差部分に配置されている。多くのMRAM設計では、書込ライン（130,132）は、ビットライン132の幅dxとワードライン130の幅dyとで示すように、メモリセル120と同じ幅で作製される。したがって、メモリセル120は、書込ライン（130,132）の幅により規定される矩形寸法dx,dyを有する。一般に、図１ｂに示すように、書込ライン（130,132）は互いに直交する関係で配置されており、メモリセル120は書込ライン（130,132）の間に配置される。例えば、ビットライン132をメモリセル120の上に配置することができ、ワードライン130をメモリセル120の下に配置することができる。
【０００４】
図２ａないし図２ｃは、１つのメモリセル120における１ビットのデータの格納を示す。図２ａにおいて、メモリセル120は、誘電体領域126により互いに分離されたアクティブ磁気データフィルム122及び固定（pinned）磁気フィルム124を含む。アクティブ磁気データフィルム122における磁化方向は、一定ではなく、矢印M₁で示すような２つの安定した方向をとることができる。一方、固定磁気フィルム124は、矢印M₂で示すように一定の磁化方向を有する。アクティブ磁気データフィルム122は、メモリセル120への書き込み動作中に、書込ライン（130,132,図示せず）に加えられる電流に応じて、その磁化方向を回転させる。図２ｂに示すように、M₁,M₂が互いに平行である場合には、メモリセル120に格納されるデータビットの第１の論理状態が示される。例えば、M1,M2が平行である場合には、論理「１」状態がメモリセル120に格納される。逆に、図２ｃに示すようにM1,M2が互いに逆平行である場合には、第２の論理状態が示される。同様に、M1,M2が逆平行である場合には、論理「０」状態がメモリセル120に格納される。図２ｂ及び図２ｃでは、誘電体領域126は省略されている。図２ａないし図２ｃは、固定磁気フィルム124の上に配置されたアクティブ磁気データフィルム122を示しているが、固定磁気フィルム124をアクティブ磁気データフィルム122の上に配置することもできる。
【０００５】
メモリセル120の抵抗は、M1,M2の方向により異なる。M1,M2が逆平行である、すなわち論理「０」状態である場合には、メモリセル120の抵抗はその最高値となる。一方、M1,M2の方向が平行である、すなわち論理「１」状態である場合には、メモリセル120の抵抗はその最低値となる。その結果として、メモリセル120に格納されているデータビットの論理状態は、その抵抗を測定することにより決定することができる。メモリセル120の抵抗は、書込ライン（130,132）に印加された読出電圧に応じて流れるセンス電流123（図２ａ参照）の大きさに影響される。
【０００６】
図３において、メモリセル120は、書込ライン（130,132）の間に配置されている。アクティブ及び固定磁気フィルム（122,124）は図３には示されていない。アクティブ磁気データフィルム122の磁化方向は、磁界H_yを生成する電流I_xと磁界H_xを生成する電流I_yとに応じて回転する。該磁界H_x及びH_yが協働してメモリセル120の磁界方向を回転させる。図３において、書込ライン（130,132）は、図１ａ及び図１ｂに関して上述したように、メモリセル120と同じ幅（dx,dy）を有するよう図示されている。
【０００７】
理想的には、書込ライン（130,132）は共に、メモリセル120上の対応する幅（dx,dy）と同じ幅（dx,dy）を有するべきである。したがって、ビットライン132は、図４ａに示すように、メモリセル120の垂直方向Ｙの幅Ｗ_DVと等しい垂直方向Ｙの幅Ｗ_CVを有するべきである。同様に、ワードライン130は、図５ａに示すように、メモリセル120の水平方向Ｘの幅Ｗ_DHと等しい水平方向Ｘの幅Ｗ_CHを有するべきである。
【０００８】
【発明が解決しようとする課題】
しかし、アレイ100の書込ライン（130,132）とメモリセル120との間のミスアライメントに起因して（図１ａ及び図１ｂ参照）、ワードライン130及びビットライン132がメモリセル120からオフセットする可能性がある。該ミスアライメントは、MRAMデバイスの作製に使用されるリソグラフプロセスに固有のリソグラフアライメントの不精確さに起因するものである。図４ｂにおいて、ビットライン132は、オフセットδだけメモリセル120からオフセットしている。同様に、図５ｂにおいて、ワードライン130は、オフセットδだけメモリセル120からオフセットしている。該δの値は、MRAM装置を作製するために使用されるリソグラフプロセスにより決まる。例えば、最新技術におけるδの値は、0.05μmのオーダーとなり得る。該δの値は、サブミクロンサイズのメモリセルにとっては極めて大きなものである。
【０００９】
該オフセットδの１つの欠点は、図４ｂ及び図５ｂのそれぞれにおいてメモリセル120の露出した縁部を取り囲む破線141,145で示すような、書込ライン（130,132）により覆われていないメモリセル120の部分で磁界が低減することである。その結果として、書込ライン（130,132）からの結合された磁界が、メモリセル120を選択する書込み動作中に平行方向から逆平行方向へ（又はその逆に）磁界M₁の方向を回転させることができない場合がある。
【００１０】
オフセットδの別の欠点は、それぞれ図４ｂ及び図５ｂにおいてクロスハッチング領域143,147で示すように、書込ライン（130,132）の一部がメモリセル120の幅の外側に位置することである。その結果として、それら部分により生成される磁界は主に無駄になり、磁界M₁の方向の回転に寄与することができない。更に、極端な場合には、クロスハッチング領域143,147により生成される磁界の部分が、隣接するメモリセル（図示せず）の選択されていないビットに干渉し、これにより、それら隣接するメモリセルに既に書き込まれている情報のデータ破壊が生じる可能性がある。
【００１１】
更に、磁界H_y,H_xをそれぞれ生成する電流I_x,I_yの大きさが、メモリセル120への書き込みを行うには不十分なものとなる。これは、磁界H_y,H_xの一部が無駄になるからである。最も高密度のMRAM設計では、電流及び磁界は極めて貴重なものであり、電力消費を低下させ、及び磁界H_y,H_xをアクティブ磁気データフィルム122に効率良く結合させるために、書込み電流I_x,I_yを効率良く利用する試みがなされなければならない。
【００１２】
したがって、MRAMメモリセルのデータ記憶層と該データ記憶層と交差する書込ラインとの間のミスアライメントをなくす、MRAMメモリの電流伝達用導体のためのレイアウト構造が必要とされている。
【００１３】
また、書込ラインにより生成される磁界が無駄にならずにデータ記憶層と効率良く結合されるように、書込ラインがデータ記憶層の幅内に含まれている必要がある。
【００１４】
更に、メモリセルに対する書込み動作時にデータ記憶層の磁化方向を回転させるために必要となる書込み電流の大きさを低減させることによりMRAMメモリセルの電力消費を低減させる必要がある。例えば、電力消費の低減の結果として、MRAMメモリに組み込まれている電子デバイスにより生成される廃熱を低減させることが可能となる。更に、携帯型機器の場合には、電池寿命を延長させるために電力消費を低減させることが望ましい。
【００１５】
【課題を解決するための手段】
上述の必要とされている事項は、本発明の書込導体レイアウト構造により満たされる。書込ライン（すなわちワードライン又はビットライン）とデータ記憶層との間のミスアライメントは、書込ラインの幅を該書込ラインが交差するデータ記憶層の幅よりも狭くすることにより対処される。更に、書込ラインは、その幅がデータ記憶層の幅内に完全に含まれるように配置される。また、磁界の漏れ、無駄になる磁界、及びデータ記憶層との磁界の低減された結合に関する問題も、書込ラインの幅を狭くすること、及び該書込ラインをデータ記憶層の幅内に配置することにより解決される。更に、書込ラインの幅を狭くすることにより、所与の電流に対してより大きい磁界を生成することができ、また、データ記憶層の磁化方向を回転させるために必要な大きさの磁界をより小さな電流で生成することができ、これにより電力消費を低減させることができる。
【００１６】
広範には、本発明は、第１の方向に第１の層幅を有すると共に第２の方向に第２の層幅を有するデータ記憶層を含む磁気メモリセルのための書込導体レイアウト構造において実施される。該データ記憶層は、第１の方向で第１の幅を有する第１の導体と第２の方向で第２の幅を有する第２の導体との間に配置される。該第１及び第２の導体は、それぞれ第１及び第２の方向にデータ記憶層と交差する。第１の導体の第１の幅は、データ記憶層の第１の層幅よりも狭く、該第１の層幅が該第１の導体の第１の幅の全体に重なるように配置される。同様に、第２の導体の第２の幅は、データ記憶層の第２の層幅よりも狭く、該第２の層幅が該第２の導体の第２の幅の全体に重なるように配置される。更に、第１の導体、第２の導体、又は第１及び第２の導体の両方は、第１及び第２の層幅よりもそれぞれ狭い幅で作製することも可能である。
【００１７】
本発明の一実施形態では、第１及び第２の幅は、それらそれぞれ第１及び第２の層幅よりもプロセスアライメントオフセットだけ小さくなるよう選択することができる。該プロセスアライメントオフセットは、MRAM装置の製造に使用されるリソグラフプロセスのアライメント公差に基づくものとすることができる。
【００１８】
本発明の別の実施形態では、第１及び第２の導体の何れかを、その対応する層幅内で中央に配置すること、その対応する層幅内で左にシフトすること、又はその対応する層幅内で右にシフトすることが可能である。
【００１９】
本発明の一実施形態では、第１及び第２の導体は、MRAM装置のワードライン又はビットライン（書込ライン）とすることができる。
【００２０】
本発明の別の実施形態では、第１の導体に加えられる電流により生成される書込磁界の第１の部分の大きさは、第１の幅が少なくとも第１の層幅と等しい場合よりも大きい。
【００２１】
本発明の一実施形態では、第２の導体に加えられる電流により生成される書込磁界の第２の部分の大きさは、第２の幅が少なくとも第２の層幅と等しい場合よりも大きい。
【００２２】
本発明の別の実施形態では、第１の幅の位置は、第１の導体に加えられる電流の大きさが、第１の幅が少なくとも第１の層幅と等しい場合よりも小さくなるように、書込磁界の第１の部分をデータ記憶層に有効に結合する。
【００２３】
本発明の更に別の実施形態では、第２の幅の位置は、第２の導体に加えられる電流の大きさが、第２の幅が少なくとも第２の層幅と等しい場合よりも小さくなるように、書込磁界の第２の部分をデータ記憶層に有効に結合する。
【００２４】
本発明の他の態様及び利点は、本発明の原理を例示する図面に関して行う以下の詳細な説明から明らかとなろう。
【００２５】
【発明の実施の形態】
以下の詳細な説明及び幾つかの図面では、同様の要素は同様の符号で識別される。
【００２６】
解説を目的として図示するように、本発明は、磁気メモリセルのための書込導体レイアウト構造で実施される。該書込導体レイアウト構造は、第１の幅を有する第１の導体と第２の幅を有する第２の導体とを含む。データ記憶層は、第１及び第２の導体間に配置され、第１の方向における第１の層幅と第２の方向における第２の層幅とを含む。第１及び第２の導体は、それぞれ実質的に第１及び第２の方向にデータ記憶層と交差する。第１の導体の第１の幅は、第１の層幅よりも小さくなるよう予め選択され、該第１の層幅が該第１の幅の全体に重なるように該第１の幅が該第１の層幅に対して配置される。第２の導体の第２の幅は、第２の層幅よりも小さくなるよう予め選択され、該第２の層幅が該第２の幅の全体に重なるように該第２の幅が該第２の層幅に対して配置される。
【００２７】
第１及び第２の幅が第１及び第２の層幅よりも小さいことの利点には、以下の点が含まれる（但しそれらに限定されるものではない）。すなわち、データ記憶層と第１及び／又は第２の導体との間のミスアライメントに起因して書込磁界が無駄にされ又は低減されないように、書込磁界のデータ記憶層との結合が改善される。上述のミスアライメントがなくなるように第１及び／又は第２の幅がそれぞれの層幅内に含まれる。第１及び第２の幅をそれぞれの層幅内に配置することにより、近くのメモリセルに干渉する可能性のある漏れ磁界が低減され又は排除される。第１及び／又は第２の導体の幅を狭くすることにより、所与の電流についてより大きな磁界を生成することができる。第１及び／又は第２の導体の幅を狭くすることにより、データ記憶層の磁化方向を回転させるために必要な磁界を大きさが低減された電流で生成することができ、これにより電力消費が低減される。
【００２８】
図６及び図７において、磁気メモリセルのための書込導体レイアウト構造10は、第１の幅W_C1（図６参照）を有する第１の導体30と第２の幅W_C2（図７参照）を有する第２の導体32とを含む。データ記憶層20は、第１の導体30及び第２の導体32の両方により生成される書込磁界（図示せず）の結果としてデータ記憶層20のアクティブ層（図示せず）の磁化方向の回転が生じるように、該第１の導体30と該第２の導体32との間に配置される（図示せず）。第１及び第２の導体（30,32）に加えられる電流は、書込み動作時に書込磁界を生成する。データ記憶層20は、破線矢印Vにより示す第１の方向に第１の層幅W_D1を有し、破線矢印Hにより示す第２の方向に第２の層幅W_D2を有する。第１及び第２の導体（30,32）は、それぞれ実質的に第１及び第２の方向（V,H）でデータ記憶層20と交差する。
【００２９】
第１の導体30の第１の幅W_C1は、第１の層幅W_D1よりも小さくなるよう予め選択され、第２の導体32の第２の幅W_C2は、第２の層幅W_D2よりも小さくなるよう予め選択される。第１の幅W_C1は、図６に示すように、第１の層幅W_D1が該第１の幅W_C1の全体に重なるように、該第１の層幅W_D1に対して配置される。第２の幅W_C2は、図７に示すように、第２の層幅W_D2が該第２の幅W_C2の全体に重なるように、該第２の層幅W_D2に対して配置される。
【００３０】
説明のために、第１の導体30はデータ記憶層20の上に配置され（図６参照）、第２の導体32はデータ記憶層20の下に配置される（図７参照）。しかし、第１及び第２の導体（30,32）の位置は逆にすることも可能である。更に、明瞭化のため、図６及び図７では、データ記憶層20に関する第１及び第２の導体（30,32）の位置を別個に示す。しかし、図１０ａないし図１０ｃに関して後述するように、第１及び第２の導体（30,32）はデータ記憶層20と公差するものである。
【００３１】
図６及び図７は、第１の方向Vに垂直方向を有する第１の導体30と、第２の方向Hに水平方向を有する第２の導体32とを示しているが、本発明の書込導体レイアウト構造に関する上述の利点は、上述の垂直及び水平方向が逆になった場合、すなわち、第１の導体30が水平方向を有し、第２の導体32が垂直方向を有する場合にも該当する。更に、本発明の書込導体レイアウト構造10は、水平及び垂直導体方向に限定されるものではなく、水平及び垂直方向以外の方向もまた本発明の原理に含まれる。
【００３２】
データ記憶層20は、スピン依存トンネルデバイス、スピンバルブデバイス、及び巨大磁気抵抗デバイスを含む磁気電気(magnetoelectric)デバイスとすることができる（但しこれらに限定されるものではない）。データ記憶層20は、本明細書では矩形形状を有するものとして示されているが、矩形形状、弓形形状、及び多角形形状を含む形状を有することができる（但しこれらに限定されるものではない）。
【００３３】
図１３ａ及び図１３ｂは、多角形形状のデータ記憶層21と弓形形状のデータ記憶層22とをそれぞれ示している。なお、図１３ａ及び図１３ｂでは、第１及び第２の導体（30,32）は、第１及び第２の方向（V、H）にそれぞれのデータ記憶層と交差し、第１の層幅W_D1及び第２の層幅W_D2は、それぞれ第１及び第２の方向（V,H）におけるデータ記憶層の最大幅である。例えば、図１３ａでは、第１の層幅W_D1は、第１の方向Vにおけるデータ記憶層21の最大幅であり、第１の幅W_C1は、第１の層幅W_D1が該第１の幅W_C1の全体に重なるように、第１の層幅W_D1に対して配置される。同様に、第２の層幅W_D2は、第２の方向Hにおけるデータ記憶層21の最大幅であり、第２の幅W_C2は、第２の層幅W_D2が該第２の幅W_C2の全体に重なるように、該第２の層幅W_D2に対して配置される。
【００３４】
本発明の一実施形態では、図８ａないし図８ｃに示すように、第１の導体30の第１の幅W_C1は、第１の方向Vにおけるデータ記憶層20の第１の層幅W_D1よりも第１のプロセスアライメントオフセットΔ₁だけ小さくなるよう予め選択される。該第１のプロセスアライメントオフセットΔ₁は、書込導体レイアウト構造10を組み込んだMRAMデバイスの作製に使用されるリソグラフプロセスのアライメント公差によって決まる値とすることができる。例えば、アライメント公差が0.05μmである場合には、第１の幅W_C1は、第１の層幅W_D1よりもΔ₁＝0.05μmだけ又はΔ₁の何分の1又は何パーセントかだけ狭くすることができる。例えば、Δ₁＝0.05μmである場合には、第１の幅W_C1は、第１の層幅W_D1よりもΔ₁の80％（0.8×0.05μm＝0.04μm）だけ狭くすることができ、したがって、第１の幅W_C1は第１の層幅W_D1よりも幅が0.04μmだけ小さくなる。一方、Δ₁＝0.05μmである場合、第１の幅W_C1は第１の層幅W_D1よりもΔ₁の1と1／4（すなわち1.25）（1.25×0.05μm＝0.06275μm）だけ狭くすることができ、したがって、第１の幅W_C1は第１の層幅W_D1より0.06275μmだけ幅が小さくなる。何れの場合も、第１の幅W_C1は第１の層幅W_D1より狭く、第１の層幅W_D1はその全体で第１の幅W_C1に重なる。上記例はまた、Δ₂、第２の層幅W_D2、及び第２の幅W_C2にも当てはまる。
【００３５】
第１の幅W_C1は、図８ａに示すように、第１の層幅W_D1内の実質的に中央位置を有することができる。図８ａにおいて、第１の導体30の両縁部33は、第１のプロセスアライメントオフセットΔ₁÷2に等しい距離だけ第１の層幅W_D1の内側に配置され、これにより、第１の幅W_C1が第１の層幅W_D1内の実質的に中央位置になり、第１の層幅W_D1は第１の幅W_C1の全体に重なる。図８ｂにおいて、第１の幅W_C1は、第１の層幅W_D1内で、第１のプロセスアライメントオフセットΔ₁に等しい距離だけ左にシフトした位置にあるが、第１の層幅W_D1は第１の幅W_C1の全体に重なっている。同様に、図８ｃにおいて、第１の幅W_C1は、第１の層幅W_D1内で、第１のプロセスアライメントオフセットΔ₁に等しい距離だけ右にシフトした位置にあるが、第１の層幅W_D1は第１の幅W_C1の全体に重なっている。第１の幅W_C1は、第１のプロセスアライメントオフセットΔ₁の何分の1か何パーセントかだけ左にシフトし又は右にシフトすることが可能である。
【００３６】
本発明の別の実施形態では、図９ａないし図９ｃに示すように、第２の導体32の第２の幅W_C2は、第２の方向Hにおけるデータ記憶層20の第２の層幅W_D2よりも第２のプロセスアライメントオフセットΔ₂だけ小さくなるよう予め選択される。該第２のプロセスアライメントオフセットΔ₂は、書込導体レイアウト構造10を組み込んだMRAMデバイスの作製に使用されるリソグラフプロセスのアライメント公差によって決定される値とすることができる。例えば、アライメント公差が0.07μmである場合、第２の幅W_C2は、第２の層幅W_D2よりもΔ₂＝0.07μm又はΔ₂の何分の1又は何パーセントかだけ小さくすることができる。第２の幅W_C2は、図９ａに示すように、第１の層幅W_D2内で実質的に中央位置にすることができる。図９ａにおいて、第２の導体32の両縁部35は、第２のプロセスアライメントオフセットΔ₂÷2に等しい距離だけ第２の層幅W_D2の内側に配置され、これにより、第２の幅W_C2が第２の層幅W_D2内の実質的に中央に位置し、第２の層幅W_D2は第２の幅W_C2の全体に重なる。図９ｂにおいて、第２の幅W_C2は、第２の層幅W_D2内において第２のプロセスアライメントオフセットΔ₂に等しい距離だけ左にシフトした（ここでは上にシフトするものとして示す）位置にある。しかし、第２の層幅W_D2は、第２の幅W_C2の全体に重なる。同様に、図９ｃにおいて、第２の幅W_C2は、第２の層幅W_D2内において第２のプロセスアライメントオフセットΔ₂に等しい距離だけ右にシフトした（ここでは下にシフトするものとして示す）位置にある。しかし、第２の層幅W_D2は、第２の幅W_C2の全体に重なる。第２の幅W_C2は、第２のプロセスアライメントオフセットΔ₂の何分の1又は何パーセントかだけ左にシフトし又は右にシフトすることが可能である。
【００３７】
本発明の一実施形態では、第１のプロセスアライメントオフセットΔ₁及び第２のプロセスアライメントオフセットΔ₂は、約0.01μmから約0.08μmの範囲にある。本発明の更に別の実施形態では、第１のプロセスアライメントオフセットΔ₁及び第２のプロセスアライメントオフセットΔ₂は互いに等しくなる（Δ₁＝Δ₂）。
【００３８】
代替的には、第１のプロセスアライメントオフセットΔ₁及び第２のプロセスアライメントオフセットΔ₂は、リソグラフプロセスのアライメント公差に基づくものである必要はない。その代わりに、第１のプロセスアライメントオフセットΔ₁及び第２のプロセスアライメントオフセットΔ₂は、それぞれ第１の方向Vにおける第１の層幅W_D1のパーセンテージと第２の方向Hにおける第２の層幅W_D2のパーセンテージとに基づき予め決められた値とすることができる。
【００３９】
本発明の一実施形態では、図１０ａに示すように、第１の導体30はデータ記憶層20の上に配置され、第２の導体32はデータ記憶層20の下に配置される。第１の方向V及び第２の方向Hは、互いに実質的に直交することができ、これにより第１の導体30及び第２の導体32は互いに実質的に直交する関係でデータ記憶層20と交差する。更に、上述したように、第１の導体30は、その第１の幅W_C1を、第１の層幅W_D1内で、中央に配置し(C)、左にシフトさせ(L)、又は右にシフトさせる(R)ことができ、第２の導体32は、その第２の幅W_C2を、第２の層幅W_D2内で、中央に配置し(C)、左にシフトさせ(U)、又は右にシフトさせる(D)ことができる。
【００４０】
本発明の別の実施形態では、第１の方向V又は第２の方向Hは、データ記憶層20の磁化容易軸E（すなわち長手軸）と同一線上にある。図１０ａにおいて、第２の方向Hは、データ記憶層20の磁化容易軸Eと同一線上にある。
【００４１】
第１及び第２の導体（30,32）は、別個の導体部分として示されているが、図１１に関して後述するように、MRAMアレイは更なるデータ記憶層20を含み、第１及び第２の導体（30,32）は第１の方向V及び第２の方向Hに延びてそれらの更なるデータ記憶層20と交差することになる。
【００４２】
図１０ｂは、図１０ａの書込導体レイアウト構造10の第１の方向Vにおける断面図であり、データ記憶層20の第１の層幅W_D1内に配置されその第１の層幅W_D1が完全に重ねられている、第１の幅W_C1を示している。図１０ｃは、図１０ａの書込導体レイアウト構造10の第２の方向Hにおける断面図であり、データ記憶層20の第２の層幅W_D2内に配置されその第２の層幅W_D2が完全に重ねられている、第２の幅W_C2を示している。
【００４３】
明瞭化のため、図１０ｂ及び図１０ｃはまた、第１の方向Vにおける第１の層幅W_D1と第２の方向Hにおける第２の層幅W_D2とを有するデータ記憶層20が何を意味するかを示している。図１０ｂでは、第１の方向Vを＋（十字）で示す。該＋は、ページ内に向かう第１の方向Vのための方向を表している。従って、第１の層幅W_D1は、第１の方向Vにおいて測定され、図１３ｂの断面図に示す第１の方向Vと直交する（図１０ａ参照）。更に、第１の導体30の第１の幅W_C1は、第１の層幅W_D1により完全に重複されており、第１の導体30は、第１の方向Vでデータ記憶層20と交差する（図１０ａ参照）。
【００４４】
同様に、図１０ｃでは、第２の方向Hを・（ドット）で示す。該・は、ページを出る第２の方向Hのための方向を表している。したがって、第２の層幅W_D2は、第２の方向Hにおいて測定され、図１３ｃの断面図に示す第２の方向Hと直交する（図１０ａ参照）。更に、第２の導体32の第２の幅W_C2は、第２の層幅W_D2により完全に重複されており、第２の導体32は、（図１０ａに示すように）第２の方向Hでデータ記憶層20と交差する。
【００４５】
本発明の一実施形態では、図８ａないし図８ｃに示すように、書込導体レイアウト構造10は、第１の幅W_C1を有する第１の導体30と、実質的に第２の層幅W_D2と等しい第２の幅W_C2（W_C2＝W_D2）を有する第２の導体32（図示せず）とを含む。第１及び第２の導体（30,32）は、実質的に第１及び第２の方向（V,H）でそれぞれデータ記憶層20と交差し、データ記憶層20は、第１及び第２の導体（30,32）間に配置される。第１の導体30の第１の幅W_C1は、データ記憶層20の第１の層幅W_D1よりも小さくなるよう予め選択され、第１の層幅W_D1が第１の幅W_C1の全体に重なるように第１の幅W_C1が第１の層幅W_D1に対して配置される。
【００４６】
上述したように、第１の導体30の第１の幅W_C1は、第１の方向Vにおけるデータ記憶層20の第１の層幅W_D1よりも第１のプロセスアライメントオフセットΔ₁だけ小さくなるよう予め選択することができる。該第１のプロセスアライメントオフセットΔ₁は、約0.01μmから約0.08μmの範囲にすることができる。第１の幅W_C1は、第１の層幅W_D1内で、実質的に中央位置、左にシフトした位置、及び右にシフトした位置を有することができる（図８ａ、図８ｂ、及び図８ｃを参照）。
【００４７】
本発明の別の実施形態では、第１の導体30は、磁気メモリセルの通電(current carrying)ビットライン又は通電ワードラインとすることができる。第１の導体30がビットラインである場合には、第２の導体32をワードラインとすることができ、その逆もまた可能である。図８ａないし図８ｃは、第１の方向Vに垂直方向を有する第１の導体30と第２の方向Hに水平方向を有する第２の導体32（図示せず）とを示すが、第１の導体30が水平方向を有し、第２の導体32が垂直方向を有することも可能である。
【００４８】
データ記憶層20は、１ビットのデータを１つの磁化方向として格納するよう構成される。１ビットの論理値（すなわち論理「０」又は論理「１」）は、磁化方向を１つの安定状態から他の安定状態へと回転させることにより書き込まれる。該磁化方向は、データ記憶層20と交差する第１及び第２の導体（30,32）に加えられる電流によって生成される書込磁界に応じて回転する。第１の導体30は、第１の導体30に加えられた電流に応じて書込磁界の第１の部分を生成する。同様に、第２の導体32は、第２の導体32に加えられた電流に応じて書込磁界の第２の部分を生成する。該書込磁界の第１及び第２の部分が組み合わせで作用して磁化方向を回転させる。
【００４９】
図１１において、複数のデータ記憶層20を複数の第１及び第２の導体（30,32）により交差されてMRAMアレイ50が形成される。特に、データ記憶層20_sは、書込み動作時に選択され、その磁化方向が書込磁界の第１の部分H_xと書込磁界の第２の部分H_yとにより回転される。書込磁界の第１の部分H_xは、データ記憶層20_sを横切る第１の導体30に加えられる電流I_yにより生成され、書込磁界の第２の部分H_yは、データ記憶層20_sを横切る第２の導体32に加えられる電流I_xにより生成される。書込磁界の第１及び第２の部分（Hx,Hy）は、右手の法則により決定されるベクトルを有する。電流I_y,I_xは、アレイ50の外部にあり第１及び第２の導体（30,32）と電気的に連絡した電子回路により加えることができる。書込磁界の第１及び第２の部分（Hx,Hy）は、第１及び第２の導体（30,32）の全長に沿って生成されるが、これがデータ記憶層20sの磁化方向を回転させるよう動作するのは、該第１及び第２の導体（30,32）とデータ記憶層20_sとの交差部で書込磁界の第１及び第２の部分（Hx,Hy）が結合される効果によるものである。
【００５０】
本発明の一実施形態では、第１の導体30の第１の幅W_C1のみが、第１の方向Vにおけるデータ記憶層20_sの第１の層幅W_D1よりも小さくなるよう予め選択され、第２の導体32の第２の幅W_C2は、第２の方向Hにおける第２の層幅W_D2と少なくとも同じ幅となる。上述したように、第１の幅W_C1は、第１の層幅W_D1内にあるように、及び第１の層幅W_D1が該第１の幅W_C1の全体に重なるように、配置される。第１の幅W_C1の位置は、書込磁界の第１の部分H_xをデータ記憶層20sに結合する。第１の導体30に加えられる電流I_yの大きさは、第１の幅W_C1が第１の層幅W_D1と少なくとも等しい（W_C1＝W_D1）場合よりも小さくすることができる。基本的に、第１の幅W_C1を狭くすることにより、同一の印加電流I_yに対する書込磁界の第１の部分H_xの大きさが大きくなり、該H_xの大きさは、磁化方向を回転させるために必要な最小限の磁界強度を超えるものとなる。その結果として、I_yを低減させることができ、H_xの大きさは、磁化方向を回転させるのに十分なものとなる。I_yが低減されるため、データ記憶層20_sに対する書込み動作により消費される電力もまた低減される。また、電力消費の低減は、書込み動作に対して選択されるアレイ50中の他のデータ記憶層20にも該当する。上述したように、電力消費の低減は、バッテリー電力を節約するために携帯型アプリケーションとって望ましく、また廃熱を低減させることが望ましい用途においても望ましい。
【００５１】
本発明の別の実施形態では、第２の導体32の第２の幅W_C2が、第２の方向Hにおけるデータ記憶層20_sの第２の層幅W_D2よりも小さくなるように予め選択される（すなわち第１及び第２の導体30,32を共に狭くする）場合に、電力消費の更なる低減を実現することができる。第２の幅W_C2は、それが第２の層幅W_D2内にあるように、かつ第２の層幅W_D2が第２の幅W_C2の全体に重なるように、配置される。該第２の幅W_C2の位置により、書込磁界の第２の部分H_yがデータ記憶層20_sに結合する。第１の導体30に対して上述したのと同じ理由により、第２の導体32に加えられる電流I_xの大きさは、第２の幅W_C2が少なくとも第２の層幅W_D2と等しい場合（W_C2＝W_D2）よりも小さくすることができる。電力消費の更なる低減は、書込み動作のために選択されるアレイ50中の他のデータ記憶層20にも該当する。
【００５２】
図１２は、図４ｂ及び図５ｂに関して上述したような、ワードラインW_cの幅とビットラインW_bの幅とが等しい（W_c＝W_b）従来技術による磁気メモリセルレイアウトに関する電流スイッチング曲線SC₁を示すグラフである。ワードラインW_c及びビットラインW_bは磁気メモリセルと交差する。更に、ワードラインW_cは、メモリセルの電流スイッチング特性に対する導体のミスアライメントの影響をシミュレートするために、磁気メモリセルから0.05μmだけオフセットしている。該オフセットは、図４ｂ及び図５ｂにδで示されている。スイッチング曲線SC₁は、メモリセルへの書込み動作時に１ビットを書き込むために磁化方向M₁を回転させるのに十分な、グラフのy軸上のビットライン電流I_xの大きさ、及びグラフのx軸上のワードライン電流I_yの大きさに関する値を表している。ビットライン電流I_xは磁界H_yを生成し、ワードライン電流I_yは磁界H_xを生成する。スイッチング曲線SC₁上の点1に関し、磁化方向を回転させるために約1.75mAのビットライン電流I_xと約3.60mAのワードライン電流I_yとが必要である。
【００５３】
図１２はまた、本発明の磁気メモリセルレイアウト10の電流スイッチング曲線SC₂のグラフも示している。該スイッチング曲線SC₂の場合、ビットラインの幅は、ビットラインがデータ記憶層と交差する方向におけるデータ記憶層（図示せず）の幅と同じである。しかし、ワードラインは、ワードラインがデータ記憶層と交差する方向におけるデータ記憶層の幅よりも0.05μmだけ小さい幅を有している。更に、ワードラインは、データ記憶層内で中央に配置され、データ記憶層は、該ワードラインの幅の全体に重なる（図９ａ参照）。したがって、スイッチング曲線SC₂上の点2に関し、磁化方向を回転させるために約1.75mAのビットライン電流I_xと約3.00mAのワードライン電流I_yとが必要である。したがって、同じビットライン電流I_x＝1.75mAについて、本発明の磁気メモリセルレイアウト10が必要とするワードライン電流I_yは、従来技術による磁気メモリセルレイアウトよりも約20％小さくなる（すなわち3.00mA対3.60mA）。その結果として、本発明の磁気メモリセルレイアウト10の場合の電力消費が低減される。更に、ワードラインを狭くすることにより見られる改善は、ビットラインでも同様に行うことができ、その結果として電力消費が更に低減される。
【００５４】
本発明の一実施形態では、第１の導体30の第１の幅W_C1は、第１の方向Vにおけるデータ記憶層20の第１の層幅W_D1よりも小さくなるよう予め選択される。第２の導体32の第２の幅W_C2は、第２の方向Hにおいて少なくとも第２の層幅W_D2と同じ幅となる。第１の幅W_C1は、それが第１の層幅W_D1内にあるように、かつ第１の層幅W_D1が該第１の幅W_C1の全体に重なるように、配置される。第１の幅W_C1の位置は、書込磁界の第１の部分H_xをデータ記憶層20に結合する。第１の導体30に電流I_yが加えられる結果として、書込磁界の第１の部分H_xの大きさが、第１の幅W_C1が少なくとも第１の層幅W_D1と等しい（W_C1＝W_D1）場合よりも大きくなる。基本的に、第１の幅W_C1を狭くした結果として、印加電流I_yが同じ場合の書込磁界の第１の部分H_xの大きさが大きくなる。その結果として、データ記憶層の磁化方向を回転させるために必要な書込磁界の大きさが、書込磁界の第１の部分H_xからの寄与によって増大することになる。
【００５５】
本発明の別の実施形態では、書込磁界の大きさは、第２の導体32の第２の幅W_C2が第２の方向Hにおけるデータ記憶層20の第２の層幅W_D2よりも小さくなるよう予め選択される場合に更に増大する。第２の幅W_C2は、それが第２の層幅W_D2内にあるように、かつ第２の層幅W_D2が該第２の幅W_C2の全体に重なるように、配置される。該第２の幅W_C2の位置によって、書込磁界の第２の部分H_yがデータ記憶層20に結合される。第１の導体30に関して上述したのと同じ理由により、第２の導体32に加えられる電流I_xにより、書込磁界の第２の部分H_yの大きさが、第２の幅W_C2が少なくとも第２の層幅W_D2と等しい（W_C2＝W_D2）場合よりも大きくなる。
【００５６】
上述の実施形態では、第１の導体30の第１の幅W_C1は、第１の方向Vにおけるデータ記憶層20の第１の層幅W_D1よりも第１のプロセスアライメントオフセットΔ₁だけ小さくなるよう予め選択することができる。更に、第２の導体32の第２の幅W_C2は、第２の方向Hにおけるデータ記憶層20の第２の層幅W_D2より第２のプロセスアライメントオフセットΔ₂だけ小さくなるよう予め選択することができる。該第１及び第２のプロセスアライメントオフセットΔ₁,Δ₂は、約0.01μmから約0.08μmの範囲とすることができる。
【００５７】
本明細書で説明した実施形態に関し、データ記憶層20の構造及び材料は、本発明に関連する当業者には十分によく理解されているものである。しかし、データ記憶層20のアクティブ層（磁化方向が自由に回転できる）及び基準層（磁化方向が固定されており自由に回転できない）に適した材料には、ニッケル−鉄（NiFe）、コバルト（Co）、Fe₃O₄、CrO₂、合金、又は、それらの材料、強磁性材料、及びフェリ磁性材料の組み合わせを含む層が含まれる。該アクティブ層及び基準層は、酸化アルミニウム（Al₂O₃）、窒化アルミニウム（AlN）、二酸化珪素（SiO₂）、及び窒化珪素（Si₃N₄）を含む誘電体材料の１つ又は２つ以上の層により分離することができる。第１及び第２の導体（30,32）は、銅又はアルミニウムなどの導電材料から作製することができる。
【００５８】
本発明の書込導体レイアウト構造10を、磁気メモリセルとの使用に関して説明してきたが、本発明の原理はMRAMに限定されるものではない。書込導体レイアウト構造10は、磁性材料の磁化方向を切り替えるための局所的な磁界を生成する通電導体にも適用することが可能である。
本発明の幾つかの実施形態を説明し図示してきたが、本発明は、かかる説明し図示した構成要素の特定の形態又は配置に限定されるものではない。本発明は、特許請求の範囲のみにより限定されるものである。
【００５９】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．磁気メモリセルのための書込導体レイアウト構造であって、
第１の幅を有する第１の導体と、
第２の幅を有する第２の導体と、
該第１及び第２の導体間に配置されたデータ記憶層であって、第１の方向における第１の層幅と第２の方向における第２の層幅とを有し、前記第１及び第２の導体が実質的に前記第１及び第２の方向にそれぞれ交差する、データ記憶層と
を備えており、
前記第１の幅が前記第１の層幅よりも小さくなるよう予め選択され、
前記第２の幅が前記第２の幅よりも小さくなるよう予め選択され、
前記第１の層幅が前記第１の幅の全体に重なるように該第１の幅が該第１の層幅に対して配置され、
前記第２の層幅が前記第２の幅の全体に重なるように該第２の幅が該第２の層幅に対して配置される、
書込導体レイアウト構造。
２．前記第１の幅が、第１のプロセスアライメントオフセットに基づいて前記第１の層幅よりも小さくなるよう予め選択され、前記第２の幅が、第２のプロセスアライメントオフセットに基づいて前記第２の層幅よりも小さくなるよう予め選択される、前項１に記載の書込導体レイアウト構造。
３．前記第１のプロセスアライメントオフセット及び前記第２のプロセスアライメントオフセットが、約0.01μmから約0.08μmまでの範囲内にある、前項２に記載の書込導体レイアウト構造。
４．前記第１及び第２のプロセスアライメントオフセットが、互いに等しい、前項２に記載の書込導体レイアウト構造。
５．前記第１及び第２のプロセスアライメントオフセットが、リソグラフプロセスのアライメント公差により決定される、前項２に記載の書込導体レイアウト構造。
６．前記第１及び第２の導体が実質的に互いに直交する関係で前記データ記憶層と交差するように前記第１及び第２の方向が実質的に互いに直交している、前項１に記載の書込導体レイアウト構造。
７．前記第１の方向又は前記第２の方向の選択された一方が、前記データ記憶層の磁化容易軸と同一線上にある、前項１に記載の書込導体レイアウト構造。
８．前記データ記憶層が、スピン依存トンネルデバイス、スピンバルブデバイス、及び巨大磁気抵抗デバイスからなるグループから選択される磁気電気デバイスである、前項１に記載の書込導体レイアウト構造。
９．前記データ記憶層が、矩形形状、弓形形状、及び多角形形状からなるグループから選択される形状を有する、前項１に記載の書込導体レイアウト構造。
10．前記第１の導体が、前記データ記憶層の上に配置され、前記第２の導体が、前記データ記憶層の下に配置される、前項１に記載の書込導体レイアウト構造。
11．前記第１及び第２の幅の選択された一方が、その対応する層幅内において、実質的に中央位置、左にシフトした位置、及び右にシフトした位置からなるグループから選択される位置を有する、前項１に記載の書込導体レイアウト構造。
12．磁気メモリセルのための書込導体レイアウト構造であって、
第１の幅を有する第１の導体と、
第２の幅を有する第２の導体と、
該第１及び第２の導体間に配置されたデータ記憶層であって、第１の方向における第１の層幅と第２の方向における第２の層幅とを有し、前記第１及び第２の導体が実質的に前記第１及び第２の方向にそれぞれ交差する、データ記憶層と
を備えており、
前記第１の幅が前記第１の層幅よりも小さくなるよう予め選択され、
前記第２の幅が前記第２の層幅と実質的に等しく、
前記第１の層幅が前記第１の幅の全体に重なるように該第１の幅が該第１の層幅に対して配置される、書込導体レイアウト構造。
13．前記第１の幅が、第１のプロセスアライメントオフセットに基づいて前記第１の層幅よりも小さくなるよう予め選択される、前項12に記載の書込導体レイアウト構造。
14．前記第１のプロセスアライメントオフセットが、約0.01μmから約0.08μmまでの範囲内にある、前項13に記載の書込導体レイアウト構造。
15．前記第１の導体が、ワードライン及びビットラインからなるグループから選択される通電ラインである、前項12に記載の書込導体レイアウト構造。
16．前記第１の幅が、前記第１の層幅内において、実質的に中央位置、左にシフトした位置、及び右にシフトした位置からなるグループから選択される位置を有する、前項12に記載の書込導体レイアウト構造。
17．低電力磁気メモリセルのための書込導体レイアウト構造であって、
第１の方向における第１の層幅と第２の方向における第２の層幅とを有するデータ記憶層と、
加えられる電流に応じて書込磁界の第１の部分を生成する第１の導体であって、前記第１の層幅よりも小さくなるよう予め選択された第１の幅を有しており、該第１の幅が、前記第１の層幅が該第１の幅の全体に重なるように該第１の層幅に対して配置されている、第１の導体と、
加えられる電流に応じて書込磁界の第２の部分を生成する第２の導体であって、少なくとも前記第２の層幅に等しい第２の幅を有する、第２の導体と
を備えており、
前記データ記憶層が、前記第１及び第２の導体間に配置され、該第１及び第２の導体が、それぞれ実質的に前記第１及び第２の方向に前記データ記憶層と交差しており、
該データ記憶層が、１ビットのデータを１つの磁化方向として格納し、及び前記書込磁界の前記第１及び第２の部分に応じて該磁化方向を回転させるよう構成されており、
前記第１の幅の位置により、前記書込磁界の前記第１の部分が前記データ記憶層に結合されて、前記第１の導体に加えられる電流の大きさが、前記第１の幅が少なくとも前記第１の層幅と等しい場合よりも小さくなる、
書込導体レイアウト構造。
18．前記第１の幅が、第１のプロセスアライメントオフセットに基づいて前記第１の層幅よりも小さくなるよう予め選択される、前項17に記載の書込導体レイアウト構造。
19．前記第２の幅が、前記第２の層幅よりも小さくなるよう予め選択され、及び該第２の層幅が該第２の幅の全体に重なるように該第２の層幅に対して配置され、
該第２の幅の位置により、前記書込磁界の前記第２の部分が前記データ記憶層に結合されて、前記第２の導体に加えられる電流の大きさが、前記第２の幅が少なくとも前記第２の層幅と等しい場合よりも小さくなる、
前項17に記載の書込導体レイアウト構造。
20．前記第２の幅が、第２のプロセスアライメントオフセットに基づいて前記第２の層幅よりも小さくなるよう予め選択される、前項19に記載の書込導体レイアウト構造。
21．磁気メモリセルにおける書込磁界を増大させるための書込導体レイアウト構造であって、
第１の方向における第１の層幅と第２の方向における第２の層幅とを有するデータ記憶層と、
加えられる電流に応じて書込磁界の第１の部分を生成する第１の導体であって、前記第１の層幅よりも小さくなるよう予め選択された第１の幅を有しており、前記第１の層幅が該第１の幅の全体に重なるように該第１の幅が該第１の層幅に対して配置されている、第１の導体と、
加えられる電流に応じて書込磁界の第２の部分を生成する第２の導体であって、少なくとも前記第２の層幅に等しい第２の幅を有する、第２の導体と
を備えており、
前記データ記憶層が、前記第１及び第２の導体間に配置され、該第１及び第２の導体がそれぞれ実質的に前記第１及び第２の方向に前記データ記憶層と交差しており、
該データ記憶層が、１ビットのデータを１つの磁化方向として格納し、及び前記書込磁界の前記第１及び第２の部分に応じて該磁化方向を回転させるよう構成されており、
前記第１の導体に加えられる前記電流により生成される前記書込磁界の前記第１の部分の大きさが、前記第１の幅が少なくとも前記第１の層幅と等しい場合よりも大きくなる、
書込導体レイアウト構造。
22．前記第１の幅が、第１のプロセスアライメントオフセットに基づいて前記第１の層幅よりも小さくなるよう予め選択される、前項21に記載の書込導体レイアウト構造。
23．前記第２の幅が、前記第２の層幅よりも小さくなるよう予め選択され、及び該第２の層幅が該第２の幅の全体に重なるように該第２の層幅に対して配置されており、
前記第２の導体に加えられる前記電流により生成される前記書込磁界の前記第２の部分の大きさが、前記第２の幅が少なくとも前記第２の層幅と等しい場合よりも大きくなる、前項21に記載の書込導体レイアウト構造。
24．前記第２の幅が、第２のプロセスアライメントオフセットに基づいて前記第２の層幅よりも小さくなるよう予め選択される、前項23に記載の書込導体レイアウト構造。
【図面の簡単な説明】
【図１ａ】従来技術によるMRAMアレイを示す平面図である。
【図１ｂ】従来技術によるMRAMアレイを示す斜視図である。
【図２ａ】アクティブ磁気フィルム及び基準磁気フィルムの磁化方向を示す従来技術によるMRAMメモリセルの斜視図である。
【図２ｂ】アクティブ磁気フィルム及び基準磁気フィルムの磁化方向を示す従来技術によるMRAMメモリセルの側面図である。
【図２ｃ】アクティブ磁気フィルム及び基準磁気フィルムの磁化方向を示す従来技術によるMRAMメモリセルの側面図である。
【図３】従来技術によるメモリセル、その書込ライン、及び該書込ラインを流れる電流により生成される磁界を示す斜視図である。
【図４ａ】垂直方向に向けられた理想的な従来技術による書込導体及びメモリセルレイアウトを示す平面図である。
【図４ｂ】ミスアライメントされた従来技術による書込導体及びメモリセルレイアウトを示す平面図である。
【図５ａ】水平方向に向けられた理想的な従来技術による書込導体及びメモリセルレイアウトを示す平面図である。
【図５ｂ】ミスアライメントされた従来技術による書込導体及びメモリセルレイアウトを示す平面図である。
【図６】本発明による書込導体レイアウト構造を示す平面図である。
【図７】本発明による書込導体レイアウト構造を示す平面図である。
【図８ａ】本発明による中央に配置された垂直方向の書込導体レイアウト構造を示す平面図である。
【図８ｂ】本発明による左にシフトされた垂直方向の書込導体レイアウト構造を示す平面図である。
【図８ｃ】本発明による右にシフトされた垂直方向の書込導体レイアウト構造を示す平面図である。
【図９ａ】本発明による中央に配置された水平方向の書込導体レイアウト構造を示す平面図である。
【図９ｂ】本発明による上にシフトされた水平方向の書込導体レイアウト構造を示す平面図である。
【図９ｃ】本発明による下にシフトされた水平方向の書込導体レイアウト構造を示す平面図である。
【図１０ａ】本発明による、データ記憶層よりも狭い第１及び第２の導体を示す平面図である。
【図１０ｂ】本発明による、データ記憶層よりも狭い第１及び第２の導体を示す断面図である。
【図１０ｃ】本発明による、データ記憶層よりも狭い第１及び第２の導体を示す断面図である。
【図１１】本発明による書込導体レイアウト構造を組み込んだMRAMメモリアレイの一部を示す平面図である。
【図１２】従来技術による電流スイッチング曲線と、本発明の書込導体レイアウト構造の電流スイッチング曲線（本発明による書込導体の幅を狭くした結果としての導体電流の低減を示している）とを示すグラフである。
【図１３ａ】本発明による多角形形状を有し書込導体により交差されるデータ記憶層を示す平面図である。
【図１３ｂ】本発明による弓形形状を有し書込導体により交差されるデータ記憶層を示す平面図である。
【符号の説明】
10 書込導体レイアウト構造
20 データ記憶層
30 第１の導体
32 第２の導体
H 第２の方向
V 第１の方向
W_C1 第１の幅
W_C2 第２の幅
W_D1 第１の層幅
W_D2 第２の層幅

Claims (2)

1. 磁気メモリセルのための書込導体レイアウト構造であって、第１の幅を有する第１の導体と、第２の幅を有する第２の導体と、該第１及び第２の導体間に配置されたデータ記憶層であって、
   第１の方向における第１の層幅と第２の方向における第２の層幅とを有し、前記第１及び第２の導体が実質的に前記第１及び第２の方向にそれぞれ交差する、データ記憶層とを備えており、
   前記第１の幅が前記第１の層幅よりも小さくなるよう予め選択され、前記第２の幅が前記第２の層幅よりも小さくなるよう予め選択され、前記第１の層幅が前記第１の幅の全体に重なるように該第１の幅が該第１の層幅に対して配置され、前記第２の層幅が前記第２の幅の全体に重なるように該第２の幅が該第２の層幅に対して配置され、
   前記第１の層幅と前記第１の幅との差、または、前記第２の層幅と前記第２の幅との差は、リソグラフプロセスのアライメント公差に基づいて決定される、書込導体レイアウト構造。
2. 前記第１の層幅と前記第１の幅との差、または、前記第２の層幅と前記第２の幅との差は、０．０１〜０．０８μｍである、請求項１に記載の書込導体レイアウト構造。

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