KR100565108B1 - 비직교 ｍｒａｍ 디바이스 - Google Patents

비직교 ｍｒａｍ 디바이스 Download PDF

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Abstract

비트라인(122)에 대하여 워드라인(112)이 비직교로 나아가는 MRAM 디바이스(100) 및 그 제조방법에 따라, 전류 및 전력소모를 감소시킬 수 있다.

Description

비직교 ＭＲＡＭ 디바이스 {Non-Orthogonal MRAM Device}
본 발명은 본 명세서에도 참조자료로 채택되고 있는 U.S 가출원 제 60/263,966호의 이점에 대한 소유권을 주장한다.
본 발명은 일반적으로 반도체 디바이스의 제조에 관한 것으로, 특히 MRAM(magnetic random access memory)디바이스에 관한 것이다.
반도체는 예를 들어, 라디오, 텔레비전, 셀폰(cell phone) 및 개인용 컴퓨터를 포함하는 전자 기기용 집적회로로 사용된다. 반도체 디바이스의 한 종류는 DRAM(dynamic random access memory) 및 플래쉬메모리(flash memory)와 같은 반도체 기억장치이며, 이들은 정보를 저장하기 위하여 전하(electron charge)를 사용한다.
메모리 디바이스내의 최근의 전개는 반도체기술 및 자기학을 접목시킨 스핀전자공학과 관련이 있다. 전하 보다는 전자의 스핀이 "1" 또는 "0"의 존재를 나타내는데 사용된다. 이러한 스핀전자디바이스의 예로서 MRAM(magnetic random-access memory)가 있으며, 이는 상이한 금속층에서 서로 직각으로 놓여진 전도라인들을 포함하며, 이 전도라인들 사이에 마그네틱스택이 끼워져 있다. 전도라인들이 교차하는 위치는 교차점(cross-point)으로 불려진다. 전도라인 중의 하나를 통하 여 흐르는 전류는 전도라인 주위에 자기장을 생성하고, 권선 즉, 전도라인을 따라 소정의 방향으로 자기 극성을 지향시킨다. 다른 전도라인을 통하여 흐르는 전류는 자기장을 유도하고 또한 부분적으로 자기 극성을 반전시킬 수 있다. "0", "1"로 표시되는 디지털 정보는 자기모멘트의 정렬로 저장될 수 있다. 자기구성요소의 저항은 모멘트의 정렬에 따라 달라진다. 저장된 상태는 구성요소의 저항상태를 검출함에 따라 판독될 수 있다. 메모리셀은 전도라인 및 교차점들을 행과 열을 갖는 행렬구조로 배치시켜 구성될 수 있다.
MRAM을 DRAM과 같은 전통적인 반도체 메모리디바이스와 비교했을 때의 이점은, 비휘발성이라는 것이다. 예를 들어, MRAM을 활용하는 개인용 컴퓨터(PC)는 DRAM을 활용하는 종래의 PC처럼 긴 "부팅"시간을 필요로 하지 않는다. 또한, MRAM은 파워 업될 필요가 없으며 저장된 상태를 "기억"하고 있을 수 있다.
현재 MRAM 설계의 단점은 셀을 스위칭하는데 많은 양의 전류가 필요하다는 것이다. 예를 들어, 비트라인 및 워드라인을 통과해야만 하는 전류의 양이 많다. 따라서, 큰 전력이 소모된다.
따라서, 메모리셀의 저항상태 즉, 로직상태를 스위칭하는데 보다 적은 전류 및 전력을 소모하는 MRAM를 설계하는 것이 필요하다.
본 발명은 메모리셀의 로직상태를 변화시키기 위하여, 종래의 MRAM보다 적은 전류 및 전력이 필요한 비직교 MRAM 디바이스에 의하여 기술적 이점을 달성할 수 있다. 비트라인 및 워드라인은 서로 비직교 즉, 90°가 아닌 각도로 형성되고, 0°이상이고 90°미만인 범위에 있는 것이 바람직하다.
1이상의 제1전도라인, 제1전도라인에 걸쳐 배치되는 1이상의 메모리저장셀 및 제1전도라인에 걸쳐 배치되는 1이상의 제2전도라인을 포함하는 반도체 메모리 디바이스가 설명된다. 제2전도라인은 제1전도라인과 비직교로 위치되며, 메모리 저장셀은 아스테로이드형 곡선을 토대로 하는 재료특성을 가진다.
복수의 제1전도라인, 제1전도라인에 걸쳐 배치되고 제1전도라인에 대하여 90°이외의 각으로 놓여지는 복수의 제2전도라인 및 상기 제1 및 제2전도라인 사이에서 인접하여 배치되는 복수의 메모리저장셀을 포함하는 MRAM 디바이스가 또한 설명된다.
1이상의 제1전도라인을 형성하는 단계, 제1전도라인에 걸쳐 배치되는 1이상의 메모리저장셀을 형성하는 단계 및 제1전도라인에 대하여 비직교인 메모리 저장셀에 걸쳐 1이상의 제2전도라인을 형성하는 단계를 포함하는 반도체 메모리디바이스의 제조방법이 또한 설명된다. 상기 메모리저장셀은 아스테로이드형 곡선을 토대로 하는 재료특성을 가진다.
제1전도라인을 통해, 제1전도라인 주위에 제1전자기장을 생성하는 제1전류를 보내는 단계 및 제2전도라인을 통해, 제2전도라인의 주위에 제2전자기장을 생성하는 제2전류를 보내는 단계를 포함하는 MRAM 디바이스를 프로그래밍하는 방법이 또한 설명되며, 상기 제2전자기장은 상기 제1전자기장과 상이하다.
본 발명의 이점은, 메모리셀에 저장된 전하를 스위칭하기 위하여 워드라인 및/또는 비트라인에 필요한 전류의 양을 감소시킬 수 있다는 것이다. 전류를 감소 시키면, 메모리 디바이스의 전력량도 감소한다. 워드라인 및 비트라인상에서 낮은 전류를 사용함에 따라, 전자이동으로 인한 메모리셀의 손상 및 수명감소가 또한 완화된다.
첨부된 도면과 관련된 이하의 설명을 통하여 본 발명의 상기 특징이 보다 명확히 이해될 것이다.
도 1은 비트라인과 직교하는 워드라인을 갖는 종래기술의 MRAM 디바이스의 사시도;
도 2 및 도 3은 비트라인과 직교하는 워드라인을 갖는 종래기술의 평면도;
도 4는 종래기술의 MRAM 디바이스에 사용되는 자기재료의 히스테리시스 특성을 나타내는 아스테로이드 곡선;
도 5a 및 도 5b는 본 발명의 바람직한 실시예의 레이아웃을 나타내는 평면도;
도 6a 및 도 6b는 비트라인에 대하여 워드라인의 비직교(non-orthogonal) 각 및 가변 종횡비를 갖는 본 발명의 바람직한 실시예의 평면도;
도 7은 본 발명에 따른 아스테로이드 곡선을 나타내는 도면;
도 8은 본 발명에 따른 MRAM 디바이스의 실시예의 사시도;
도 9는 본 발명에 따른 MRAM 디바이스의 단면도;
도 10은 본 발명의 실시예에 따른 비직교 전도라인들 사이에 2이상의 마그네틱스택이 배치되어 있는 MRAM 디바이스를 나타내는 도면이다.
상이한 도면에서 대응하는 참조부호는 대응하는 부분을 나타낸다. 도면은 바람직한 실시예의 적절한 형상을 명확히 예시하기 위하여 도시되는 것으로 반드시 척도에 맞춰 도시될 필요는 없다.
종래기술의 직교 MRAM 디자인이 설명되고, 본 발명의 소정의 바람직한 실시예 및 소정의 이점이 뒤이어 설명된다.
도 1은 비트라인(22)에 대하여 워드라인(12)이 직교하여 놓여지는(예를 들어, 워드라인(12)과 비트라인(22) 사이의 각도(24)가 직각, 즉 90°를 이룸) 종래기술의 MRAM 디바이스(10)의 사시도이다. 마그네틱스택(14)은 워드라인(12)과 비트라인(22) 사이와 이에 인접하여 배치된다. 마그네틱스택(14)은 예를 들어, 연질층(16), 터널층 또는 터널접합부(18) 및 경질층(20)을 포함한다. 상술된 바와 같이, 워드라인(12) 및 비트라인(22)을 통하여 전류를 보냄으로써, 마그네틱스택내의 자기모멘트의 정렬내에 로직상태가 저장될 수 있다.
도 2는 워드라인(12)과 비트라인(22)이 90°로 직각을 이루는 종래기술의 MRAM(10)의 평면도이다. 터널접합부(TJ)는 1:1의 종횡비를 갖는 것으로 도시된다. 도 3은 워드라인(12)과 비트라인(22)이 직각을 이루고 터널접합부가 2:1의 종횡비를 갖는 종래기술의 또 다른 MRAM 디바이스를 나타낸다.
도 4는 마그네틱스택(14) 즉, 메모리셀 재료의 히스테리시스특성을 나타내는 아스테로이드 곡선(30)의 그래프를 나타내고, MRAM 메모리디바이스에 어드레싱하는 종래기술의 방법을 예시한다. Hx 축은 비트라인(22)을 통하여 전류를 흐르게 함에 따라 생성되는 전자기장을 나타낸다. 전자기장은 "오른손 법칙(right-hand rule)"에 따라 생성된다. 유사하게, Hy 축은 워드라인(12)을 통하여 전류를 흐르게 하는경우에, 워드라인(12)에 의하여 생성되는 전자기장을 나타낸다. Hy 축선을 따르는 벡터(32)는 워드라인(12)을 통하여 흐르는 양전류에 의하여 생성되는 전자기장을 나타낸다. Hx 축선을 따르는 벡터(34, 38)는 각각 양전류 및 음전류에 의하여 생성되는 전자기장을 나타내며, 이는 메모리셀(마그네틱스택; 14)에 로직("0" 또는 "1")을 기록하도록 비트라인(22)을 통해 흐른다. 도시된 종래기술의 아스테로이드(30)에서, 벡터(32)로 표시되는 워드라인전류는 양의 값을 유지하며 종종 가능전류(enabling current)로 일컬어진다.
메모리셀(14)의 저항상태 즉, 로직상태를 스위칭하기 위해서는, 워드라인 및 비트라인전류에 의하여 생성된 2개의 전기장의 중첩(superposition)을 나타내는 벡터들(32, 34)의 합으로 생성된 합력벡터(36)가 1사분면(I)의 아스테로이드 곡선(30)상의 점에 도달해야 한다. 예를 들어, 마그네틱스택(14)에 로직("0")을 기록하기 위해서, 벡터(34)로 표현되는 전자기장을 생성하는 전류가 비트라인(22)을 통해 흐르고, 벡터(32)로 표시되는 전자기장을 생성하는 전류가 워드라인(12)을 흐른다. 도시된 합력벡터(36)는 아스테로이드 곡선(30)에 정확하게 도달하며, 상기 벡터(36)는 셀(14)을 스위칭하도록 워드라인(12)과 비트라인(22)상에 공급되어야 하는 최소 전자기장( 및 관련 전류)을 나타낸다. 유사하게, 로직("1")을 메모리셀(14)에 기록하기 위해서는, Hx 축선을 따라 벡터(38)로 표시되는 전자기장을 생성하는 전류가 비트라인(22)을 통해 흐르고, 벡터(32)로 표시되는 전자기장을 생성하는 전류는 Hy 축선을 따라 워드라인(22)을 통해 흘러, 2사분면(Ⅱ)의 아스테로이드 곡선(30)에 도달한다. 종래의 기술에서, 벡터(32, 34)로 표시되는 전자기장은 동일한 크기이다.
도시된 아스테로이드(30)에서, 벡터(34, 32)는 서로 직교하여 놓여진다. 종래기술의 MRAM 디바이스(10)의 워드라인(12) 및 비트라인(22)이 서로 직교하여 흐르기 때문에, 이들 벡터로 표시되는 전자기장은 직교하게 된다.
워드라인(12)과 비트라인(22)이 직교하여 흐를 때의 문제점은, 메모리셀(14)을 스위칭하기 위해서 공급되어야만 하는 전류가 흔히 예를 들어, 5mA 내지 10mA로 높다는 것이다. 이것은 MRAM 디바이스(10)에 대하여 많은 양의 전력을 필요로 하게 된다. 또한, 워드라인(12) 및 비트라인(22)이 예를 들어, 0.1㎛폭으로 매우 작기 때문에, 전기이동(electromigration)이 문제시된다. 워드라인(12) 및 비트라인(22)의 금속화재료는 그것을 통하여 흐르는 고전류로부터 이동될 수 있으며, 이는 소정의 위치에 금속을 축적시키고, 워드라인(12) 및 비트라인(22)을 단락시키거나 파괴시킬 수 있다.
본 발명은 메모리셀(14)의 로직상태를 스위칭하기 위한 고전류 및 전력요건의 종래의 기술에 대한 상기의 문제들을 해결한다. 본 발명의 실시예의 레이아웃은 도 5a에 도시된다. 상기 평면도에 도시된 바와 같이, 워드라인(112)은 비트라 인(122)에 대하여 비직교로 놓여진다. 각(124)은 도시된 바와 같이, 90°가 아닌 각도, 예를 들어, 대략 0과 대략 90°, 예를 들어 대략 60°미만 사이의 각도이다. 각(124)은 워드라인(112)의 중심선(126)과 비트라인(122)의 중심선(128) 사이의 각으로 표시된다. 각(124)은 예를 들어, 10°내지 80°사이의 범위일 수 있다.
도 5a에 도시된 실시예에서, 마그네틱스택의 터널접합부(118)는 1:1과 1:3 사이의 종횡비를 갖는 것이 바람직하다. 도시된 바와 같이, 마그네틱스택(114)[도 8 또는 9 참조]은 직사각형상을 갖는 것이 바람직하다. 또한, 도시된 실시예는 워드라인(112)을 갖고, 워드라인들끼리 포개지지 않는다. 예를 들어, 중간워드라인(112)내의 터널접합부(118)의 우측에지부(162)는 하부워드라인(112)내의 인접한 터널접합부(118)의 좌측에지부(166)위에 씌워지거나 포개지지 않는다.
도 5b는 90°미만의 각(224)으로 표시되는 바와 같이, 비트라인(222)에 대하여 비직교로 위치되는 워드라인(212)을 갖는 MRAM 디바이스(200)의 대안적인 실시예를 예시한다. 본 실시예에서, 터널접합부(218)는 사다리꼴형상을 갖는 것으로 도시된다. 그러나, 도 5a에 도시된 직사각형의 터널접합부(118)는 본 발명의 실시예에 따른 터널접합부의 바람직한 형상이다.
도 6a 및 도 6b는 가변 종횡비를 갖고 비직교각(324, 424)을 갖는 본 발명의 대안적인 실시예를 나타낸다. 터널접합부(318/418)의 사이즈 및 종횡비는 각도(324, 424)에 영향을 준다. 도 6a는 터널접합부(318)의 종횡비가 1:2인 경우의 실시예를 예시한다. 이것은 감소된 비직교각(324)을 유발하며, 또한 터널접합부(318)의 인터리빙(interleaving)을 유발시킨다. 터널접합부의 "인터리빙"이라는 용어는 본 명세서에서는 근접한 워드라인내의 터널접합부(318)에 대하여 시프트된 터널접합부(318)를 일컫는 것으로 사용된다. 상기 터널접합부(318) 인터리빙은 중간 워드라인(112)내의 터널접합부(310)의 우측 에지부(364)를 관찰하고, 이를 바닥부 워드라인내의 중간 터널접합부(318)의 좌측 에지부(366)와 비교하여 도시된다. 중간 터널접합부 우측에지부(364)는 중간 터널접합부(318) 좌측에지부(366)를 오버래핑한다.
도 6b는 터널접합부(418)가 1:3의 종횡비를 갖는 본 발명에 따른 MRAM 디바이스(400)를 예시한다. 이것은 더욱 감소된, 예를 들어, 도 6의 각(324)보다 더 작은 비직교각(424)을 만들며, 터널접합부(418)의 행들의 더 많은 인터리빙을 유발시킨다. 터널접합부(418)의 인터리빙 또는 오버래핑은 예를 들어, 중간 터널접합부(418)의 하부워드라인(412)의 좌측에지(466)와 비교해 터널접합부(418)의 중간워드라인(412)의 우측 에지부(462)를 검사하여 관찰할 수 있다.
도 7은 본 발명에 따른 메모리 디바이스에 어드레싱하는 바람직한 방법을 예시하는 비직교 워드라인(112/212/312/412) 및 비트라인(122/222/322/422)을 통하여 흐르는 전류에 의하여 생성되는 아스테로이드 형상의 곡선(130) 및 벡터들을 나타낸다. 본 발명에 따라 비직교 MRAM 디바이스에 대한 로직("1")을 기록하기 위하여, 벡터(132)로 표시되는 양의 전류가 워드라인(112)를 통하여 흐른다. 벡터(142)로 표시되는 음의 전류는 비트라인(122)을 통하여 흐른다. 결과 벡터(144)가 도시되며, 이는 2사분면(Ⅱ)의 아스테로이드 곡선에 도달한다. 도 4에 도시된 종래기술의 아스테로이드 곡선(30)을 다시 참조하면, 비직교 MRAM 셀(100)을 로직("1")으 로 스위칭하기 위해서는 예를 들어, 도 7에서는 9mA, 도 4에서는 11mA의 작은 양의 전류가 필요하다. 이것은 종래기술의 벡터(38)와 비해 더 작은 사이즈의 비트라인벡터(142)를 주목함으로써 관찰할 수 있다.
도 7을 다시 참조하면, 유사하게, 비직교 MRAM(100)의 메모리셀을 로직("0")으로 스위칭하는데 보다 작은 양의 전류가 필요하다. 벡터(148)로 표시되는 음의 전류는 워드라인(112)을 통해 흐르고, 벡터(146)로 표시되는 양의 전류는 비트라인(122)을 통해 흐른다. 4사분면(Ⅳ)내의 합력 벡터(150)는 도시된 바와 같이 아스테로이드 곡선(130)에 도달한다. 다시, 도 7의 벡터(146)를 도 4의 벡터(34)와 비교하면, 비직교 MRAM(100)을 로직("0")으로 스위칭하기 위하여, 비트라인(122)상에 보다 적은 양의 전류가 필요하다는 것이 명확해진다. 보다 작은 전류가 사용되면, 메모리셀(118)의 로직상태를 변화시킬 때 메모리 디바이스(100)에 의하여 소모되는 전력이 더 적어진다.
도 7의 아스테로이드 곡선에는, 또한 메모리 디바이스를 프로그래밍 하기 위하여, 상이한 전자기장을 생성하는 비트라인 및 워드라인 전류를 사용할 수 있는 능력이 도시된다. 예를 들어, 벡터(142)로 표시되는 전자기장은 벡터(132)로 표시되는 전자기장과 상이하다. 예를 들어, 벡터(142)가 벡터(132)보다 작다.
도 7에서는, 메모리셀의 로직상태를 "0"으로 변화시키기 위하여 음의 워드라인 전류(148)가 필요하다는 것에 유의하여야 한다. 종래기술의 MRAM 디바이스(10)에서는 전도라인을 통해 전류가 일정하게 흐르기 때문에, 전도라인내의 구리 및 여타의 전도성 금속의 전위 축적으로 인한, 전기이동의 영향을 완화시키도록 워드라 인 전류가 주기적으로 반전되기 때문에, 이것이 문제가 되지 않는다. 예를 들어, 워드라인 전류는 종래기술에서는 한번 거른 스위치 마다 즉, 한번 거른 기록마다 반전될 수도 있다.
도 8은 본 발명에 따른 비직교 MRAM 디바이스(100)의 사시도를 나타내고, 도 9는 본 발명의 MRAM 디바이스(100)의 단면도를 나타낸다.
이제, 도 9를 참조하여, 본 발명에 따른 비직교 MRAM 디바이스(100/200/300/400)를 제조하는 공정흐름이 설명된다.
도시되지는 않았지만, 일반적으로 단결정 실리콘에 걸쳐 실리콘산화물을 포함하고 있는 작업물(111)이 제공된다. 작업물은 예를 들어, 트랜지스터, 다이오드, 비아 등등의 여타의 반도체 소자들 또는 여타의 전도층을 포함할 수 있다. 예로서, GaAs, InP, Si/Ge, SiC와 같은 화합물 반도체들이 실리콘 대신에 사용될 수도 있다.
유전층(111)은 작업물상에 증착된다. 유전층(111)은 실리콘산화물을 포함할 수 있으며, 예를 들어, 유전상수가 낮은 재료 또는 여타의 유전체를 또한 포함할 수 있다. 여타의 적절한 유전체의 예로는 Silk™, 플루오르화 실리콘 글래스 및 FOX™이 있다. 도시되지는 않았지만, 유전층(113)은 예를 들어, 수개의 유전체 층을 포함할 수 있다.
제1전도라인(112)은 유전층(113)내의 작업물(111)에 걸쳐 형성된다. 제1전도라인(112)은 구리, 알루미늄, 그 조합물 또는 여타의 금속을 포함하는 것이 바람직하다. 제1전도라인(112)이 여타의 금속화층들에 형성될 수도 있지만, 제1전도라 인(112)은 예를 들어, 제2금속화(M2)층에 형성될 수도 있다.
마그네틱스택(114)은 전도라인(112)에 걸쳐 형성된다. 마그네틱스택(114)은 바닥부 금속스택(120), 터널접합부(118) 및 최상부 금속스택(116)을 포함한다. 또한, 당업계에서 경질층으로도 일컬어지는 바닥부 금속스택(120)은 제1워드라인(112)에 걸쳐 증착된다. 여타의 적절한 자기재료들 및 금속층들이 사용될 수도 있지만, 바닥부 금속스택(120)은 예를 들어, PtMn, CoFe, Ru, NiFe 를 포함하는 복수의 금속층들을 포함하는 것이 바람직하다. 일반적으로 4 내지 8개의 층들이 바닥부 금속스택(120)으로 사용된다. 바닥부 금속스택(140)의 자기층을 증착시키기 위하여 물리적 기상성장(PVD), 이온빔스퍼터링, 증발(evaporation) 및 화학적 기상성장(CVD)과 같은 다양한 기술이 사용될 수 있다. 각각의 층은 예를 들어, 대부분 100Å미만으로 매우 얇기 때문에, 각 층들이 PVD로 증착되는 것이 바람직하다. 바닥부 금속층(140)은 200Å 내지 400Å 사이의 두께를 갖는 것이 바람직하다.
마그네틱스택(114)은 종종 터널층 또는 터널접합부로 불리기도 하고, 바닥부 금속스택(120)에 걸쳐 증착되는 얇은 유전층(118)을 또한 포함한다. 터널접합부(118)는 예를 들어, 알루미늄 산화물(Al2O3)을 포함할 수 있는 것이 바람직하며, 10Å 내지 15Å의 두께를 갖는 것이 바람직하다.
마그네틱스택(114)은 종종 연질층으로 불리기도 하고, 절연층(118)에 걸쳐 증착되는 최상부 금속층(116)을 또한 포함한다. 최상부 금속층(116)은 예를 들 어, 복수의 금속층을 포함하며, 바닥부 금속층(120)을 형성하는데 사용되는 바와 같이, 유사한 공정을 이용하여 증착되는 유사한 재료들을 포함할 수도 있다. 마그네틱스택(116)의 총 두께는 예를 들어, 500Å일 수 있다.
제2전도라인(122)은 제1전도라인(112)에 대하여 비직교이고 직각이 아닌 각으로, 마그네틱스택(114) 및 제1전도라인(112)에 걸쳐 형성된다. 제1전도라인(112) 및 제2전도라인(122)은 MRAM 메모리어레이의 비트라인 또는 워드라인으로서 작용한다. 제2전도라인(122)이 여타의 금속화층들에 형성될 수도 있지만, 제2전도라인(122)은 예를 들어, 제3금속화(M3)층에 형성될 수도 있다. 그런 다음, 연이은 처리단계가 수행된다.
본 발명은 메모리셀(114/214/314/414)의 로직상태를 스위칭하기 위하여 워드라인(112/212/312/412) 및/또는 비트라인(122/222/322/422)을 통해 흐르는 전류의 양이 더 적어도 되는 비직교 MRAM 디바이스(100/200/300/400)에 의하여 기술적인 이점을 달성한다. 그 결과, MRAM 디바이스를 기록하는데 더 적은 전력이 소모되고, 워드라인 및 비트라인의 전기이동이 감소된다. 따라서, 제공되는 MRAM 디바이스는 종래기술의 MRAM보다 더 견고하며 사용연한이 길다.
본 명세서에서는, 본 발명이 MRAM 디바이스에 일차적으로 사용되는 것으로 설명되었지만, 비직교 제1전도라인 및 제2전도라인은 히스테리시스 루프 또는 아스테로이드형 곡선을 기초로 하는 재료의 특성을 갖는 여하한의 메모리저장셀에 유용하게 사용될 수도 있다. 터널접합부(TJ2; 518)를 포함하는 복수의 마그네틱스택(514)은 도 10에 도시된 바와 같이, 본 발명에 따른 비직교 워드라인(512) 및/또는 비트라인을 포함할 수 있는 추가 금속화층들(M3) 사이의 비트라인(222)에 걸쳐 증착될 수 있다.
본 발명은 예시적인 실시예를 참조하여 설명되었지만, 상기 설명은 본 발명을 제한하지 않는다. 당업자들은, 본 발명의 여타의 실시예 뿐만 아니라, 예시적인 실시예들의 조합에서의 다양한 수정이 이루어질 수 있음을 명백히 이해할 것이다. 또한, 본 발명의 기술적 사상을 벗어나지 않으면서, 공정단계의 순서가 당업자들에 의하여 재배열될 수도 있다. 따라서, 첨부된 청구항은 이러한 여하한의 수정 또는 실시예들을 포괄한다. 또한, 본 발명의 범위는 명세서에 설명된 공정, 기계장치, 제조, 물질의 성분, 수단, 방법 및 단계들의 특정 실시예로 한정되지 않는다. 따라서, 첨부된 청구항은 공정, 기계장치, 제조, 물질의 성분, 수단, 방법 또는 단계들을 범위내에 포함시킨다.








Claims (29)

  1. 복수의 제1전도라인;
    자성 재료특성을 갖는 마그네틱스택을 포함하는 복수의 메모리저장셀; 및
    상기 메모리저장셀에 걸쳐 배치되는 복수의 제2전도라인을 포함하여 이루어지는 비직교 MRAM(magnetic random access memory) 디바이스에 있어서,
    비직교 MRAM 디바이스의 상기 제1 및 제2전도라인들은 0°보다 크고 90°미만인 범위의 각도에서 서로 비직교로 형성되며,
    상기 메모리저장셀들은 상기 제1 및 제2전도라인들의 평면내에 직사각형의 단면을 가지고,
    직사각형의 마그네틱스택들을 덮고 있는 제2전도라인들의 부분들은 상기 제1전도라인들에 대하여 직교하여 뻗어 있고, 마그네틱스택들을 덮고 있는 부분들 사이로 연장하는 제2전도라인들의 부분들은 상기 제1전도라인들에 대하여 비직교로 뻗어 있는 것을 특징으로 하는 디바이스.
  2. 제1항에 있어서,
    상기 제1전도라인들과, 상기 마그네틱스택들을 덮고 있는 제2전도라인들의 부분들 사이에 뻗어 있는 제2전도라인들의 부분들 사이의 각은 10°내지 80°사이인 것을 특징으로 하는 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 마그네틱스택들은 터널접합부를 각각 포함하는 것을 특징으로 하는 디바이스.
  4. 제3항에 있어서,
    제2전도라인들의 방향에 비해 제1전도라인들의 방향에서의 터널접합부들의 측방향치수의 비율은 1:1과 1:3 사이인 것을 특징으로 하는 디바이스.
  5. 제1항 또는 제2항에 있어서,
    상기 제1전도라인들은 워드라인들을 포함하여 이루어지고, 상기 제2전도라인들은 비트라인들을 포함하여 이루어지는 것을 특징으로 하는 디바이스.
  6. 제3항에 있어서,
    상기 각각의 터널접합부에 저장된 로직상태는 워드라인 및 비트라인을 통해 전류를 변화시켜 스위칭될 수 있는 것을 특징으로 하는 디바이스.
  7. 제3항에 있어서,
    상기 마그네틱스택들의 자성 재료특성들은 마그네틱스택들의 터널접합부들에 저장된 로직상태를 스위칭하기 위하여 상기 제1 및 제2전도라인들내의 관련된 전류들에 의하여 공급될 최소 전자기장을 나타내는 아스테로이드 곡선으로 정의되는 것을 특징으로 하는 디바이스.
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