JPH11345485A - 磁気記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】データ転送線に複数のＴＭＲメモリセルを接続
した場合に、大きな読み出し信号を得る。 【解決手段】４本のデータ選択線１１（選択データ選択
線１１_sel ，非選択データ選択線１１_unsel ）が、それ
ぞれ整流素子１２及びメモリセル１３（選択メモリセル
１３_sel ，非選択メモリセル１３_unsel ）を介して１本
のデータ転送線１４に接続されている。なお、整流素子
１２の整流方向は全て同じである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、読み出し時の出力
信号が大きく高集積化が容易な磁気記憶装置（Ｍａｇｎ
ｅｔｉｃ ＲＡＭ）に関する。

【０００２】

【従来の技術】磁性薄膜の磁化状態をディジタルビット
の情報格納として用い、その抵抗変化を記憶情報読み出
しに用いた磁気記憶メモリセルが、例えば特願平５−１
０１６４１号に開示されている。ところが、従来のメモ
リセルの構成では、２枚の磁性体薄膜で金属薄膜を挟ん
でいるために、磁性体の抵抗の面抵抗が、例えば、１０
０Ω／ｓｈｅｅｔ以下と小さく、磁性体薄膜の抵抗変化
量に対応した出力電圧振幅も数十ｍＶ以下と小さかっ
た。そのため、従来の半導体を用いたセンスアンプで
は、十分な信号を得られず、高速に読み出し動作できな
い欠点があった。

【０００３】そこで、絶縁膜を２枚の磁性体薄膜で挟ん
だメモリセルを用いることによって、磁性体薄膜間の抵
抗を大きくし、出力信号電圧をより大きくする構造（以
後tunneling magnetic resistance；以後ＴＭＲと記）
が提案され、マトリクスアレイ状に形成することによっ
てメモリセルアレイを形成することが報告されている
（王 智剛・中村慶久、“ＧＭＲ人工格子メモリーの記
憶メカニズム”、日本応用磁気学会誌２０，３６９−３
７２（１９９６））。このＴＭＲの物理的機構について
は、例えば、Mark Johnson and John Clarke Spin-pola
rized scanning tunneling microscope: Concept, desi
gn, and preliminary results from a prototype opera
ted in air J. Appl. Phys. 67(10),6141(1990) にも記
載されている。

【０００４】図３０は、従来のＴＭＲメモリセルの構成
を示す模式図である。１１はデータ選択線、３０１，３
０３はそれぞれ２０Ｏｅ以上のほぼ同じ保磁力を有し強
磁性体膜からなる第１及び第２の磁性体膜、３０２は非
磁性絶縁膜、１４はデータ転送線である。第１の磁性体
膜３０１，非磁性絶縁膜３０２及び第２の磁性体膜３０
３は積層構造で磁気状態によって抵抗変化を生ずるメモ
リセル１３を形成している。

【０００５】磁性体膜３０１，３０３の磁化容易方向が
選択データ選択線１１_sel と平行に形成されており、磁
性体膜３０１，３０３の磁化の向きをそれぞれの膜で全
体として前記磁化容易方向に沿って１つの向き及び逆の
向きに記憶することによって、例えば、２つの状態、つ
まり、“０”及び“１”の状態に対応する１ビットの論
理情報を記憶する。ここで、第１の磁性体膜３０１の磁
化の向きは、記憶保持状態において、第２の磁性体膜３
０３の磁化の向きとほぼ平行または反平行となるように
形成されている。さらに、第１の磁性体膜３０１と第２
の磁性体膜３０３の磁化の向きが平行の場合は、反平行
な場合に比較して、第１の磁性体膜３０１と第２の磁性
体膜３０３とのスピンまで考慮した状態密度（density
of states ）がより一致するため、より第１の磁性体膜
３０１と第２の磁性体膜３０３との間のトンネル電流が
大きくなる。よって、磁化の向きが平行な場合、反平行
な場合に比較して、選択データ選択線１１_sel とデータ
転送線１４との抵抗が高くなり、磁化の状態を抵抗値変
化で読み出すことができる。

【０００６】また、図３１に、メモリセルマトリクスを
形成した回路図を模式的に表す。２本のデータ転送線１
４（１４_sel ，１４_unsel ）と４本のデータ選択線１１
（１１_sel ，１１_unsel ）の交点にそれぞれメモリセル
１３（１３_sel ，１３_unsel）が形成されている。選択
データ選択線１１_sel に接続されたメモリセル１３_{se l}
に選択的にデータを書き込み及び読み出しを行う。一
方、非選択データ選択線１１_unsel に接続されたメモリ
セル１３_unsel には、誤書き込みや誤読み出し、及びデ
ータ破壊を防ぐよう回路構成及びタイミング調整をする
必要がある。データ選択線１１の一方は、いわゆるアド
レスデコーダに接続され、選択データ選択線１１_sel に
電流を排他選択的に供給する。

【０００７】また、データ転送線１４には、メモリセル
１３が並列に接続されている。さらに、データ転送線１
４_sel ，１４_unsel の一端は、それぞれ、差動センスア
ンプ１６_sel ，１６_unsel の入力端子１７_sel ，１７
_unsel に接続されている。差動センスアンプ１６_sel ，
１６_unsel には、それぞれ入力端子１７_sel ，１７_unse
l とそれぞれ対となるデータ転送線１８_sel ，１８
_unsel が接続されている。

【０００８】しかし、本発明者は、上述した構成で選択
メモリセル１３_sel の読み出し動作を行った場合、デー
タ転送線１４に並列に接続されている非選択メモリセル
１３_unsel によってメモリセル読み出し信号の電圧振幅
が小さくなることを詳細検討の上見いだした。

【０００９】以下にこのことを説明する。選択メモリセ
ル１３_sel の“０”に対応する抵抗値をＲ_sel −ΔＲ
_sel 、“１”状態に対応する抵抗値をＲ_sel 、複数の非
選択メモリセル１３_unsel の抵抗値の加算平均値をＲ
_unsel 、選択データ選択線１１_{se l} に印加する電圧をＶ
_DD、非選択データ選択線１１_unsel に印加する電圧を０
Ｖとする。データ転送線１４に並列に接続されているメ
モリセルの個数をｍ個とし、センスアンプ１６に流れる
電流をＩとすると、図３２のような等価回路が成り立
つ。電流Ｉとしては、読み出し電位を与えるためのバイ
アス電流源に流れる電流やセンスアンプの入力端子に流
れるオフセット電流を含めることとする。なお、図３２
（ａ）は“０”状態のデータを読み出す場合の等価回路
図、図３２（ｂ）は“１”状態のデータを読み出す場合
の等価回路図である。

【００１０】選択メモリセル１３_sel の“０”に対応す
るデータ転送線１４の電圧Ｖ₀ は、以下のようになる。

【００１１】

【数１】

【００１２】また、メモリセル１３の“１”に対応する
データ転送線１４の電圧Ｖ₁ は、以下のようになる。

【００１３】

【数２】

【００１４】選択メモリセル１３_sel の“１”及び
“０”を正しく弁別できるためには、Ｖ₀ 及びＶ₁ が非
選択メモリセル１３_unsel の抵抗Ｒ_unsel の状態によら
ず重なる領域ができないことが必要となる。

【００１５】ここで、メモリセル１３の抵抗の非線型性
が小さい場合を考える。この時、Ｖ₀ はＲ_unsel ＝（Ｒ
_sel −ΔＲ_sel ）となる場合に最小値をとり、Ｖ１はＲ
_{unse l} ＝Ｒ_sel となる場合に最大値をとる。この条件の
時、Ｖ₀ 及びＶ₁ が最も接近する。そこで、この場合の
Ｖ₀ とＶ₁ との差、ΔＶが最小出力信号電圧振幅とな
り、以下のようになる。

【００１６】

【数３】

【００１７】式（３）より、従来構成では、読み出し電
流Ｉ及びΔＲ_sel が一定の条件では、並列接続されたメ
モリセル１３の個数ｍが増大すると、ｍに反比例して最
小出力信号電圧振幅が小さくなる。従って、信号電圧振
幅がアレイノイズなどの雑音程度になると、誤読み出し
が生じたり、読み出しが困難になるという問題が生じ
る。

【００１８】一般的には、αを１以上の数として、Ｖ₀
のＲ_unsel がα（Ｒ_sel −ΔＲ_sel）、Ｖ₁ のＲ_unsel
がαＲ_sel となる場合に、ΔＶ＝ＩΔＲ_sel ／（ｍ−１
＋α）となり前記の問題が生じる。

【００１９】なお、メモリ素子がトンネル電流を用いた
ＴＭＲ素子であって、ＴＭＲ素子の両電極の電圧が低い
場合、より実効抵抗が大きくなり、αが大きくなるの
で、前記問題が同様に生じる。

【００２０】さらに、本問題は、ＴＭＲメモリセルであ
る場合により顕著となる。なぜなら、ＴＭＲ素子では、
その両端の電圧差が小さい時に、両電極のスピンを考慮
した状態密度の重なりが大きくなるため、トンネル抵抗
値の相対変化率が最大となるためである。

【００２１】この状態は、例えば、α，βを１以上の数
として、Ｖ₀ のＲ_unsel がα（Ｒ_{se l} −βΔＲ_sel ）
に、Ｖ₁ のＲ_unsel がαＲ_sel になる場合を考えれば良
い。この場合、Ｖ₀ はＲ_unsel ＝α（Ｒ_sel −Δ
Ｒ_sel ）となる場合、Ｖ₁ はＲ_unsel＝αＲ_sel となる
場合よりも、式（３）から、ΔＶがより小さくなること
は明らかであり、より電圧マージンが小さくなる。

【００２２】また、並列接続されたメモリセルの数ｍが
増えるのに従って、非選択メモリセル１３_unsel の容量
が増加し、データ転送線１４の容量が増大するため、高
速で読み出すことができなくなる。また、逆に並列数ｍ
を減らすと、センスアンプやデータ選択へのスイッチ回
路の割合が増大し、高集積化が困難となる問題が生じた
り、ビット線抵抗が上昇して電流が流せない問題が生じ
る。

【００２３】なお、以上の問題は、差動センスアンプ以
外のセンスアンプ、例えば、サンプル／ホールド型セン
スアンプを用いた場合にも生ずる。このサンプル／ホー
ルド型センスアンプは、メモリセル１３_sel の“０”及
び“１”の抵抗値の差を時系列で読み出し、それぞれを
比較することによってデータの弁別を行うもので、例え
ばＵＳＰ−４，８２９，４７６で公知の回路である。

【００２４】さらに、読み出し信号量ΔＶを増やすため
に、読み出し電流Ｉを増大させると、データ転送線１４
の電流上昇によるエレクトロマイグレーションが起こり
やすくなり信頼性が低下する。また、データ選択線の発
生する熱によって、抵抗変化率が減少または、局所的に
変化したり、読み出し回数によって、温度上昇の程度が
異なるため、読み出しの履歴に依存した抵抗変化が生じ
てしまう。そこで、読み出しデータの信号出力が変化し
たり、近隣のメモリセルの抵抗値が変化する。そこで、
高集積化を図ると、アレイノイズが上昇して読み出しが
困難になる問題が生ずる。もちろん、読み出し電流Ｉを
増加させると、メモリセルの消費電力が大きくなるとい
う問題が生ずる。

【００２５】

【発明が解決しようとする課題】このように従来のＴＭ
Ｒを用いたメモリセルでメモリセルアレイに形成する
と、並列数が増大するにしたがって大きな読み出し信号
を得つつ高集積化を図るのが困難であるという問題があ
った。

【００２６】本発明の目的は、複数のＴＭＲを用いたメ
モリセルを接続しても、大きな読み出し信号を得られ高
速動作可能で、かつ、高密度メモリセルを形成できる磁
気記憶装置を提供することにある。

【００２７】

【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。

【００２８】（１） 本発明（請求項１）の磁気記憶装
置は、第１の磁性体と第２の磁性体との間に介在するよ
うに非磁性絶縁膜が形成されたメモリセルと、このメモ
リセルの一端に接続されたデータ選択線と、前記メモリ
セルの他端に接続されたデータ転送線とを具備し、複数
の前記データ選択線が、それぞれ前記メモリセルを介し
て１本のデータ転送線に接続された磁気記憶装置であっ
て、前記データ選択線と各メモリセルとの間，前記デー
タ転送線と各メモリセルとの間、又は各メモリセル中に
は、それぞれ整流方向が一致する整流素子が挿入されて
いる。

【００２９】（２） 本発明（請求項２）の磁気記憶装
置は、第１の磁性体膜，非磁性絶縁膜及び第２の磁性体
膜が順次積層されて形成されたメモリセルと、第１の磁
性体膜に接続されたデータ選択線と、第２の磁性体膜に
接続されたデータ転送線とを具備し、複数の前記データ
選択線が、それぞれ前記メモリセルを介して１本のデー
タ転送線に接続された磁気記憶装置であって、第１の磁
性体膜に対する前記非磁性絶縁体の障壁高さは、第２の
磁性体膜に対する前記非磁性絶縁体の障壁高さと異なる
ことを特徴とする。

【００３０】（３） 本発明（請求項３）の磁気記憶装
置は、第１の磁性体と第２の磁性体との間に非磁性絶縁
膜が介在するように形成されたメモリセルと、このメモ
リセルの一端に形成されたデータ選択線と、前記メモリ
セルの他端に接続されたメモリセルとを具備した磁気記
憶装置において、電流出力端子の一端が前記データ転送
線に接続され、しきい値がＶ_thであるトランジスタと、
このトランジスタの制御入力端子に電圧Ｖ_c を供給する
電圧ノードとを具備し、前記メモリセルからのデータの
読み出し動作時、該トランジスタの電流出力端子の他端
の電圧は、Ｖ_c −Ｖ_thより高いことを特徴とする。

【００３１】本願発明の好ましい実施態様を以下に記
す。

【００３２】前記メモリセルの整流性接合にある順方向
の電流Ｉを流した場合の抵抗とメモリセルの抵抗の和
が、前記メモリセルの整流性接合に逆方向の電流−Ｉを
流した場合の抵抗よりも小さい。

【００３３】前記データ選択線とデータ転送線が直交す
る。

【００３４】前記データ選択線に増幅器の入力が接続さ
れている。

【００３５】前記非磁性絶縁膜の伝導電子のスピン緩和
長は、非磁性絶縁膜の膜厚より大きい。

【００３６】［作用］本発明は、上記構成によって以下
の作用・効果を有する。

【００３７】本発明の構造を用いれば、並列に接続する
メモリセル数を増やしても、並列に接続した選択されて
いないメモリセルの状態の依存せず、読み出し信号量も
大きく確保できる。従って、メモリセルの雑音が大きく
ても安定した読み出し動作を実現できる。

【００３８】また、信号電圧振幅が大きいため、サンプ
ル／ホールド型センスアンプを用いなくても、差動セン
スアンプを用いてメモリセルの読み出しを行うことがで
き、時系列でデータを読み出す必要がなく、より高速に
メモリセルの読み出しを行うことができる。

【００３９】また、時系列でデータを読み出す必要がな
いため、サンプル／ホールド間での電源電圧の変動を受
けることが少なく、安定なメモリセル動作が実現でき
る。また、配線やメモリセル素子の絶対寸法ばらつきが
あっても、各素子のバラツキの共通オフセット分を差動
センスアンプを用いて相殺することができ、安定したメ
モリセル動作が実現できる。

【００４０】また、並列に接続するメモリセルの個数を
増大させても、読み出し出力を大きく確保でき、より並
列にするメモリセルの個数を増大させることができ、セ
ンスアンプや周辺回路の面積に対するメモリセルの面積
の比率を増大させることができ、メモリセルの占有率を
増大させることができる。

【００４１】本発明のメモリセルの構造を用いれば、デ
ータ読み出し時のデータ転送線の電流が小さくても、デ
ータ“１”と“０”とで十分な抵抗差を得ることができ
る。そこで、読み出し時に、データ選択線の電流上昇に
よるエレクトロマイグレーションが起こりやすくなり信
頼性が低下する問題や、データ選択線の発生する熱によ
って、抵抗変化率が減少または、局所的に変化したり、
読み出し回数によって、温度上昇の程度が異なるため、
読み出しの履歴に依存した抵抗変化が生ずる問題を減少
できる。また、データ選択線の発生する熱によって、読
み出しデータの信号出力が変化したり、近隣のメモリセ
ルの抵抗値が変化する問題を減少できる。そこで、高集
積化しても、アレイノイズが上昇して読み出しが困難に
なりにくくなる。

【００４２】また、非選択メモリセルに流れる電流が減
少するので、消費電力を小さくすることができる。

【００４３】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。

【００４４】［第１実施形態］先ず、本発明の概要につ
いて等価回路図を用いて説明する。図１は、本発明の第
１実施形態に係わるＴＭＲメモリセルのメモリセルマト
リクスの読み取り動作を行う回路構成を模式的に示す図
である。

【００４５】４本のデータ選択線１１（選択データ選択
線１１_sel ，非選択データ選択線１１_unsel ）が、それ
ぞれ整流素子１２及びメモリセル１３（選択メモリセル
１３_sel ，非選択メモリセル１３_unsel ）を介して１本
のデータ転送線１４に接続されている。なお、整流素子
１２の整流方向は全て同じである。

【００４６】ここで、選択データ選択線１１_sel に接続
された選択メモリセル１３_sel に対して選択的に、デー
タの書き込み及び読み出しが行われる。一方、非選択デ
ータ選択線１１_unsel に接続された非選択メモリセル１
３_unsel には、誤書き込みや誤読み出し、及びデータの
破壊を防ぐよう回路構成及びタイミング調整をする必要
がある。

【００４７】ここで、１つのメモリセル１３と、メモリ
セル１３に接続された１つの整流素子１２とが１組とな
って１つのメモリセルブロックを形成している。従っ
て、本回路図では、４つのメモリセルブロックがデータ
転送線１４に接続されている。

【００４８】データ転送線１４に４つのメモリセル１３
が接続され、１ｘ４のメモリセル構成となっている。図
では簡単のために記していないが、データ選択線１１に
は、並列にメモリセル１３が接続されていることが高密
度メモリセルを形成するのに望ましい。もちろん、デー
タ転送線１４及びデータ選択線１１に接続されるメモリ
セルの数は４つに限らず複数であればよく、２ⁿ 個（ｎ
は正の整数）であることがアドレスデコードをする上で
望ましい。

【００４９】またさらに、図示されていないが、データ
選択線１１は、いわゆるアドレスコーダに接続され、選
択データ選択線１１_sel に対して電流を排他選択的に供
給する。このアドレスデコーダについては、Ｄｙｎａｍ
ｉｃ ＲＡＭやＳｔａｔｉｃＲＡＭ等で周知の回路を用
いればよい。

【００５０】さらに、データ転送線１４の一方は、ｎ型
ＭＩＳＦＥＴからなる第１のトランジスタ１５のゲート
電極に接続されている。また、第１のトランジスタ１５
のソース電極は、例えば０Ｖの一定電圧の電圧ノードに
接続され、そのドレイン電極は、差動センスアンプ１６
の入力端子１７に接続されている。

【００５１】第１のトランジスタ１５は、４つのメモリ
セルブロックの何れかから読み出され、データ転送線１
４に流れる信号電圧を増幅し、差動センスアンプ１６の
入力信号余裕を大きく確保するためのものである。

【００５２】また、差動センスアンプ１６に、入力端子
１７とそれぞれ対となるデータ転送線１８が接続されて
いる。さらに、データ転送線１４には、ｎ型ＭＩＳＦＥ
Ｔからなる第２のトランジスタ１９のソース電極に接続
されている。また、第２のトランジスタ１９のドレイン
電極は、例えば電圧Ｖ_DDとなる電圧ノード２０に接続さ
れている。電圧Ｖ_DDは、選択データ選択線１１_sel に加
わる電圧の最大値以下で、且つ選択データ選択線１１
_sel の電圧の最小値以上となっている。第２のトランジ
スタ１９は、データ転送線１４を通じて選択メモリセル
１３_sel に読み出し電流を流すためのものである。

【００５３】次に、本回路の動作を図２のタイミングチ
ャートを用いて説明する。先ず、選択データ選択線１１
_sel の電位Ｖ_WLsel 及び非選択データ選択線１１_unsel
の電位Ｖ_WLunsel を、後述するデータ転送線１４のプリ
チャージ電圧、例えばＶ_DD以上にすることによって、デ
ータ転送線１４からデータ選択線１１_sel，１１_unsel
に流れる電流を遮断し、データ転送線１４を浮遊状態に
する。

【００５４】次いで、トランジスタ１９のゲート電圧Ｖ
_readを０からＶ_DDにしてトランジスタ１９をｏｎ状態に
し、データ転送線１４と電圧ノード２０とを接続し、デ
ータ転送線１４の電位Ｖ_BLをプリチャージ電圧Ｖ_DDに充
電する。

【００５５】そして、選択データ選択線１１_sel の電位
Ｖ_WLsel を前記プリチャージ電圧よりも低い電位である
０Ｖにし、選択メモリセル１３_sel に電流を流す。この
時、非選択データ選択線１１_unsel の電位Ｖ
_WLunsel は、プリチャージ電圧以上の電圧に保ったまま
にする。

【００５６】選択メモリセル１３_sel に電流を流した
際、選択メモリセル１３_sel のデータ状態が“０”の場
合、選択メモリセル１３_sel の抵抗は、“１”の状態の
選択メモリセル１３_sel の抵抗より低いため、データ転
送線１４の電位Ｖ_BLは、“１”の状態よりも電圧降下量
が大きくなる。

【００５７】トランジスタ１９のドレイン電極からソー
ス電極に流れる電流をＩとし、メモリセル１３_sel の
“０”に対応する抵抗値をＲ_sel −ΔＲ_sel 、“１”状
態に対応する抵抗値をＲ_sel とし、非選択メモリセル１
３_unsel の抵抗値の平均値をＲ_unsel とし、選択データ
選択線１１_sel に印加する電圧を０Ｖ、非選択データ選
択線１１_unsel に印加する電圧をＶ_DDとする。また、直
列に接続された整流素子の順方向の電流を流した場合の
抵抗をＲ_F 、逆方向に電流を流した場合の抵抗をＲ_B と
し、データ転送線１４に並列に接続されているメモリセ
ルの個数をｍ個とする。

【００５８】ここで、選択メモリセル１３_sel の“０”
に対応するデータ転送線１４の電圧Ｖ₃ は、以下のよう
になる。

【００５９】

【数４】

【００６０】また、選択メモリセル１３_sel の“１”に
対応するデータ転送線１４の電圧Ｖ₄は、以下のように
なる。

【００６１】

【数５】

【００６２】選択メモリセル１３_sel の“１”及び
“０”の状態をそれぞれ正しく弁別するためには、Ｖ₃
とＶ₄ とが非選択メモリセル１３_unsel のデータ転送線
１４に並列に接続されている抵抗Ｒ_unsel によらず重な
る領域ができない、つまり抵抗Ｒ_unsel の値によらず常
にＶ₄ ＞Ｖ₃ であることが必要である。

【００６３】ここで、非選択メモリセル１３_sel の抵抗
Ｒ_unsel の最大値をＲ_unselmaxとすると、データ転送線
１４の電圧Ｖ₄ は最小値Ｖ_4min をとり、式（５）よ
り、

【数６】

【００６４】となる。ここで、α＝（Ｒ_unselmax＋
Ｒ_B ）／（Ｒ_sel ＋Ｒ_F ）である。

【００６５】一方、非選択メモリセル１３_sel の抵抗Ｒ
_unsel の最小値をＲ_unselminとすると、Ｖ₃ は最大値Ｖ
_3max をとり、Ｖ_3max とＶ_4min とが最も接近する。従
って、Ｖ_4min ＞Ｖ_3max であれば、選択メモリセル１３
_sel の状態を判別することができる。

【００６６】ここで、Ｒ_unselmin＝Ｒ_unselmax−αΔＲ
_sel となる条件では、Ｖ_4min とＶ_{3 max} との差である最
小出力信号電圧振幅ΔＶ’は以下のように表される。

【００６７】 ΔＶ’＝Ｖ_4min −Ｖ_3max ＝ＩΔＲ_sel α／（ｍ＋α−１） （６） この値は、α＝１とすると整流素子１２を入れない場合
の式（３）の値に等しい。

【００６８】以上から、Ｒ_unselminとＲ_unselmaxとがＲ
_unselmin＝Ｒ_{unselmax−ΔＲsel} となるように固定した
場合と比較して、（Ｒ_unselmax＋Ｒ_B ）＞（Ｒ_sel ＋Ｒ
_F ）つまりα＞１となるように、Ｒ_B とＲ_F とを調整す
ることによって、Ｒ_unselmin＞Ｒ_unselmax−αΔＲ_sel
となるため、α＝１の場合の式（３）のΔＶよりもより
大きなΔＶ’を得ることができ、より信号出力が大きく
なる。

【００６９】さらに、ｍＲ_sel ＋（ｍ−１）Ｒ_F ＜＜Ｒ
_B 、つまり整流性接合を逆方向に流れる場合の抵抗Ｒ_B
が、整流性接合を順方向に流れる場合の抵抗Ｒ_F よりも
十分高い場合を考えると、式（４）及び式（５）から以
下のようになる。

【００７０】 ΔＶ’＝Ｖ₄ −Ｖ₃ 〜ΔＲ_sel ｛Ｖ_DD（ｍ−１）／Ｒ_B ＋Ｉ｝ （７） 式（７）では、ΔＶ’はＩΔＲ_sel より必ず大きくな
り、式（３）のΔＶ＝ＩΔＲ_sel ／ｍと比較して、ｍが
増えてもΔＶ’が減少することなく、安定した読み出し
出力を得ることができる。

【００７１】さらに、ｍＲ_sel ＋（ｍ−１）Ｒ_F ＜＜Ｒ
_B の場合、非選択メモリセル１３_{un sel} に流れる電流を
整流素子１２を接続しない場合よりも小さくできるた
め、非選択メモリセル１３_unsel の誤読み出しや、消費
電力の増大を防ぐことができる。

【００７２】次に、本発明のメモリセルブロックの具体
的な構成を説明する。図３は本発明の第１実施形態に係
わる磁気記憶装置のメモリセルブロックの構成を示す図
である。図３（ａ）は平面図、図３（ｂ）は同図（ａ）
のＡ−Ａ’部の断面図、図３（ｃ）は同図（ａ）のＢ−
Ｂ’部の断面図である。

【００７３】Ｂ又はＩｎが１０¹⁶〜１０¹⁸ｃｍ^-3添加さ
れたｐ型シリコン基板３１上に、Ｓｂ，ＰまたはＡｓを
不純物濃度として１０¹⁶〜１０²¹ｃｍ^-3添加され厚さ１
０〜５００ｎｍのｎ⁺ 型シリコン層３２、及びＳｂ，Ｐ
又はＡｓを不純物濃度として１０¹⁵〜１０¹⁸ｃｍ^-3添加
され厚さ５〜１００ｎｍのｎ型シリコン層３３が順次積
層されている。なお、ｎ⁺ 型シリコン層３２及びｎ型シ
リコン層３３はライン状に２本形成され、ｎ⁺ 型シリコ
ン層３２は、データ選択線として機能する。このデータ
選択線のｎ層３２，３３は、ｐ型シリコン基板と逆バイ
アスを印加することにより、互いに電気的に分離されて
いる。

【００７４】２本のｎ⁺ 型シリコン層３２及びｎ型シリ
コン層３３からなるライン状の積層構造は、ｐ型シリコ
ン基板３１上に形成された第１の素子分離絶縁膜３４に
よって互いに絶縁分離されている。なお、第１の素子分
離絶縁膜３４の厚さは１０〜５００ｎｍであり、その表
面はｎ型シリコン層３３の表面と同じか表面より高い位
置にある。

【００７５】ｎ型シリコン層３３上の所定領域に、導電
体層３５及び第１のバリアメタル層３６が積層されてい
る。なお、導電体層３５とｎ型シリコン層３３とは、シ
ョットキー接合となっており、ｎ型シリコン層３３をカ
ソードとするショットキーダイオード（整流素子）３７
が形成されている。また、導電体層３５及び第１のバリ
アメタル層３６の周囲は、厚さ５０〜１０００ｎｍの第
２の素子分離絶縁膜３８が形成されている。

【００７６】第１のバリアメタル層３６及び第２の素子
分離絶縁膜３８上の所定領域に、第１の磁性体膜３９，
非磁性絶縁膜４０，第２の磁性体膜４１及び第２のバリ
アメタル層４２が形成されている。第１の磁性体膜３
９，非磁性絶縁膜４０及び第２の磁性体膜４１は、格子
状に形成され、その１辺の方向はｎ型シリコン層３３の
長手方向と平行であることが望ましい。第１の磁性体膜
３９，非磁性絶縁膜４０，第２の磁性体膜４１及び第２
のバリアメタル層４２の周囲は、厚さ１０〜５００ｎｍ
の第３の素子分離絶縁膜４３が形成されている。

【００７７】そして、第２のバリアメタル層４２及び第
３の素子分離絶縁膜４３上にＢ−Ｂ’方向に長手方向を
有するデータ転送線１４が形成されている。

【００７８】図３において、第１の磁性体膜３９は強磁
性体で構成され、第２の磁性体膜４１は、第１の磁性体
膜３９と比べて保持力が小さい強磁性体、若しくは保磁
力が小さい、例えば２０Ｏｅ以下の保持力を有する軟磁
性体で構成されている。

【００７９】ここで必要なのは、第２の磁性体膜４１の
保磁力が、第１の磁性体膜３９の保磁力よりも小さいこ
とであり、必ずしも第１の磁性体膜３９が強磁性体で第
２の磁性体膜４１が軟磁性体である必要はなく、第１お
よび第２の磁性体膜３９，４１が共に強磁性体であって
も良いし、第１および第２の磁性体膜３９，４１が共に
軟磁性体であっても良い。

【００８０】ここで、第１の磁性体膜３９としては、例
えば厚さ０．５〜５００ｎｍのＦｅ，Ｎｉ，Ｃｏ，Ｃ
ｒ，Ｍｎやそれらの合金ＮｉＦｅやＣｏＦｅ，ＮｉＦｅ
Ｃｏ，ＣｏＰｔおよびこれらの積層膜を用いることが可
能である。

【００８１】また、第２の磁性体膜４１としては、保磁
力が第１の磁性体膜３９よりも小さく、磁化は同程度で
あることが望ましく、厚さ０．５〜５００ｎｍのＮｉＦ
ｅ，ＣｏＦｅ，ＮｉＦｅＣｏ，ＣｏＴａＺｒ，ＣｏＮｂ
Ｚｒ，ＦｅＴａＮ、またはＣｏＺｒＮｂ／ＮｉＦｅ／Ｃ
ｏＦｅ等の積層膜を用いることが可能である。

【００８２】第２の磁性体膜４１の保磁力を第１の磁性
体膜３９の保磁力よりも小さくするには、例えば第２の
磁性体膜４１の材質を変えるだけでなく、同じ組成を用
いても第２の磁性体膜４１の膜厚を第１の磁性体膜３９
のそれよりも薄くすることによって実現することができ
る。

【００８３】第２の磁性体膜４１および第１の磁性体膜
３９は、非磁性絶縁膜４０を挟んでおり、第１の磁性体
膜３９から第２の磁性体膜４１へと流れる電流は、非磁
性絶縁膜４０を伝導電子のスピンを反転することなく流
れる電流成分が存在する。つまり、非磁性絶縁膜４０の
伝導電子のスピン緩和長は、非磁性絶縁膜４０の膜厚よ
りも大きくなる。例えば、非磁性絶縁膜４０としては、
厚さ０．２〜５０ｎｍのシリコン酸化膜，シリコン窒化
膜，Ｔｉ酸化膜，またはアルミ酸化膜を用いることが可
能である。

【００８４】ここで、第１の磁性体膜３９，非磁性絶縁
膜４０，第２の磁性体膜４１からなる積層構造で磁気状
態によって磁気抵抗が生じる磁気記憶部を形成してい
る。これらは、データ選択線が積層して形成された場所
で磁気状態を記憶するメモリセル１３となっている。こ
こで、第１及び第２の磁性体膜３９，４１の磁化方向が
平行な場合に、第１及び第２の磁性体膜３９，４１のス
ピンを考慮した状態密度が一致するため、第１の磁性体
膜３９と第２の磁性体膜４１との間に流れる電流の抵抗
が低くなる。また、第１及び第２の磁性体膜３９，４１
の磁化方向が反平行な場合に、第１の磁性体膜３９と第
２の磁性体膜４１との間に流れる電流の抵抗が高くな
る。また、第１の磁性体膜３９と第２の磁性体膜４１と
の交換磁界は、第２の磁性体膜４１の保磁力よりも弱い
ことが、それぞれの膜の磁化を独立に制御できるために
望ましい。

【００８５】また、磁気記憶部の中心部分でデータ転送
線１４に沿った縁部分の磁化と独立にデータ選択線方向
に沿った磁化を記憶できるようにするために、第１及び
第２の磁性体膜３９，４１の膜厚を厚くすることによっ
て、ネール磁壁の厚さを小さくしデータ転送線の幅を大
きくすることが望ましい。

【００８６】ここで、第１のバリアメタル層３６は、例
えば、厚さ１〜１００ｎｍのＴａＮやＴｉＮ、ＴａＷか
らなり、上部構造を形成する場合の不純物汚染を防ぎ、
配線間の密着性を向上する役割がある。また、データ転
送線１４は、例えば、５０〜１０００ｎｍからなるＷ、
Ａｌ、ＡｌＣｕまたはＣｕから形成され、データ転送線
のメモリセル同士の接続領域の寄生抵抗を削減する役割
がある。ｐ型シリコン基板３１に逆バイアスを印加する
ことによって、ｎ⁺ 型シリコン層３２とｐ型シリコン基
板３１とが電気的に分離されるように形成されている。
図３においては、隣接する２本のデータ選択線にそれぞ
れ、１つのメモリセルが２つ形成されている。また、素
子分離絶縁膜３４，３８，４３は、例えば、シリコン酸
化膜、チタン酸化膜、アルミ酸化膜、またはシリコン窒
化膜からなる。

【００８７】ここで、第１の磁性体膜３９及び第２の磁
性体膜４１の磁化容易方向がｎ⁺ 型シリコン層３２の長
手方向と平行に形成されている。この磁化容易方向を形
成する方法としては、例えばＮｉＦｅでは、磁場を磁化
容易方向に印加しながら膜堆積を行うことによって５〜
１５Ｏｅ程度の異方性磁界を作りつけることができる。
また、第１及び第２の磁性体膜３９，４１の磁化の向き
を全体として磁化容易方向に沿って１つの向き及び逆の
向きに記憶することによって、例えば、２つの状態、す
なわち、１ビットの論理情報を記憶している。

【００８８】次に、図４〜７の工程図を用いて、図３に
示した磁気記憶装置の製造工程を説明する。図４〜７に
おいて、（ａ），（ｂ），（ｃ）は、それぞれ図３
（ａ），（ｂ），（ｃ）に対応する図である。

【００８９】先ず、図４（ａ）に示すように、例えば、
シリコン基板の表面にボロン濃度１０¹⁵ｃｍ^-3のｐ型層
を形成したｐ型シリコン基板３１を準備する。そして、
ｐ型シリコン基板３１の表面を酸化し、例えば０．０１
〜０．０５μｍの厚さの熱酸化膜（不図示）を形成す
る。さらに、シリコン窒化膜又はシリコン酸化膜からな
る絶縁膜を例えば０．０３〜０．５μｍ堆積した後、絶
縁膜のパターニングを行ってマスク材（不図示）を形成
する。そして、マスク材をマスクにｐ型シリコン基板３
１を選択的にエッチングし、深さ０．０５〜０．５μｍ
程度のトレンチを形成する。

【００９０】そして、シリコン酸化膜またはシリコン窒
化膜からなる絶縁膜を０．１〜１μｍ堆積する。この
後、シリコン基板３１表面に比べ±０．３μｍの高さの
範囲に入るようにエッチバックまたはポリッシングによ
ってトレンチ内以外の絶縁膜取り除いて、第１の素子分
離絶縁膜３４を形成する。そして、マスク材及び熱酸化
膜を、例えば、反応性エッチングによって取り除く。

【００９１】次いで、露出するｐ型シリコン基板３１の
表面を酸化し、例えば０．０１〜０．０５μｍの厚さの
犠牲酸化膜となるシリコン酸化膜を作成する。レジスト
を全面に塗布した後、リソグラフィ技術を用いて所定パ
ターンのレジストパターンを形成し、次いで、ボロンや
インジウムを、例えば、加速電圧３０〜２０００ｅＶ、
１０¹²〜１０¹⁶ｃｍ^-2イオン注入してｐ型シリコン基板
３１の不純物濃度を最適化する。

【００９２】なお、イオン注入の際、少なくとも第１の
素子分離絶縁膜３４の底面より下に最適化されたｐ型層
が形成されるように、イオンの打ち込み深さを調節する
ことが望ましい。また、濃度は１０¹⁶〜１０¹⁸ｃｍ^-3と
なるようにし、複数の第１の素子分離絶縁膜３４の下に
最適化されたｐ型領域が連続して形成されるようにす
る。この後に、イオン注入欠陥回復のための７００〜１
１００度、１０秒〜６０分程度の熱工程を加えても良
い。

【００９３】次いで、図５に示すように、例えばリン，
砒素又はアンチモンを加速電圧５０〜２０００ｅＶ、ド
ーズ量１０¹³〜１０¹⁶ｃｍ^-2程度でイオン注入してｐ型
シリコン基板３１の表面にｎ⁺ 型シリコン層３２を形成
する。

【００９４】なお、イオン注入の際、第１の素子分離絶
縁膜３４の底面より上にｎ型層が形成されるように、イ
オンの打ち込み深さを調節する。そして、第１の素子分
離絶縁膜３４によって、ｎ⁺ 型シリコン層３２が他のｎ
⁺ 型シリコン層３２と互いに分離され、複数のデータ選
択線を形成する。なお、リンまたは砒素は一価の正イオ
ンではなく、二価の正イオンを用いて加速電圧を下げて
もよい。

【００９５】さらに、例えば、リン、砒素、またはアン
チモンを例えば、加速電圧３０〜１０００ｅＶ、ドーズ
量１０¹²〜１０¹⁵ｃｍ^-2程度でイオン注入してｎ⁺ 型シ
リコン層３２より基板表面に近い領域にｎ型シリコン層
３３を形成する。

【００９６】イオン注入の際、ｎ型シリコン層３３が、
ｎ⁺ 型シリコン層３２よりも基板３１の表面に近い領域
に形成され、且つｎ⁺ 型シリコン層３２よりも不純物濃
度が小さくなるようにする。リンまたは砒素は一価の正
イオンではなく、二価の正イオンを用いて加速電圧を下
げてもよい。また、ｎ⁺ 型シリコン層３２及びｎ型シリ
コン層３３を形成するイオン注入は、２回に分ける必要
はなく一回で行っても良い。この後に、イオン注入欠陥
回復のための７００〜１１００℃、１０秒〜６０分程度
の熱工程を加えても良い。さらに、例えば、弗化アンモ
ニウム溶液や希フッ酸水溶液を用いて犠牲酸化膜を選択
的に取り除く。

【００９７】次いで、図６に示すように、例えばシリコ
ン酸化膜，シリコン窒化膜，ＰＳＧ又はＢＰＳＧを厚さ
５０〜１０００ｎｍ堆積し、第２の素子分離絶縁膜３８
を形成する。そして、コンタクト孔の開口パターンを有
するレジストパターンを形成した後、第２の素子分離絶
縁膜３８をエッチングしてｎ型シリコン層３３に接続す
るコンタクト孔を形成する。

【００９８】さらに、Ｔｉ，ＴｉＮ，ＴｉＳｉ，ＷＳ
ｉ，Ｗ，Ｃｕ，Ａｌ又はＡｌＳｉからなる電極材を全面
に５０〜１０００ｎｍの厚さで堆積した後、ＣＭＰ又は
エッチバックによって第２の素子分離絶縁膜３８上の電
極材を除去し、コンタクト孔に導電体層３５を埋め込み
形成する。このとき、導電体層３５の表面が、第２の素
子分離絶縁膜３８の表面より僅かに下にあるようにす
る。

【００９９】なお、導電体層３５としては、単一組成の
膜ではなく、例えば、バリアメタルとなるＴｉＮやＴ
ｉ、Ｔａ、ＴａＮまたはその積層膜を、１〜７０ｎｍ堆
積した後、導電体層３５となる電極材を堆積してもよ
い。

【０１００】そして、第１のバリアメタル層３６となる
ＴａＮやＴｉ、ＴｉＮ、ＴａＷから導電膜を、例えば、
厚さ１〜１００ｎｍ堆積し、ＣＭＰ又はエッチバックに
よって、前記コンタクト孔に第１のバリアメタル層３６
を埋め込み形成する。

【０１０１】また、導電膜を全面に堆積した後、リソグ
ラフィ及びエッチングを行って第１のバリアメタル層３
６を形成しても良い。なお、第２の素子分離絶縁膜３８
の表面と第１のバリアメタル層３６の表面との高さを一
致させることによって、下地段差を小さくし、段差被覆
率が良くないスパッタ等の成膜方法で第１の磁性体膜３
９を形成しても、膜厚及び組成の均一性が良い膜を形成
することができる。

【０１０２】次いで、図７に示すように、例えば、第１
の磁性体膜３９として、Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ
やそれらの合金ＮｉＦｅやＣｏＦｅ、ＮｉＦｅＣｏ、Ｃ
ｏＰｔ又はこれらの積層膜を厚さ５００〜０．５ｎｍ、
スパッタリング方法等によって堆積する。

【０１０３】次いで、非磁性絶縁膜４０となるシリコン
酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜
等の非磁性の絶縁膜を厚さ０．２〜５０ｎｍ、ＣＶＤ又
はスパッタリング法によって堆積する。

【０１０４】次に、第２の磁性体膜４１として、ＮｉＦ
ｅ、ＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＴａＺｒ、ＣｏＮｂ
Ｚｒ、ＦｅＴａＮまたは、ＣｏＺｒＮｂ／ＮｉＦｅ／Ｃ
ｏＦｅなどの積層膜を厚さ５００〜０．５ｎｍを、例え
ば、ＣＶＤまたはスパッタリングによって堆積する。さ
らに、第２のバリアメタル層４２として、例えばＴａＮ
やＴｉＮ、ＴａＷまたはその積層膜を厚さ１〜１００ｎ
ｍで、例えば、ＣＶＤまたはスパッタリング法によって
形成する。

【０１０５】そして、リソグラフィ技術を用いて第２の
バリアメタル層にマスクを形成した後、イオンミリング
によって、第２のバリアメタル層４２，第２の磁性体膜
４１，非磁性絶縁膜４０，第１の磁性体膜３９をエッチ
ングし、図７に示す形状を得る。

【０１０６】ここで、第１のバリアメタル層３６をパタ
ーニングによって形成する場合、第１のバリアメタル層
３６を第１の磁性体膜３９を堆積する前にあらかじめパ
ターニングするのではなく、第１の磁性体膜３９のパタ
ーニングと同時にイオンミリングによって、第１のバリ
アメタル層３６のパターニングを第１のバリアメタル層
３６等のパターニング時に行うことも可能である。

【０１０７】この後、例えば、第３の素子分離絶縁膜４
３として、シリコン酸化膜、シリコン窒化膜、チタン酸
化膜、アルミ酸化膜を厚さ３〜１１００ｎｍで全面に堆
積した後、例えば、第２のバリアメタル層４２が表面に
出るまでＣＭＰまたはエッチバックによって第３の素子
分離絶縁膜４３を埋め込み形成する。

【０１０８】さらに、例えば、Ｗ、Ａｌ、ＡｌＣｕまた
はＣｕを厚さ５０〜１０００ｎｍ全面堆積した後、パタ
ーニングすることでＡ−Ａ’方向に長手方向を有するデ
ータ転送線１４を形成する。

【０１０９】なお、上述した本製造方法では、図５と図
６に示した工程の間に、ＭＩＳＦＥＴのゲート電極及び
ソース・ドレイン層を形成する工程を追加することによ
って、ＭＩＳＦＥＴ及び配線層をメモリセルと同時に形
成できる。

【０１１０】図８は、ｐ型ＭＩＳＦＥＴをメモリセルブ
ロックと同時形成した場合の図である。なお、図８
（ａ），（ｂ），（ｃ）は、それぞれ図３（ａ），
（ｂ），（ｃ）の部位に対応する図である。

【０１１１】ｎ型シリコン層３３上にゲート絶縁膜８１
が形成され、ゲート絶縁膜８１及び第１の素子分離絶縁
膜３４上にゲート電極８２が形成されている。ゲート電
極８２の両脇のｎ型シリコン層８３の表面にｐ型ソース
・ドレイン層８３が形成されている。

【０１１２】なお、ゲート絶縁膜８１は、厚さが３〜２
０ｎｍのシリコン酸化膜，シリコン窒化膜，タンタル酸
化膜，チタン酸化膜，（Ｂａ，Ｓｒ）ＴｉＯ₃ 、ＳｒＴ
ｉＯ₃ からなる。さらに、ゲート電極８２は、例えば、
ｎ型またはｐ型ポリシリコンを用いて３０〜５００ｎｍ
の厚さで形成されている。

【０１１３】この形成法としては、第１の素子分離絶縁
膜３４の形成後に、ｎ型シリコン層３３の表面を酸化又
は窒化して厚さ３〜２０ｎｍのゲート絶縁膜となる絶縁
膜を形成する。そして、ゲート電極８２となる多結晶シ
リコン膜を３０〜５００ｎｍ全面に堆積し、リン，砒
素，又はボロンをイオン注入して多結晶シリコン膜を低
抵抗化する。なお、多結晶シリコン膜上に、例えばシリ
コン酸化膜やシリコン窒化膜からなる絶縁膜を、１０〜
３００ｎｍ全面に堆積しても良い。さらに、リソグラフ
ィーと反応性イオンエッチングにより絶縁膜及び多結晶
シリコン膜をパターニングして、ゲート電極８２及びゲ
ート絶縁膜８１を形成する。

【０１１４】そして、リソグラフィ技術を用いて所定領
域にマスクとなるレジストパターンを形成した後、ｐ型
不純物であるボロン，又はＢＦ₂ を例えば、加速電圧１
〜３０ｅＶ、ドーズ量１０¹³〜１０¹⁶ｃｍ^-2程度でイオ
ン注入してｐ型ソース・ドレイン層８３を作成する。そ
して、この後、図７以降の導電体層３５の形成を行えば
よい。

【０１１５】なお、ｐ型ソース・ドレイン層８３の形成
後に、イオン注入欠陥回復のための７００〜１１００
℃、１０秒〜６０分程度の熱工程を加えても良い。ま
た、例えば、ＣｏかＴｉを０．０１〜０．３ｕｍ全面堆
積し、６００度以上の熱工程を経ることによって選択的
にソース・ドレイン層上にＣｏシリサイドを形成し、残
った金属をエッチングによって取り除き、ソース・ドレ
イン層を低抵抗化してもよい。

【０１１６】またさらには、データ転送線１４を前記Ｍ
ＩＳＦＥＴトランジスタ回路の配線層として用いること
もできる。データ転送線１４をトランジスタの配線層と
して用いると、工程をさらに短縮し、他の半導体回路と
同一基板上に集積化することができる。

【０１１７】図９は、データ転送線１４をゲート電極８
２とｐ型ソース・ドレイン層８３に対する配線層として
用いた例を示す図である。なお、図９（ａ），（ｂ），
（ｃ）は、それぞれ図３（ａ），（ｂ），（ｃ）に対応
する部位であり、図９（ｄ）は同図（ｂ）のＣ−Ｃ’部
の断面図である。

【０１１８】ゲート電極８２が、導電体層３５及び第１
のバリアメタル層３６を介して、データ転送線１４に接
続されており、ｐ型ソース・ドレイン層８３が、導電体
層３５及び第１のバリアメタル層３６を介して、データ
転送線１４に接続されている。つまり、ｐ型ソース・ド
レイン層８３とゲート電極８２とが、データ転送線１４
を介して接続されている。勿論、データ転送線１４が複
数のｐ型ソース・ドレイン層８３と、複数のゲート電極
８２とに接続されていても良い。

【０１１９】この形成法としては、図６に示した工程の
代わりに以下の工程を用いればよい。図８に示したＭＩ
ＳＦＥＴのゲート電極８２及びｐ型ソース・ドレイン層
８３の形成後にシリコン酸化膜，シリコン窒化膜，ＰＳ
Ｇ又はＢＰＳＧからなる第２の素子分離絶縁膜３８を例
えば、厚さ５０〜１０００ｎｍ堆積する。

【０１２０】そして、コンタクト孔のマスクパターンを
形成した後、マスクパターンをマスクにゲート電極８２
及びｐ型ソース・ドレイン層８３が露出するまで第２の
素子分離絶縁膜３８をエッチングする。この際、メモリ
セル部分のコンタクト孔では、図９に示すようにｎ型シ
リコン層３３が露出するまでエッチングを行えば、これ
ら構造はメモリセルとは同時形成できる。これには、例
えば、第２の素子分離絶縁膜３８とシリコンとの選択比
が大きなエッチングを行えばよい。さらに、導電材を厚
さ５０〜１０００ｎｍ堆積した後、ＣＭＰまたはエッチ
バックによって、前記コンタクト孔に導電体層３５を埋
め込み形成する。

【０１２１】さらに、第１のバリアメタル層３６となる
ＴａＮやＴｉ、ＴｉＮ、Ｔａｗから導電膜層を、例え
ば、厚さ１〜１００ｎｍ堆積し、ＣＭＰまたはエッチバ
ックによって、前記コンタクト孔に第１のバリアメタル
層３６を導電体層３５上に埋め込み形成する。これら工
程で、ＴＭＲメモリセル部分では、図６（ａ），
（ｂ），（ｃ）の形状を得ることができる。

【０１２２】さらに、第２のバリアメタル層膜４２，第
２の磁性体膜４１，非磁性絶縁膜４０及び第１の磁性体
膜３９の堆積及びエッチングする工程は、図６から図７
までの工程と同じである。この時、周辺回路部で第２の
バリアメタル層膜４２，第２の磁性体膜４１，非磁性絶
縁膜４０及び第１の磁性体膜３９がエッチングされるよ
うにする。

【０１２３】さらに、第３の素子分離絶縁膜４３を厚さ
３〜１１００ｎｍ全面堆積する。その後、磁気メモリセ
ル部で第２のバリアメタル層４２が露出するまで第３の
素子分離絶縁膜４３をエッチングする。さらに、パター
ニングを行うことにより、第３の素子分離絶縁膜４３
に、図９に示すような第１のバリアメタル層３６に接続
するコンタクト孔を形成する。さらに、例えば、Ｗ、Ａ
ｌ、ＡｌＣｕまたはＣｕを厚さ５０〜１０００ｎｍ全面
堆積した後、リソグラフィによってＡ−Ａ’方向にパタ
ーニングすることでデータ転送線１４を形成する。これ
により、データ転送線１４と第１のバリアメタル層３６
が電気的に接触することになる。

【０１２４】以上述べたように、トランジスタを形成す
る工程と配線層を形成する工程を組み合わせることによ
って、データ転送線と磁気メモリセルと読み出し回路や
センスアンプを集積化することができ、センスアンプと
磁気メモリセルとの間の距離を小さくすることができ、
より寄生容量及び配線抵抗を小さくすることができる。
寄生容量を減らすことによって、充電を行う必要が少な
くなるため、より低消費電力、且つ配線遅延の小さな高
速、高密度のメモリセルが実現することができる。本実
施形態では整流素子に半導体を用いたダイオードを用い
ている。従って、半導体の不純物添加量を変化させるこ
とにより、Ｒ_F 及びＲ_B を再現性良く制御することがで
きる。また、高いＲ_B を得ることが容易に実現できる。

【０１２５】（変形例１）次に、本実施形態の変形例１
について説明する。図１０は、本変形例の読み出し回路
の構成を示す図である。なお、図１０において、図１と
同一の部分には、同一符号をつけて詳しい説明は省略す
る。

【０１２６】本変形例では、図１に示した回路図と、整
流素子の整流方向及び整流素子がｐｎ接合ダイオード１
０１で構成されている点が異なる。

【０１２７】次に、本回路の動作を図１１のタイミング
チャートを用いて説明する。先ず、選択データ選択線１
１_sel の電位Ｖ_WLsel 及び非選択データ選択線１１
_unsel の電位Ｖ_WLunsel を、データ転送線１４のプリチ
ャージ電圧以下である、例えば０Ｖにすることによっ
て、データ転送線１４からデータ選択線１１に流れる電
流を遮断し、データ転送線１４を浮遊状態にする。

【０１２８】次いで、トランジスタ１９のゲート電圧Ｖ
_readを０ＶからＶ_DDにすることによって、トランジスタ
１９をｏｎ状態にし、データ転送線１４の電位Ｖ_BLをプ
リチャージ電圧である、例えば０Ｖに充電する。

【０１２９】次いで、選択データ選択線１１_sel の電位
Ｖ_WLsel をプリチャージ電圧よりも高い電圧であるＶ_DD
にし、選択メモリセル１３_sel に選択的に電流を流す。
なお、非選択データ選択線１１_unsel の電圧Ｖ_WLunsel
は、プリチャージ電圧以下の電圧に保ったままとする。

【０１３０】選択メモリセル１３_sel に電流を流した
際、選択メモリセル１３_sel のデータ状態が“０”の場
合、“１”の状態のメモリセル１３_sel の抵抗より低い
ため、データ転送線１４の電圧は、データ状態が“０”
の場合は“１”の場合よりも電圧降下量が大きくなる。

【０１３１】トランジスタ１９のドレイン電極からソー
ス電極に流れる電流をＩとすると、選択メモリセル１３
_sel の“０”に対応する抵抗値をＲ_sel −ΔＲ_sel 、
“１”状態に対応する抵抗値をＲ_sel とし、非選択メモ
リセル１３_unsel の抵抗値の平均値をＲ_unsel とし、選
択データ選択線１１_sel に印加する電圧をＶ_DD、非選択
データ選択線１１_unsel に印加する電圧を０Ｖとする。

【０１３２】また、直列に接続されたｐｎ接合ダイオー
ド１０１の順方向に電流を流した場合の抵抗をＲ_F 、逆
方向に電流を流した場合の抵抗をＲ_B とし、データ転送
線１４並列に接続されているメモリセルの個数をｍ個と
する。

【０１３３】ここで、選択メモリセル１３_sel の“０”
に対応するデータ転送線１４の電圧Ｖ_BLは、以下のよう
になる。

【０１３４】

【数７】

【０１３５】また、選択メモリセル１３_sel の“１”に
対応するデータ転送線１４の電圧Ｖ₆は、以下のように
なる。

【０１３６】

【数８】

【０１３７】選択メモリセル１３_sel の“１”及び
“０”の状態をそれぞれ正しく弁別するためには、Ｖ₅
及びＶ₆ が、データ転送線１４に並列に接続されている
他の非選択メモリセル１３_unsel の状態によらず重なる
領域ができない、つまり抵抗Ｒ_{un sel} の値によらず常に
Ｖ₆ ＞Ｖ₅ であることが必要である。

【０１３８】ここで、非選択メモリセル１３_sel の抵抗
Ｒ_unsel の最大値をＲ_unselmaxとすると、データ転送線
１４の電圧Ｖ₆ は最小値Ｖ_6minをとる。

【０１３９】一方、非選択メモリセル１３_sel の抵抗Ｒ
_unsel の最小値をＲ_unselminとすると、Ｖ₅ はこの最大
値Ｖ_5maxをとり、Ｖ₅ 及びＶ₆ が最も接近する。ここで
Ｒ_{un sel} ＝Ｒ_unselmax−αΔＲ_sel となる条件では、Ｖ
_6minとＶ_5maxとの差である最小出力信号電圧振幅ΔＶ”
は以下のように表される。ここで、α＝（Ｒ_unselmax＋
Ｒ_B ）／（Ｒ_sel ＋Ｒ_F ）である。

【０１４０】 ΔＶ”＝Ｖ_5max−Ｖ_6min＝ＩΔＲ_sel α／（ｍ＋α−１） （１０） この値は、ｐｎ接合ダイオード１０１を入れない従来例
（３）の値に等しい。

【０１４１】以上から、Ｒ_unselminとＲ_unselmaxとがＲ
_unsel ＝Ｒ_unselmax−Ｒ_sel となるように固定した場合
と比較して、（Ｒ_unselmax＋Ｒ_B ）＞（Ｒ_sel ＋
Ｒ_F ）、つまりα＞１となるようにＲ_B とＲ_F とを調整
することによって、Ｒ_unselmin＞Ｒ_unselmax−αΔＲ
_sel となる条件を満たすことができ、α＝１の場合の式
（１０）のΔＶ”よりもより大きなΔＶ”を得ることが
できる。

【０１４２】さらに、例えば、ｍＲ_sel ＋（ｍ−１）Ｒ
_F ＜＜Ｒ_B の条件、つまり整流性接合を逆方向に流れる
場合の抵抗が、整流性接合を順方向に流れる場合の抵抗
よりも十分高い場合を考えると、式（８）及び式（９）
から以下のようになる。

【０１４３】 ΔＶ”＝Ｖ₅ −Ｖ₆ 〜ＩΔＲ_sel （１１） 式（１１）でのΔＶ”はΔＲ_sel 程度であり、式（３）
のΔＶ＝ＩΔＲ_sel ／ｍと比較してｍが増えてもΔＶ”
が減少することなく、安定した読み出し出力を得ること
ができる。

【０１４４】さらに、ｍＲ_sel ＋（ｍ−１）Ｒ_F ＜＜Ｒ
_B の場合、非選択メモリセル１３_{un sel} に流れる電流
を、整流性接合を接続しない場合よりも小さくできるた
め、非選択メモリセル１３_unsel の誤読み出しや、消費
電力の増大を防ぐことができる。

【０１４５】図１２に本発明の第１実施形態の変形例１
の具体的構成を示す。図１２（ａ）は平面図、図１２
（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図１２
（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図である。な
お、図３と同一の部分には、同一符号をつけて詳しい説
明は省略する。

【０１４６】本変形例では、ｐ型シリコン基板３１の代
わりに、ｎ型シリコン基板１２１を用い、ｎ⁺ 型シリコ
ン層３２及びｎ型シリコン層３３が形成されていた領域
に、ｐ⁺ 型シリコン層１２２，ｐ型シリコン層１２３が
形成され、導電体層３５に接触するｐ型シリコン層の表
面にｎ型シリコン層１２４が形成されている。ｐ型シリ
コン層１２３とｎ型シリコン層１２４とは、ｐｎ接合を
形成し、ｐｎ接合ダイオード１０１となっている。

【０１４７】なお、ｎ型シリコン基板１２１は、Ｓｂ，
ＰまたはＡｓを不純物濃度として１０¹⁵〜１０¹⁸ｃｍ^-3
添加されたものである。又、ｐ⁺ 型シリコン層１２２
は、Ｂ又はＩｎを不純物濃度として１０¹⁶〜１０²¹ｃｍ
^-3添加され、ｐ型シリコン層１２３と合わせた厚さが１
０〜５００ｎｍである。ｐ型シリコン層１２３は、Ｂ又
はＩｎが１０¹⁶〜１０¹⁸ｃｍ^-3程度添加されたものであ
る。又、ｎ型シリコン層１２４は、Ｓｂ，Ｐ又はＡＳを
１０¹⁵〜１０¹⁸ｃｍ^-3程度添加され、厚さが５〜１００
ｎｍである。

【０１４８】さらに、ｎ型シリコン基板１２１に逆バイ
アス電圧を印加することによって、ｐ⁺ 型シリコン層１
２２とｎ型シリコン基板１２１とが電気的に分離される
ように形成されている。

【０１４９】ｐ⁺ 型シリコン層１２２は、データ選択線
として機能し、データ転送線１４と直交する方向、つま
り、図１２（ａ）ではＢ−Ｂ’方向にパターニングされ
て形成されている。図１２においては、隣接する２本の
データ選択線にそれぞれ、１つのメモリセル２つが形成
されている。

【０１５０】次に、図１３を用いて本変形例の磁気記憶
装置のメモリセルブロックの製造工程を説明する。先
ず、リン又はアンチモンの濃度が１０¹⁵〜１０¹⁶ｃｍ^-3
であるｎ型シリコン基板１２１に素子分離絶縁膜３４を
形成する。この工程は、第１実施形態の図４に示した工
程において、ｎ型シリコン基板３１がｐ型シリコン基板
に変わっただけなので、詳細な説明を省略する。

【０１５１】次いで、露出するｎ型シリコン基板１２１
の表面を酸化し、たとえば０．０１〜０．０５μｍの厚
さのシリコン酸化膜を作成する。そして、レジストを全
面に塗布後、リソグラフィ技術を用いて所定領域にレジ
ストパターンを形成した後、Ｓｂ，Ｐ又はＡｓを、例え
ば加速電圧３０〜２０００ｅＶ、ドーズ量１０¹²〜１０
¹⁶ｃｍ^-2程度でイオン注入してｎ型シリコン基板１２１
の不純物濃度を最適化する。

【０１５２】なお、イオン注入の際、少なくとも第１の
素子分離絶縁膜３４の底面より下に最適化されたｎ型層
が形成されるように、イオンの打ち込み深さを調節する
ことが望ましい。また、濃度は１０¹⁶〜１０¹⁸ｃｍ^-3と
なるようにし、複数の第１の素子分離絶縁膜３４の下に
最適化されたｎ型領域が連続して形成されるようにす
る。この後に、イオン注入欠陥回復のための７００〜１
１００度、１０秒〜６０分程度の熱工程を加えても良
い。

【０１５３】次いで、半導体領域の表面を酸化し、例え
ば０．０１〜０．０５μｍの厚さのイオン注入の犠牲酸
化膜となるＳｉ酸化膜を作成する。そして、Ｂ又はＩｎ
を例えば加速電圧５０〜２０００ｅＶ、ドーズ量１０¹³
〜１０¹⁶ｃｍ^-2程度でイオン注入してｎ型シリコン基板
１２１の表面にｐ⁺ 型シリコン層１２２を形成する。

【０１５４】なお、イオン注入の際、第１の素子分離絶
縁膜３４の底面より上にｐ型層が形成されるように、イ
オンの打ち込み深さを調節する。そして、第１の素子分
離絶縁膜３４によって、ｐ⁺ 型シリコン層１２２が他の
ｎ⁺ 型シリコン層１２２と互いに分離され、複数のデー
タ選択線を形成する。

【０１５５】さらに、Ｂ又はＩｎを例えば、加速電圧３
０〜１０００ｅＶ、ドーズ量１０¹²〜１０¹⁵ｃｍ^-2程度
でイオン注入してｐ⁺ 型シリコン層１２２の表面にｐ型
シリコン層１２３を形成する。

【０１５６】イオン注入の際、ｐ型シリコン層１２３
が、ｐ⁺ 型シリコン層１２２よりも基板１２１の表面に
近い領域に形成され、且つｐ⁺ 型シリコン層１２２より
も不純物濃度が小さくなるようにする。また、ｐ⁺ 型シ
リコン層１２２及びｐ型シリコン層１２３を形成するイ
オン注入は、２回に分ける必要はなく１回で行っても良
い。

【０１５７】さらに、リン，砒素又はアンチモンを例え
ば、加速電圧５〜１００ｅＶ、ドーズ量１０¹⁴〜１０¹⁷
ｃｍ^-2程度でイオン注入してｐ型シリコン層１２３の表
面にｎ型シリコン層１２４を形成する。イオン注入後、
イオン注入欠陥回復のための７００〜１１００度、１０
秒〜６０分程度の熱工程を加えても良い。そしてさら
に、例えば、弗化アンモニウム溶液や希フッ酸によって
犠牲酸化膜を取り除く。

【０１５８】その後、図６以降に示した製造工程と同一
な工程を経て本変形例の磁気記憶装置が形成される。な
お、ｎ型シリコン層１２４は、第２の素子分離絶縁膜３
８に形成されたコンタクト孔に導電体層３５となる金属
を堆積する前に、例えば、リン、砒素、またはアンチモ
ンを例えば、加速電圧５〜１００ｅＶ、１０¹⁴〜１０¹⁷
ｃｍ^-2イオン注入することによって形成してもよい。

【０１５９】本変形例では、ショットキー接合ダイオー
ドではなくｐｎ接合ダイオードを用いているため、逆方
向電流をより小さく保つことができる。よって、順方向
電流に対する逆方向電流の比をより大きく確保できる。
また、非選択メモリセルに流れる逆方向電流を小さく保
つことができ、より多くのメモリセルを並列接続させる
ことができ、よりメモリセルの高密度に配置することが
できる。

【０１６０】またさらに、非選択データ選択線を第１実
施形態よりも低い電圧にすることができ、選択したデー
タ選択線のみ、Ｖ_DDに充電することができる。よって、
第１実施形態よりも、より、データ選択線を充実するた
めの電流を小さくでき、消費電力を低く保つことができ
る。また、一つのデータ選択線のみをＶ_DDにすればよい
ので、第１実施形態よりもデータ選択線からのリーク電
流を低く抑えることができる。

【０１６１】（変形例２）図１３に本発明の第１実施形
態の変形例２の構造を示す。図１３（ａ）は平面図を、
図１３（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図１
３（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図である。な
お、図３と同一の部分には、同一符号を付し、詳細な説
明は省略する。

【０１６２】本変形例の基本的な構造は、図３に示した
第１実施形態とほぼ同一であるが、ｎ型シリコン層３２
がｐ型シリコン基板３１上ではなく、絶縁体層１３１上
に形成されている点が異なっている。

【０１６３】なお、絶縁体層１３１は、例えば、１０〜
４００ｎｍの厚さのシリコン酸化膜，シリコン窒化膜又
はアルミ酸化膜で形成されている。また、素子分離絶縁
膜３４は絶縁体層１３１に接するように形成され、隣接
するｎ⁺ 型シリコン層３２及びｎ型シリコン層３３は素
子分離絶縁膜３４及び絶縁体層１３１によって互いに分
離されている。

【０１６４】本変形例の製造工程は、第１実施形態に示
した製造工程において、例えば、ｐ型シリコン基板３１
の代わりに、１０〜４００ｎｍの厚さの埋め込み酸化膜
上に１０〜２００ｎｍの厚さの表面シリコン膜が形成さ
れたＳＯＩ（ｓｉｌｉｃｏｎｏｎ ｉｎｓｕｌａｔｏ
ｒ）基板を用い、素子分離絶縁膜３４が埋め込み酸化膜
に接するように形成すればよく、埋め込み酸化膜が絶縁
体層１３１となる。

【０１６５】本変形例では、データ選択線となるｎ⁺ 型
シリコン層３２及びｎ型シリコン層３３が、絶縁体層１
３１上に形成されているため、データ選択線（ｎ⁺ 型シ
リコン層３２）の容量を小さくすることができる。従っ
て、データ選択線の充放電をより高速に行うことがで
き、充放電に必要な電荷量をより少なくすることができ
る。さらに、データ選択線からのリーク電流を防止で
き、結合容量によるノイズも小さくでき、データ選択線
間の距離も小さくできる。以上から、第１実施形態に示
した磁気記憶装置よりも、より高速低消費電力、及び高
密度化が実現できる。

【０１６６】（変形例３）図１４は、第１実施形態の変
形例３に係わるメモリセルマトリクスの読み取り動作を
行う回路構成を模式的に示す図である。なお、図１と同
一の部分には、同一符号を付し詳細な説明は省略する。

【０１６７】本変形例は、図１０に示した変形例１と比
べて、整流素子がショットキーダイオード１２で形成さ
れている点、並びにメモリセル１３と整流素子（ショッ
トキーダイオード１２）との配置関係が逆になっている
点が異なっている。

【０１６８】次に、本回路の動作は図１５に示したタイ
ミング図のようになる。このタイミングについては、図
１１に示したタイミングと同じなので説明は省略する。

【０１６９】さらに、図１６に本変形例３のＴＭＲメモ
リセルブロックの具体的な構成例を示す。ここで、図１
６（ａ）は平面図を、図１６（ｂ）は同図（ａ）のＡ−
Ａ’部の断面図、図１６（ｃ）は同図（ａ）のＢ−Ｂ’
部の断面図を示している。なお、図１６において、図３
と同一部分には、同一符号を付し詳細な説明は省略す
る。

【０１７０】本変形例は、基本的な構成は第１実施形態
と同じであるが、データ転送線（ｎ⁺ 型シリコン層３
２）が、図１６（ａ）のＢ−Ｂ’方向に延在して形成さ
れており、データ選択線１１は、図１６（ａ）Ａ−Ａ’
方向に延在して磁気メモリセルの上方に形成されている
点が異なっている。

【０１７１】すなわち、図１６においては、Ｂ−Ｂ’方
向に磁気メモリセルがデータ転送線に並列接続され、Ａ
−Ａ’方向に二つの磁気メモリセルがデータ選択線１１
に並列接続され、全体として２×２の磁気メモリセルア
レイがクロスポイント形成されている。なお製造方法に
ついては、第１実施形態でデータ転送線（ｎ⁺ 型シリコ
ン層３２）とデータ選択線１１とを組み替えて形成すれ
ばよく、同一なので省略する。

【０１７２】本変形例においては、例えばデータ選択線
１１にＡｌやＣｕなどの金属を使うことによって、デー
タ選択線１１の抵抗を小さく保つことができ、データ選
択線１１に流す電流を増加させることができるため、デ
ータ選択線１１に接続するメモリセルの数を増やすこと
ができ、高密度化が実現できる。さらに、データ選択線
１１に対する寄生容量や抵抗も小さくすることができる
ため、より消費電力が小さく高速に動作するメモリセル
を実現できる。

【０１７３】［第２実施形態］第２実施形態では、ＴＭ
Ｒメモリセルに整流素子を接続するのではなく、ＴＭＲ
メモリセル自体が整流作用を有する構造について説明す
る。図１７は、本発明の第２実施形態に係わるＴＭＲメ
モリセル部分の熱平衡状態のバンドダイアグラムを示す
図である。

【０１７４】本ダイアグラムでは、強磁性体で形成され
た第１の磁性体膜１７１のフェルミエネルギーと非磁性
絶縁膜１７２とのエネルギー障壁ｑΦ₁ と、強磁性体で
形成された第２の磁性体膜１７３のフェルミエネルギー
と非磁性絶縁膜１７２とのエネルギー障壁ｑΦ₂ とが異
なっている。

【０１７５】熱平衡状態では、非磁性絶縁膜１７２は、
非対称なトンネルバリアを形成している。なお、このΦ
₁ とΦ₂ の大小関係は、Φ₂ ＞Φ₁ でなくとも、Φ₂ ＜
Φ₁でも構わず、非対称なトンネルバリアが形成されれ
ばよい。

【０１７６】非磁性絶縁膜１７２の非対称なトンネルバ
リアによって、ＴＭＲメモリセルに順方向に電流を流し
た場合と、逆方向に電流を流した場合とで、抵抗値に差
ができる。つまり、ＴＭＲメモリセルが整流性を有す
る。そこで、第１実施形態で述べたように、（Ｒ
_unselmax＋Ｒ_B ）＞（Ｒ_sel ＋Ｒ_F ）となるようにＲ_B
とＲ_Fとを調整し、整流性が存在することによってより
信号出力を従来よりも増大させることができる。

【０１７７】本実施形態では、非対称なトンネルバリア
を用いることで、第１実施形態のようにメモリセルに直
列に整流素子を接続しなくても、整流性を得ることがで
きる。これを以下に説明する。

【０１７８】図１８（ａ）に図１７に示したダイアグラ
ムの第２の磁性体膜１７３に正電圧Ｖを印加した場合の
ＴＭＲメモリセルのバンドダイアグラムを、また、図１
８（ｂ）に第２の磁性体膜１７３に負電圧−Ｖを印加し
た場合のＴＭＲのバンドダイアグラムを図示する。

【０１７９】第２の磁性体膜１７３に正電圧Ｖを印加し
た場合、図１８（ａ）に示すように、第１の磁性体膜１
７１から第２の磁性体膜１７３へトンネルする電流は、
すべて非磁性絶縁膜１７２の厚さｄだけダイレクトトン
ネリングする。

【０１８０】一方、第２の磁性体膜１７３に負電圧−Ｖ
を印加した場合、図１８（ｂ）に示すように、第２の磁
性体膜１７３から第１の磁性体膜１７１には、非磁性絶
縁膜１７２の厚さｄよりも薄いｄ’の領域をトンネルし
たキャリアによって、ファウラー・ノルドハイム（Fowl
er-Nordheim ）電流が流れる。

【０１８１】従って、第２の磁性体膜１７３に負電圧−
Ｖを印加した場合（図１８（ｂ））、正電圧Ｖを印加し
た場合（図１８（ａ））よりも、より大きな電流が流れ
る。従って、絶対値が等しく向きが異なる電圧を第１の
磁性体膜１７１と第２の磁性体膜１７３との間に加える
ことによって、電流の向きによって抵抗値に差を持たせ
ることができる。

【０１８２】また、第１の磁性体膜１７１と第２の磁性
体膜１７３との間の電圧差Ｖ’（＜Ｖ）が、両方向の電
流ともダイレクトトンネリングするような場合であって
も、やはりトンネル電流の方向によって非対称性が存在
する。

【０１８３】これを、正電圧Ｖ’が加えられた場合（図
１９（ａ））と、負電圧−Ｖ’が加えられた場合（図１
９（ｂ））で説明する。なお、説明を簡単にするため
に、ｑＶ’＝ｑΦ₂ −ｑΦ₁ とし、ｑΦ₁ ＝ｑΦ₂ ／２
とする。ここで、ＷＫＢ近似では、ポテンシャルバリア
をｘ方向に通過する電子のトンネル確率Ｐは、トンネル
する距離をｄ、位置ｘにおける電子の減衰定数をｋ
（ｘ）として、

【数９】

【０１８４】で与えられる。ここで、図１９（ａ）にお
いて、フェルミ面の電子がトンネルすることを考える
と、ｋ（ｘ）は、位置ｘにおける前記電子の障壁高さ
Ｅ’を用いて、電子の有効質量をｍ、プランク定数をｈ
として、 ２π（２ｍＥ’）^0.5 ／ｈ となる。そこで、図１９（ａ），（ｂ）の場合にトンネ
ル確率Ｐの指数の中の項を計算すると、位置ｘにおける
障壁高さＥ’が異なるために、前者は後者の１．０６倍
あり、より電流が減少する。

【０１８５】従って、トンネル障壁に非対称性がある場
合には、障壁幅が等しい場合にもトンネル電流に非対称
性が生じ、電流の向きによって抵抗値に差を持たせるこ
とができる。

【０１８６】次に、本実施形態の具体的なＴＭＲメモリ
セルの構成を説明する。図２０は、本発明の第２実施形
態に係わる磁気記憶装置の具体的な構成を示す図であ
る。図２０（ａ）は平面図を、図２０（ｂ）は同図
（ａ）のＡ−Ａ’部の断面図、図２０（ｃ）は同図
（ａ）のＢ−Ｂ’部の断面図である。

【０１８７】絶縁層２０１中に、Ｂ−Ｂ’方向に沿って
２本のデータ選択線２０２が形成されている。各データ
選択線２０２上に、データ選択線２０２の長手方向に沿
った方向に、第１のバリアメタル層２０３が形成されて
いる。第１のバリアメタル層２０３の膜厚が厚く形成さ
れた領域上に、強磁性体からなる第１の磁性体膜２０
４，非磁性絶縁膜２０５，強磁性体からなる第２の磁性
体膜２０６，及び第２のバリアメタル層２０７が積層さ
れている。

【０１８８】そして、第２のバリアメタル層２０７の表
面とほぼ同じ高さに、素子分離絶縁膜２０８が形成され
ている。そして、第２のバリアメタル２０７及び素子分
離絶縁膜２０８上に、Ａ−Ａ’方向に沿ってデータ転送
線１４が形成されている。

【０１８９】本実施形態で必要なのは、非磁性絶縁膜２
０５と第２の磁性体膜２０６との障壁高さが、非磁性絶
縁膜２０５と第１の磁性体膜２０４との障壁高さと異な
り、非磁性絶縁膜２０５の障壁が第１の磁性体膜２０４
と第２の磁性体膜２０６との印加電圧が０Ｖである場合
に非対称になることである。

【０１９０】なお、非磁性絶縁膜２０５としては、厚さ
０．２〜５０ｎｍのシリコン酸化膜、シリコン窒化膜、
チタン酸化膜、アルミ酸化膜を用いることが可能であ
る。

【０１９１】なお、第１の磁性体膜２０４としては、例
えば、厚さ５００〜０．５ｎｍのＦｅ，Ｎｉ，Ｃｏ，Ｃ
ｒ，Ｍｎやそれらの合金ＮｉＦｅやＣｏＦｅ、ＮｉＦｅ
Ｃｏ、ＣｏＰｔ及びこれらの積層膜を用いることが可能
である。また、第２の磁性体膜２０６としては、厚さ５
００〜０．５ｎｍの、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣ
ｏ、ＣｏＴａＺｒ、ＣｏＮｂＺｒ、ＦｅＴａＮまたは、
ＣｏＺｒＮｂ／ＮｉＦｅ／ＣｏＦｅ等の積層膜を用いる
ことが可能である。

【０１９２】なお、第２の磁性体膜２０６の非磁性絶縁
膜２０５に対する障壁と、第１の磁性体膜２０４の非磁
性絶縁膜２０５に対する障壁とが異なる値を持つよう、
第２の磁性体膜２０６と第１の磁性体膜２０４と異なる
材料又は組成のものを選択する必要がある。

【０１９３】第１の磁性体膜２０４及び第２の磁性体膜
２０６は、非磁性絶縁膜２０５を挟んでおり、第１の磁
性体膜２０４から第２の磁性体膜２０６へと流れる電
流、及び第２の磁性体膜２０６から第１の磁性体膜２０
４へと流れる電流は、非磁性絶縁膜２０５を伝導電子の
スピンを反転することなく流れる電流成分が存在する。
つまり、非磁性絶縁膜２０５の伝導電子のスピン緩和長
は前記非磁性絶縁膜の膜厚より厚くなる。

【０１９４】ここで、第１の磁性体膜２０４，非磁性絶
縁膜２０５及び第２の磁性体膜２０６が積層された構造
が、磁気状態によって抵抗変化が生じるメモリセル１３
を構成している。ここで、第１の磁性体膜２０４及び第
２の磁性体膜２０６の磁化が平行の場合に、第１の磁性
体膜２０４と第２の磁性体膜２０６とのスピンを考慮し
た状態密度が一致するため、非磁性体膜２０５を介して
第１の磁性体膜２０４と第２の磁性体膜２０６との間に
流れる電流の抵抗が低くなる。また逆に、それぞれの第
１及び第２の磁性体膜２０４，２０６の磁化方向が反平
行な場合、非磁性絶縁膜２０５を介して第１の磁性体膜
２０４と第２の磁性体膜２０６とに流れる電流の抵抗が
最も高くなる。

【０１９５】また、第２の磁性体膜２０６に第１の磁性
体膜２０４に比べてＶの電圧を印加した場合に流れる電
流は、第２の磁性体膜２０６に第１の磁性体膜２０４に
比べて−Ｖの電圧を印加した場合に流れる電流と異なる
値を持つ。

【０１９６】また、磁気記憶部中心部分でデータ転送線
１４に沿った縁部分の磁化と独立にデータ選択線方向に
沿った磁化を記憶できるようにするために、第１の磁性
体膜２０４及び第２の磁性体膜２０６の膜厚を厚くする
ことによって、ネール磁壁の厚さよりもデータ転送線の
幅を大きくすることが望ましい。

【０１９７】また、第２のバリアメタル層２０７は、例
えば、厚さ１〜１００ｎｍのＴａＮやＴｉＮ、ＴａＷか
らなり、上部構造を形成する場合の不純物汚染を防ぎ、
配線間の密着性を向上する役割がある。また、データ転
送線１４は、例えば厚さ５０〜１０００ｎｍからなる
Ｗ、Ａｌ、ＡｌＣｕまたはＣｕから形成され、データ転
送線のメモリセル同士の接続領域の寄生抵抗を削減する
役割がある。

【０１９８】第１のバリアメタル層２０３は、例えば厚
さ１〜１００ｎｍのＴａＮやＴｉ、ＴｉＮ、ＴａＷから
なり、上部構造からの不純物汚染を防ぎ配線間の密着性
を向上する役割がある。また、データ選択線２０２は、
例えば厚さ５０〜１０００ｎｍからなるＴｉ、Ｗ、Ｃ
ｕ、ＴｉＮ、ＴｉＳｉ、ＷＳｉ、Ｗ、Ａｌ、ＡｌＳｉか
ら形成される。

【０１９９】図２０において、隣接する２本のデータ選
択線２０２にそれぞれ、メモリセルが１つ形成され、１
つのデータ転送線１４に並列接続されている。この１つ
のデータ転送線１４に並列接続されているメモリセル１
３において、第２の磁性体膜２０６と第１の磁性体膜２
０４の積層の順番が一致している。

【０２００】また、絶縁層２０１及び素子分離絶縁膜２
０８は、例えば、シリコン酸化膜、チタン酸化膜、アル
ミ酸化膜、またはシリコン窒化膜からなる絶縁膜層であ
る。ここで、本実施形態では、第１の磁性体膜２０４及
び第２の磁性体膜２０６の磁化容易方向がデータ選択線
２０２と平行に形成されている。第１の磁性体膜２０４
及び第２の磁性体膜２０６に、磁化容易方向を形成する
方法としては、例えばＮｉＦｅでは、磁化容易方向に磁
場を印加しながら膜堆積を行うことによって５〜１５Ｏ
ｅ程度の異方性磁界を作りつけることができる。第１の
磁性体膜２０４及び第２の磁性体膜２０６の磁化の向き
を全体として前記磁化容易方向に沿って１つの向き及び
逆の向きに記憶することによって、例えば、２つの状
態、すなわち、１ビットの論理情報を記憶している。

【０２０１】次に、図２１，２２を用いて、本実施形態
のＴＭＲメモリセルの製造工程を説明する。なお、図２
１，２２における（ａ），（ｂ）、（ｃ）に示す部位
は、それぞれ図２０（ａ），（ｂ），（ｃ）に示した部
位に対応している。

【０２０２】先ず、図２１に示すように、基体（不図
示）上に例えばシリコン酸化膜またはシリコン窒化膜，
ＰＳＧ，ＢＰＳＧからなる絶縁層２０１が、例えば厚さ
５０〜１０００ｎｍ堆積されたものを用意する。

【０２０３】次いで、配線が形成される領域に開口部を
有するマスクパターンを形成した後、マスクパターンを
マスクに絶縁膜２０１をエッチングし、例えば深さ４０
〜８００ｎｍの溝を形成する。エッチングの際、絶縁層
２０１は、エッチング溝の下部に残っているのが望まし
い。

【０２０４】さらに、Ｔｉ、ＴｉＮ、ＴｉＳｉ、ＷＳ
ｉ、Ｗ、ＣｕまたはＡｌ、ＡｌＳｉから形成された導電
体材料を、例えば、厚さ５０〜１０００ｎｍ堆積した
後、ＣＭＰまたはエッチバックすることによって、溝に
データ選択線２０２を埋め込み形成する。なお、データ
選択線２０２としては、単一組成の膜ではなく、例え
ば、バリアメタルとなるＴｉＮやＴｉ、Ｔａ、ＴａＮま
たはその積層膜を、例えば、１〜７０ｎｍ堆積して、そ
の後に、ＡｌやＷ、ＡｌＳｉ、ＡｌＣｕＳｉなどを堆積
してもよい。

【０２０５】なお、この形成方法の代わりに、絶縁層２
０１の一部となる第１の絶縁膜及びデータ選択線２０２
となる導電体材料を順次全面に堆積した後、パターンニ
ングしてデータ選択線２０２の一部を部分的に残し、さ
らに、絶縁層２０１の一部となる第２の絶縁膜を堆積
し、ＣＭＰまたはエッチバックによって、データ選択線
２０２が形成されていない部分に第２の絶縁膜を埋め込
み形成し、第１の絶縁膜と第２の絶縁膜とから絶縁層２
０１を形成してもよい。

【０２０６】次いで、図２２に示すように、ＴａＮやＴ
ｉ、ＴｉＮ、ＴａＷからなる導電体材料を厚さ１〜１０
０ｎｍ堆積した後、パターニングを行って少なくともデ
ータ選択線２０２を含む領域上に導電体材料を残し、第
１のバリアメタル層２０３を形成する。なお、各データ
選択線２０２上の第１のバリアメタル層２０３はそれぞ
れ分離されている。

【０２０７】そして、第１の磁性体膜２０４となる、Ｆ
ｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎやそれらの合金ＮｉＦｅや
ＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔ，またはこれらの積
層膜を厚さ５００〜０．５ｎｍ、例えばスパッタリング
方法によって堆積する。そして、非磁性絶縁膜２０５と
なるシリコン酸化膜、シリコン窒化膜、チタン酸化膜、
アルミ酸化膜を厚さ０．２〜５０ｎｍ、ＣＶＤまたはス
パッタリングによって堆積する。次に、第２の磁性体膜
２０６となる、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏ、Ｃ
ｏＴａＺｒ、ＣｏＮｂＺｒ、ＦｅＴａＮまたは、ＣｏＺ
ｒＮｂ／ＮｉＦｅ／ＣｏＦｅなどの積層膜を厚さ５００
〜０．５ｎｍを、例えば、ＣＶＤまたはスパッタリング
によって堆積する。さらに、第２のバリアメタル層２０
７として、例えばＴａＮやＴｉＮ、ＴａＷまたはその積
層膜を厚さ１〜１００ｎｍで、例えば、ＣＶＤまたはス
パッタリングによって形成する。

【０２０８】この後、絶縁層２０１上の積層構造物をパ
ターニングし、データ選択線２０２上に第１のバリアメ
タル層２０３が形成され、第１のバリアメタル層２０３
上の一部に選択的に、第１の磁性体膜２０４，非磁性絶
縁膜２０５，第２の磁性体膜２０６及び第２のバリアメ
タル層２０７が形成された構造を得る。

【０２０９】この後、シリコン酸化膜，シリコン窒化
膜，チタン酸化膜又はアルミ酸化膜を厚さ３〜１１００
ｎｍ全面に堆積した後、例えば、第２のバリアメタル層
２０７が表面に出るまでＣＭＰまたはエッチバックする
ことによって素子分離絶縁膜２０８を埋め込み形成す
る。さらに、例えば、Ｗ，Ａｌ，ＡｌＣｕ又はＣｕを厚
さ５０〜１０００ｎｍ全面堆積した後、パターニングす
ることでデータ転送線１４を形成する。

【０２１０】本実施形態の回路構成としては、第２の磁
性体膜２０６に第１の磁性体膜２０４に比べて＋Ｖの正
電圧を印加した場合に流れる電流が、第２の磁性体膜２
０６に第１の磁性体膜２０４に比べて−Ｖの負電圧を印
加した場合に流れる電流よりも小さい場合には、第１実
施形態の図１に示した回路図で、整流素子１２と磁気メ
モリセル１３とを、本実施形態の磁気メモリセル１３に
置き換えた回路を用いればよい。なお、読み出し回路の
動作タイミングについては、図２と同じでよい。

【０２１１】また、第２の磁性体膜２０６に第１の磁性
体膜２０４に比べて＋Ｖの正電圧を印加した場合に流れ
る電流が、第２の磁性体膜２０６に第１の磁性体膜２０
４に比べて−Ｖの負電圧を印加した場合に流れる電流よ
りも大きい場合には、第１実施形態の変形例１の図１０
に示した回路図で、整流素子１２とメモリセル１３と
を、第２実施形態のメモリセル１３に置き換えた回路を
用いればよい。なお、読み出し回路の動作タイミングに
ついては、図１１と同じでよい。

【０２１２】本実施形態では、半導体基板が無くても、
整流素子をメモリセルとを絶縁膜中に集積でき、配線層
にメモリセルが実現できる。よって、配線層と積層して
センスアンプなどの半導体回路を形成し、例えば前記半
導体回路に積層してメモリセルを形成することで、より
周辺回路を含めたメモリセルの面積を小さくすることが
できる。さらに、メモリセルを複数層に渡って積層する
ことも可能である。

【０２１３】また、データ転送線とデータ選択線に抵抗
の低い金属配線を用いて、クロスポイントセルが実現で
きる。よって、より、基板と配線との間の容量が低減
し、容量を充電するための電荷が低減するため、より高
速及び低消費電力なメモリセルが実現できる。さらに、
金属配線は半導体配線よりも、同断面積で抵抗が小さい
ため、より寄生抵抗を小さくでき、一つのデータ転送線
及びデータ選択線に接続されるメモリセルの接続個数を
増大させることができる。

【０２１４】（変形例１）図２３は、第２実施形態の変
形例１に係わるＴＭＲメモリセルのバンドダイアグラム
を示す図である。図２３のバンドダイアグラムは、図１
７のバンドダイアグラムに対応するものであるが、非磁
性絶縁膜２３１が、バリア高さの異なる多層膜で形成さ
れており、第１の磁性体膜１７１と第２の磁性体膜１７
３に対して非対称なバリアを形成している。

【０２１５】ここで、例えば、第１の磁性体膜１７１に
接する第１の非磁性絶縁膜２３１ａの障壁高さとしては
ｑΦ₁ となっている。一方、第２の磁性体膜１７３に接
する第２の非磁性絶縁膜の障壁高さは、ｑΦ₂ となって
おり、ｑΦ₁ とは異なる。

【０２１６】第２の非磁性絶縁膜２３１ｂと第１の非磁
性絶縁膜２３１ａの組み合わせとしては、例えば、シリ
コン酸化膜とシリコン窒化膜、シリコン窒化膜とタンタ
ル酸化膜、シリコン窒化膜とチタン酸化膜、シリコン窒
化膜とＢＳＴＯ強誘電体膜、シリコン酸化膜とタンタル
酸化膜，シリコン酸化膜とチタン酸化膜等が挙げられ
る。

【０２１７】本変形例の場合、第１の磁性体膜１７１と
第２の磁性体膜１７３とが、同じ材料で形成されていて
もよく、例えば、第１及び第２の磁性体膜１７１，１７
３の材料としては、例えば、ＮｉＦｅ、ＣｏＦｅ、Ｎｉ
ＦｅＣｏ、ＣｏＴａＺｒ、ＣｏＮｂＺｒ、ＦｅＴａＮま
たは、ＣｏＺｒＮｂ／ＮｉＦｅ／ＣｏＦｅなどの積層膜
を用いることが可能である。

【０２１８】図２４に本発明の本変形例の具体的な構造
例を示す。図２４（ａ）は平面図、図２４（ｂ）は同図
（ａ）のＡ−Ａ’部の断面図を、図２４（ｃ）は同図
（ａ）のＢ−Ｂ’部の断面図である。なお、図２４にお
いて、図２０と同一の部分には同一符号を付し、詳しい
説明は省略する。

【０２１９】本変形例の特徴は、図２２に示したＴＭＲ
メモリセルの非磁性絶縁膜２０５の代わりに、障壁高さ
が異なる２層の絶縁膜、第１の非磁性絶縁膜２４５ａ及
び第２の非磁性絶縁膜２４５ｂが形成されていることで
ある。

【０２２０】第１の非磁性絶縁膜２４５ａと第２の非磁
性絶縁膜２４５ｂの材料が異なるため、第２の磁性体膜
２０６と第２の非磁性絶縁膜２４５ｂとの障壁高さが、
第１の非磁性絶縁膜２４５ａと第１の磁性体膜２０４と
の障壁高さと異なり、第１の非磁性絶縁膜２４５ａの障
壁が第１の磁性体膜２０４と第２の磁性体膜２０６との
印加電圧が０Ｖである場合にトンネル絶縁膜のバンドダ
イアグラムが非対称になる。

【０２２１】本変形例の磁気記憶装置の製造方法は、第
２実施形態で説明した製造方法とほぼ同一であるが、非
磁性絶縁膜２０５を堆積する代わりに、例えば、厚さ
０．２〜５０ｎｍのシリコン酸化膜、シリコン窒化膜、
タンタル酸化膜、チタン酸化膜、アルミ酸化膜からなる
第１の非磁性絶縁膜２４５ａと、厚さ０．２〜５０ｎｍ
のシリコン酸化膜、シリコン窒化膜、タンタル酸化膜、
チタン酸化膜、アルミ酸化膜からなる第２の非磁性絶縁
膜２４５ｂとを順次堆積すればよい。なお、第１の非磁
性絶縁膜２４５ａと第２の非磁性絶縁膜２４５ｂとは、
それぞれ第１及び第２の磁性膜２０４，２０６に対し
て、異なる障壁高さを与えるように選ばれる。

【０２２２】本変形例では、第１の磁性体膜２０４と第
２の磁性体膜２０６とが同じ組成の磁性膜であっても、
第１及び第２の磁性膜２４５ａ，２４５ｂを適当に選ぶ
ことによって、非対称なトンネルバリアを形成すること
ができる。

【０２２３】従って、第１及び第２の磁性体膜２０４，
２０６の異方性磁化や保持力などの磁気特性を揃えるこ
とができ、プロセス構成元素も統一化できるので、より
汚染の問題が小さく、プロセスばらつきに対して安定な
成膜ができる。また、非磁性絶縁膜が、積層膜で形成さ
れているので、非磁性トンネル絶縁膜のピンホールなど
の点欠陥を通じた絶縁破壊やリーク電流の問題も、積層
膜を構成するそれぞれ膜のピンホールの位置が変わるた
め、小さくすることができる。

【０２２４】（変形例２）図２５は、第２実施形態の変
形例２に係わるＴＭＲメモリセルの構成を示す断面図で
ある。

【０２２５】表面がほぼ平坦な第１の磁性体膜２５１上
に、表面に凹凸を有する非磁性絶縁膜２５２が形成され
ており、更にその上に第２の磁性体膜２５３が形成され
ている。

【０２２６】非磁性絶縁膜２５２に形成された凹凸の曲
率半径ｒは、非磁性絶縁膜２５２の平均厚さをｄとし
て、ｒ＜＜ｄとなるように形成されることが望ましく、
例えば、１００ｎｍ以下の曲率半径を持つ凹凸となって
いる。このような条件では、非磁性絶縁膜２５２の電界
は、表面の凸凹による電界集中のため、図２６（ａ）の
ダイアグラムに示すように、第２の磁性体膜２５３付近
で大きな傾きを持つ。この電界集中の増加係数は、電界
集中がない場合に比べて、ほぼ、ｒ／ｄ×ｌｎ（１＋ｄ
／ｒ）に比例するので、ｒ＜＜ｄとなるように形成され
ることが望ましい。

【０２２７】図２６において、図２６（ａ）は第２の磁
性体膜２５３に第１の磁性体膜２５１に比較して負の電
圧−Ｖを印加した場合、図２６（ｂ）は第２の磁性体膜
２５３に第１の磁性体膜２５１に比較して正の電圧＋Ｖ
を印加した場合を示している。

【０２２８】第２の磁性体膜２５３に第１の磁性体膜２
５１に比較して負の電圧−Ｖを印加した場合（図２６
（ａ））、第２の磁性体膜２５３に接した部分の電界集
中のため、第２の磁性体膜２５３のフェルミ面からトン
ネルするバリア厚さは、第２の磁性体膜２５３に第１の
磁性体膜２５１に比較して正の電圧＋Ｖを印加した場合
（図２６（ｂ））に比較して薄くなる。

【０２２９】従って、第２の磁性体膜２５３に第１の磁
性体膜２５１に比較して負の電圧−Ｖを印加した場合
（図２６（ａ））には、第２の磁性体膜２５３に第１の
磁性体膜２５１に比較して正の電圧＋Ｖを印加した場合
（図２６（ｂ））に比較して大きな電流が流れ、印加電
圧の絶対値が等しくても、電流の非対称性が生じる。

【０２３０】また、電流の非対称性を得るには、第１の
磁性体膜２５１の凹凸が、第２の磁性体膜２５３のそれ
よりも大きくなってもよい。ここで、第１及び第２の磁
性体膜２５１，２５３としては、例えば、厚さ５００〜
０．５ｎｍのＦｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎやそれらの
合金ＮｉＦｅやＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔ及び
これらの積層膜を用いることが可能である。また、第１
の磁性体膜２５１と第２の磁性体膜２５３とは、異なる
組成でも良いし、同じ組成でも良い。

【０２３１】また、非磁性絶縁膜２５２としては、厚さ
０．２から５０ｎｍのシリコン酸化膜、シリコン窒化
膜、タンタル酸化膜、チタン酸化膜、アルミ酸化膜が挙
げられる。

【０２３２】製造方法は、第２実施形態の製造方法とほ
ぼ同一であるが、非磁性絶縁膜２５２を堆積する時に、
例えば、表面凹凸が増加する条件で堆積すれば良い。例
えばＡｌやｐｏｌｙＳｉ等を窒化または酸化すると絶縁
膜となる金属または半導体を、表面凝集が起きる条件で
堆積し、その後窒化又は酸化を行うことによって、表面
に凹凸を有する非磁性絶縁膜を形成することが可能であ
る。

【０２３３】本変形例では、第１の磁性体膜２５１と第
２の磁性体膜２５３とに同じ組成の磁性膜を用いても、
非磁性絶縁膜の表面に凹凸を形成することによって、非
対称なトンネルバリアを形成することができる。従っ
て、第１及び第２の磁性体膜２５１，２５３の異方性磁
化や保持力などの磁気特性を揃えることができ、プロセ
ス構成元素も統一化できるので、より汚染の問題が小さ
く、プロセスばらつきに対して安定な成膜ができる。

【０２３４】さらに、積層膜を非磁性絶縁膜として用い
る変形例１と異なり、非磁性絶縁膜を単層膜で形成する
ことができ、第１の非磁性絶縁膜と第２の非磁性絶縁膜
との成長界面の汚染の影響がない。

【０２３５】［第３実施形態］図２７は、ＴＭＲメモリ
セル１３の典型的な電流−電圧特性を示す特性図であ
る。ＴＭＲメモリセル１３に流れるトンネル電流Ｉは、
端子間の電圧Ｖの増加に応じてトンネル電流に寄与でき
る状態密度が増加するため、電圧Ｖに比例せず、より増
加する現象が一般的に生じる。従って、ＴＭＲメモリセ
ルでは、その両端に印加する電圧が大きければ等価抵抗
Ｖ／Ｉが小さく、電圧が小さければ等価抵抗Ｖ／Ｉが大
きくなる。

【０２３６】図２８は、上述した特徴を引き出すように
形成された、ＴＭＲメモリセルの読み出し回路を示す図
である。なお、図２８において、図１と同一な部分には
同一符号を付し、その詳細な説明を省略する。

【０２３７】本回路では、選択メモリセル１３_sel 及び
非選択メモリセル１３_unsel は、図２７に示すように、
ＴＭＲメモリセルの両端に印加する電圧が大きい場合
に、等価抵抗Ｖ／Ｉが小さく、電圧が小さい場合の等価
抵抗Ｖ／Ｉが大きくなるようになっている。

【０２３８】データ転送線１４の一方は、トランジスタ
２８１のソース・ドレイン層の一端に接続されている。
また、トランジスタ２８１のソース・ドレイン層のもう
他端は、例えば、差動センスアンプ１６の入力端子１７
に接続されている。さらに、トランジスタ２８１のゲー
ト電極は、トランジスタ２８１のしきい値よりも高い電
圧Ｖｃを持つ電圧ノードに接続されている。なお、トラ
ンジスタ２８１のしきい値をＶ_thとして、Ｖ_c −Ｖ_th＜
（後述するトランジスタ２８２のドレイン電圧）が成立
するようにＶ_c が定められている。

【０２３９】さらに、センスアンプの入力端子１７は、
ｎ型ＭＩＳＦＥＴからなるトランジスタ２８２のソース
電極に接続されている。また、トランジスタ２８２のド
レイン電極は、例えば電圧Ｖ_DDの一定電圧の電圧ノード
と接続されている。この電圧Ｖ_DDは、データ選択線１１
の電圧の最大値にトランジスタ２８１のしきい値を加え
た値以下で、且つデータ選択線１１の電圧の最小値以上
となっている。

【０２４０】以上のような構成にすることで、読み出し
時のデータ転送線１４の電圧と非選択データ選択線１１
_unsel の電圧との差をデータ転送線１４の電圧と選択デ
ータ選択線１１_sel の電圧との差より低く保つことによ
って、非選択メモリセル１３_unsel の等価抵抗を高く保
ちつつ、選択メモリセル１３_sel の等価抵抗を低くする
ことができ、読み出し信号電圧振幅ΔＶを従来よりも大
きく確保することができる。

【０２４１】なお、非選択メモリセル１３_unsel の抵抗
を選択メモリセル１３_sel の抵抗よりも高く保つことに
より、読み出し信号振幅ΔＶが増大し非選択メモリセル
１３_unsel の記憶状態による擾乱を受けることが少なく
なることは、第１実施形態において（Ｒ_unselmax＋
Ｒ_B ）＞（Ｒ_sel ＋Ｒ_F ）となるようにＲ_B とＲ_F とを
調整することによって、式（１０）のΔＶ”よりもより
大きなΔＶ”を得ることができることを示したことで明
らかであるので、説明を省略する。

【０２４２】次に、本回路の動作を図２９のタイミング
チャートを用いて説明する。先ず、選択データ選択線１
１_sel 及び非選択データ選択線１１_unsel を、後述する
データ転送線１４のプリチャージ電圧Ｖ_c −Ｖ_thにする
ことによって、データ転送線１４からデータ選択線１１
に流れる電流を減少させ、データ転送線１４の電圧Ｖ_BL
が速やかにＶ_c −Ｖ_thとなるようにする。

【０２４３】次に、トランジスタ２８２のゲート電圧Ｖ
_pre を０ＶからＶ_biasにした後、再び０Ｖとすることに
よって、トランジスタ２８２をｏｎ状態にし、データ転
送線１４の電位Ｖ_BLをプリチャージ電圧に充電する。こ
のプリチャージ電圧は、トランジスタ２８１のしきい値
をＶ_thとすると、Ｖ_c −Ｖ_thとなり、トランジスタ２８
１はｏｆｆ状態となり、差動センスアンプ１６の入力端
子１７の電位Ｖ_inはトランジスタ２８２のドレイン電圧
であるＶ_DDとなる。

【０２４４】次いで、選択データ選択線１１_sel の電位
Ｖ_WLsel をプリチャージ電圧よりも低い電圧である、例
えば０Ｖにし、選択メモリセル１３_sel に電流を供給す
る。この時、非選択データ選択線１１_unsel の電位Ｖ
_WLunsel は、プリチャージ電圧以上の電圧に保ったまま
とする。

【０２４５】選択メモリセル１３_sel に電流を供給した
際、選択メモリセル１３_sel のデータ状態が“０”の場
合は、“１”の場合よりも抵抗が低いため、データ転送
線１４の電圧Ｖ_BLは、データ状態が“０”の場合は
“１”の場合よりも電圧降下量が大きくなる。

【０２４６】この後、データ転送線１４の電位Ｖ_BLが低
下するため、トランジスタ２８１が再びｏｎ状態とな
り、差動センスアンプ１６からデータ転送線１４に電流
が流れる。ここで、トランジスタ２８１に流れる電流Ｉ
は、トランジスタ２８１が飽和領域で動作しているた
め、（Ｖ_c −Ｖ_th−Ｖ_BL）² に比例する。そのため、Ｖ
_BLが（Ｖ_c −Ｖ_th）より小さくなるのに従って、トラン
ジスタ２８１のコンダクタンスがより大きくなる。

【０２４７】従って、選択データ選択線１１_sel から流
れる電流によってデータ転送線１４の電位Ｖ_BLが低下す
ると、トランジスタ２８１に流れる電流が増大し、デー
タ転送線１４の電位Ｖ_BLをＶ_c −Ｖ_thに維持しようとす
る。そこで、データ転送線１４の電位Ｖ_BLが低下するの
を防止することができる。

【０２４８】従って、読み出し動作の間、データ転送線
１４と非選択データ選択線１１_{unse l} の間の電位差を従
来例よりも小さく保つことができ、非選択メモリセル１
３_{un sel} の抵抗ばらつきによる読み出しマージンの低下
を抑えることができる。

【０２４９】また、データ転送線１４の電位_ＶBLがより
一定になるため、データ転送線１４と非選択データ選択
線１１_unsel との間の電位差を読み出し動作の間、従来
よりも一定に保つことができる。従って、選択メモリセ
ル１３_sel に印加される電圧をより一定にすることがで
き、読み出し動作をより安定に行うことができる。

【０２５０】一方、入力端子１７の電圧は、トランジス
タ２８２によるプリチャージ以後、選択メモリセル１３
_sel を経て供給される電流による放電によって低下す
る。この低下量をΔＶ_a 、入力端子１７の容量をＣ、メ
モリセル１３_sel に流れる電流をＩ、選択データ選択線
１１_sel を選択してからの経過時間をｔとすると、デー
タ転送線１４がトランジスタ１８３に流れる電流でほぼ
（Ｖ_c −Ｖ_th）に再充電された場合に、ΔＶ_a ＝Ｉｔ／
Ｃで表せる。

【０２５１】従って、入力端子１７の容量Ｃを十分小さ
くすることで、入力端子１７の電圧の低下量ΔＶ_a を大
きくすることができ、データ転送線１４の容量に依存せ
ず、大きな信号出力を入力端子１７で取り出すことがで
きる。

【０２５２】なお、本発明は、上記実施形態に限定され
るものではない。例えば、非磁性絶縁膜や素子分離絶縁
膜等の絶縁膜としては、熱酸化によって形成された酸化
膜、３０ｋｅＶ程度の低加速エネルギーで酸素を注入し
た酸化膜、スパッタ法等の成膜手法によって形成された
シリコン酸化膜やシリコン窒化膜等の絶縁膜であっても
よいし、またこれらを組み合わせて形成されたものであ
ってもよい。また、絶縁膜自体は、磁性膜や金属膜を絶
縁膜に変換するこれら以外の方法、例えば堆積した磁性
膜に酸素イオンを注入する方法や、堆積した磁性膜を酸
化する方法を用いてもかまわない。また、もちろん、レ
ジスト，Ｓｐｉｎ−ｏｎ−ｇｌａｓｓ，シリコン窒化
膜，タンタル酸化膜、またはＡｌ₂ Ｏ₃ の単層膜、或い
はそれらの複合膜を用いることもできる。

【０２５３】また、第１及び第２の磁性体膜は、希薄磁
性半導体であるＨｇＭｎＴｅやＣｄＭｎＳｅ、ＩｎＭｎ
Ａｓ、ＧａＭｎＡｓでも良い。この場合、非磁性絶縁膜
としては、ｎ型またはｐ型にドープしたＨｇＣｄＴｅ、
ＩｎＧａＡｓでもよい。また、第１及び第２の磁性体膜
は、ＭｎＦｅ₂ Ｏ₄ 、Ｆｅ₃ Ｏ₄ 、ＣｏＦｅ₂ Ｏ₄ 、Ｎ
ｉＦｅ₂ Ｏ₄ などのスピネルフェライトでもよい。ま
た、第１の磁性体膜と第２の磁性体膜との上下関係は入
れ替えてもかまわない。

【０２５４】また、第１及び第２の磁性体膜に挟まれた
非磁性絶縁膜は、半導体膜でも良く、前記磁性体膜の面
抵抗よりも絶縁膜の面抵抗の方が大きくなればよい。

【０２５５】さらに、第１及び第３実施形態のＴＭＲメ
モリセル構造の第１の磁性体膜，非磁性絶縁膜及び第２
の磁性体膜の積層構造を、グラニュラー薄膜で置き換え
てもよい。グラニュラー膜の構成としては、例えば、非
磁性絶縁膜としてＡｌ₂ Ｏ₃やＳｉＯ₂ ，ＭｇＯ，Ｈｆ
Ｏ₂ などからなる非磁性絶縁体母相中に、Ｃｏ等の強誘
電体材料からなる直径０．１μｍ以下の第１の磁性粒子
と、第１の磁性粒子と保持力が異なり、直径０．１μｍ
以下のＦｅ等の磁性粒子とを分散させた構造にするとよ
い。すると、第１の磁性体膜と第２の磁性体膜との磁化
ベクトルの配列変化に応じて抵抗変化が生ずる。

【０２５６】グラニュラー膜では、磁性粒子の間隔によ
って抵抗変化量が決まるので、グラニュラー膜の薄膜
は、非磁性絶縁膜ほど薄くする必要がなく、１０ｎｍ程
度でもよい。このため、より成膜条件のばらつきを抑え
ることができる。

【０２５７】本実施形態では、トランジスタ１５，１
９，２８２としてｎ型ＭＩＳＦＥＴを用いたが、ゲート
入力を反転すれば、ｐ型ＭＩＳＦＥＴを用いてもよい。
また、ｎ型ＭＩＳＦＥＴでなく、例えばｎｐｎバイポー
ラトランジスタでもよいし、ｐｎｐバイポーラトランジ
スタでもよい。

【０２５８】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。

【０２５９】

【発明の効果】以上説明したように本発明によれば、デ
ータ転送線とデータ選択線に、整流作用を有する素子を
挿入することによって、データ転送線に複数のＴＭＲメ
モリセルを接続しても、大きな読み出し信号を得つつ高
集積化を図ることができる。

【０２６０】また、その電流出力端子の一端が前記デー
タ転送線に接続され、しきい値がＶ_thであるトランジス
タと、このトランジスタの制御入力端子に電圧Ｖ_c を供
給する電圧ノードとを具備しする磁気記憶装置におい
て、メモリセルからのデータの読み出し動作時、該トラ
ンジスタの電流出力端子の他端の電圧を、Ｖ_c −Ｖ_thよ
り高くすることによって、データ転送線に複数のＴＭＲ
メモリセルを接続しても、大きな読み出し信号を得つつ
高集積化を図ることができる。

【図面の簡単な説明】

【図１】第１実施形態に係わるＴＭＲメモリセルのメモ
リセルマトリクスの読み取り動作を行う回路構成を模式
的に示す図。

【図２】図１の回路の読み出し動作を説明するためのタ
イミングチャートを示す図。

【図３】第１実施形態に係わる磁気記憶装置のメモリセ
ルブロックの構成を示す図。

【図４】図３のメモリセルブロックの製造工程を示す工
程図。

【図５】図３のメモリセルブロックの製造工程を示す工
程図。

【図６】図３のメモリセルブロックの製造工程を示す工
程図。

【図７】図３のメモリセルブロックの製造工程を示す工
程図。

【図８】ｐ型ＭＩＳＦＥＴを図３に示したメモリセルブ
ロックと同時形成した場合の構成を示す図。

【図９】データ転送線をゲート電極とｐ型ソース・ドレ
イン層に対する配線層として用いた例を示す図。

【図１０】変形例１に係わる磁気記憶装置のメモリセル
ブロックを含む読み出し回路の構成を示す図。

【図１１】図１０の回路の動作を説明するためのタイミ
ングチャートを示す図。

【図１２】図１０に示した磁気記憶装置のメモリセルブ
ロックの具体的な構成を示す図。

【図１３】図１２のメモリセルブロックの製造工程を示
す図。

【図１４】第１実施形態の変形例３に係わるメモリセル
マトリクスの読み取り動作を行う回路構成を示す図。

【図１５】図１５の動作を説明するためのタイミングチ
ャートを示す図。

【図１６】図１４の回路図のメモリセルブロックの具体
的な構成を示す図。

【図１７】第２実施形態に係わるＴＭＲメモリセル部分
の熱平衡状態のバンドダイアグラムを示す図。

【図１８】図１７において、±Ｖの電圧を印加した場合
のＴＭＲメモリセルのバンドダイアグラムを示す図。

【図１９】図１７において、±Ｖ’（＜Ｖ）の電圧を印
加した場合のＴＭＲメモリセルのバンドダイアグラムを
示す図。

【図２０】第２実施形態に係わる磁気記憶装置のＴＭＲ
メモリセルの構成を示す図。

【図２１】図２０に示したＴＭＲメモリセルの製造工程
を示す図。

【図２２】図２０に示したＴＭＲメモリセルの製造工程
を示す図。

【図２３】第２実施形態の変形例１に係わるＴＭＲメモ
リセルのバンドダイアグラムを示す図。

【図２４】図２３のＴＭＲメモリセルの具体的な構成を
示す図。

【図２５】第２実施形態の変形例２に係わるＴＭＲメモ
リセルの構成を示す断面図。

【図２６】図２５に示したＴＭＲメモリセルに電圧を印
加した場合のダイアグラムを示す図。

【図２７】ＴＭＲメモリセルの典型的な電流−電圧特性
を示す特性図。

【図２８】第３実施形態に係わるＴＭＲメモリセルの読
み出し回路を示す図。

【図２９】図２８の回路の動作を説明するためのタイミ
ングチャートを示す図。

【図３０】従来のＴＭＲメモリセル，データ選択線及び
データ転送線の構成を示す模式図。

【図３１】従来のメモリセルマトリクスを形成した回路
図を模式的に示す図。

【図３２】データ転送線１４に並列にｍ個のメモリセル
が接続された場合、メモリセルのデータを読み出す際の
等価回路を示す図。

【符号の説明】

１１…データ選択線 １２…整流素子 １３…メモリセル １４…データ転送線 ３１…基板 ３１…ｐ型シリコン基板 ３２…ｎ⁺ 型シリコン層 ３３…ｎ型シリコン層 ３４…素子分離絶縁膜 ３５…導電体層 ３６…第１のバリアメタル層 ３７…ショットキーダイオード ３８…第２の素子分離絶縁膜 ３９…第１の磁性体膜 ４０…非磁性絶縁膜 ４１…磁性体膜 ４２…第２のバリアメタル層 ４３…第３の素子分離絶縁膜 ８１…ゲート絶縁膜 ８２…ゲート電極 ８３…ｐ型ソース・ドレイン層 １０１…ｐｎ接合ダイオード １２１…ｎ型シリコン基板 １２２…ｐ⁺ 型シリコン層 １２３…ｐ型シリコン層 １２４…ｎ型シリコン層 １３１…絶縁体層 １７１…第１の磁性体膜 １７２…非磁性絶縁膜 １７３…第２の磁性体膜 １８３…トランジスタ ２０１…絶縁層 ２０２…データ選択線 ２０３…第１のバリアメタル層 ２０４…第１の磁性体膜 ２０５…絶縁膜 ２０５…非磁性絶縁膜 ２０６…第２の磁性体膜 ２０７…第２のバリアメタル層 ２０８…素子分離絶縁膜 ２３１…非磁性絶縁膜 ２４５ａ，ｂ…非磁性体絶縁膜 ２５１…第１の磁性体膜 ２５２…非磁性体絶縁膜 ２５３…第２の磁性体膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１の磁性体と第２の磁性体との間に介在
   するように非磁性絶縁膜が形成されたメモリセルと、こ
   のメモリセルの一端に接続されたデータ選択線と、前記
   メモリセルの他端に接続されたデータ転送線とを具備
   し、 複数の前記データ選択線が、それぞれ前記メモリセルを
   介して１本のデータ転送線に接続された磁気記憶装置で
   あって、 前記データ選択線と各メモリセルとの間，前記データ転
   送線と各メモリセルとの間、又は各メモリセル中には、
   それぞれ整流方向が一致する整流素子が挿入されている
   ことを特徴とする磁気記憶装置。
2. 【請求項２】第１の磁性体膜，非磁性絶縁膜及び第２の
   磁性体膜が順次積層されて形成されたメモリセルと、第
   １の磁性体膜に接続されたデータ選択線と、第２の磁性
   体膜に接続されたデータ転送線とを具備し、 複数の前記データ選択線が、それぞれ前記メモリセルを
   介して１本のデータ転送線に接続された磁気記憶装置で
   あって、 第１の磁性体膜に対する前記非磁性絶縁体の障壁高さ
   は、第２の磁性体膜に対する前記非磁性絶縁体の障壁高
   さと異なることを特徴とする磁気記憶装置。
3. 【請求項３】第１の磁性体と第２の磁性体との間に非磁
   性絶縁膜が介在するように形成されたメモリセルと、こ
   のメモリセルの一端に形成されたデータ選択線と、前記
   メモリセルの他端に接続されたメモリセルとを具備した
   磁気記憶装置において、 電流出力端子の一端が前記データ転送線に接続され、し
   きい値がＶ_thであるトランジスタと、このトランジスタ
   の制御入力端子に電圧Ｖ_c を供給する電圧ノードとを具
   備し、 前記メモリセルからのデータの読み出し動作時、該トラ
   ンジスタの電流出力端子の他端の電圧は、Ｖ_c −Ｖ_thよ
   り高いことを特徴とする磁気記憶装置。
4. 【請求項４】複数の前記データ選択線が、それぞれ前記
   メモリセルを介して１本のデータ転送線に接続されてい
   ることを特徴とする請求項３に記載の磁気記憶装置。