JP7116376B2 - 不良ビットを管理するメモリ・デバイス、メモリ・システム、および、その実装方法 - Google Patents

不良ビットを管理するメモリ・デバイス、メモリ・システム、および、その実装方法 Download PDF

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Description

本発明は、一般に、メモリに関し、詳細には、メモリのための不良ビット・レジスタ(bad bit register)に関する。
一部のマルチタイム・プログラマブル不揮発性メモリ、例えば、スピントルクＭＲＡＭは、固有の書き込みエラー率を有するという問題に悩まされている。これは、任意のビットが書き込まれるたびに、ビットが正しい状態に書き込まれない確率がゼロではないことを意味する。典型的には、そのようなエラーのエラー率は、非常に低くなるように、例えば、１ｅ－９エラー／書き込み以下になるように設計されている。しかしながら、多くの用途では、特に、一部のビットが他のビットよりも書き込みエラー率が悪い場合、これは十分ではない。本明細書で使用されるように、用語「不良ビット」とは、他のビットよりも書き込みエラー率が悪い、例えば、他のビットのしきい値数を超える、またはしきい値書き込みエラー率を超える、あるいはその両方のビットを指す。その場合、不良ビットは、最終的にフィールドでエラーを引き起こす。
この問題に対処する１つのやり方は、一部の形態のエラーを訂正することができるエラー訂正コードを使用することである。例えば、コードによっては、２つのエラーを訂正することはできないが、７２ビットのワードで１つのエラーを訂正することができるものがある。しかしながら、書き込みエラー率が十分に高い不良ビットがある場合、最終的に、不良ビットは、訂正不能エラー（例えば、１ワードに２つのエラー）を引き起こす。
この問題に対処する別のやり方は、バーンイン・テストにおいて、これらの不良ビットを識別し、工場でヒューズ作動することである。メモリ内のヒューズ・ビット・レジスタがバーンイン・テスト中に識別されるような、不良ビットを含むワードのアドレスを記録する。次いで、これらのアドレスを使用してこれらのワードをヒューズ作動し、代わりに他の冗長なワードを使用するようにする。しかしながら、これは、書き込みエラー率の悪いビットの問題を解決するには非実用的である場合が多い。例えば、バーンイン・テスト中にすべてのビットを１ｅ９回、読み書きする必要がある可能性があり、これは時間がかかりすぎ、したがって費用がかかりすぎる。
したがって、前述の問題を克服する、メモリ内の不良ビットを管理する改善されたやり方が必要である。
本発明は、不良ビットを管理するメモリ・デバイス、メモリ・システム、および、その実装方法を提供する。
本発明の一態様によると、メモリ・デバイスが提供される。本メモリ・デバイスは、不揮発性ランダム・アクセス・メモリを含む。不揮発性メモリは、エラーがあると判定されたビットのアドレスを記憶するように構成された不審ビット・レジスタ(suspect bit register)を含む。不揮発性メモリは、（ｉ）第１のエラーが原因で不審ビット・レジスタに現れ、かつ（ｉｉ）第２のエラーがあると判定されたビットのアドレスを記憶するように構成された不良ビット・レジスタをさらに含む。したがって、本メモリ・デバイスは、不良ビットをヒューズ作動することができように不良ビットを識別し、したがって不揮発性ランダム・アクセス・メモリの使用中のエラーを回避することによって、一部のビットが他のビットよりも書き込みエラー率が悪いという前述の問題を克服する。
対応するコンピュータ実施方法も提供される。
さらに、以下の好ましい特徴が提供される。
一実施形態において、不審ビット・レジスタは、バーンイン・プロセス後にエラーが発生したと判定されたビットのアドレスを記憶するように構成され、メモリ・デバイスは、バーンイン・プロセス中にエラーがあると判定されたビットを識別するように構成されたメイン・レジスタをさらに含む。したがって、本発明によってバーンイン・エラーに対処することができる。
一実施形態において、メイン・レジスタおよび不良ビット・レジスタは、ヒューズ・ビット・レジスタとして構成されている。したがって、不良ビットがもはや使用されることがないように、不良ビットをヒューズ作動することができる。
一実施形態において、メイン・レジスタおよびヒューズ・ビット・レジスタは、不揮発性ランダム・アクセス・メモリに含まれている。したがって、単一のデバイスを使用して、前述のレジスタを提供することができるため、本発明を実施するための他のデバイスの使用を回避することができる。
本発明の別の態様によると、メモリ・システムが提供される。本メモリ・システムは、許容できない書き込みエラー率があると判定されたビットを含むワードのアドレスを記憶するように構成された不良ビット・レジスタを含む。本メモリ・システムは、不良ビットを識別して不良ビット・レジスタに書き込むように構成された不審ビット・レジスタをさらに含む。本メモリ・システムは、プロセッサをさらに含む。プロセッサは、エラー訂正コードを使用してエラーを検出したことに応答して、不審ビット・レジスタ内のエラーに関連するビットのアドレスを検索するように構成されている。プロセッサは、一致するものが存在するということに応答して、エラーに関連するビットのアドレスを不審ビット・レジスタから削除し、エラーに関連するビットのアドレスを不良ビット・レジスタに書き込むようにさらに構成されている。したがって、本メモリ・システムは、不良ビットをヒューズ作動することができるように不良ビットを識別し、したがってメモリ・システムの使用中のエラーを回避することによって前述の固有の書き込みエラー率を克服する。
対応するコンピュータ実施方法も提供される。
さらに、以下の好ましい特徴が提供される。
一実施形態において、プロセッサは、一致するものが存在しないということに応答して、エラーに関連するビットのアドレスを不審ビット・レジスタに書き込むように構成されている。したがって、不審ビットは、不審ビットを不良ビット・レジスタに含めるべきかどうかを後で検討するために識別され得る。
一実施形態において、本メモリ・システムは、バーンイン・プロセス中に不良であると判定されたビットを識別するように構成されたメイン・レジスタをさらに含む。したがって、本発明によってバーンイン・エラーに対処することができる。
一実施形態において、メイン・レジスタおよび不良ビット・レジスタは、ヒューズ・ビット・レジスタとして構成され、プロセッサは、ヒューズ・ビット・レジスタを使用して不良であると判定されたワードをヒューズ作動し、不良であると判定されたワードのそれぞれをそれぞれの冗長なアドレスで置き換えるように構成されている。したがって、不良ビットがもはや使用されることがないように、不良ビットをヒューズ作動することができる。
一実施形態において、不良ビット・レジスタ、不審ビット・レジスタ、およびメイン・レジスタは、同じ不揮発性メモリ・デバイスに含まれている。したがって、単一のデバイスを使用して前述のレジスタを提供することができるため、本発明を実施するための他のデバイスの使用を回避することができる。
これらおよび他の特徴ならびに利点は、添付の図面に関連して読まれるべき、それらの例示的な実施形態の以下の詳細な説明から明らかになるであろう。
以下の説明は、以下の図を参照して好ましい実施形態の詳細を提供する。
本発明の実施形態による、レジスタ１００のセットを示す図である。 本発明の実施形態による、レジスタ２００の別のセットを示す図である。 本発明の実施形態による、本発明の原理を適用することができる例示的な処理システム３００を示す図である。 本発明の実施形態による、本発明の原理を適用することができる別の例示的な処理システム４００を示す図である。 本発明の実施形態による、本発明の原理を適用することができるさらに別の例示的な処理システム５００を示す図である。 本発明の実施形態による、不良ビットを管理するための例示的な方法６００を示す図である。 本発明の実施形態による、不良ビットを管理するための別の例示的な方法７００を示す図である。 本発明の実施形態による、不良ビットを管理するための別の例示的な方法７００を示す図である。
本発明は、メモリのための不良ビット・レジスタを対象とする。本明細書で使用されるように、用語「不良ビット」とは、１つまたは複数のエラーに関連付けられたビットを指す。
一実施形態において、本発明は、フィールドにおいて不良ビットを識別およびヒューズ作動(fuse-out)するための方法を提供する。これにより、通常の動作中に書き込みエラー率の高いビットを識別し、これらのビットがもはや使用されることがないように、これらのビットをヒューズ作動することができる。
一実施形態において、２つのレジスタ、すなわち不良ビット・レジスタおよび不審ビット・レジスタが使用される。別の実施形態では、３つのレジスタ、すなわちメイン・レジスタ、不良ビット・レジスタ、および不審ビット・レジスタが使用される。
図１は、本発明の実施形態による、レジスタ１００のセットを示す。図１の実施形態では、レジスタ１００のセットは、不良ビット・レジスタ１１０および不審レジスタ１２０を含む。
図２は、本発明の実施形態による、レジスタ２００の別のセットを示す。図２の実施形態では、レジスタ２００のセットは、不良ビット・レジスタ１１０、不審レジスタ１２０、およびメイン・レジスタ２３０を含む。メイン・レジスタ２３０および不良ビット・レジスタ１１０は、ヒューズ・ビット・レジスタ２４０を形成することができる。
したがって、図２のレジスタ２００のセットは、メイン・レジスタ２３０を含むことによって、ならびにメイン・レジスタ２３０および不良ビット・レジスタ１１０からヒューズ・ビット・レジスタ２４０を形成することによって図１のレジスタ１００のセットとは異なる。
図１および図２を参照すると、不良ビット・レジスタ１１０は、不揮発性メモリ自体から形成することができる。不良ビット・レジスタ１１０は、動作中に、書き込みエラー率が悪いと判定されたビットを含むワードのアドレスを記録するために使用される。不良ビット・レジスタ１１０が満杯になると、後続のアドレスは、不良ビット・レジスタ１１０の最も古いアドレス（最も昔に書き込まれたアドレス）に上書きされる。
不審ビット・レジスタ１２０も不揮発性メモリ自体から形成することができる。不審ビット・レジスタ１２０は、不良ビットを識別して不良ビット・レジスタ１１０に書き込むために使用される。エラー訂正コードによりエラーが検出されるたびに、エラーであったビットのアドレスが不審ビット・レジスタ１２０内で検索される。エラーであったビットのアドレスが現れない場合は、そのビットのアドレスが不審ビット・レジスタ１２０に書き込まれる。エラーであったビットのアドレスが現れた場合は、そのビットのアドレスは、不審ビット・レジスタ１２０から削除され、そのビットを含むワードのアドレスが不良ビット・レジスタ１１０に書き込まれる。不審ビット・レジスタ１２０が満杯になった場合、後続のアドレスは、不審ビット・レジスタ１２０の最も古いアドレス（最も昔に書き込まれたアドレス）に上書きされる。
図２を参照すると、メイン・レジスタ２３０は、ワンタイム・プログラマブル・メモリまたは不揮発性メモリ自体から形成することができる。メイン・レジスタ２３０は、高温のチップ・ハンダ・プロセス中に情報を記憶するように、十分に熱的に安定でなければならない。メイン・レジスタ２３０は、バーンイン中に、不良ビット（典型的には、例えば、電気的にショートまたはオープンであるなどの高い書き込みエラー率以外の理由で不良であるビット）を識別するために使用される。
不良ビット・レジスタ１１０およびメイン・レジスタ２３０は、不良ワードをヒューズ作動し、それらを冗長アドレスに置き換えるために使用されるヒューズ・ビット・レジスタ２４０をともに形成する。
したがって、図１のレジスタ１００のセットおよび図２のレジスタ２００のセットは、それぞれ、有利には、フィールドでの不良ビットを識別しヒューズ作動する。これにより、通常の動作中に書き込みエラー率の高いビットを識別し、これらのビットをヒューズ作動し、これらのビットがもはや使用されなくなるため、前述の固有の書き込みエラー率の問題を克服することができる。
図３は、図１のレジスタ１００のセットの例示的な実施態様を示す。特に、図３は、本発明の実施形態による、不揮発性メモリに含まれる図１の不良ビット・レジスタ１１０および不審ビット・レジスタ１２０を備える例示的な処理システム３００を示す。
処理システム３００は、システムバス（または他の通信媒体であるが、説明および例示のために以降「システムバス」と呼ばれる）３０２を介して、他の構成要素に動作可能に結合された少なくとも１つのプロセッサ（ＣＰＵ）３０４を含む。キャッシュ３０６、読み取り専用メモリ（ＲＯＭ）３０８、ランダム・アクセス・メモリ（ＲＡＭ）３１０、入力／出力（Ｉ／Ｏ）アダプタ３２０、サウンド・アダプタ３３０、ネットワーク・アダプタ３４０、ユーザ・インタフェース・アダプタ３５０、およびディスプレイ・アダプタ３６０がシステムバス３０２に動作可能に結合されている。
図３の実施形態では、ＲＡＭ３１０は、不良ビット・レジスタ１１０および不審ビット・レジスタ１２０を含む。一実施形態において、ＲＡＭ３１０は、磁気トンネル接合を有するスピントルク磁気抵抗ＲＡＭ（Spin Torque Magnetoresistive RAM）によって実施される。もちろん、本発明は、前述のタイプのＲＡＭに限定されず、したがって、本発明の思想を維持しながら、本発明の教示に従って他の不揮発性メモリ・タイプも使用することができる。
第１の記憶装置３２２および第２の記憶装置３２４が、Ｉ／Ｏアダプタ３２０によってシステムバス３０２に動作可能に結合されている。記憶装置３２２および３２４は、ディスク記憶装置（例えば、磁気または光学ディスク記憶装置）、固体磁気装置などのいずれであってもよい。記憶装置３２２および３２４は、同じタイプの記憶装置または異なるタイプの記憶装置であってもよい。
スピーカ３３２がサウンド・アダプタ３３０によってシステムバス３０２に動作可能に結合されている。トランシーバ３４２がネットワーク・アダプタ３４０によってシステムバス３０２に動作可能に結合されている。ディスプレイ装置３６２がディスプレイ・アダプタ３６０によってシステムバス３０２に動作可能に結合されている。
第１のユーザ入力装置３５２、第２のユーザ入力装置３５４、および第３のユーザ入力装置３５６がユーザ・インタフェース・アダプタ３５０によってシステムバス３０２に動作可能に結合されている。ユーザ入力装置３５２、３５４、および３５６は、キーボード、マウス、キーパッド、画像キャプチャ装置、モーション検知装置、マイクロホン、前述の装置のうちの少なくとも２つの機能を組み込んだ装置などのいずれであってもよい。もちろん、本発明の思想を維持しながら、他のタイプの入力装置も使用することができる。ユーザ入力装置３５２、３５４、および３５６は、同じタイプのユーザ入力装置または異なるタイプのユーザ入力装置であってもよい。ユーザ入力装置３５２、３５４、および３５６は、システム３００との間で情報を入出力するために使用される。
もちろん、処理システム３００は、当業者によって容易に考えられるように、他の要素（図示せず）を含むこともでき、ある特定の要素を省略することもできる。例えば、当業者によって容易に理解されるように、様々な他の入力装置または出力装置あるいはその両方を、それらの特定の実施態様に応じて、処理システム３００に含めることができる。例えば、様々なタイプの無線または有線あるいはその両方の入力装置または出力装置あるいはその両方を使用することができる。さらに、当業者によって容易に認識されるように、様々な構成において追加のプロセッサ、コントローラ、メモリなども利用することができる。処理システム３００のこれらおよび他の変形形態は、本明細書に提供される本発明の教示を与えられた当業者によって容易に考えられる。
図４および図５は、図２のレジスタ２００のセットのそれぞれの実施形態を示す。特に、図４は、本発明の実施形態による、すべてが不揮発性メモリに含まれている図２の不良ビット・レジスタ１１０、不審ビット・レジスタ１２０、およびメイン・レジスタ２３０を備える例示的な処理システム４００を示す。図５は、本発明の実施形態による、不揮発性メモリに含まれている図２の不良ビット・レジスタ１１０および不審ビット・レジスタ１２０を備える例示的な処理システム５００を示し、一方、図２のメイン・レジスタ２３０は、ワンタイム・プログラマブル・メモリから形成されている。
したがって、図４のコンピュータ処理システム４００は、メイン・レジスタ２３０も含むことによって、図３のコンピュータ処理システム３００とは異なり、メイン・レジスタ２３０がＲＡＭ４１０に含まれている。図５のコンピュータ処理システム５００は、メイン・レジスタ２３０も含むことによって図３のコンピュータ処理システム３００とは異なり、メイン・レジスタ２３０が（ＲＡＭ５１０ではなく）ワンタイム・プログラマブル・メモリに含まれている。加えて、図４～図５に関して、メイン・レジスタ２３０および不良ビット・レジスタ１１０は、ヒューズ・ビット・レジスタ２４０を形成する。
ここで、方法６００を図６に関して説明する。本明細書に記載される以下のものが、図６の方法６００を実行することができることを認識されたい。すなわち、図１のレジスタ１００のセット、および図３のコンピュータ処理システム３００である。メイン・レジスタ２３０を使用することなく、本明細書に記載される以下のものも図６の方法６００を実行することができることをさらに認識されたい。すなわち、図２のレジスタ２００のセット、図４のコンピュータ処理システム４００、および図５のコンピュータ処理システム５００である。
図６は、本発明の実施形態による、不良ビットを管理するための例示的な方法６００を示す。方法６００は、以下のものを含む。すなわち、不良ビット・レジスタ（例えば、図１および図３の不良ビット・レジスタ１１０）、ならびに不審ビット・レジスタ（例えば、図１および図３の不審ビット・レジスタ１２０）である。
ステップ６１０では、（ｉ）許容できない書き込みエラー率があると判定されたビットを含むワードのアドレスを記憶するための不良ビット・レジスタと、（ｉｉ）不良ビットを識別して不良ビット・レジスタに書き込むための不審ビット・レジスタと、を構成する。一実施形態において、許容できない書き込みエラー率は、しきい値に基づいて許容できないと判定され得る。一実施形態において、不審ビット・レジスタは、不審ビット・レジスタが満杯であること、および不審ビット・レジスタに書き込むためのアドレスが保留になっていることに応じて、不審ビット・レジスタのアドレスの最も古いアドレスが上書きされるように構成することができる。
ステップ６２０では、（例えば、エラー訂正コードを使用して）エラーが検出されたかどうかを判定する。エラーが検出された場合は、ステップ６３０に進む。そうでなければ、方法は、終了する。
ステップ６３０では、不審ビット・レジスタ内のエラーに関連するビットのアドレスに一致するものを検索する。
ステップ６４０では、一致するものが存在するかどうかを判定する。一致するものが存在する場合は、ステップ６５０に進む。そうでなければ、ステップ６６０に進む。
ステップ６５０（一致するものが存在する）では、エラーに関連するビットのアドレスを不審ビット・レジスタから削除し、エラーに関連するビットのアドレスを不良ビット・レジスタに書き込む。エラーに関連するビットは、２つの故障、すなわち、ビットのアドレスが結果として不審ビット・レジスタに配置されることになる第１の故障と、ビットのアドレスが結果として不良ビット・レジスタに配置されることになる第２の故障と、を被ったと考えることができることを認識されたい。
ステップ６６０（一致するものが存在しない）では、エラーに関連するビットのアドレスを不審ビット・レジスタに書き込む。
ここで、方法７００を図７～図８に関して説明する。本明細書に記載される以下のものが、図７～図８の方法７００を実行することができることを認識されたい。すなわち、図２のレジスタ２００のセット、図４のコンピュータ処理システム４００、および図５のコンピュータ処理システム５００である。
図７～図８は、本発明の実施形態による、不良ビットを管理するための別の例示的な方法７００を示す。方法７００は、以下のものを含む。すなわち、不良ビット・レジスタ（例えば、図２、図４および図５の不良ビット・レジスタ１１０）、不審ビット・レジスタ（例えば、図２、図４および図５の不審ビット・レジスタ１２０）、メイン・レジスタ（例えば、図２、図４および図５のメイン・レジスタ２３０）、ならびにヒューズ・ビット・レジスタ（例えば、図２、図４および図５のヒューズ・ビット・レジスタ２４０）である。
ステップ７０５では、（ｉ）許容できない書き込みエラー率があると判定されたビットを含むワードのアドレスを記憶するための不良ビット・レジスタと、（ｉｉ）不良ビットを識別して不良ビット・レジスタに書き込むための不審ビット・レジスタと、（ｉｉｉ）バーンイン・プロセス中に不良であると判定されたビットを識別するためのメイン・レジスタと、を構成する。一実施形態において、許容できない書き込みエラー率は、しきい値に基づいて許容できないと判定され得る。一実施形態において、バーンイン・プロセス中に不良であると判定されたビットは、電気的短絡状態および電気的開回路状態に対応する可能性がある。一実施形態において、不審ビット・レジスタは、不審ビット・レジスタが満杯であること、および不審ビット・レジスタに書き込むためのアドレスが保留になっていることに応じて、不審ビット・レジスタのアドレスの最も古いアドレスが上書きされるように構成することができる。一実施形態において、不良ビット・レジスタは、不良ビット・レジスタが満杯であること、および不良ビット・レジスタに書き込むためのアドレスが保留になっていることに応じて、不良ビット・レジスタのアドレスの最も古いアドレスが上書きされるように構成することができる。
ステップ７１０では、メイン・レジスタおよび不良ビット・レジスタからヒューズ・ビット・レジスタを形成する。ヒューズ・ビット・レジスタは、不良であると判定されたワードをヒューズ作動し、不良であると判定されたワードをそれぞれの冗長なアドレスで置き換えるためのものである。
ステップ７１５では、ヒューズ・ビット・レジスタを使用して、不良であると判定されたワードをヒューズ作動し、不良であると判定されたワードのそれぞれをそれぞれの冗長なアドレスで置き換える。
ステップ７２０では、エラーが検出されたかどうかを（例えば、エラー訂正コードを使用して）判定する。エラーが検出された場合は、ステップ７３０に進む。そうでなければ、方法は、終了する。
ステップ７３０では、不審ビット・レジスタ内のエラーに関連するビットのアドレスに一致するものを検索する。
ステップ７４０では、一致するものが存在するかどうかを判定する。一致するものが存在する場合は、ステップ７５０に進む。そうでなければ、ステップ７６０に進む。
ステップ７５０（一致するものが存在する）では、不審ビット・レジスタからエラーに関連するビットのアドレスを削除し、エラーに関連するビットのアドレスを不良ビット・レジスタに書き込む。エラーに関連するビットは、２つの故障、すなわち、ビットのアドレスが結果として不審ビット・レジスタに配置されることになる第１の故障と、ビットのアドレスが結果として不良ビット・レジスタに配置されることになる第２の故障と、を被ったと考えることができることを認識されたい。
ステップ７６０（一致するものが存在しない）では、エラーに関連するビットのアドレスを不審ビット・レジスタに書き込む。
本発明は、任意の技術的に可能な詳細な統合レベルのシステム、方法、またはコンピュータ・プログラム製品、あるいはその組合せであってもよい。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体を含むことができる。
コンピュータ可読記憶媒体は、命令実行装置による使用のために命令を保持し記憶することができる有形の装置とすることができる。コンピュータ可読記憶媒体は、例えば、限定されることなく、電子記憶装置、磁気記憶装置、光記憶装置、電磁記憶装置、半導体記憶装置、または前述の任意の適切な組合せとすることができる。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストには、ポータブル・コンピュータ・ディスケット、ハードディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ポータブル・コンパクト・ディスク読み出し専用メモリ（ＣＤ－ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリ・スティック、フロッピー・ディスク、パンチカードなどの機械的に符号化された装置、または命令が記憶された溝の中の隆起構造、および前述の任意の適切な組合せが含まれる。本明細書で使用されるようなコンピュータ可読記憶媒体は、電波または他の自由に伝播する電磁波、導波路もしくは他の伝送媒体を通って伝播する電磁波（例えば、光ファイバーケーブルを通過する光パルス）、またはワイヤを通して送信される電気信号などの、それ自体一時的な信号であると解釈されるべきではない。
本明細書に記載されたコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理装置に、あるいは、ネットワーク、例えばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワークまたはワイヤレス・ネットワークあるいはその組合せを介して、外部コンピュータもしくは外部記憶装置にダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはその組合せを含むことができる。各コンピューティング／処理装置のネットワーク・アダプタ・カードまたはネットワーク・インタフェースは、ネットワークからコンピュータ可読プログラム命令を受信し、コンピュータ可読プログラム命令をそれぞれのコンピューティング／処理装置内のコンピュータ可読記憶媒体に記憶するために転送する。
本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、機械語命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、またはＳＭＡＬＬＴＡＬＫ（Ｒ）、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語または同様のプログラミング言語などの従来の手続き型プログラミング言語を含む、１つもしくは複数のプログラミング言語の任意の組合せで書かれたソース・コードまたはオブジェクトコードのいずれであってもよい。コンピュータ可読プログラム命令は、独立型のソフトウェア・パッケージとして、完全にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で、部分的にユーザのコンピュータおよび部分的に遠隔コンピュータ上で、あるいは完全に遠隔コンピュータまたはサーバ上で実行することができる。後者のシナリオでは、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを介してユーザのコンピュータに接続されてもよく、または外部コンピュータに（例えばインターネット・サービス・プロバイダを使用してインターネットを介して）接続されてもよい。一部の実施形態では、例えば、プログラマブル・ロジック回路、フィールドプログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路は、本発明の態様を実行するために、電子回路を個人専用にするコンピュータ可読プログラム命令の状態情報を利用することによってコンピュータ可読プログラム命令を実行することができる。
本発明の態様は、本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照して本明細書に記載されている。フローチャート図またはブロック図あるいはその両方の各ブロック、ならびにフローチャート図またはブロック図あるいはその両方のブロックの組合せは、コンピュータ可読プログラム命令によって実施することができることを理解されよう。
これらのコンピュータ可読プログラム命令は、コンピュータまたは他のプログラム可能データ処理装置のプロセッサを介して実行される命令がフローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックに指定された機能／動作を実施するための手段を作成するように、汎用コンピュータ、専用コンピュータまたは他のプログラム可能データ処理装置のプロセッサに提供されてマシンを生成することができる。これらのコンピュータ可読プログラム命令は、内部に命令が記憶されたコンピュータ可読記憶媒体が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックに指定された機能／動作の態様を実施する命令を含む製品を備えるように、コンピュータ、プログラム可能なデータ処理装置、または他の装置あるいはその組合せを特定のやり方で機能させるように指示することができるコンピュータ可読記憶媒体に記憶することもできる。
コンピュータ可読プログラム命令は、コンピュータ、他のプログラム可能装置、または他の装置上で実行される命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックに指定された機能／動作を実施するように、コンピュータ、他のプログラム可能データ処理装置、または他の装置にロードされ、一連の動作ステップをコンピュータ、他のプログラム可能装置、または他の装置上で実行させて、コンピュータ実施プロセスを生成することもできる。
図中のフローチャートおよびブロック図は、本発明の様々な実施形態による、システム、方法およびコンピュータ・プログラム製品の可能な実施態様のアーキテクチャ、機能性、および動作を示す。この点に関して、フローチャートまたはブロック図の各ブロックは、指定された論理機能を実施するための１つまたは複数の実行可能命令を含むモジュール、セグメント、または命令の一部を表すことができる。一部の代替の実施態様では、ブロックに示された機能は、図に示された順番とは異なって行われてもよい。例えば、連続して示されている２つのブロックは、実際には、実質的に同時に実行することができ、またはこれらのブロックは、含まれている機能性に応じて、時には逆の順番で実行することができる。ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方のブロックの組合せは、指定された機能もしくは動作を実行する、または特殊目的のハードウェアおよびコンピュータ命令の組合せを実行する特殊目的のハードウェア・ベースのシステムによって実施することができることにも留意されたい。
本明細書における本発明の「一実施形態」または「ある実施形態」ならびにそれらの他の変形形態への言及は、その実施形態に関連して記載された特定の特徴、構造、特性などが本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な場所に現れる、「一実施形態において」または「ある実施形態において」という句、同様にその他の変形形態の出現は、必ずしもすべて同一の実施形態を指すとは限らない。
以下の「／」、「～または・・あるいはその両方」、ならびに「のうちの少なくとも１つ」のいずれかの使用は、例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、ならびに「ＡおよびＢのうちの少なくとも１つ」の場合、最初に列記された選択肢（Ａ）のみの選択、または２番目に列記された選択肢（Ｂ）のみの選択、あるいは両方の選択肢（ＡおよびＢ）の選択を包含することが意図されていることを理解されたい。さらなる例として、「Ａ、Ｂ、またはＣあるいはその組合せ」ならびに「Ａ、ＢおよびＣのうちの少なくとも１つ」の場合、そのような句は、最初に列記された選択肢（Ａ）のみの選択、または２番目に列記された選択肢（Ｂ）のみの選択、または３番目に列記された選択肢（Ｃ）のみの選択、または最初および２番目に列記された選択肢（ＡおよびＢ）のみの選択、または最初および３番目に列記された選択肢（ＡおよびＣ）のみの選択、または２番目および３番目に列記された選択肢（ＢおよびＣ）のみの選択、または３つの選択肢すべて（ＡおよびＢおよびＣ）の選択を包含することが意図されている。これは、この技術および関連技術の当業者には容易に明らかなように、列記されている多くの項目について拡張することができる。
（例示であって限定することは意図されていない）システムおよび方法の好ましい実施形態を記載したが、上記の教示に照らして当業者が変更および変形を行うことができることに留意されたい。したがって、開示された特定の実施形態において、添付の特許請求の範囲によって概説されるような本発明の範囲内にある変更を行うことができることを理解されたい。したがって、特許法によって要求される詳細および特殊性とともに、本発明の態様を説明したが、特許証によって保護され請求および望まれるものは、添付の特許請求の範囲に記載されている。

Claims (18)

  1. 不揮発性ランダム・アクセス・メモリを含むメモリ・デバイスであって、前記不揮発性ランダム・アクセス・メモリは、
    書き込み エラーがあったと判定されたビットのアドレスを記憶するように構成された不審ビット・レジスタと、
    （ｉ）第１の書き込みエラーが原因で前記不審ビット・レジスタに現れ、かつ（ｉｉ）前記第１の書き込みエラー後に第２の書き込みエラーがあったと判定されたビットのアドレスを、前記不揮発性ランダム・アクセス・メモリにおける書き込みエラー率に基づく不良ビットのアドレスとして、記憶するように構成された不良ビット・レジスタと、
    を含む、メモリ・デバイス。
  2. 前記不審ビット・レジスタが、バーンイン・プロセス後に前記書き込みエラーが発生したと判定された前記ビットの前記アドレスを記憶するように構成され、前記メモリ・デバイスが、バーンイン・プロセス中にエラーがあると判定されたビットを識別するように構成されたメイン・レジスタをさらに備える、請求項１に記載のメモリ・デバイス。
  3. 前記メイン・レジスタおよび前記不良ビット・レジスタがヒューズ・ビット・レジスタとして構成されている、請求項２に記載のメモリ・デバイス。
  4. 前記メイン・レジスタおよび前記不良ビット・レジスタが前記不揮発性ランダム・アクセス・メモリに含まれている、請求項３に記載のメモリ・デバイス。
  5. 前記バーンイン・プロセス中に不良であると判定された前記ビットが電気的短絡状態および電気的開回路状態に対応する、請求項２または３に記載のメモリ・デバイス。
  6. 前記メイン・レジスタが前記不揮発性ランダム・アクセス・メモリに含まれている、請求項２に記載のメモリ・デバイス。
  7. 前記メイン・レジスタがワンタイム・プログラマブル・メモリ・デバイスに含まれている、請求項２に記載のメモリ・デバイス。
  8. 前記不揮発性ランダム・アクセス・メモリが磁気トンネル接合を有するスピントルク磁気抵抗ランダム・アクセス・メモリである、請求項１～７のいずれか１項に記載のメモリ・デバイス。
  9. 前記不審ビット・レジスタのアドレスの最も古いアドレスが、前記不審ビット・レジスタが満杯であること、および前記不審ビット・レジスタに書き込むためのアドレスが保留になっていることに応じて、上書きされる、請求項１～８のいずれか１項に記載のメモリ・デバイス。
  10. エラーがあったと判定されたビットのアドレスを記憶するように構成された不審ビット・レジスタと、
    （ｉ）第１のエラーが原因で前記不審ビット・レジスタに現れ、かつ（ｉｉ）第２のエラーがあったと判定されたビットのアドレスを記憶するように構成された不良ビット・レジスタと、
    を含む、不揮発性ランダム・アクセス・メモリ
    を備え、
    前記不良ビット・レジスタのアドレスの最も古いアドレスが、前記不良ビット・レジスタが満杯であること、および前記不良ビット・レジスタに書き込むためのアドレスが保留になっていることに応じて、上書きされる、メモリ・デバイス。
  11. 不揮発性ランダム・アクセス・メモリを含むメモリ・デバイスの実装方法であって、
    書き込み エラーがあると判定されたビットのアドレスを記憶する不審ビット・レジスタを前記不揮発性ランダム・アクセス・メモリ内に構成することと、
    （ｉ）第１の書き込みエラーが原因で不審ビット・レジスタに現れ、かつ（ｉｉ）前記第１の書き込みエラー後に第２の書き込みエラーがあると判定されたビットのアドレスを、前記不揮発性ランダム・アクセス・メモリにおける書き込みエラー率に基づく不良ビットのアドレスとして、記憶するための不良ビット・レジスタを前記不揮発性ランダム・アクセス・メモリ内に構成することと、を含むメモリ・デバイスの実装方法。
  12. 不揮発性ランダム・アクセス・メモリを含むメモリ・デバイスであって、
    許容できない書き込みエラー率があると判定されたビットを、前記不揮発性ランダム・アクセス・メモリにおける不良ビットとして、該ビットを含むワードのアドレスを記憶するように構成された不良ビット・レジスタと、
    不良ビットを識別して前記不良ビット・レジスタに書き込むように構成された不審ビット・レジスタと、
    プロセッサであって、
    エラー訂正コードを使用して書き込みエラーを検出したことに応答して、前記不審ビット・レジスタ内の前記書き込みエラーに関連するビットのアドレスを検索し、
    一致するものが存在するということに応答して、前記書き込みエラーに関連する前記ビットの前記アドレスを前記不審ビット・レジスタから削除し、前記書き込みエラーに関連する前記ビットの前記アドレスを前記不良ビット・レジスタに書き込むように構成された、前記プロセッサと、
    を備える、メモリ・システム。
  13. 前記プロセッサが、前記一致するものが存在しないということに応答して、前記書き込みエラーに関連する前記ビットの前記アドレスを前記不審ビット・レジスタに書き込むように構成されている、請求項１２に記載のメモリ・システム。
  14. バーンイン・プロセス中に不良であると判定されたビットを識別するように構成されたメイン・レジスタをさらに備える、請求項１２または１３に記載のメモリ・システム。
  15. 前記メイン・レジスタおよび前記不良ビット・レジスタがヒューズ・ビット・レジスタとして構成され、前記プロセッサが前記ヒューズ・ビット・レジスタを使用して、不良であると判定されたワードをヒューズ作動し、不良であると判定された前記ワードのそれぞれをそれぞれの冗長なアドレスで置き換えるように構成されている、請求項１４に記載のメモリ・システム。
  16. 前記不良ビット・レジスタ、前記不審ビット・レジスタ、および前記メイン・レジスタが同じ不揮発性メモリ・デバイスに含まれている、請求項１４または１５に記載のメモリ・システム。
  17. 前記不良ビット・レジスタおよび前記不審ビット・レジスタが同じ不揮発性メモリ・デバイスに含まれ、前記メイン・レジスタが異なる不揮発性メモリ・デバイスに含まれている、請求項１４または１５に記載のメモリ・システム。
  18. 不揮発性ランダム・アクセス・メモリを含むメモリ・デバイスの実装方法であって、
    （ｉ）許容できない書き込みエラー率があると判定されたビットを、前記不揮発性ランダム・アクセス・メモリにおける不良ビットとして、該ビットを含むワードのアドレスを、記憶するための不良ビット・レジスタと、（ｉｉ）不良ビットを識別して前記不良ビット・レジスタに書き込むための不審ビット・レジスタと、を構成することを含み、
    エラー訂正コードを使用して書き込みエラーを検出することに応答して、前記不審ビット・レジスタ内の前記書き込みエラーに関連するビットのアドレスに一致するものを検索することをさらに含み、
    前記一致するものが存在するということに応答して、前記書き込みエラーに関連する前記ビットの前記アドレスを前記不審ビット・レジスタから削除し、前記書き込みエラーに関連する前記ビットの前記アドレスを前記不良ビット・レジスタに書き込むことをさらに含む、メモリ・システムの実装方法。
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