JPH11175409A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】 【課題】代替可能な予備の比較的小容量のメモリを持ち
メモリの軽微な障害を検出して局所的に代替処理を事前
に行なうことにより高い信頼性を図るメモリ制御方式の
提供。 【解決手段】ＣＰＵからの論理ページはＴＬＢによって
物理ページに変換され、ＥＣＣ機構によってエラー訂
正、エラー検出制御が行われる実メモリをアクセスし、
実メモリにアクセスした時１ビット訂正が報告されると
メモリ制御回路で履歴を採り、あるページで訂正が多発
するようになると予備メモリを使用するために、不良／
代替一覧ＴＢＬに登録し運用メモリの該当ページから予
備不良／代替一覧ＴＢＬに登録し、運用メモリの該当ペ
ージから予備メモリの代替先ページにコピーし、ＴＬＢ
内の物理ページを運用メモリから予備メモリのページに
書替えて代替を可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ回路に関
し、特に高信頼性のメモリ制御方式に関する。

【０００２】

【従来の技術】上位装置と接続される半導体記憶装置の
従来の制御方式においては、メモリエラーが発生した場
合、処理を中断し、エラー発生部位を交換した後、再
度、記憶装置全体にデータをリストア（再格納）する、
というような制御が行われている。この場合、エラー発
生箇所を交換する為に、電源のオフ操作、およびデータ
の再ロード等に時間を要することになり、その結果、シ
ステムの運用の妨げになり、サービス能力の低下、運用
の長期中断という問題点があった。

【０００３】この種の問題点の解消を図る方式として、
例えば特公昭６０−５１１３８号公報には、予備の機能
ユニットを備えた冗長ユニット構成の装置において、各
機能ユニットに機能ユニットの識別情報としてのユニッ
ト名を蓄積する蓄積回路と、該蓄積回路から一旦蓄積さ
れたユニット名を送出する出力ゲートと、転送されたユ
ニット名を中継送出する中継ゲートとを有する冗長ユニ
ット切替回路を設け、前記各機能ユニットに前記ユニッ
ト名が順次転送されるように前記冗長ユニット切換回路
を直列的に接続し、前記出力ゲートおよび中継ゲートの
制御により転送された前記ユニット名を使用すべき機能
ユニットの前記蓄積回路に蓄積し、該蓄積されたユニッ
ト名に基づいて機能ユニットの動作を規定する冗長ユニ
ット切換方式が提案されている。この方式は、本来必要
とする個数の他に予備を設けて冗長ユニット構成とした
メモリ集積回路、論理集積回路等の装置において各機能
ユニットに、冗長切換回路を設け、機能ユニットの識別
情報としてユニット名ＵＮが各機能ユニットに順次転送
される冗長ユニット切換回路を直列的に接続し、冗長ユ
ニット切換回路の出力ゲートおよび中継ゲートの制御に
よって、転送されたユニット名ＵＮを正常な機能ユニッ
トの中の使用すべき機能ユニットの蓄積回路に蓄積し、
蓄積されたユニット名ＵＮに基づいて、メモリユニット
の場合は、ユニットアドレスとの照合を行ない、機能ユ
ニットの動作を規定している。ユニット名の書き換えに
より、簡単に機能ユニット単位で切換を可能としたもの
である。

【０００４】また、特開平４−４０５４２号公報には、
システム運用に影響を与えずエラー復旧をおこなうこと
ができるメモリ制御システムとして、互いに独立して電
源投入及びその切断がなされ、上位装置から所定のデー
タが書き込まれる複数のメモリ部を含んで構成される現
用記憶手段と、前記メモリ部のエラーを検出するエラー
検出手段と、前記エラー検出手段によりエラーが検出さ
れたメモリ部の代替用となる予備記憶手段と、前記エラ
ー検出手段によりエラーが検出されたメモリ部に書き込
むべきデータを前記予備記憶手段に書き込む書込手段
と、前記エラー検出手段によりエラーが検出されたメモ
リ部の復旧後、前記予備記憶手段内のデータを該メモリ
不に書き込むようにしたメモリ制御システムが提案され
ている。この従来のメモリ制御システムにおいては、上
位装置からエラー検出部を介して半導体記憶装置へデー
タを書込む。その書込み動作後、エラー検出部は、半導
体記憶装置よりデータを読出しメモリエラーのチェック
を行なう。チェックの結果、エラーが検出されればエラ
ー表示部で記憶部内のエラーが発生したメモリ部を表示
し、電源制御部により記憶部の電源を投入する。そして
上位装置の命令により記憶部に正しいデータを書き込
む。これにより中断せずに運用が継続できる。さらに、
記憶部内のエラーの発生したメモリ部の電源を切断し、
そのメモリ部を取り外し可能な状態とする。エラーの発
生したメモリ部が復旧した場合には、このメモリ部にデ
ータが書き込まれる。その後、エラー表示部のリセット
がなされる。電源制御部により、記憶部の電源の切断が
行なわれる。これによりエラー状態から復旧し通常の運
用状態となる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記し
た従来のメモリ制御方式は下記記載の問題点を有して
る。

【０００６】第一の問題点は、規模が大きくなるにつれ
て切換処理に長時間を要し、このため切換時のスループ
ットが大幅に低下する、ということである。

【０００７】その理由は、切換設定の再構成制御に、シ
リアル転送ループが採用されており、各セルに対する処
理がシリアルとなっており、このため処理自体が積み重
ねの時間となっているためである。また、この処理は、
通常のメモリアクセスとは別個に行なわれているので、
これもシリアルな時間を積み重ねることとなるためであ
る。なお、上記各公報には、障害の検出方法、切換時
期、障害の回復方法について明確に記載されていない。

【０００８】第二の問題点は、一般的に障害の多いメモ
リ保持特性不良等のリードエラーに対しては、効果がな
い、ということである。さらに、障害部位の切り離し、
組み込み、データの回復、障害回復等に長時間を要して
いる。

【０００９】その理由は、上記従来の方式は、対象とす
るエラーが、書き込み直後のメモリエラーに限定されて
いる、ためである。障害部位の切り離し及び組み込みの
各処理に、それぞれ電源のオン・オフの複数の処理と、
人手作業の介在を要し、さらにデータの回復に関し、上
位装置であるＣＰＵの命令の介在、及び、２度のコピー
動作が必要とされる、ためである。

【００１０】したがって本発明は、上記問題点を解消す
べく創案されたものであって、その目的は、障害切換の
高速性を図り、サービスによる中断のスループット低下
を改善する高信頼性のメモリ制御方式を提供することに
ある。

【００１１】また本発明の他の目的は、高い信頼性を維
持し、長期に渡るサービスの低下を回避するメモリ制御
方式を提供することにある。

【００１２】

【課題を解決するための手段】前記目的を達成するた
め、本発明によるメモリ制御方式は、運用メモリと、該
運用メモリの障害ページを代替するためのメモリであっ
て前記運用メモリと比較して小容量の予備メモリと、前
記運用メモリのアクセス時に軽微なエラーを検出した際
に該エラーを履歴管理する手段と、前記運用メモリの特
定ページに発生した軽微なエラーが予め定めた規定値を
超えた時に、前記運用メモリの前記特定ページを前記予
備メモリの空きページで代替するように制御する手段
と、を備えたことを特徴とする。本発明においては、前
記運用メモリから前記予備メモリへの代替に際して前記
運用メモリの特定ページの内容を前記予備メモリの前記
空きページに複写する。

【００１３】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明のメモリ制御方式は、その好ましい実施の
形態において、運用メモリに加えて代替可能な比較的小
容量の予備メモリを備え、運用メモリのアクセス時にそ
の軽微な障害を検出して履歴管理し、致命的な障害を予
測して、自律的に予備メモリへの局所の代替処理を事前
に随時行うようにしたものである。本発明のメモリ制御
方式は、その好ましい実施の形態において、運用メモリ
と、該運用メモリの障害ページを代替するための前記運
用メモリと比較して小容量の予備メモリと、を備え、Ｃ
ＰＵからの論理ページをＴＬＢ（ｔｒａｎｓｌａｔｉｏ
ｎ ｌｏｏｋ−ａｓｉｄｅ ｂｕｆｆｅｒ；アドレス変
換機構）で物理ページに変換された後実メモリをアクセ
スし、前記実メモリは、エラー訂正符号制御手段によっ
てエラー訂正、及びエラー検出制御が行われ、実メモリ
の運用メモリへのアクセス時、１ビット訂正が報告され
ると、該１ビット訂正の履歴を採り、ある特定のページ
での１ビット訂正が予め定められた規定値を超えて発生
した場合、予備メモリを使用するために、運用メモリの
前記特定ページから不良／代替一覧ＴＢＬに登録し、運
用メモリの前記特定ページから前記予備メモリの代替先
ページにコピーを行い、前記ＴＬＢ内の物理ページを前
記運用メモリから前記予備メモリのページに書替えるよ
うに制御する、ようにしたものである。

【００１４】より詳細には、図１を参照すると、ＣＰＵ
３から出力される論理ページ（アドレス）は、ＴＬＢ２
によって物理ページに変換され、その後、実メモリ１を
アクセスする。

【００１５】実メモリ１は、ＥＣＣ（Ｅｒｒｏｒ Ｃｏ
ｒｒｅｃｔｉｏｎ Ｃｏｄｅ；エラー訂正符号）制御回
路２０によって、エラー検出、エラー訂正制御が行わ
る。実メモリ１にアクセスした時、１ビット検出・訂正
が報告されると、メモリ制御回路５にて履歴がとられ管
理される。

【００１６】そして特定のページで訂正が多発するよう
になると、予備メモリ３０を使用するために、該ページ
を不良／代替ＴＢＬ６に登録し、運用メモリ１０の該当
ページ１１から内容を読み出して、予備メモリ３０の代
替先の該当ページ３１へコピーする。その後ＴＬＢ２内
の物理ページを運用メモリ１０の該当ページ１１から予
備メモリ３０の代替先の該当ページ３１に切り替えて、
代替を可能とする。これ以降の処理には、代替された予
備メモリが使用されることとなる。

【００１７】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１は、本発明のメモリ制御方式
の一実施例の構成を示すブロック図である。

【００１８】図１を参照すると、本発明の一実施例は、
ＣＰＵ３、ＣＰＵバス４、ＴＬＢ２、メモリ制御回路
５、不良（欠陥）／代替ＴＢＬ６、および実メモリ１を
備えて構成されている。

【００１９】実メモリ１は、運用メモリ１０、ＥＣＣ制
御回路２０、および予備メモリ３０を備えて構成されて
いる。

【００２０】ＣＰＵ４は、ＣＰＵバス４と接続される。
ＴＬＢ２は、ＣＰＵバス４から論理ページ７を受け取る
と、読み替えた（変換した）物理ページを実メモリ１へ
出力する。

【００２１】実メモリ１は、ＴＬＢ２からの物理ページ
およびＣＰＵバス４からのオフセットアドレス８を受け
取ると、メモリ制御回路５との協調動作で、ＣＰＵバス
４を介して、ＣＰＵ３とデータの授受を、ＣＰＵバス４
と接続する情報線９を用いて行う。

【００２２】メモリ制御回路５は、ＴＬＢ２からの制御
信号２１を検出して、実メモリ１内の制御を行なう。Ｃ
ＰＵバス４を介して受信したＣＰＵ３からの書き込みデ
ータは、運用メモリ１０又は予備メモリ３０に書き込ま
れる。運用メモリ１０又は予備メモリ３０から読み出し
たデータはＣＰＵバス４を介してＣＰＵ３へ送信され
る。

【００２３】ここで、予備メモリ３０は、運用メモリ１
０と比べて比較的小容量のメモリ容量で構成されてい
る。

【００２４】また、メモリ制御回路５は、接続されたＥ
ＣＣ制御回路２０と協調して、データ書き込み時には、
ＥＣＣ情報を付加して、運用メモリ１０又は予備メモリ
３０に書き込む。

【００２５】一方、メモリ制御回路５は、読出し時に
は、運用メモリ１０又は予備メモリ３０から付加された
ＥＣＣ情報を読出して検査を行なう。ＥＣＣ制御回路２
０によって１ビットエラーを検出すると、運用メモリ１
０又は予備メモリ３０へ、訂正書き込みを自動的に行な
うと同時に、訂正された情報を、ＣＰＵバス４を介しＣ
ＰＵ３へ送信する。更に、この時、エラーが検出された
物理ページ番号をメモリ制御回路５に履歴として管理さ
れる。そして、読み出し時に、訂正のできない２ビット
エラーを検出した時または予備メモリ３０が全て消費さ
れて代替ができない時は、アラーム信号を外部へ出力す
る。

【００２６】また、メモリ制御回路５は、同一ページ内
で多発する１ビットエラーを検出すると、障害波及の予
防対策の目的で、不良／代替ＴＢＬ６と協調して、自発
的に運用メモリ１０中の調子の悪い（すなわちエラーが
多発する）物理ページ１１を、予備メモリ３０内の良好
な物理ページ３１への切り替えを行なう。そして、訂正
された情報が保持されている運用メモリ１０の物理ペー
ジ１１の内容を、予備メモリ３０の良好な物理ページ３
１へコピーする。その後、ＴＬＢ２内の対応する物理ペ
ージを、運用メモリから予備メモリへ書き換えることに
より、物理ページ管理の整合を行なっている。

【００２７】図２及び図３は、本発明の一実施例の処理
フローを説明するための流れ図である。なお、図２及び
図３は単に図面作成の都合で分図されたものである。次
に、図１、図２及び図３を参照して、本発明の一実施例
の回路の動作について説明する。

【００２８】ＣＰＵ３から、実メモリ１へのアクセス
は、ＣＰＵバス４を介して、物理ページアドレス７がＴ
ＬＢ２に与えられる。ＴＬＢ２は、この論理ページアド
レス７を受信する（図２のステップＡ１）。

【００２９】ＴＬＢ２は、受信した論理ページアドレス
７を、内部の変換テーブルに従って実メモリ１用の物理
ページアドレス２１に変換し、メモリ制御回路５を起動
する（図２のステップＡ２）。

【００３０】メモリ制御回路５は、ＴＬＢ２で変換され
た物理ページ２１に基づいて、実メモリ１のアクセスを
開始する（図２のステップＡ３）。

【００３１】ＣＰＵバス４を介して指定されるオフセッ
トアドレス８で、該物理ページ２１内の特定番地に対し
て、メモリ制御回路５により、アクセスを行なう（図２
のステップＡ４）。

【００３２】リードアクセスであれば、該特定番地の内
容を読み出して来る（図２のステップＡ５およびＡ１
０）。

【００３３】ライトアクセスであれば、ＣＰＵバス４か
らの情報線９で受信したデータに対しメモリ制御回路５
とＥＣＣ制御回路２０の協調動作でＥＣＣを生成し、受
信したデータにそのＥＣＣを付加して該特定番地に書き
込む（図２のステップＡ５およびＡ６）。

【００３４】メモリ制御回路５およびＥＣＣ制御回路２
０は、該特定番地のデータアクセスに対しＥＣＣエラー
が発生しているか否かを検査をする（図２のステップＡ
７）。

【００３５】その際、２ビットエラーが発生していれ
ば、アラームをＣＰＵ３へ報告して、メモリアクセス動
作を完了する（図２のステップＡ８およびＡ９）。

【００３６】エラー発生の無いライトアクセスであれ
ば、そこで動作を完了する（図２のステップＡ８および
Ａ１５）。

【００３７】エラー発生の無いリードアクセスであれ
ば、該特定番地から読み出したデータを情報線９で、Ｃ
ＰＵバス４へ送出して動作を完了する（図２のステップ
Ａ８、図３のステップＡ１５およびＡ１６）。

【００３８】１ビットエラーが発生していれば、ＥＣＣ
制御回路２０は、メモリ制御回路５との協調動作で、１
ビット訂正処理を施した後、該特定番地に訂正したデー
タを書き戻す（図２のステップＡ８および及び図３のス
テップＡ１１）。

【００３９】リードアクセスであれば、メモリ制御回路
５は、該特定番地への書き戻し処理と併行して、訂正さ
れたデータを情報線９でＣＰＵバス４へ送信し、その
後、図３に示す１ビットエラーの訂正管理の処理に入
り、その処理を終えて戻ると、メモリアクセス動作を完
了する（図３のステップＡ１２、Ａ１３およびＡ１
４）。

【００４０】ライトアクセスであれば、メモリ制御回路
５は、図３に示す１ビットエラーの訂正管理の処理に入
り、その処理を終えて戻ると、メモリアクセス動作を完
了する（図２のステップＡ１２およびＡ１４）。

【００４１】図４は、本発明の一実施例における１ビッ
トエラー訂正管理の処理フローを示す流れ図である。図
３を参照して、１ビットエラーの訂正管理の動作につい
て説明する。

【００４２】メモリ制御回路５は、エラーが発生した物
理ページ１１を障害履歴として管理する（図４のステッ
プＢ１）。該物理ページ１１が最近頻繁に障害を発生し
ていれば、代替処理に入り、その処理の終了を待って動
作を完了する（図４のステップＢ２およびＢ４）。

【００４３】該物理ページ１１の累積障害数が、予め定
めた規定値を超えると、代替処理に入り、その処理の終
了を待って動作を完了する（図４のステップＢ２、Ｂ３
およびＢ４）。

【００４４】該物理ページ１１の障害発生が軽微であれ
ば、そのままで動作を完了する（図４のステップＢ２お
よびＢ３）。

【００４５】次に、図５を参照して、本発明の一実施例
における代替処理の動作について説明する。

【００４６】メモリ制御回路５は、予備メモリ領域３０
の状態を調べ（図５のステップＣ１）、予備メモリ領域
３０に空きが無ければ、アラームをＣＰＵ３へ報告し
て、動作を完了する（図５のステップＣ２およびＣ
７）。

【００４７】一方、予備メモリ領域３０に空きがあれ
ば、代替先物理ページ３１を決定する（図５のステップ
Ｃ２およびＣ３）。決定された代替先物理ページ３１お
よび不良の物理ページ１１のペアを不良／代替ＴＢＬ６
に登録し、予備メモリ領域３０の状態を更新する（図５
のステップＣ４）。

【００４８】メモリ制御回路５は、運用メモリ１０の該
物理ページ１１の内容を全て、代替先の物理ページ３１
に全てコピーする（図５のステップＣ５）。そしてＴＬ
Ｂ２の論理／物理変換テーブル内の該物理ページ２１を
決定された代替先物理ページアドレス３１に更新して動
作を完了する（図５のステップＣ６）。

【００４９】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【００５０】本発明の第一の効果は、システムの高い信
頼性を維持することができ、この結果、サービスの低下
を回避でき、シームレスなサービスの継続を可能とす
る、ということである。

【００５１】その理由は、本発明においては、通常の運
用メモリの他に、比較的、小容量の予備メモリを代替用
として備え、通常のメモリアクセス時に検出した軽微な
障害の履歴を保持し、致命的な障害の兆候を予測し、そ
の予測により、局所的な代替処理を自律的に行なう、よ
うに構成したためである。併せて、本発明においては、
代替時に代替元から代替先に、保持されている中味のデ
ータを自動的にコピーを行っているためである。

【００５２】本発明の第二の効果は、致命的な障害が発
生しても、電源をオフにして装置を交換することを不要
としており、致命的障害の除去および回復が可能な耐力
（耐障害性）を有している、ということである。

【００５３】その理由は、本発明においては、致命的障
害の報告を受けたＣＰＵの指示により、運用メモリの致
命的障害のページを切り離し、予備メモリから代替ペー
ジをメモリシステム組込むことによりメモリの再構成を
可能としているためである。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の動作を説明するためのフロ
ーチャート（その１）である。

【図３】本発明の一実施例の動作を説明するためのフロ
ーチャート（その２）である。

【図４】本発明の一実施例の動作を説明するためのフロ
ーチャートである。

【図５】本発明の一実施例の動作（図４の代替処理Ｂ
４）を説明するためのフローチャートである。

【符号の説明】

１ 実メモリ ３ ＣＰＵ ４ ＣＰＵバス ５ メモリ制御回路 ６ 不良／代替ＴＬＢ ７ 論理ページ ８ オフセットアドレス ９ 情報線 １１ 物理ページ ２０ ＥＣＣ制御回路 ３０ 予備メモリ ３１ 予備メモリの物理ページ

Claims (6)

【特許請求の範囲】
1. 【請求項１】運用メモリに加えて代替可能な比較的小容
   量の予備メモリを備え、さらに前記運用メモリのアクセ
   ス時にその軽微な障害を検出した際に該障害を履歴管理
   する手段と、履歴管理された障害情報に基づき致命的な
   障害を予測して、自律的に予備メモリへの局所の代替処
   理を事前に随時行う手段と、を備えたことを特徴とする
   メモリ制御方式。
2. 【請求項２】運用メモリと、 該運用メモリの障害ページを代替するためのメモリであ
   って前記運用メモリと比較して小容量の予備メモリと、 前記運用メモリのアクセス時に軽微なエラーを検出した
   際に該エラーを履歴管理する手段と、 前記運用メモリの特定ページに発生した軽微なエラーが
   予め定めた規定値を超えた時に、前記運用メモリの前記
   特定ページを前記予備メモリの空きページで代替するよ
   うに制御する手段と、 を備えたことを特徴とするメモリ制御方式。
3. 【請求項３】前記運用メモリから前記予備メモリへのペ
   ージ単位の代替に際して、前記運用メモリの特定ページ
   の内容を前記予備メモリの前記空きページに複写する、
   ことを特徴とする請求項２記載のメモリ制御方式。
4. 【請求項４】運用メモリと、該運用メモリの障害ページ
   を代替するための前記運用メモリと比較して小容量の予
   備メモリと、を備え、 ＣＰＵからの論理ページアドレスをアドレス変換機構で
   あるＴＬＢ（ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋ−ａｓ
   ｉｄｅ ｂｕｆｆｅｒ）で変換した物理ページとページ
   内オフセットアドレスで実メモリをアクセスし、前記実
   メモリは、エラー訂正符号制御回路によってエラー訂
   正、エラー検出制御が行われ、 前記実メモリの運用メモリへのアクセス時、１ビット訂
   正が報告されると、該１ビット訂正の履歴を採り、ある
   特定のページでの１ビット訂正が予め定められた規定値
   を超えて発生した場合、前記予備メモリを代替して使用
   するために、前記運用メモリの前記特定ページを不良／
   代替一覧ＴＢＬに登録し、前記運用メモリの前記特定ペ
   ージから前記予備メモリの代替先ページにコピーを行
   い、 前記ＴＬＢ内の物理ページを前記運用メモリから前記予
   備メモリのページに書替えるように制御する手段を備え
   たことを特徴とするメモリ制御方式。
5. 【請求項５】運用メモリと、該運用メモリの障害ページ
   を代替するための前記運用メモリと比較して小容量の予
   備メモリと、を備え、 前記運用メモリの、エラー検出、及びエラー訂正制御を
   行うエラー訂正符号制御手段を備えると共に、 前記運用メモリにアクセスした時、１ビット検出・訂正
   が報告されるとその履歴を管理し、 ある特定のページで１ビット訂正が多発するようになる
   と、前記予備メモリを使用するために、該ページを不良
   ／代替ＴＢＬに登録し、前記運用メモリの前記ページの
   記憶内容を前記予備メモリの代替先の該当ページへ複写
   し、 その後ＴＬＢ内の物理ページを前記運用メモリの前記ペ
   ージから前記予備メモリの代替先ページに切り替え、こ
   れ以降の前記運用メモリの前記ページへのアクセスは前
   記代替された前記予備メモリの代替先ページが用いられ
   る、 ように制御する手段を備えたことを特徴とするメモリ制
   御方式。
6. 【請求項６】運用メモリと、該運用メモリの障害ページ
   を代替するための前記運用メモリと比較して小容量の予
   備メモリを備え、 前記運用メモリのアクセス時に軽微な障害を検出した
   際、その履歴を保持し、致命的な障害を予測する手段
   と、 前記障害予測結果に基づき、前記運用メモリを前記予備
   メモリをページ単位に代替させ予防的なメモリ再構成を
   自律的に行なう手段と、 前記メモリ再構成時の代替処理に際して自律的に前記運
   用メモリの障害ページのデータの前記予備メモリの空き
   ページにコピーする手段と、 を備え、 前記障害予測、メモリの再構成処理を通常のメモリアク
   セスに同期にして行ない、且つ前記運用メモリの代替先
   を自動で決定する、ことを特徴とするメモリ制御方式。