KR19990036495A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR19990036495A
KR19990036495A KR1019980017596A KR19980017596A KR19990036495A KR 19990036495 A KR19990036495 A KR 19990036495A KR 1019980017596 A KR1019980017596 A KR 1019980017596A KR 19980017596 A KR19980017596 A KR 19980017596A KR 19990036495 A KR19990036495 A KR 19990036495A
Authority
KR
South Korea
Prior art keywords
voltage
semiconductor memory
memory device
word lines
bit lines
Prior art date
Application number
KR1019980017596A
Other languages
English (en)
Other versions
KR100362541B1 (ko
Inventor
소따로 나까노
Original Assignee
사와무라 시코
오끼 덴끼 고오교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사와무라 시코, 오끼 덴끼 고오교 가부시끼가이샤 filed Critical 사와무라 시코
Publication of KR19990036495A publication Critical patent/KR19990036495A/ko
Application granted granted Critical
Publication of KR100362541B1 publication Critical patent/KR100362541B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

기억 장치에 필수적인 정규 구성 요소들 뿐만 아니라, 주변 온도보다 높은 온도에서, 정규 전압보다 높은 전압을 상기 번호들이 홀수 또는 짝수인 상기 워드선들의 한 줄 걸러 한 줄씩에, 또는 상기 비트선들의 한 줄 걸러 한 줄씩에 가하는 반면, 다른 나머지 선들의 전위를 접지 전위로 유지되게 함으로써 수행되는, 반도체 기억 장치에 적용가능한 더욱 가속된 번인 시험 또는 절연 시험에 적합한 유닛이 설치된 반도체 기억 장치.

Description

반도체 기억 장치
본 발명은 반도체 기억 장치에 관한 것이다. 특히, 본 발명은 허용되는 주변 온도보다 높은 온도에서, 정규 전압보다 높은 전압을 반도체 장치에 가하는 번인 시험 (burn-in test) 또는, 가속 시험을 수행하기에 적합한 내장 회로를 구비하는 반도체 기억 장치에 관한 것이다.
반도체 기억 장치와 같은 전자 장치의 고장율이, 그 사용 개시 직후의 짧은 기간 동안에 최대이며, 그 이후에는 사용 기간에 따라 지수적으로 감소한다고 공지되어 있다. 번인 시험 또는 가속 시험은 반도체 기억 장치와 같은 전자 장치에, 전기 장치의 정격 전압보다 높은 전압을 가하여, 상기 전기 장치가 일반적으로 사용되는 조건보다 더욱 엄격한 조건으로 상기 전기 장치를 시험하도록 하여, 초기 불량을 갖는 전자 장치를 선택적으로 제외시키는 시험이다. 즉, 상기 번인 시험 또는 가속 시험은, 마치 시험받는 전자 장치가 장시간 동안 사용되는 결과를 초래하는 것과 동일한, 의도적으로 형성된 가상의 사용 조건을 상기 전자 장치가 견디는지 시험하는 것이다.
예컨대 정격 전원 전압이 5 V 이고, 0 ℃ 내지 70 ℃ 의 주변 온도에서 사용될 수 있는 전자 장치에, 번인 시험에서는 주변 온도 125 ℃ 에서 7 V 의 전압이 가해진다. 이러한 번인 시험을 성공적으로 통과하면, 상기 전자 장치는 정격 조건들 하에서 보증된 기간 동안 사용가능한 우량 제품으로 결정된다.
상기 종래 기술에서 사용가능한 반도체 기억 장치에 적용가능한 번인 시험에서는, 각 워드선에 정격 전원 전압보다 높은 전압을 순차 선택적으로 가하고, 그 시간 동안, 상기 워드선들에 높은 전압이 가해짐과 동시에 모든 비트선들에는 동일하게 높은 전압이 불규칙하게 가해진다. 이것은 번인 시험에 필요한 시간이 식 ((모든 비트선들에 전압이 가해지는 시간 및 휴지 시간)×(워드선 수)) 에 의해 계산된 시간과 동일하다는 것을 의미한다.
4 메가 비트 RAM 이 2048 워드선들 및 2048 비트선들이며, 모든 비트선들에 전압을 가하는 시간 및 휴지 시간 (pause period) 을 1 분이라고 가정하면, 한 개의 4 메가 비트 RAM 의 번인 시험을 완료하는데 약 34 시간이 필요하게 된다. 상기 시간이 길기 때문에 반도체 기억 장치에 적용가능한 번인 시험을 수행하기 위해 필요한 시간을 줄이는 것이 필요하다. 이러한 의미에서, 번인 시험 또는 가속 시험을 수행하기 위해 사용가능한 내장 회로를 구비한 반도체 기억 장치 개발은 산업 상에 중요한 이점이 있다.
본 발명의 목적은 번인 시험 또는 가속 시험을 수행하기에 적합한 내장 회로를 구비한 반도체 장치를 제공하는 것이다.
도 1 은 본 발명의 제 1 실시예에 따른 반도체 기억 장치의 개략도.
도 2 는 본 발명의 제 2 실시예에 따른 반도체 기억 장치의 개략도.
도 3 은 본 발명의 제 3 실시예에 따른 반도체 기억 장치의 개략도.
도 4 는 본 발명의 제 4 실시예에 따른 반도체 기억 장치의 개략도.
도 5 는 본 발명의 제 1 실시예 또는 제 3 실시예에 따른 반도체 기억 장치의 워드선 구동기 및 워드선 시험 회로 부분의 개략도.
도 6 은 센스 증폭기 유닛의 일부분, 데이터 버스 수단의 일부분 및 비트선 시험 회로의 일부분의 개략도.
* 도면의주요부분에대한부호의설명 *
10 행디코더 20 워드선 시험 회로
30ij메모리셀 40j센스 증폭기
50 데이터 버스 수단 60 열디코더
90 비트선 시험 회로 110 판독 및 기록 증폭기
BLj,/ 비트선 WLi워드선
상기 목적을 이루기 위해, 번인 시험 또는 가속 시험을 수행하기에 적합한 내장 회로를 구비한 반도체 기억 장치는, 워드선 시험 회로 또는 비트선 시험 회로가 제 1 전압, 예컨대 정격 전압보다 높거나 낮은 전압을 한 줄 걸러 한 줄씩의 워드선 또는 한 줄 걸러 한 줄씩의 비트선에 가하는 기능, 제 2 전압, 예컨대 나머지 워드선들 또는 나머지 비트선들에 제로 전압을 가하는 기능 및 제 3 전압, 예컨대 모든 비트선들 또는 모든 워드선들에 제로 전압을 가하는 기능을 구비한다는 개념에 기반을 둔다.
보다 엄밀히 말하면, 본 발명의 제 1 실시예에 따른 반도체 기억 장치는
서로 평행하게 배치된 다수의 워드선들,
행어드레스 신호들을 수신하고, 상기 행어드레스 신호들을 디코딩하며, 상기 각 행어드레스 신호들에 의해 지정된 상기 워드선들 중 하나를 선택하기 위한 행디코더,
다수의 상기 워드선들과 교차하는 방향으로, 서로 평행하게 배치된 다수의 비트선들,
열어드레스 신호들을 수신하고, 상기 열어드레스 신호들을 디코딩하여, 상기 각 열어드레스 신호들에 의해 지정된 상기 비트선들 중 하나를 선택하기 위한 열디코더,
상기 워드선들 및 상기 비트선들의 다수의 교차점들에 의해 정의된 다수의 메모리셀들, 및
상기 각 행어드레스 신호들 및 상기 각 열어드레스 신호들의 결합에 의해 선택된 상기 메모리셀들 중 하나에서, 상기 메모리셀을 구성하는 커패시터가 충전되거나, 방전되는 위치를 기록 및 판독하는 수단을 구비하며, 게다가
상기 한 줄 걸러 한 줄씩의 워드선들에 제 1 전압, 예컨대 정규 전압보다 높거나, 낮은 전압을 가하고, 나머지 워드선들에는 제 2 전압, 예컨대 접지 전위를 가하는 반면 상기 모든 비트선들에는 제 3 전압, 예컨대 접지 전위를 가하기 위한 워드선 시험 회로를 구비하게 되며, 상기 제 1, 제 2 및 제 3 전압 중 접지 전위인 것을 제외하면, 제 1, 제 2 및 제 3 전압은 상기 반도체 기억 장치에 설치된 전압 발생기에 의해 발생된다.
본 발명의 제 2 실시예에 따른 반도체 기억 장치는
서로 평행하게 배치된 다수의 비트선들,
행어드레스 신호들을 수신하고, 상기 행어드레스 신호들을 디코딩하며, 상기 각 행어드레스 신호들에 의해 지정된 상기 비트선들 중 하나를 선택하기 위한 행디코더,
다수의 상기 워드선들과 교차하는 방향으로, 서로 평행하게 배치된 다수의 비트선들,
열어드레스 신호들을 수신하고, 상기 열어드레스 신호들을 디코딩하며, 상기 각 열어드레스 신호들에 의해 지정된 상기 비트선들 중 하나를 선택하기 위한 열디코더,
상기 워드선들 및 상기 비트선들의 다수의 교차점들에 의해 정의된 다수의 메모리셀들, 및
상기 각 행어드레스 신호들 및 상기 각 열어드레스 신호들의 결합에 의해 선택된 상기 메모리셀들 중 하나에서, 상기 메모리셀을 구성하는 커패시터가 충전되거나, 방전되는 위치를 기록 및 판독하는 수단을 구비하며, 게다가
상기 한 줄 걸러 한 줄씩의 비트선들에 제 1 전압, 예컨대 정규 전압보다 높거나, 낮은 전압을 가하고, 나머지 비트선들에는 제 2 전압, 예컨대 접지 전위를 가하는 반면, 상기 모든 워드선들에는 제 3 전압, 예컨대 접지 전위를 가하기 위한 비트선 시험 회로를 구비하게 되며, 상기 제 1, 제 2 및 제 3 전압 중 접지 전위인 것을 제외하면 제 1, 제 2 및 제 3 전압은 상기 반도체 기억 장치에 설치된 전압 발생기에 의해 발생된다.
본 발명의 제 3 실시예에 따른 반도체 기억 장치는
서로 평행하게 배치된 다수의 비트선들,
행어드레스 신호들을 수신하고, 상기 행어드레스 신호들을 디코딩하며, 상기 각 행어드레스 신호들에 의해 지정된 상기 비트선들 중 하나를 선택하기 위한 행디코더,
다수의 상기 워드선들과 교차하는 방향으로, 서로 평행하게 배치된 다수의 비트선들,
열어드레스 신호들을 수신하고, 상기 열어드레스 신호들을 디코딩하며, 상기 각 열어드레스 신호들에 의해 지정된 상기 비트선들 중 하나를 선택하기 위한 열디코더,
상기 워드선들 및 상기 비트선들의 다수의 교차점들에 의해 정의된 다수의 메모리셀들, 및
상기 각 행어드레스 신호들 및 각 열어드레스 신호들의 결합에 의해 선택된 상기 메모리셀들 중 하나에서, 상기 메모리셀을 구성하는 커패시터가 충전되거나, 방전되는 위치를 기록 및 판독하는 수단을 구비하며, 게다가
상기 워드선들 중 한 줄 걸러 한 줄씩에 제 1 전압, 예컨대 정규 전압보다 높거나, 낮은 전압을 가하고, 나머지 워드선들에는 제 2 전압, 예컨대 접지 전위를 가하는 반면 상기 모든 비트선들에는 제 3 전압, 예컨대 접지 전위를 가하기 위한 워드선 시험 회로를 구비하게 되며, 상기 제 1, 제 2 및 제 3 전압은 상기 기억 장치 외부로부터 상기 제 1, 제 2 및 제 3 전압을 수신하기 위한 상기 워드선 시험 회로 상에 설치된 단자를 경유해서 가해진다.
본 발명의 제 4 실시예에 따른 반도체 기억 장치는
서로 평행하게 배치된 다수의 워드선들,
행어드레스 신호들을 수신하고, 상기 행어드레스 신호들을 디코딩하며, 상기 각 행어드레스 신호들에 의해 지정된 상기 워드선들 중 하나를 선택하기 위한 행디코더,
상기 다수의 워드선들과 교차하는 방향으로, 서로 평행하게 배치된 다수의 비트선들,
열어드레스 신호들을 수신하고, 상기 열어드레스 신호들을 디코딩하며, 상기 각 열어드레스 신호들에 의해 지정된 상기 비트선들 중 하나를 선택하기 위한 열디코더,
상기 워드선들 및 상기 비트선들의 다수의 교차점들에 의해 정의된 다수의 메모리셀들, 및
상기 각 행어드레스 신호들 및 각 상기 열어드레스 신호들의 결합에 의해 선택된 상기 메모리셀들 중 하나에서, 상기 메모리셀을 구성하는 커패시터가 충전되거나, 방전되는 위치를 기록 및 판독하는 수단을 구비하며, 게다가
상기 비트선들 중 한 줄 걸러 한 줄씩에 제 1 전압, 예컨대 정규 전압보다 높거나, 낮은 전압을 가하고, 나머지 비트선들에는 제 2 전압, 예컨대 접지 전위를 가하는 반면 상기 모든 워드선들에는 제 3 전압, 예컨대 접지 전위를 가하기 위한 비트선 시험 회로를 구비하게 되며, 상기 제 1, 제 2 및 제 3 전압은 상기 기억 장치 외부로부터 상기 제 1, 제 2 및 제 3 전압을 수신하기 위한 상기 비트선 시험 회로 상에 설치된 단자를 경유해서 가해진다.
전술한 실시예 중 어느 것이든, 상기 제 2 전압 및 제 3 전압의 전위는 같은 전압으로 선택될 수 있다.
제 1 실시예
상기 모든 비트선들을 접지 전위로 유지하면서, 상기 한 줄 걸러 한 줄씩의 워드선들에 정규 전압보다 높은 전압을 가하기 위한 워드선 시험 회로가 반도체 기억 장치에 설치되고, 상기 높은 전압은 상기 반도체 메모리셀의 내부 회로로부터 주어진다.
도 1 을 참고하면, WL1내지 WLm의 m (예컨대 2048) 개의 워드선들과 BL1내지 BLn, 및 내지 의 n (예컨대 2048) 쌍의 비트선들이 서로 교차하여 배치된다. 그러나, BL1내지 BLn, 및 내지 의 상기 각 비트선들은 WL1내지 WLm의 한 줄 걸러 한 줄씩의 워드선들에 도 1 에서 도시된 바와 같이 접속된다. 각 메모리셀 (MC) 인 3011내지 30mn은 워드선 (WLi) 및 비트선 (BLi또는 ) 의 교차점에서 형성된다. BL1내지 BLn, 또는 내지 의 각 비트선은 WL1내지 WLm의 한 줄 걸러 한 줄씩의 워드선에 접속되기 때문에, 메모리셀 (MC) 인 3011내지 30mn의 개수는 4,194,304 이다.
소위 한 개의 트랜지스터와 한 개의 커패시터 구조인 경우에, 상기 게이트가 워드선에 접속되며, 상기 소스가 비트선에 접속되고, 다른 한 단자가 접지된 한 커패시터의 단자에 상기 드레인이 접속된 FET 로 구성된 각 메모리셀의 구조를 언급할 필요가 없으며, 따라서 각 메모리셀은 하나의 선택된 워드선 및 하나의 선택된 비트선에 신호들을 적용함으로써 선택되는 기능을 갖는다.
WL1내지 WLm의 상기 각 워드선들은, 번인 시험을 초기화하기 위한 명령 신호 수신용 TEST 단자 (21), 제 1 워드선 시험 전압 (VT1) 수신용 제 1 단자 (22) 및 제 2 워드선 시험 전압 (VT2) 수신용 제 2 단자 (23) 을 구비한 워드선 시험 회로 (20) 에 접속된 워드선 구동기 (25) 에 접속된다. 게다가 상기 워드선 시험 회로 (21) 는 행어드레스 디코더 신호 (RAD) 가 주어지는 행어드레스 디코더 (10) 에 접속된다. BL1내지 BLn, 및 내지 의 각 비트선들쌍은 데이터 버스 수단 (50) 에 접속된 401내지 40m의 센스 증폭기에 접속된다. 상기 데이터 버스 수단 (50) 은 열어드레스 디코더 신호 (CAD) 를 수신하는 열어드레스 디코더 (60) 에 접속되며, 메모리셀 (MC) 3011내지 30mn의 각 메모리셀로부터 데이터를 판독하고 상기 데이터를 외부로 출력하며, 외부로부터 주어진 데이터를 MC 또는 3011내지 30mn의 각 메모리셀 속으로 기록하는 판독 및 기록 증폭기 (110) 에 접속된다.
상기 각 행어드레스 디코더 신호들 (RAD) 은 예컨대 22 비트들을 구비한 어드레스 신호의 예컨대 처음 11 비트들로 구성된다. 행어드레스 디코더 신호 (RAD) 를 수신할 때, 상기 행어드레스 디코더 (10) 는 상기 행어드레스 디코더 신호 (RAD) 에 의해 지정된 단일 선택 워드선 (WLi) 에 신호를 준다.
상기 각 열어드레스 디코더 신호들 (CAD) 은 예컨대 22 비트들을 구비한 어드레스 신호의 예컨대 마지막 11 비트들로 구성된다. 열어드레스 디코더 신호 (CAD) 를 수신할 때, 상기 열어드레스 디코더 (60) 는 상기 열어드레스 디코더 신호 (CAD) 에 의해 지정된 단일 선택된 비트선쌍 (BLi및 ) 에 신호를 준다.
상기 방식으로, 어드레스 신호에 따라 한 메모리셀이 선택된다.
상기 TEST 단자 (21) 에 하이 레벨(HIGH level) 명령 신호 (TEST) 가 가해져서 번인 시험을 견디면, 상기 반도체 기억 장치는 기억 장치로서 작동할 준비가 된다. 즉, 상기 판독 및 기록 증폭기 (110) 의 결합 및 데이터 버스 수단 (50) 이 상기 선택된 메모리셀 (MC) 인 30ij에서 하나의 2 진 정보를 기록하고, 상기 다른 나머지 선택된 메모리셀 (MC) 인 30ij에서 또다른 하나의 2 진 정보를 판독하는데 사용된다.
상기 시험 단자 (21) 에 로우 레벨(LOW level) 명령 신호 (TEST) 가 가해져서 번인 시험을 초기화시키면, 상기 워드선 시험 회로 (20) 는 상기 홀수 또는 짝수에 배치된 WL1내지 WLm의 상기 모든 워드선들을 상기 제 1 단자 (22) 와 접속시켜, 상기 제 1 워드선 시험 전압 (VT1), 예컨대 7 V 를 가하게 되고, 상기 워드선 시험 회로 (20) 는 상기 짝수 또는 홀수에 배치된 WL1내지 WLm의 상기 모든 워드선들을 상기 제 2 단자 (22) 와 접속시켜, 상기 제 2 워드선 시험 전압 (VT2), 예컨대 접지 전위를 가하게 된다.
즉, 상기 제 1 워드선 시험 전압 (VT1), 예컨대 7 V 는 첨자 번호 (suffix number) 가 홀수 또는 짝수인 WL1내지 WLm의 상기 모든 워드선들에 가해지고, 상기 제 2 워드선 시험 전압 (VT2), 예컨대 상기 접지 전압은 첨자 번호가 짝수 또는 홀수인 WLi내지 WLm의 상기 모든 워드선들에 가해진다.
상기 방식으로, 정규 전압보다 높은 전압이 한 줄 걸러 한 줄씩의 워드선에 가해진다.
번인 시험이 수행되는 시간 동안, 상기 모든 비트선들은 상기 접지 전위로 유지되며, 상기 접지 전위는 상기 데이터 버스 수단 (50) 에 설치된 (도시되지 않은) 단자를 통해 가해진다.
도 5 를 참고하면, 도 1 에서 도시된 상기 워드선 구동기 (25) 및 상기 워드선 시험 회로 (20) 부분의 내부 회로가 다음에서 설명될 것이다.
상기 워드선 시험 회로 (20) 는 241내지 24m인 m 개의 p 채널 항시 온 FETs (이후부터 P-MOS FET 로 부른다) 유닛들 및 261내지 26m인 m 개의 n 채널 항시 오프 FETs (이후부터 N-MOS FET 로 부른다) 유닛들을 구비한다. 각 N-MOS FET (26i) 의 상기 드레인은 상기 행어드레스 디코더 (10) 의 각 출력선에 접속된다. 각 N-MOS FET (26i) 의 상기 게이트 및 상기 각 P-MOS FET (24i) 의 상기 드레인이 단자 (21) 에 접속된다. 각 P-MOS FET (24i) 의 상기 소스 및 각 N-MOS FET (26i) 의 상기 소스는 상기 워드선 구동기 (25) 의 각 워드선 구동기 회로 (25i) 의 상기 게이트에 접속된다.
상기 홀수를 갖는 상기 워드선 구동기 회로 (25i) 의 상기 P-MOS FETs 의 상기 드레인들은 N-MOS FET (27) 및 P-MOS FET (28) 의 상기 소스들과 접속된다. 상기 짝수를 갖는 워드선 구동기 회로 (25i) 의 상기 P-MOS FETs 의 상기 드레인들은 P-MOS FET (29) 및 N-MOS FET (30) 의 상기 소스들과 접속된다. 상기 N-MOS FETs 27 및 30 의 상기 게이트들은 상기 TEST 단자 (21) 에 접속된다. 상기 N-MOS FETs 27 및 30 은 "워드 구동 신호" 에 접속된다. 상기 P-MOS FETs 28 및 29 의 상기 게이트들은 상기 TEST 단자 (21) 에 접속된다. 상기 P-MOS FETs 28 및 29 의 상기 드레인들은 각각 상기 VT1단자 (22) 및 상기 VT2단자 (23) 에 접속된다.
번인 시험의 공정은 이하에서 설명될 것이다.
첫째, 반도체 기억 장치의 온도를 허용가능한 최고 주변 온도 예컨대 125 ℃ 보다 높은 온도에서 유지하기 위해 항온 오븐 등 에 넣어 둔다.
둘째, 로우 레벨 전위가 상기 워드선 시험 회로의 상기 TEST 단자 (21) 상에 가해진다. 정규 전압보다 높은 전압, 예컨대 7V 가 상기 워드선 시험 회로의 상기 VT1단자 (22) 에 가해진다. 상기 접지 전위는 상기 워드선 시험 회로의 상기 VT2단자에 가해진다.
셋째, 상기 접지 전위를 상기 데이터 버스 수단 (50) 에 설치된 (도시되지 않은) 단자에 가함으로써 상기 모든 비트선들에 상기 접지 전위가 가해진다.
넷째, 상기 전압 배치는 번인 시험이 종료될 때까지 일분간 지속된다.
이후, 상기 TEST 단자 (21) 에 가해진 상기 전위가 하이 레벨로 이동하여, 상기 정상 조건으로 이동된다. 미리 결정된 정보 패턴이 상기 반도체 기억 장치에 기록되고, 상기 반도체 기억 장치로부터 출력되는 것을 가정하면, 작동 시험은 상기 정상 온도 및 상기 정상 전원 전압 하에서 수행된다.
불량이 발견되지 않으면, 상기 반도체 장치는 정상으로 받아들일 수 있다.
제 2 실시예
반도체 기억 장치는 상기 모든 워드선들은 접지 전위로 유지되는 반면, 한 줄 걸러 한 줄씩의 상기 비트선들에 정규 전압보다 높은 전압을 가하기 위한 비트선 시험 회로가 설치되고, 상기 높은 전압은 상기 반도체 메모리셀의 내부 회로로부터 주어진다.
도 2 를 참고하여, 도 1 과의 차이점이 이후에 설명될 것이다.
1. 상기 워드선 시험 회로 (20) 가 제거된다.
2. 비트선 시험 회로 (90) 가 도입된다.
따라서, 상기 비트선 시험 회로 (90) 에 대한 설명이 이후에 주어질 것이다.
상기 열디코더 (60) 와 상기 데이터 버스 수단 (50) 사이에 설치된 상기 비트선 시험 회로 (90) 는 , 번인 시험 초기화를 위한 명령 수신용 TEST 단자, 제 1 비트선 시험 전압 (VT3) 수신용 제 3 단자 (91) 및 제 2 비트선 시험 전압 (VT4) 수신용 제 4 단자 (92) 를 구비한다.
제 1 실시예와 유사하게, 한 줄 걸러 한 줄씩의 상기 비트선들에 상기 정규 전압보다 높은 전압, 예컨대 7 V 가 가해지는 반면, 상기 나머지 비트선들 및 상기 모든 워드선들은 번인 시험하에서 접지 전위로 유지된다.
도 6 을 참고하면, 상기 센스 증폭기 유닛 (40), 상기 데이터 버스 수단 (50) 및 상기 비트선 시험 회로 (90) 부분의 내부 회로가 이하에서 설명될 것이다.
번인 시험이 수행되는 동안, 상기 센스 증폭기 유닛 (40), 상기 데이터 버스 수단 (50) 및 상기 비트선 시험 수단 (90) 의 상기 결합은 상기 열디코더를 중단하는 기능, 한 줄 걸러 한 줄씩의 비트선들에 정규 전압보다 높은 전압, 예컨대 7 V 를 상기 VT3단자 (91) 를 통해 가하는 기능 및 상기 모든 나머지 비트선들에 상기 단자 VT4(92) 를 통해 접지 전위를 가하는 기능을 갖는다. 상기 시간 동안, 상기 모든 워드선들은 접지 전위로 유지된다.
제 3 실시예
반도체 기억 장치는 상기 모든 비트선들을 접지 전위로 유지하는 반면, 상기 한 줄 걸러 한 줄씩의 워드선들에 정규 전압보다 높은 전압들 가하기 위한 워드선 시험 회로가 설치되고, 상기 높은 전압은 상기 반도체 메모리셀의 내부 회로로부터 주어진다.
도 3 을 참고하면, 상기 도 1 에서 도시된 제 1 실시예와의 차이점은 상기 제 3 실시예는 상기 제 1 실시예의 단자들 22 및 23 대신에 각각 단자들 122 및 123 을 구비하는 것이다.
본 실시예는 상기 VT1전압의 선택이 전적으로 자유스럽고, 상기 높은 전압이 번인 시험이 수행될 계획이 없는 구성 요소들에 가해질 가능성이 없다는 이점이 있다.
제 4 실시예
반도체 기억 장치는 상기 모든 워드선들을 접지 전위로 유지하는 반면, 상기 한 줄 걸러 한 줄씩의 비트선들에 정규 전압보다 높은 전압을 가하기 위한 비트선 시험 회로가 설치되고, 상기 높은 전압은 상기 반도체 메모리셀의 내부 회로로부터 주어진다.
도 4 를 참고하면, 상기 도 2 에서 도시된 제 2 실시예와의 차이는 상기 제 4 실시예는 상기 제 2 실시예의 단자들 91 및 92 대신에 각각 단자들 191 및 192를 구비하는 것이다.
본 실시예는 상기 제 2 실시예에 대한 제 3 실시예의 이점과 같은 이점을 갖는다.
상기 설명은, 기억 장치에 필수적인 정규 구성 요소들 뿐만 아니라, 정상 주변 온도보다 높은 온도에서, 정규 전압보다 높은 전압을 상기 한 줄 걸러 한 줄씩의 워드선들에, 또는 상기 한 줄 걸러 한 줄씩의 비트선들에 가하고, 상기 나머지 선들의 전위를 접지 전위로 유지되게 함으로써 수행되는, 반도체 기억 장치에 적용가능한 더욱 가속된 번인 시험 또는 절연 시험에 적합한 유닛이 설치된 반도체 기억 장치가 본 발명에 의해 성공적으로 제공된다는 것을 명확하게 해준다.
번인 시험에 필요한 시간을 줄이기 위해, 상기 제 1 실시예의 아이디어 및 상기 제 2 실시예의 아이디어를 결합하는 것이 가능할 수도 있다.
본 발명이 구체적인 실시예들에 관하여 설명되었다 하더라도, 상기 설명이 제한된 의미에서 구성되는 것을 의미하는 것은 아니다. 본 발명의 다른 실시예들과 마찬가지로 상기 개시된 실시예들의 다양한 변형들도 상기 기술에 숙련된 하람들에게는 본 발명의 상기 설명을 참고하면 명백해질 것이다. 따라서, 첨부된 청구항들이 본 발명의 유효한 범위 내에서의 상기 변형들 또는 실시예들을 커버할 것이 예상된다.
상술한 바와 같이, 기억 장치에 필수적인 정규 구성 요소들 뿐만 아니라, 정상 주변 온도보다 높은 온도에서, 정규 전압보다 높은 전압을 상기 한 줄 걸러 한 줄씩의 워드선들에, 또는 상기 한 줄 걸러 한 줄씩의 비트선들에 가하고, 상기 나머지 선들의 전위를 접지 전위로 유지되게 함으로써 수행되는, 반도체 기억 장치에 적용가능한 더욱 가속된 번인 시험 또는 절연 시험에 적합한 유닛이 설치된 반도체 기억 장치가 본 발명에 의해 성공적으로 제공된다.

Claims (12)

  1. 서로 평행하게 배치된 다수의 워드선들,
    행어드레스 신호들을 수신하고, 상기 행어드레스 신호들을 디코딩하며, 상기 각 행어드레스 신호들 각각에 의해 지정된 상기 워드선들 중 하나를 선택하기 위한 행디코더,
    다수의 상기 워드선들과 교차하는 방향으로, 서로 평행하게 배치된 다수의 비트선들,
    열어드레스 신호들을 수신하고, 상기 열어드레스 신호들을 디코딩하며, 상기 각 열어드레스 신호들 각각에 의해 지정된 상기 비트선들 중 하나를 선택하기 위한 열디코더,
    상기 워드선들 및 상기 비트선들의 다수의 교차점들에 의해 정의된 다수의 메모리셀들 및
    상기 각 행어드레스 신호들 및 상기 각 열어드레스 신호들의 결합에 의해 선택된 상기 메모리셀들 중 하나에서, 상기 메모리셀을 구성하는 커패시터가 충전되거나, 방전되는 위치를 기록 및 판독하는 수단을 구비하며, 또한
    상기 한 줄 걸러 한 줄씩의 워드선들에 제 1 전압을 가하고, 상기 워드선들의 나머지에는 제 2 전압을 가하는 반면 상기 모든 비트선들에는 제 3 전압을 가하기 위한 워드선 시험 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 서로 평행하게 배치된 다수의 워드선들,
    행어드레스 신호들을 수신하고, 상기 행어드레스 신호들을 디코딩하며, 상기 각 행어드레스 신호들에 의해 지정된 상기 워드선들 중 하나를 선택하기 위한 행디코더,
    다수의 상기 워드선들과 교차하는 방향으로, 서로 평행하게 배치된 다수의 비트선들,
    열어드레스 신호들을 수신하고, 상기 열어드레스 신호들을 디코딩하며, 상기 각 열어드레스 신호들에 의해 지정된 상기 비트선들 중 하나를 선택하기 위한 열디코더,
    상기 워드선들 및 상기 비트선들의 다수의 교차점들에 의해 정의된 다수의 메모리셀들, 및
    상기 각 행어드레스 신호들 및 상기 각 열어드레스 신호들의 결합에 의해 선택된 상기 메모리셀들 중 하나에서, 상기 메모리셀을 구성하는 커패시터가 충전되거나, 방전되는 위치를 기록 및 판독하는 수단을 구비하며, 또한
    상기 비트선들 중 한 줄 걸러 한 줄씩에 제 1 전압을 가하고, 나머지 비트선들에는 제 2 전압을 가하며, 상기 모든 워드선들에는 제 3 전압을 가하기 위한 비트선 시험 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3 전압 중 접지 전위인 것을 제외하면, 상기 제 1 전압, 상기 제 2 전압 및 상기 제 3 전압은 상기 반도체 기억 장치에 설치된 전압 발생기에 의해서 발생되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 2 항에 있어서, 상기 제 1, 제 2 및 제 3 전압 중 접지 전위인 것을 제외하면, 상기 제 1 전압, 상기 제 2 전압 및 상기 제 3 전압은 상기 반도체 기억 장치에 설치된 전압 발생기에 의해서 발생되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 1 항에 있어서, 상기 제 1 전압, 상기 제 2 전압 및 상기 제 3 전압 각각은 상기 반도체 기억 장치 외부로부터 상기 제 1 전압, 제 2 전압 및 제 3 전압의 각각을 수신하기 위한 상기 워드선 시험 회로 상에 설치된 단자를 경유해서 가해지는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 2 항에 있어서, 상기 제 1 전압, 상기 제 2 전압 및 상기 제 3 전압 각각은 상기 반도체 기억 장치 외부로부터 상기 제 1 전압, 제 2 전압 및 제 3 전압을 수신하기 위한 상기 비트선 시험 회로 상에 설치된 단자를 경유해서 가해지는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 1 항에 있어서, 상기 제 2 전압 및 상기 제 3 전압의 상기 전위는 서로 동일한 것을 특징으로 하는 반도체 기억 장치.
  8. 제 2 항에 있어서, 상기 제 2 전압 및 상기 제 3 전압의 상기 전위는 서로 동일한 것을 특징으로 하는 반도체 기억 장치.
  9. 제 3 항에 있어서, 상기 제 2 전압 및 상기 제 3 전압의 상기 전위는 서로 동일한 것을 특징으로 하는 반도체 기억 장치.
  10. 제 4 항에 있어서, 상기 제 2 전압 및 상기 제 3 전압의 상기 전위는 서로 동일한 것을 특징으로 하는 반도체 기억 장치.
  11. 제 5 항에 있어서, 상기 제 2 전압 및 상기 제 3 전압의 상기 전위는 서로 동일한 것을 특징으로 하는 반도체 기억 장치.
  12. 제 6 항에 있어서, 상기 제 2 전압 및 상기 제 3 전압의 상기 전위는 서로 동일한 것을 특징으로 하는 반도체 기억 장치.
KR10-1998-0017596A 1997-10-13 1998-05-15 반도체기억장치 KR100362541B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP27910997A JP3938229B2 (ja) 1997-10-13 1997-10-13 半導体記憶装置
JP97-279109 1997-10-13

Publications (2)

Publication Number Publication Date
KR19990036495A true KR19990036495A (ko) 1999-05-25
KR100362541B1 KR100362541B1 (ko) 2003-05-09

Family

ID=17606548

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0017596A KR100362541B1 (ko) 1997-10-13 1998-05-15 반도체기억장치

Country Status (4)

Country Link
US (1) US6005815A (ko)
JP (1) JP3938229B2 (ko)
KR (1) KR100362541B1 (ko)
TW (1) TW451467B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
KR100206710B1 (ko) * 1996-09-23 1999-07-01 윤종용 반도체 메모리 장치의 웨이퍼 번인 테스트 회로
JP2001143497A (ja) * 1999-11-17 2001-05-25 Hitachi Ltd 半導体記憶装置
JP2001202796A (ja) * 2000-01-21 2001-07-27 Mitsubishi Electric Corp 半導体記憶装置
US6772265B2 (en) 2000-12-11 2004-08-03 International Business Machines Corporation Docking station for a laptop computer
TW522403B (en) * 2001-08-02 2003-03-01 Macronix Int Co Ltd Reliability testing method and circuit of non-volatile memory
JP4819258B2 (ja) 2001-08-13 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2004164765A (ja) 2002-11-14 2004-06-10 Renesas Technology Corp 半導体記憶回路
US7106644B2 (en) * 2003-12-01 2006-09-12 Elite Semiconductor Memory Technology, Inc. Memory device and method for burn-in test
KR100902052B1 (ko) 2007-08-13 2009-06-15 주식회사 하이닉스반도체 워드 라인 테스트 방법
JP2011048879A (ja) 2009-08-27 2011-03-10 Renesas Electronics Corp 半導体装置
US9310426B2 (en) 2012-09-25 2016-04-12 Globalfoundries Inc. On-going reliability monitoring of integrated circuit chips in the field

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3237127B2 (ja) * 1991-04-19 2001-12-10 日本電気株式会社 ダイナミックランダムアクセスメモリ装置
JP2768172B2 (ja) * 1992-09-30 1998-06-25 日本電気株式会社 半導体メモリ装置
JP2965881B2 (ja) * 1995-02-06 1999-10-18 株式会社東芝 半導体記憶装置
US5615164A (en) * 1995-06-07 1997-03-25 International Business Machines Corporation Latched row decoder for a random access memory

Also Published As

Publication number Publication date
US6005815A (en) 1999-12-21
JP3938229B2 (ja) 2007-06-27
JPH11120794A (ja) 1999-04-30
KR100362541B1 (ko) 2003-05-09
TW451467B (en) 2001-08-21

Similar Documents

Publication Publication Date Title
US5638331A (en) Burn-in test circuit and method in semiconductor memory device
KR960001300B1 (ko) 반도체기억장치
US20010013110A1 (en) On-chip circuit and method for testing memory devices
EP0076124A2 (en) Method of testing IC memories
US3995215A (en) Test technique for semiconductor memory array
JP3690827B2 (ja) メモリ装置付電子回路
US5684741A (en) Auto-verification of programming flash memory cells
US5337272A (en) Circuit for applying selected voltages to dynamic random access memory
KR19990036495A (ko) 반도체 기억 장치
US6169695B1 (en) Method and apparatus for rapidly testing memory devices
JP2914346B2 (ja) 半導体装置
JPH0612896A (ja) 半導体記憶装置
KR100622358B1 (ko) 플래시 메모리 및 그 시험 방법
KR100337601B1 (ko) 내부 상태 모니터링 회로를 가지는 반도체 집적 회로 및 그를 이용한 내부 신호 모니터링 방법
KR19980013923A (ko) 반도체 메모리장치의 스트레스 전압 인가장치
US6392939B1 (en) Semiconductor memory device with improved defect elimination rate
US20030012068A1 (en) Semiconductor storage device
KR100281900B1 (ko) 개선된 웨이퍼 번인 테스트 스킴을 갖는 반도체 메모리장치
KR100313555B1 (ko) 소거기능의테스트용테스트회로를가진비휘발성반도체메모리
KR0157292B1 (ko) 비트라인에 스트레스전압을 인가하는 웨이퍼번인 테스트방법
JPH08138390A (ja) 半導体記憶装置
KR950004871B1 (ko) 중복회로가 있는 반도체기억장치 및 그중복회로의 사용여부를 확보하는 검사방법
JP3022792B2 (ja) 半導体集積回路装置
JPH07260884A (ja) 半導体集積回路装置
JP2000251499A (ja) 不揮発性メモリ及び不揮発性メモリの検査方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19980515

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20000307

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19980515

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20020128

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20020906

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20021114

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20021114

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20051111

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20061110

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20071106

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20081110

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20091110

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20101111

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20111019

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20121023

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20121023

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20131022

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20131022

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20141021

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20151016

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20161020

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20161020

Start annual number: 15

End annual number: 15

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20180825