JPH03290969A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ’　Ｆ
ＲＯＭ等のメモリとして、メモリ用トランジスタと選択
用トランジスタとを薄膜トランジスタで構成した薄膜ト
ランジスタメモリが考えられている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとはそれぞれ、ゲート
電極と、ゲート絶縁膜と、ｉ型半導体層と、ソース、ド
レイン電極とを積層して構成されており、メモリトラン
ジスタのゲート絶縁膜は電荷蓄積機能をもつ絶縁膜で形
成され、選択トランジスタのゲート絶縁膜は電荷蓄積機
能のない絶縁膜で形成されている。

第９図は前記従来の薄膜トランジスタメモリの等価回路
図であり、ここでは、１つのメモリトランジスタに対し
て２つの選択トランジスタを備えた薄膜トランジスタメ
モリの等価回路を示している。

第９図において、Ｔ１はメモリトランジスタ、Ｔ２はメ
モリトランジスタＴ、の両側に配置された２つの選択ト
ランジスタであり、メモリトランジスタＴ、のソース電
極Ｓ、は一方の選択トランジスタＴ２のドレイン電極Ｄ
２に接続され、メモリトランジスタＴ、のドレイン電極
り、は他方の選択トランジスタＴ２のソース電極Ｓ２に
接続されている。そして、前記一方の選択トランジスタ
Ｔ２のソース電極Ｓ２はトランジスタメモリのソース電
極Ｓ。とされ、他方の選択トランジスタＴ２のドレイン
電極Ｄ７はトランジスタメモリのドレイン電極り。とさ
れており、前記ソース電極Ｓｏは図示しないソースライ
ンに接続され、前記ドレイン電極り。は図示しないドレ
インラインに接続されている。またメモリトランジスタ
Ｔ１のゲート電極Ｇ１は図示しない第１のゲートライン
に接続され、２つの選択トランジスタＴ２のゲート電極
Ｇ２は図示しない第２のゲートラインに共通接続されて
いる。なお、前記第１および第２のゲートラインは多数
本平行に配線され、ソースラインおよびトレインライン
はゲートラインと直交させて多数本配線されており、メ
モリトランジスタＴ、と選択トランジスタＴ２とによっ
て構成される薄膜トランジスタメモリは、第１．第２ゲ
ートラインとソース、ドレインラインとの交差部にそれ
ぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第９図において、（ａ）は書込み時、（ｂ）は消去時、
（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第９図（
ａ）に示すように、ソース電極Ｓ。およびドレイン電極
り。を接地（ＧＮＤ）するとともに、選択トランジスタ
Ｔ２のゲート電極Ｇ２にＯＮ’ＥＩＳ圧Ｖいを印加し、
メモリトランジスタＴ１のゲート電極Ｇ、に書込み電圧
子ＶＰを印加する。

このような電圧を印加すると、選択トランジスタＴ２が
オンし、メモリトランジスタＴ、のゲート電極Ｇ、とソ
ース、ドレイン電極Ｓ、、Ｄ、との間に書込み電圧子■
Ｐがかかって、メモリトランジスタＴＩか書込み状態（
ＯＦＦ状態）となる。

また消去時は、第９図（ｂ）に示すように、ソース電極
Ｓ。およびドレイン電極り。を接地（ＧＮＤ）するとと
もに、選択トランジスタＴ２のゲート電極Ｇ２にＯＮ電
圧Ｖ。Ｎを印加し、メモリトランジスタＴ、のゲート電
極Ｇ、に、書込み電圧＋■、とは逆電位の消去電圧−■
、を印加する。このような電圧を印加すると、選択トラ
ンジスタＴ２がオンし、メモリトランジスタＴ、のゲー
ト電極ＧＩとソース、ドレイン電極Ｓ、、Ｄ。

との間に書込み電圧＋■、と逆電位の電位差（Ｖｐ）が
生して、メモリトランジスタＴ、が消去状態（ＯＮ状態
）となる。

一方、読出し時は、第９図（ｃ）に示すように、メモリ
トランジスタＴ１のゲート電極Ｇ、とソース電極Ｓ。を
接地（ＧＮＤ）するとともに、選択トランジスタＴ２の
ゲート電極Ｇ２にＯＮ電圧ＶＯＮを印加し、ドレイン電
極り。に読出し電圧ＶＤを印加する。このような電圧を
印加すると、メモリトランジスタＴ１が消去状態（ＯＮ
状態）であればドレイン電極り。からソース電極Ｓ。に
電流が流れ、メモリトランジスタＴ１が書込み状態（Ｏ
ＦＦ状態）であれば前記電流は流れないため、ソース電
極Ｓ。からソースラインに流れる電流の有無に応じた読
出しデータが出力される。

なお、ここでは１つのメモリトランジスタＴに対して２
つの選択トランジスタＴ２を備えた薄膜トランジスタメ
モリについて説明したが、薄膜トランジスタメモリには
、１つのメモリトランジスタに対して１つの選択トラン
ジスタを備えているものもある。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリ用の薄膜トランジスタと選択用の薄膜ト
ランジスタとを隣接させて形成して、このメモリトラン
ジスタと選択トランジスタとを接続配線により直列に接
続したものであるため、１つのトランジスタメモリの素
子面積（平面積）が大きく、シたがってトランジスタメ
モリを縦横に配列して構成されるメモリマトリックスの
集積度を上げることが難しいという問題をもっていた。

しかも、従来の薄膜トランジスタメモリは、メモリ用薄
膜トランジスタのゲート絶縁膜を電荷蓄積機能をもつ絶
縁膜とし、選択用薄膜トランジスタのゲート絶縁膜を電
荷蓄積機能のない絶縁膜としたものであるため、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ別工程で製造しなければならず、したがって薄膜ト
ランジスタメモリの製造に多くの工程数を要するという
問題ももっていた。

本発明は前記のような実情にがんがみてなされたもので
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるトラン
ジスタメモリの素子面積を小さくして集積度を上げるこ
とができるとともに、少ない工程数で容易に製造するこ
とができる薄膜トランジスタメモリを提供することにあ
る。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成された下部ゲート電極と、この下部ゲート電極を覆っ
て前記基板上に形成された電荷蓄積機能をもつ下部ゲー
ト絶縁膜と、この下部ゲート絶縁膜の上に形成された半
導体層と、この半導体層の両側部の上に形成されたソー
ス、ドレイン電極と、前記半導体層およびソース、ドレ
イン電極の上に形成された電荷蓄積機能のない上部ゲー
ト絶縁膜と、この上部ゲート絶縁膜の上に形成された上
部ゲート電極とを備え、前記下部ゲート電極と下部ゲー
ト絶縁膜と半導体層およびソース。

ドレイン電極とでメモリ用薄膜トランジスタを構成し、
前記半導体層およびソース、ドレイン電極と上部ゲート
絶縁膜と上部ゲート電極とで選択Ｈ４薄膜トランジスタ
を構成するとともに、前記下部ケート電極は、前記基板
上に形成した下部ゲートラインの土に前記半導体層の一
部分に対向させて突出形成して、前記下部ゲート絶縁膜
の前記下部ゲート電極と対向する部分をメモリ領域とし
、前記下部ゲートラインおよび前記下部ゲート電極の上
に、前記下部ゲートラインを厚く覆い前記下部ゲート電
極は薄く覆う平坦化絶縁膜を形成して、この平坦化絶縁
膜の上に前記下部ゲート絶縁膜を形成し、かつ前記上部
ゲート電極は前記半導体層の全体に対向させて形成する
とともに、この上部ゲート電極を、前記上部ゲート絶縁
膜の上に形成されかつ前記メモリ領域に対応する部分を
選択的に酸化させてこの部分を酸化絶縁膜とした上層金
属膜と、この下層金属膜の上にその全面にわたって形成
した上層金属膜とからなる二層電極とし、たちのである
。

〔作用〕

すなわち、本発明の薄膜 トランジスタメモリは、 下部ゲート電極と電荷蓄積機能をもつ下部ゲート絶縁膜
と半導体層およびソース、ドレイン電極とを積層して構
成したメモリ用薄衿トランジスタの上に、電荷蓄積機能
のない上部ゲート絶縁膜と上部ゲート電極とを積層して
、前記半導体層およびソース、ドレイン電極をメモリ用
薄膜トランジスタと共用する選択用薄膜トランジスタを
構成したものである。この薄膜トランジスタメモリは、
メモリ用薄膜トランジスタと選択用薄膜トランジスタと
を積層して構成したものであるから、メモリ用薄膜トラ
ンジスタと選択用薄膜トランジスタとで構成されるトラ
ンジスタメモリの素子面積を小さくして集積度を上げる
ことができるし、また前記半導体層およびソース、ドレ
イン電極をメモリ用薄膜トランジスタと選択用薄膜トラ
ンジスタとに共用しているため、少ない工程数で容易に
製造することができる。そして、この薄膜トランジスタ
メモリにおいては、下部ゲート電極を、基板上に形成し
た下部ゲートラインの上に半導体層の一部分に対向させ
て突出形成して、下部ゲート絶縁膜の下部ゲート電極と
対向する部分をメモリ領域とするとともに、前記下部ゲ
ートラインおよび下部ゲート電極の上に、下部ゲートラ
インを厚く覆い下部ゲート電極は薄く覆う平坦化絶縁膜
を形成して、この平坦化絶縁膜の上に下部ゲート絶縁膜
を形成することにより、半導体層のメモリ領域対応部分
以外の部分と下部ゲートラインとの間の絶縁層（平坦化
絶縁膜と下部ゲート絶縁膜）の層厚を厚くし、さらに、
上部ゲート電極を、メモリ領域に対応する部分を酸化絶
縁膜とした下層金属膜と、この下層金属膜の上にその全
面にわたって形成した上層金属膜とからなる二層電極と
することにより、この上部ゲート電極と半導体層との間
の絶縁層を上部ゲート絶縁膜と前記下層金属膜の酸化絶
縁膜とで形成して、この絶縁層の層厚を前記メモリ領域
対応部分の上において厚くしているため、半導体層の選
択用薄膜トランジスタ領域（下部ゲート絶縁膜のメモリ
領域以外の領域に対応する部分）とメモリ用薄膜トラン
ジスタのゲート電極である下部ゲート電極との間（下部
ゲートラインとの間）、および半導体層のメモリ用薄膜
トラ゛／リスタ領域（下部ゲート絶縁膜のメモリ領域に
対応する部分）と選択用薄膜トランジスタのゲート電極
である上部ゲート電極との間をそれぞれ確実に絶縁分離
することができる。したがって、この薄膜トランジスタ
メモリによれば、選択用薄膜トランジスタがメモリ用薄
膜トランジスタのゲーＩｆ極（下部ゲート電極）に印加
するゲート電圧のＥ９て誤動作することはなく、また、
メモリ用薄膜トランジスタが選択用薄膜トランジスタの
ゲート電極（上部ゲート電極）に印加するゲート電圧の
影響で誤動作することもないから、半導体層およびソー
ス、ドレイン電極を共用するメモリ用薄膜トランジスタ
と選択用薄膜トランジスタとを積層して構成したもので
ありながら、メモリ用薄膜トランジスタと選択用薄膜ト
ランジスタとをそれぞれ正常に動作させて安定した書込
み、消去。

読比しを行なうことができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第５図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１１はガラス等からなる絶縁性基板であり、この基板１
１上には下部ゲート電極ＧＩＯが形成されている。この
下部ゲート電極Ｇ、。は、基板１１上に形成した下部ゲ
ートラインＧＬ、。の上に局部的に突出形成されており
、この下部ゲート電極ＧＩＯは、下部ゲートラインＧ　
Ｌ　、、と同じ幅に、３０００人の厚さに形成されてい
る。また、前記基板１１上には、下部ゲート電ｍ　Ｇ　
＋　ｏの上面を除いてド部ゲートラインＧＬ＋ｏ全体を
覆う’＋ｉ坦化絶縁膜１２が形成されている。この平坦
化絶縁膜１２は電荷蓄積機能のない絶縁膜からなってお
り、この平坦化絶縁膜１２は、下部ゲートラインＧ　Ｌ
　ｔｏを厚く覆い、下部ゲート電極ＧＩＯは薄く覆う厚
さに形成されている。なお、この平坦化絶縁膜１２の下
部ゲートラインＧ　Ｌ　、。上の部分の膜厚は４０００
人、上部ゲート電極Ｇ、。上の部分の膜厚は１０００人
である。そして、この平坦化絶縁膜１２の上には、下部
ゲート絶縁膜１３が基板１１のほぼ全面にわたって形成
されている。この下部ゲート絶縁膜１３はその上層部の
全域に電荷蓄積機能をもたせたもので、この下部ゲート
絶縁膜１３は、電荷蓄積機能のないＳｉ　Ｎ　（窒化シ
リコン）からなる下層絶縁膜１３Ｈの上に、Ｓｉ　　（
シリコン）の組成比を多くして電荷蓄積機能をもたせた
ＳＩＮからなるメモリ性絶縁膜１３ｂを積層した二層膜
となっている。なお、前記下層絶縁膜１３ａの膜厚は９
００人、メモリ性絶縁膜１３ｂの膜厚は１００人である
。この下部ゲート絶縁膜１３の上（メモリ性絶縁膜１３
ｂの上）には、アモルファスシリコンまたはポリシリコ
ンからなるｉ型の半導体層１４がトランジスタメモリの
素子形状に対応するパターンに形成されており、この半
導体層１４の両側部の上には、ｎ型半導体（ｎ型不純物
をドープしたアモルファスシリコンまたはポリシリコン
）からなるオーミックコンタクト層１５を介して、ソー
ス電極Ｓとドレイン電極りが形成されている。

このソース電極Ｓおよびドレイン電極りはそれぞれ、下
部ゲート絶縁膜１３の上に前記下部ゲートラインＧ　Ｌ
　、ｏと直交させて配線したソースラインＳＬおよびド
レインラインＤＬにつながっている。

そして、前記半導体層１４およびソース、ドレイン電極
Ｓ、Ｄの上には、基板１１のほぼ全面にわたって、電？
。ｊ蓄積機能のない窒化シリコンからなる上部ゲート絶
縁膜１６が形成されている。この上部ゲート絶縁膜１６
の上には、上部ゲートラインＧＬ２０が下部ゲートライ
ンＧ　Ｌ　１．と平行に配線されており、この上部ゲー
トラインＧ　Ｌ　２ｏのうちの半導体層１４上の部分は
上部ゲート電極Ｇ２ｐとされている。

そして、前記下部ゲート電極ＧＩＯと、平坦化絶縁膜１
２および電荷蓄積機能をもつ下部ゲート絶縁膜１３と、
半導体層１４およびソース、ドレイン電極Ｓ、Ｄとは、
逆スタガー型のメモリ用薄膜トランジスタ（以下、メモ
リトランジスタという）Ｔｌｏを構成している。また、
このメモリトランジスタＴ１ｏのゲート電極である下部
ゲート電極Ｇは、半導体層１４のチャンネル長方向の中
央部（ソース、ドレイン電極Ｓ、Ｄ間の中央部）に対向
させて、半導体層１４のチャンネル長方向幅のほぼ１／
３の幅に形成されており、したがって下部ゲート絶縁膜
１３は、下部ゲート電極ＣＩＬＬと対向する中央部分だ
けがメモリ領域となっている。

一方、前記上部ゲート電極Ｇ２０は、半導体層１４の全
体に対向する電極とされており、この上部ゲート電極Ｇ
２０は、上部ゲート絶縁膜１６の上に形成された下層金
属膜１７と、この下層金属膜１７の上にその全面にわた
って形成された上層金属膜１８とからなる二層電極とさ
れている。この下層金属膜１７と上層金属膜１８は、例
λばＡΩ（アルミニウム）からなっており、また下層金
属膜１７は、前記上部ゲート絶縁膜１３のメモリ領域（
下部ゲート電極Ｇｔａの対向部分）に対応する部分と、
ソース、ドレイン電極Ｓ、Ｄのほぼ中央に対向する位置
から外側の部分のとを選択的に酸化させてこの部分を酸
化絶縁膜１７ａとしたちのとされている。なお、この下
層金属膜〕７の酸化絶縁膜１７ａは上部ゲートラインＧ
Ｌ、、ｏの全長にわたっており、したがって上部ゲート
ラインＧＬ２．は上層金属膜１８によって形成されてい
る。

すなわち、前記上部ゲート電極Ｇ２６．は、実質的には
、半導体層１４の全体に対向する上層金属膜１８の下面
（半導体層１４との対向面）に、前記メモリ領域とソー
ス′Ｆｌ：Ｌ極Ｓとの間、およびメモリ領域とドレイン
電極りとの間の領域に対応させて下層金属膜１７の非酸
化部分からなる突出部を形成したもので、この上部ゲー
ト電極Ｇ２０と半導体層１４との間を絶縁する絶縁層は
、前記上部ゲート電極Ｇ２ｎの上層金属膜１７に選択的
に形成した酸化絶縁膜１７ａと、上部ゲート絶縁膜１６
とによって形成されている。また、前記上層金属膜１７
は、その酸化絶縁膜１．７　ａ部分を含む全体にわたっ
て３０００人の膜厚に形成され、上部ゲート絶縁膜１６
はその全体にわたって２０００人の膜厚に形成されてお
り、前記下層金属膜］７の酸化絶縁膜１７ａと上部ゲー
ト絶縁膜１６とからなる絶縁層の層厚は、半導体層１４
のメモリ領域対応部分に上部ゲート電極Ｇ２０の上層金
属膜１８からトランジスタをＯＮさせるゲート電圧が印
加されるのを防ぐのに十分な厚さ（５０００人）とされ
ている。また、上部ゲート電極Ｇ２０の突出部（下層金
属膜１７の非酸化部分）と半導体層１４との間は上部ゲ
ート絶縁膜１６のみで形成されており、この上部ゲート
絶縁膜１６の膜厚は２０００人であるため、上部ゲート
電極Ｇ２０の突出部からは半導体層１４に十分なゲート
電圧を印加できるようになっている。

そして、前記メモリトランジスタＴＩＯの上には、前記
半導体層１４およびソース、ドレイン電極Ｓ。

ＤをメモリトランジスタＴＩＯと共用する２つの選択用
薄膜トランジスタ（以下、選択トランジスタという）　
Ｔ２０．　　Ｔ２０が形成されている。この２つの選択
トランジスタＴ　２．、　Ｔ　２ｏは、前記半導体層１
４およびソース、ドレイン電極Ｓ、Ｄと、電荷蓄積機能
のない上部ゲート絶縁膜１６と、上部ゲート電極Ｇ２０
とで構成されたコブラナー型薄膜トランジスタであり、
一方の選択トランジスタＴ２０は、半導体層１４および
ソース、ドレイン電極Ｓ。

Ｄと、上部ゲート絶縁膜１６と、上部ゲート電極Ｇ２ｏ
の一方の突出部とで構成され、他方の選択トランジスタ
Ｔ２ｏは、前記半導体層１４およびソース、ドレイン電
極Ｓ、Ｄと、上部ゲート絶縁膜１６と、上部ゲート電極
Ｇ２゜の他方の突出部とで構成されている。

この２つの選択トランジスタＴ２ｏ、Ｔ２ｏは、そのゲ
ート電極（上部ゲート電極）Ｇ２ｏの下層金属膜１７は
これに形成した酸化絶縁膜１７ａ部分で電気的に分離さ
れているが、上層金属膜１８が半導体層〕４の全体に対
向する全面電極であるために、ゲート側で共通接続され
ており、またこの両選択トランジスタＴ２．．　Ｔ２ｏ
は、そのソース、ドレイン電極Ｓ、Ｄをメモリトランジ
スタＴ１０と共。

用したことによって、メモリトランジスタＴ、ｏと直列
に接続されている。

さらに、前記上部ゲート電極Ｇ２０の選択トランジスタ
Ｔ２ｏ、Ｔ２ｏを構成する２箇所の突出部（下層金属膜
１７の非酸化部分）はそれぞれ、下層金属膜１７のメモ
リ領域上の酸化絶縁膜１７ａのチャンネル長方向の幅を
下部ゲート電極ＣＯＯのチャンネル長方向幅より小さく
することによって、下部ゲート電極ＧＩＯの両側部にラ
ップさせである。

このようにしているのは、メモリトランジスタＴ１ｏと
両選択トランジスタＴ２ｏ、Ｔ２ｏとの電気的な接続を
確保するためであり、上部ゲート電極Ｇ２０の選択トラ
ンジスタＴ２ｏ、Ｔ２ｏを構成する突出部を薄膜（２（
１０１）λ）の上部ゲート絶縁膜１６を介して下部ゲー
ト電極ＧＩＧにラップさせておけば、半導体層１４のメ
モリトランジスタＴ１ｏ領域と選択トランジスタＴ２ｏ
領域との境界部（下部ゲート絶縁膜１３のメモリ領域に
対応する部分の両側部）に、メモリトランジスタＴ１ｏ
のゲート電極（下部ゲート電極）Ｇｏｏからも選択トラ
ンジスタＴ　２０゜Ｔ２ｏのゲートｍＦｉ（上部ゲート
電極）Ｇ２０からもゲート電圧を印加することができる
がら、メモリトランジスタＴ１ｏと選択トランジスタＴ
２０．　Ｔ２０との両方をＯＮさせたときに、半導体層
１４を介してドレイン電極りからソース電極Ｓに電流が
流れる。なお、この実施例では、上部ゲート絶縁膜１６
のメモリ領域上の膜Ｊｖ部分の幅を、下部ゲート電極Ｇ
、。の幅のほぼ］／２としているが、この膜厚部分の幅
は、下部ゲート電極Ｃ’ｌＵＯ幅以下であれば任意の幅
でよく、要は、上部ゲート絶縁膜１６の薄膜部分が下部
ゲート電極Ｇ、。の少なくとも側縁に対向していればよ
い。

第３図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第３図（ａ）に示すように、基板１１上にゲート
ラインＧ　Ｌ　＋　ｏとなる金属膜３０を５００人の厚
さに堆積させ、その上に上部ゲート電極Ｇ、。

となる金属膜３１を３０００人の厚さに堆積させる。

なお、下部ゲート電極Ｇｌ（＋となる上層の金属膜３１
はＴａ　　（タンタル）等で形成し、ゲートラインＧＬ
、ｕとなる下層の金属膜３０は、前記土層の金属膜３１
とエツチングレートの異なる金属、例えばＣｒ　　（ク
ロム）等で形成する。

次に、第３図（ｂ）に示すように、前記上層の金属膜３
１をフォトリングラフィ法によりバターニングして下部
ゲート電極ＧＩＯを形成し、次いで前記下層の金属膜３
０をフォトリソグラフィ法によりパターニングしてゲー
トラインＧ　Ｌ　、、を形成する。

次に、第３図（Ｃ）に示すように、基板１１上の全面に
、ＳＯＧ　（スピン・オン・ガラス）と呼ばれるシラノ
ール系無機絶縁物をスピンコード法により塗布してこれ
を約３００℃で約１時間加熱し、下部ゲートラインＧＬ
、。上の膜厚が４０００人、下部ゲート電極Ｇ１ｏ上の
膜厚が１０００人で、かつ上面が平坦な平坦化絶縁膜１
２形成する。

次に、第３図（ｄ）に示すように、前記平坦化絶縁膜１
２および下部ゲート電極ＧＩＯの上に、下部ゲート絶縁
膜１３の下層絶縁膜（電荷蓄積機能のないＳｉＮ膜）１
３ａと、電荷蓄積機能をもつメモリ性絶縁膜（Ｓｉの組
成比を多くしたＳｉＮ膜）１３ｂとを、９００人、１０
０人の厚さに連続して順次堆積させて、この下層絶縁膜
１３ａとメモリ性絶縁膜１３ｂとからなる二層の下部ゲ
ート絶縁膜１３を形成し、その上に、ｉ型アモルファス
シリコンまたはｎ型ポリシリコンからなる半導体層１４
と、ｎ型半導体（ｎ型アモルファスシリコンまたはｎ型
ポリシリコン）からなるオーミックコンタクト層１５と
を、１０００人、２５０人の厚さに連続して順次堆積さ
せ、さらにその上に、Ｃｒ等からなるソース、ドレイン
電極用金属膜４０を５００人の厚さに堆積させる。

次に、前記ソース、ドレイン電極用金属膜４０をフォト
リソグラフィ法によりバターニングして、第３図（ｅ）
に示すように、前記ソース、ドレイン電極用金属膜３２
からなるソース、ドレイン電極Ｓ、Ｄおよびソース、ド
レインラインＳＬ。

ＤＬを形成し、次いでオーミックコンタクト層１５をソ
ース、ドレイン電極Ｓ、Ｄおよびソース。

ドレインラインＳＬ、ＤＬの形状にパターニングする。

次に、第３図（ｆ）に示すように、前記半導体層１４を
フォトリソグラフィ法によりトランジスタメモリの素子
形状にバターニングして、メモリトランジスタＴＩＬＬ
を構成する。なお、この半導体層１４は、ソースライン
ＳＬおよびドレインラインＤＬの下にもその全長にわた
って残る。

次に、第３図（ｇ）に示すように、基板１１上の全面に
、上部ゲート絶縁膜（電荷蓄積機能のないＳｉＮ膜）１
６を２０００人の厚さに堆積させ、さらにその上に、Ａ
ｆｉを３０００人の厚さに堆積させて上部ゲー）［極Ｇ
２゜の下層金属膜１７を形成する。

次に、第３図（ｈ）に示すように、前記下層金属膜１７
のうち、ド部ゲート絶縁膜１３のメモリ領域（下部ゲー
ト電極ＣＯＯの対向部分）とソース電極Ｓとの間および
前記メモリ領域とドレイン電極りとの間の部分をフォト
レジスト（図示せず）でマスクし、この下層金属膜１７
の他の部分の全域をその全厚にわたって陽極酸化して、
この下層金属膜１７の前記メモリ領域に対応する部分と
、ソース、ドレイン電極Ｓ、Ｄのほぼ中央に対向する位
置から外側の部分とを、酸化絶縁膜（Ａｌ）２０ｉ膜）
１７ａとする。

次に、第３図（ｉ）に示すように、前記下層金属膜１７
の上の全面にＡｌｌを４０００人の厚さに堆積させて上
部ゲート電極Ｇ２０の上層金属膜１８を形成する。そし
てこの後は、この上層金属膜１８と前記下層金属膜１７
をフォトリソグラフィ法によりパターニングして上部ゲ
ート電極Ｇ２０および上部ゲートラインＧＬ２ｏを形成
し、これにより２つの選択トランジスタＴ２ｏ、　　Ｔ
２．を構成して、薄膜トランジスタメモリを完成する。

なお、この製造方法では、下部ゲート電極ＧＩＯと平坦
化絶縁膜１２を第３図（ａ）〜（ｃ）に示した工程で形
成しているが、この下部ゲート電極ＣＩＬＬと平坦化絶
縁膜１２は他の方法で形成することもてきる。

すなわち、第４図は前記下部ゲート電極ＧＩＯと平坦化
絶縁膜１２を形成する他の方法を示している。

この方法は、下部ゲート電極ＧＩＧおよび下部ゲートラ
インＧＬ、ｏを前述した方法で第４図（ａ）に示すよう
に形成した後、第４図（ｂ）に示すように、基板１１上
の全面にＰＳＧ　（燐ガラス）からなる絶縁膜１２Ａを
減圧ＣＶＤ法により約４０００人の厚さに堆積させ、こ
の後、８５０℃〜１００（１℃の水蒸気雰囲気中で約３
０分以上加熱するりフロー処理により前記絶縁膜１２Ａ
を平坦化して、第４図（Ｃ）に示すように、下部ゲート
ラインＧ　Ｌ　＋ｏ上の膜厚が約４０００人、下部ゲー
ト電極ＧＩＯ上の膜厚が約１０００人の平坦化絶縁膜１
２を形成する方法である。

なお、この第４図の方法で下部ゲート電極ＧＩＯと平坦
化絶縁膜１２を形成する場合も、これ以後は、第３図の
（ｄ）〜（ｉ）に示した工程で薄膜トランジスタメモリ
を製造する。

第５図は前記薄膜トランジスタメモリの等価回路図であ
り、この薄膜トランジスタメモリは、１つの薄膜トラン
ジスタの中に、メモリトランジスタＴ１゜と２つの選択
トランジスタＴ２０＋　Ｔ　２０とを積層して形成した
構成となっている。なお、第５図では１つの薄膜トラン
ジスタメモリの等価回路を示しているが、この薄膜トラ
ンジスタメモリは、下部ゲートラインＧ、。および上部
ゲートラインＧ２０とソース、ドレインラインＳＬ、Ｄ
Ｌとの交差部にそれぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第５図において、（ａ）は書込み時、（ｂ）は消去時、
（Ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第５図（
ａ）に示すように、ソース電極Ｓおよびドレイン電極り
を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
ｏ、Ｔ２ｏのゲート電極Ｇ２０にＯＮ電圧■。Ｎを印加
し、メモリトランジスタＴのゲート電極Ｇ、。に書込み
電圧子■Ｐを印加する。

このような電圧を印加すると、２つの選択トランジスタ
Ｔ　２．、　　Ｔ　２ｏがオンし、メモリトランジスタ
Ｔ、。のゲート電極ＧＩＯとソース、ドレイン電極Ｓ。

Ｄとの間に書込み電圧＋ＶＰがかかって下部ゲート絶縁
膜１３のメモリ領域（メモリ性絶縁膜１３ｂのゲート電
極ＧＩＯ対向部）に電荷がトラップされ、メモリトラン
ジスタＴ、。が書込み状態（ＯＦＦ状態）となる。

また消去時は、第５図（ｂ）に示すように、ソース電極
Ｓおよびドレイン電極りを接地（ＧＮＤ）するとともに
、選択トランジスタＴ２０のゲート電極Ｇ２０にＯＮ電
圧ＶＯＮを印加し、メモリトランジスタＴ１ｏのゲート
電極Ｇ、。に、書込み電圧＋ｖＰとは逆電位の消去電圧
−ｖＰを印加する。このような電圧を印加すると、選択
トランジスタＴ　２０＋Ｔ２ｏがオンし、メモリトラン
ジスタＴ１ｏのゲート電極Ｇ１ｏとソース、ドレイン電
極Ｓ、Ｄとの間に書込み電圧＋Ｖ、と逆電位の電位ｆｆ
１（Ｖｒ）が生じて下部ゲート絶縁膜１３のメモリ領域
にトラップされている電荷が放出され、メモリトランジ
スタＴ１ｏが消去状態（ＯＮ状態）となる。

一方、読出し時は、第５図（ｃ）に示すように、メモリ
トランジスタＴ、。のゲート電極ＧＩＧとソース電極Ｓ
を接地（ＧＮＤ）するとともに、選択トランジスタＴ　
２ｉ１＋　　Ｔ　２ｏのゲート電極Ｇ２０にＯＮ電圧Ｖ
。Ｎを印加し、ドレイン電極りに読出し電圧ＶＤを印加
する。このような電圧を印加すると、メモリトランジス
タＴ１ｏが消去状態（ＯＮ状態）であればドレイン電極
りからソース電極Ｓに電流が流れ、メモリトランジスタ
Ｔｔｏが書込み状態（ＯＦＦ状態）であれば前記電流は
流れないため、ソース電極Ｓからソースラインに流れる
電流の有無に応じた読出しデータが出力される。

すなわち、前記薄膜トランジスタメモリは、下部ゲート
電極Ｇｌ［＋と電荷蓄積機能をもつ下部ゲート絶縁膜１
３と半導体層１４およびソース、ドレイン電極Ｓ、Ｄと
を積層して構成したメモリトランジスタＴ、ｏの上に、
電荷蓄積機能のない上部ゲート絶縁膜１６と上部ゲート
電極Ｇ２Ｕとを積層して、前記半導体層１４およびソー
ス、ドレイン電極Ｓ、ＤをメモリトランジスタＴＩＱと
共用する２つの選択トランジスタＴ　２０＋　Ｔ　２ｏ
を構成したものである。

この薄膜トランジスタメモリは、メモリトランジスタＴ
１ｏと選択用薄膜トランジスタＴ　２０＋　Ｔ　２゜と
を積層して構成したものであるから、メモリトランリス
タＴ１ｏと選択トランジスタＴ　２０＋　Ｔ　２ｏとで
構成されるトランジスタメモリの素子面積を小さくして
集積度を上げることができる。またこの薄膜トランジス
タメモリでは、前記半導体層１４およびソース、ドレイ
ン電極Ｓ、ＤをメモリトランジスタＴＩＯと選択トラン
ジスタＴ２０．　Ｔ０ｎとに共用しているため、前述し
たような少ない工程数で容品に製造することができる。

そして、この薄膜トランジスタメモリにおいては、下部
ゲート電極ＧＩＯを、基板１１上に形成した下部ゲート
ラインＧＬ、ｏの上に半導体層１４の一部分に対向させ
て突出形成して、下部ゲート絶縁膜１３の下部ゲート電
極ＧＩＯと対向する部分をメモリ領域とするとともに、
下部ゲートラインＧＬ、。および下部ゲート電極ＧＩＯ
の上に、下部ゲートラインＧＬ、ｏを厚く覆い下部ゲー
ト電極ＧＩＯは薄く覆う平坦化絶縁膜１２を形成して、
この平坦化絶縁膜１２の上に下部ゲート絶縁膜１３を形
成することにより、半導体層１４のメモリ領域対応部分
以外の部分と下部ゲートラインＧＬ１ｏとの間の絶縁層
（平坦化絶縁膜１２と下部ゲート絶縁Ｗ！１３）の膜厚
を厚くし、さらに、上部ゲート電極Ｇ２゜を、前記メモ
リ領域に対応する部分を酸化絶縁膜１７ａとした下層金
属膜１７とこの下層金属膜１７の上にその全面にわたっ
て形成した上層金属膜１８とからなる二層電極とするこ
とにより、この上部ゲート電極Ｇ２０と半導体層１４と
の間の絶縁層を上部ゲート絶縁膜１６と前記下層金属膜
１７の酸化絶縁膜１７ａとで形成して、この絶縁層の層
厚を半導体層１４のメモリ領域対応部分の上において厚
くしているため、半導体層１４の選択トランジスタＴ２
（＋領域とメモリトランジスタＴ　Ｉ（ｓのゲート電極
である下部ゲート電極Ｇｔａとの間（下部ゲートライン
Ｇ　Ｌ　＋　ｏとの間）、および半導体層１４のメモリ
トランジスタＴＩＯ領域（下部ゲート絶縁膜１３のメモ
リ領域に対応する部分）と選択トランジスタＴ　、０．
　Ｔ　２ｏのゲート電極である上部ゲート電極Ｇ２０と
の間をそれぞれ確実に絶縁分離することができる。した
がって、この薄膜トランジスタメモリによれば、選択ト
ランジスタＴ１ｏがメモリトランジスタＴ、。のゲート
電極（下部ゲート電極）Ｃｏｏに印加するゲート電圧の
影響で誤動作することはなく、また、メモリトランジス
タＴ、。が選択トランジスタＴ　２０＋　Ｔ　２ｏのゲ
ート電極（土部ゲー）［極）Ｇ２０に印加するゲート？
ＩＳ圧の影響で誤動作することもないから、半導体層１
４およびソース、ドレイン電極Ｓ、Ｄを共用するメモリ
トランジスタＴ１ｏと選択トランジスタＴ　２０＋　Ｔ
　２ｏとを積層して構成したものでありながら、メモリ
トランジスタＴＩＯと選択トランジスタＴ　２１’ｌ＋
　Ｔ　２ｏとをそれぞれ正常に動作させて安定した書込
み、消去、読出しを行なうことができる。

また、この薄膜トランジスタメモリでは、上部ゲート電
極Ｇ２ｏの下層金属膜１７を、ソース、ドレイン電極Ｓ
、Ｄのほぼ中央に対向する位置から外側の部分において
も酸化させてこの部分も芦化絶縁膜１７ａとしているた
め、上部ゲート電極Ｇ２０とソース、ドレイン電極Ｓ、
Ｄとの間の絶縁層も下層金属膜１７の酸化絶縁膜１７ａ
と上部ゲート絶縁膜１６とからなる厚膜であり、したが
って、上部ゲート電極Ｇ２ｏとソース、ドレイン電極Ｓ
、Ｄとの間の絶縁耐圧も十分である。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メモリトランジスタＴ、。に対して２つの選択トランジ
スタＴ２０を備えたものであるが、本発明は、１つのメ
モリトランジスタに対して１つの選択トランジスタを備
えた薄膜トランジスタメモリにも適用できる。

第６図〜第８図は本発明の第２の実施例を示している。

この実施例の薄膜トランジスタメモリは、１つのメモリ
トランジスタＴＩＯに対して１つの選択トランジスタＴ
２ｏを備えたもので、第６図および第７図は薄膜トラン
ジスタメモリの断面図および平面図であり、第８図は薄
膜トランジスタメモリの等価回路図である。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴ、。のゲート電極である下部ゲート電極Ｇ、。

を、基板１１上に形成した下部ゲートラインＧＬ、。の
上に半導体層１４の一部分に対向させて突出形成して、
下部ゲート絶縁膜１３の下部ゲート電極ＧＩＯと対向す
る部分をメモリ領域とするとともに、下部ゲートライン
ＧＬ、、および下部ゲート電極ＧＩＯの上に、下部ゲー
トラインＧＬ＋ｏを厚く覆い下部ゲート電極ＧＩＯは薄
く覆う平坦化絶縁膜１２を形成して、この平坦化絶縁膜
１２の上に下部ゲート絶縁膜１３を形成し、がっ選択ト
ランジスタＴ２ｏのゲート電極である上部ゲート電極Ｃ
’２Ｌｌは半導体層１４の全体に対向させて形成すると
ともに、この上部ゲート電極Ｇ２Ｌｌを、上部ゲート絶
縁膜１６の上に形成されがっ前記メモリ領域に対応する
部分を選択的に酸化させてこの部分を酸化絶縁膜１７ａ
とした下層金属膜１７と、この下層金属膜１７の上にそ
の全面にわたって形成した上層金属膜１８とからなる二
層電極としたもので、メモリトランジスタＴｌｏは、平
坦化絶縁膜１２および下部ゲート電極ＧＩｏと、下部ゲ
ート絶縁膜１３と、半導体層１４およびソース。

ドレイン電極Ｓ、Ｄとによって構成され、選択トランジ
スタＴ２０は、前記半導体層１４およびソース、ドレイ
ン電極Ｓ、Ｄと、上部ゲート絶縁膜１６と、上部ゲート
電極Ｇ２０とによって構成されている。

なお、この実施例の薄膜トランジスタメモリは、選択ト
ランジスタＴ２ｏを１つとしただけで、基本的な構成は
前記第１の実施例と変わらないから、詳細な構造の説明
は図に同符号を付して省略する。

また、この実施例の薄膜トランジスタメモリの書込み、
消去、読出しは、第１の実施例の薄膜トランジスタメモ
リと同様にして行なうことができる。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、下部ゲート電極と
電荷蓄積機能をもつ下部ゲート絶縁膜と半導体層および
ソース、ドレイン電極とを積層して構成したメモリ用薄
膜トランジスタの上に、電荷蓄積機能のない上部ゲート
絶縁膜と上部ゲート電極とを積層して、前記半導体層お
よびソース。

ドレイン電極をメモリ用ＮｐＡトランジスタと共用する
選択用薄膜トランジスタを構成したものであり、この薄
膜トランジスタメモリは、メモリ用薄膜トランジスタと
選択用薄膜トランジスタとを積層して構成したものであ
るから、メモリ用薄膜トランジスタと選択用薄膜トラン
ジスタとで構成されるトランジスタメモリの素子面積を
小さくして集積度を上げることができるし、また前記半
導体層およびソース、ドレイン電極をメモリ用薄膜トラ
ンジスタと選択用薄膜トランジスタとに共用しているた
め、少ない工程数で容易に製造することができる。そし
て、この薄膜トランジスタメモリにおいては、下部ゲー
ト電極を、基板上に形成した下部ゲートラインの上に半
導体層の一部分に対向させて突出形成して、下部ゲート
絶縁膜の下部ゲート電極と対向する部分をメモリ領域と
するとともに、前記下部ゲートラインおよび下部ゲート
電極の上に、下部ゲートラインを厚く覆い下部ゲート電
極は薄く覆う平坦化絶縁膜を形成して、この平坦化絶縁
膜の上に下部ゲート絶縁膜を形成することにより、半導
体層のメモリ領域対応部分以外の部分と下部ゲートライ
ンとの間の絶縁層（平坦化絶縁膜と下部ゲート絶縁膜）
の膜厚を厚くし、さらに、上部ゲート電極は半導体層の
全体に対向させて形成するとともに、この上部ゲート電
極を、上部ゲート絶縁層の上に形成されかつ前記メモリ
領域に対応する部分を選択的に酸化させてこの部分を酸
化絶縁膜とした下層金属膜と、この下層金属膜の上にそ
の全面にわたって形成した上層金属膜とからなる二層電
極とすることにより、この上部ゲート電極と半導体層と
の間の絶縁層を上部ゲート絶縁膜と前記下層金属膜の酸
化絶縁層とて形成して、この絶縁層の層厚を前記メモリ
領域対応部分の上において厚くしているため、半導体層
の選択用薄膜トランジスタ領域（下部ゲート絶縁膜のメ
モリ領域以外の領域に対応する部分）とメモリ用薄膜ト
ランジスタのゲート電極であるドレイン電極との間（下
部ゲートラインとの間）、および半導体層のメモリ用薄
膜トランジスタ領域（下部ゲート絶縁膜のメモリ領域に
対応する部分）と選択用薄膜トランジスタのゲート電極
である上部ゲート電極との間をそれぞれ確実に絶縁分離
することができる。したがって、この薄膜トランジスタ
メモ！Ｊ　１．：　、Ｊ：れば、選択用薄膜トランジス
タがメモリ用薄膜トランジスタのゲート電極（下部ゲー
ト電極）に印加するゲート電圧の影響で誤動作すること
はなく、また、メモリ用薄膜トランジスタが選択用薄膜
トランジスタのゲート電極（上部ゲート電極）に印加す
るゲート電圧の影響で誤動作することもないから、半導
体層およびソース。

ドレイン電極を共用するメモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものであり
ながら、メモリ用薄膜トランジスタと選択用薄膜トラン
ジスタとをそれぞれ正常に動作させて安定した書込み、
消去、読出しを行なうことができる。

【図面の簡単な説明】

第１図〜第５図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図、第３図は薄膜ト第５図は薄膜トランジ
スタメモリの等価回路図である。第６図〜第８図は本発
明の第２の実施例を示したもので、第６図および第７図
は薄膜トランジスタメモリの断面図および平面図、第８
図は薄膜トランジスタメモリの等価回路図である。第９
図は従来の薄膜トランジスタメモリの等価回路図である
。 １１・・・基板、Ｔ、、・・・メモリ用薄膜トランジス
タ、Ｔ２Ｏ・・・選択用薄膜トランジスタ、Ｇ　Ｌ　、
、・・・下部ゲートライン、ＧＩＯ・・・下部ゲート電
極、１２・・・平坦化絶縁膜、１３・・・下部ゲート絶
縁膜、１４・・・半導体層、１５・・・オーミックコン
タクト層、Ｓ・・・ソース電極、Ｄ・・・ドレイン電極
、１６・・・上部ゲート絶縁膜、Ｇ２０・・・上部ゲー
ト電極、１７・・・下層金属膜、１７ａ・・・酸化絶縁
膜、１８・・・上層金属膜。

Claims (1)

【特許請求の範囲】
1. 絶縁性基板上に形成された下部ゲート電極と、この下部
   ゲート電極を覆って前記基板上に形成された電荷蓄積機
   能をもつ下部ゲート絶縁膜と、この下部ゲート絶縁膜の
   上に形成された半導体層と、この半導体層の両側部の上
   に形成されたソース、ドレイン電極と、前記半導体層お
   よびソース、ドレイン電極の上に形成された電荷蓄積機
   能のない上部ゲート絶縁膜と、この上部ゲート絶縁膜の
   上に形成された上部ゲート電極とを備え、前記下部ゲー
   ト電極と下部ゲート絶縁膜と半導体層およびソース、ド
   レイン電極とでメモリ用薄膜トランジスタを構成し、前
   記半導体層およびソース、ドレイン電極と上部ゲート絶
   縁膜と上部ゲート電極とで選択用薄膜トランジスタを構
   成するとともに、前記下部ゲート電極は、前記基板上に
   形成した下部ゲートラインの上に前記半導体層の一部分
   に対向させて突出形成して、前記下部ゲート絶縁膜の前
   記下部ゲート電極と対向する部分をメモリ領域とし、前
   記下部ゲートラインおよび前記下部ゲート電極の上に、
   前記下部ゲートラインを厚く覆い前記下部ゲート電極は
   薄く覆う平坦化絶縁膜を形成して、この平坦化絶縁膜の
   上に前記下部ゲート絶縁膜を形成し、かつ前記上部ゲー
   ト電極は前記半導体層の全体に対向させて形成するとと
   もに、この上部ゲート電極を、前記上部ゲート絶縁膜の
   上に形成されかつ前記メモリ領域に対応する部分を選択
   的に酸化させてこの部分を酸化絶縁膜とした下層金属膜
   と、この下層金属膜の上にその全面にわたって形成した
   上層金属膜とからなる二層電極としたことを特徴とする
   薄膜トランジスタメモリ。