JPH03293769A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ用トランジスタと選択用
トランジスタとを薄膜トランジスタで構成した薄膜トラ
ンジスタメモリが考えられている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとはそれぞれ、ゲート
電極と、ゲート絶縁膜と、ｉ型半導体層と、ソース、ド
レイン電極とを積層して構成されており、メモリトラン
ジスタのゲート絶縁膜は電荷蓄積機能をもつ絶縁膜で形
成され、選択トランジスタのゲート絶縁膜は電荷蓄積機
能のない絶縁膜で形成されている。

第９図は前記従来の薄膜トランジスタメモリの等価回路
図であり、ここでは、１つのメモリトランジスタに対し
て２つの選択トランジスタを備えた薄膜トランジスタメ
モリの等価回路を示している。

第９図において、Ｔ、はメモリトランジスタ、Ｔ２はメ
モリトランジスタＴ１の両側に配置された２つの選択ト
ランジスタであり、メモリトランジスタＴ１のソース電
極Ｓ１は一方の選択トランジスタＴ２のドレイン電極Ｄ
２に接続され、メモリトランジスタＴ１のドレイン電極
Ｄ１は他方の選択トランジスタＴ２のソース電極Ｓ２に
接続されている。そして、前記一方の選択トランジスタ
Ｔ２のソース電極ｓ２はトランジスタメモリのソース電
極Ｓ。とされ、他方の選択トランジスタＴ２のドレイン
電極Ｄ２はトランジスタメモリのドレイン電極り。とさ
れており、前記ソース電極Ｓｏは図示しないソースライ
ンに接続され、前記ドレイン電極り。は図示しないドレ
インラインに接続されている。またメモリトランジスタ
Ｔ１のゲート電極Ｇ１は図示しない第１のゲートライン
に接続され、２つの選択トランジスタＴ２のゲート電極
Ｇ２は図示しない第２のゲートラインに共通接続されて
いる。なお、前記第１および第２のゲートラインは多数
本平行に配線され、ソースラインおよびドレインライン
はゲートラインと直交させて多数本配線されており、メ
モリトランジスタＴ１と選択トランジスタＴ２とによっ
て構成される薄膜トランジスタメモリは、第１．第２ゲ
ートラインとソース、ドレインラインとの交差部にそれ
ぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第９図において、（ａ）は書込み時、（ｂ）は消去時、
ＣＣ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第９図（
ａ）に示すように、ソース電極Ｓ。およびドレイン電極
り。を接地（ＧＮＤ）するとともに、選択トランジスタ
Ｔ２のゲート電極Ｇ２にＯＮ電圧■いを印加し、メモリ
トランジスタＴ１のゲート電極Ｇ１に書込み電圧＋ＶＰ
を印加する。

このような電圧を印加すると、選択トランジスタＴ２が
オンし、メモリトランジスタＴ１のゲート電極Ｇ１とソ
ース、ドレイン電極Ｓ、、Ｄ、との間に書込み電圧＋Ｖ
Ｐかかかって、メモリトランジスタＴ１が書込み状！！
！（ＯＦＦ状態）となる。

また消去時は、第９図（ｂ）に示すように、ソース電極
Ｓ。およびドレイン電極り。を接地（ＧＮＤ）するとと
もに、選択トランジスタＴ２のゲート電極Ｇ２にＯＮ電
圧■。、を印加し、メモリトランジスタＴ１のゲート電
極Ｇ１に、書込み電圧＋Ｖ、とは逆電位の消去電圧−Ｖ
Ｐを印加する。このような電圧を印加すると、選択トラ
ンジスタＴ２がオンし、メモリトランジスタＴ１のゲー
ト電極Ｇ１とソース、ドレイン電極Ｓ１Ｄ、との間に書
込み電圧＋ＶＰと逆電位の電位差（Ｖｐ）か生して、メ
モリトランジスタＴ１が消去状！！（ＯＮ状態）となる
。

一方、読出し時は、第９図（ｃ）に示すように、メモリ
トランジスタＴ１のゲート電極Ｇ１とソース電極Ｓｏを
接地（ＧＮＤ）するとともに、選択トランジスタＴ２の
ゲート電極Ｇ２にＯＮ電圧ｖＯＮを印加し、ドレイン電
極ｐ。に読出し電圧ＶＤを印加する。このような電圧を
印加すると、メモリトランジスタＴ、が消去状ｆｉ　（
ＯＮ状態）であればドレイン電極Ｄ０からソース電極Ｓ
ｏに電流が流れ、メモリトランジスタＴ１が書込み状！
！（ＯＦＦ状態）であれば前記電流は流れないため、ソ
ース電極−Ｓｏからソースラインに流れる電流の有無に
応じた読出しデータが出力される。

なお、ここでは１つのメモリトランジスタＴ１に対して
２つの選択トランジスタＴ２を備えた薄膜トランジスタ
メモリについて説明したが、薄膜トランジスタメモリに
は、１つのメモリトランジスタに対して１つの選択トラ
ンジスタを備えているものもある。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリ用の薄膜トランジスタと選択用の薄膜ト
ランジスタとを隣接させて形成して、このメモリトラン
ジスタと選択トランジスタとを接続配線により直列に接
続したものであるため、１つのトランジスタメモリの素
子面積（平面積）が大きく、したがってトランジスタメ
モリを縦横に配列して構成されるメモリマトリ・ソクス
の集積度を上げることが難しいという問題をもっていた
。しかも、従来の薄膜トランジスタメモリは、メモリ用
薄膜トランジスタのゲート絶縁膜を電荷蓄積機能をもつ
絶縁膜とし、選択用薄膜トランジスタのゲート絶縁膜を
電荷蓄積機能のない絶縁膜としたものであるため、メモ
リ用薄膜トランジスタと選択用薄膜トランジスタとをそ
れぞれ別工程で製造しなければならず、したがって薄膜
トランジスタメモリの製造に多くの工程数を要するとい
う問題ももっていた。

本発明は前記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるトラン
ジスタメモリの素子面積を小さくして集積度を上げるこ
とができるとともに、少ない工程数で容易に製造するこ
とができる薄膜トランジスタメモリを提供することにあ
る。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成された下部ゲート電極と、この下部ゲート電極を覆っ
て前記基板上に形成された電荷蓄積機能をもつ下部ゲー
ト絶縁膜と、この下部ゲート絶縁膜の上に形成された半
導体層と、この半導体層の両側部の上に形成されたソー
ス、ドレイン電極と、前記半導体層およびソース、ドレ
イン電極の上に形成された電荷蓄積機能のない上部ゲー
ト絶縁膜と、この上部ゲート絶縁膜の上に形成された上
部ゲート電極とを備え、前記下部ゲート電極と下部ゲー
ト絶縁膜と半導体層およびソース。

ドレイン電極とでメモリ用薄膜トランジスタを構成し、
前記半導体層およびソース、ドレイン電極と上部ゲート
絶縁膜と上部ゲート電極とで選択用薄膜トランジスタを
構成するとともに、前記基板上に前記半導体層の一部分
に対向させて突出膜を形成し、前記基板上に前記突出膜
を乗越えさせて形成した下部ゲートラインの突出膜乗越
え部を前記下部ゲート電極として、前記下部ゲート絶縁
膜の前記下部ゲート電極と対向する部分をメモリ領域と
し、前記下部ゲート絶縁膜は、前記基板上に前記下部ゲ
ートラインを厚く覆い前記下部ゲート電極は薄く覆う厚
さに形成した平坦化絶縁膜の上に形成し、かつ前記上部
ゲート電極は前記半導体層の全体に対向させて形成する
とともに、この上部ゲート電極を、前記上部ゲート絶縁
膜の上に形成されかつ前記メモリ領域に対応する部分を
選択的に酸化させてこの部分を酸化絶縁膜とした下層金
属膜と、この下層金属膜の上にその全面にわたって形成
した上層金属膜とからなる二層電極としたものである。

〔作用〕

すなわち、 本発明の薄膜トランジスタメモリは、 下部ゲート電極と電荷蓄積機能をもつ下部ゲート絶縁膜
と半導体層およびソース、ドレイン電極とを積層して構
成したメモリ用薄膜トランジスタの上に、電荷蓄積機能
のない上部ゲート絶縁膜と上部ゲート電極とを積層して
、前記半導体層およびソース、ドレイン電極をメモリ用
薄膜トランジスタと共用する選択用薄膜トランジスタを
構成したものである。

この薄膜トランジスタメモリは、メモリ用薄膜トランジ
スタと選択用薄膜トランジスタとを積層して構成したも
のであるから、メモリ用薄膜トランジスタと選択用薄膜
トランジスタとで構成されるトランジスタメモリの素子
面積を小さくして集積度を上げることができるし、また
前記半導体層およびソース、ドレイン電極をメモリ用薄
膜トランジスタと選択用薄膜トランジスタとに共用して
いるため、少ない工程数で容易に製造することができる
。

そして、この薄膜トランジスタメモリにおいては、基板
上に半導体層の一部分に対向させて突出膜を形成し、こ
の基板上に前記突出膜を乗越えさせて形成した下部ゲー
トラインの突出膜乗越え部を前記下部ゲート電極として
、下部ゲート絶縁膜の下部ゲート電極と対向する部分を
メモリ領域とするとともに、前記下部ゲートラインおよ
び下部ゲート電極の上に、下部ゲートラインを厚く覆い
下部ゲート電極は薄く覆う平坦化絶縁膜を形成して、こ
の平坦化絶縁膜の上に下部ゲート絶縁膜を形成すること
により、半導体層のメモリ領域対応部分以外の部分と下
部ゲートラインとの間の絶縁層（平坦化絶縁膜と下部ゲ
ート絶縁膜）の層厚を厚くし、さらに、上部ゲート電極
を、メモリ領域に対応する部分を酸化絶縁膜とした下層
金属膜と、この下層金属膜の上にその全面にわたって形
成した上層金属膜とからなる二層電極とすることにより
、この上部ゲート電極と半導体層との間の絶縁層を上部
ゲート絶縁膜と前記下層金属膜の酸化絶縁膜とで形成し
て、この絶縁層の層厚を前記メモリ領域対応部分の上に
おいて厚くしているため、半導体層の選択用薄膜トラン
ジスタ領域（下部ゲート絶縁膜のメモリ領域以外の領域
に対応する部分）とメモリ用薄膜トランジスタのゲート
電極である下部ゲート電極との間（下部ゲートラインと
の間）、および半導体層のメモリ用薄膜トランジスタ領
域（下部ゲート絶縁膜のメモリ領域に対応する部分）と
選択用薄膜トランジスタのゲート電極である上部ゲート
電極との間をそれぞれ確実に絶縁分離することができる
。

したかって、この薄膜トランジスタメモリによれば、選
択用薄膜トランジスタがメモリ用薄膜トランジスタのゲ
ート電極（下部ゲート電極）に印加するゲート電圧の影
響で誤動作することはなく、また、メモリ用薄膜トラン
ジスタが選択用薄膜トランジスタのゲート電極（上部ゲ
ート電極）に印加するゲート電圧の影響で誤動作するこ
ともないから、半導体層およびソース、ドレイン電極を
共用するメモリ用薄膜トランジスタと選択用薄膜トラン
ジスタとを積層して構成したものでありながら、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ正常に動作させて安定した書込み、消去、読出しを
行なうことができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第５図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１１はガラス等からなる絶縁性基板であり、この基板１
１上には下部ゲート電極Ｇ１ｏか形成されている。この
下部ゲート電極Ｇ１゜は、基板１１上に形成した下部ゲ
ートラインＧ　Ｌ　、、の一部により、下部ゲートライ
ンＧ　Ｌ　、ｏの上方に突出させて形成されている。す
なわち、前記下部ゲートラインＧ　Ｌ　、ｏは、基板１
１上に下部ゲート電極Ｇ１ｏの形成部分に対応させて形
成した厚膜の突出膜１２を乗越えさせて形成されており
、下部ゲート電極Ｇ１ｏは、下部ゲートラインＧ　Ｌ　
、、の突出膜乗越え部によって形成されている。なお、
前記突出膜１２は、例えばＳｔ　Ｎ　（窒化シリコン）
等の絶縁膜あるいはＴａ　　（タンタル）等の金属膜に
よって３０００人の厚さに形成されており、下部ゲート
電極Ｇ１ｏは、基板１１上の下部ゲートラインＧ　Ｌ　
１ｏより突出膜１２の厚さ（３０００人）だけ突出して
いる。

また、前記基板１１上にはそのほぼ全面にわたって、前
記下部ゲートラインＧＬ、。および下部ゲート電極ＧＩ
Ｏを覆う平坦化絶縁膜１３が形成されている。この平坦
化絶縁膜１３は電荷蓄積機能のない絶縁膜からなってお
り、この平坦化絶縁膜１３は、下部ゲートラインＧ　Ｌ
　＋　ｏを厚く覆い、下部ゲート電極ＧＩＧは薄く覆う
厚さに形成されている。そして、この平坦化絶縁膜１３
の上にはそのほぼ全面にわたって、下部ゲート絶縁膜１
４が形成されている。この下部ゲート絶縁膜１４はその
上層部の全域に電荷蓄積機能をもたせたもので、この下
部ゲート絶縁膜１４は、電荷蓄積機能のないＳｉＮから
なる下層絶縁膜１４ａの上に、Ｓｉ（シリコン）の組成
比を多くして電荷蓄積機能をもたせたＳＩＮからなるメ
モリ性絶縁膜１４ｂを積層した二層膜となっている。な
お、前記下層絶縁膜１４ａの膜厚は　９００人、メモリ
性絶縁膜１４ｂの膜厚は１００人である。この下部ゲー
ト絶縁膜１４の上（メモリ性絶縁膜１４ｂの上）には、
アモルファスシリコンまたはポリシリコンからなるｉ型
の半導体層１５がトランジスタメモリの素子形状に対応
するパターンに形成されており、この半導体層１５の両
側部の上には、ｎ型半導体（ｎ型不純物をドープしたア
モルファスシリコンまたはポリシリコン）からなるオー
ミックコンタクト層１６を介して、ソース電極Ｓとドレ
イン電極りが形成されている。このソース電極Ｓおよび
ドレイン電極りはそれぞれ、下部ゲート絶縁膜１４の上
に前記下部ゲートラインＧ　Ｌ　、ｏと直交させて配線
したソースラインＳＬおよびドレインラインＤＬにつな
がっている。

また、前記半導体層１５およびソース、ドレイン電極Ｓ
、Ｄの上には、基板１１のほぼ全面にわたって、電荷蓄
積機能のないＳＩＮからなる上部ゲート絶縁膜１７が形
成されている。この上部ゲート絶縁膜１７の上には、上
部ゲートラインＧＬ２ｏが下部ゲートラインＧ　Ｌ　１
ｏと平行に配線されており、この上部ゲートラインＧＬ
２０のうちの半導体層１５上の部分は上部ゲート電極Ｇ
２０とされている。

そして、前記下部ゲート電極Ｇ１゜と、平坦化絶縁膜１
３および電荷蓄積機能をもつ下部ゲート絶縁膜１４と、
半導体層１５およびソース、ドレイン電極Ｓ、Ｄとは、
逆スタガー型のメモリ用薄膜トランジスタ（以下、メモ
リトランジスタという）Ｔ、。を構成している。また、
このメモリトランジスタＴ１ｏのゲート電極である下部
ゲート電極Ｇは、半導体層１５のチャンネル長方向の中
央部（ソース、ドレイン電極Ｓ、Ｄ間の中央部）に対向
させて、半導体層１５のチャンネル長方向幅のほぼ１／
３の幅に形成されており、したがって下部ゲート絶縁膜
１４は、下部ゲート電極ＧＩＯと対向する中央部分だけ
がメモリ領域となっている。

一方、前記上部ゲート電極Ｇ２０は、半導体層１５の全
体に対向する電極とされており、この上部ゲート電極Ｇ
２０は、上部ゲート絶縁膜１７の上に形成された下層金
属膜１８と、この下層金属膜１７の上にその全面にわた
って形成された上層金属膜１つとからなる二層電極とさ
れている。この下層金属膜１８と上層金属膜１９は、例
えばＡ、９（アルミニウム）からなっており、また下層
金属膜１８は、前記下部ゲート絶縁膜１４のメモリ領域
（下部ゲート電極Ｃｚｏの対向部分）に対応する部分と
、ソース、ドレイン電極Ｓ、Ｄのほぼ中央に対向する位
置から外側の部分とを選択的に酸化させてこの部分を酸
化絶縁膜１８ａとしたものとされている。なお、この下
層金属膜１８の酸化絶縁膜１８ａは上部ゲートラインＧ
Ｌ２゜の全長にわたっており、したがって上部ゲートラ
インＧＬ２゜は上層金属膜１９によって形成されている
。

すなわち、前記上部ゲート電極Ｇ２０は、実質的には、
半導体層１５の全体に対向する上層金属膜１９の下面（
半導体層１５との対向面）に、前記メモリ領域とソース
電極Ｓとの間、およびメモリ領域とドレイン電極りとの
間の領域に対応させて下層金属膜１８の非酸化部分から
なる突出部を形成したもので、この上部ゲート電極Ｇ２
０と半導体層１５との間を絶縁する絶縁層は、前記上部
ゲート電極Ｇ２０の下層金属膜１８に選択的に形成した
酸化絶縁膜１８ａと、上部ゲート絶縁膜１７とによって
形成されている。また、前記下層金属膜１８は、その酸
化絶縁膜１８ａ部分を含む全体にわたって３０００人の
膜厚に形成され、上部ゲート絶縁膜１７はその全体にわ
たって２０００人の膜厚に形成されており、前記下層金
属膜１８の酸化絶縁膜１８ａと上部ゲート絶縁膜１７と
からなる絶縁層の層厚は、半導体層１５のメモリ領域対
応部分に上部ゲート電極Ｇ２０の上層金属膜１９からト
ランジスタをＯＮさせるゲート電圧が印加されるのを防
ぐのに十分な厚さ（５０００人）とされている。また、
上部ゲート電極Ｇ２０の突出部（下層金属膜１８の非酸
化部分）と半導体層１５との間の絶縁層は上部ゲート絶
縁膜１７のみで形成されており、この上部ゲート絶縁膜
１７の膜厚は２０００人であるため、上部ゲート電極Ｇ
２ｏの突出部からは半導体層１５に十分なゲート電圧を
印加できるようになっている。

そして、前記メモリトランジスタＴ１ｏの上には、前記
半導体層１５およびソース、ドレイン電極Ｓ。

ＤをメモリトランジスタＴ１ｏと共用する２つの選択用
薄膜トランジスタ（以下、選択トランジスタという）　
Ｔ２Ｏ，Ｔ２Ｏか形成されている。この２つの選択トラ
ンジスタＴ２．．　Ｔ２．は、前記半導体層１５および
ソース、ドレイン電極Ｓ、Ｄと、電荷蓄積機能のない上
部ゲート絶縁膜１７と、上部ゲート電極Ｇ２ｏとで構成
されたコブラナー型薄膜トランジスタであり、一方の選
択トランジスタＴ２゜は、半導体層１５およびソース、
ドレイン電極Ｓ、Ｄと、上部ゲート絶縁膜１７と、上部
ゲート電極Ｇ２０の一方の突出部とで構成され、他方の
選択トランジスタＴ２ｏは、前記半導体層１５およびソ
ース、ドレイン電極Ｓ、Ｄと、上部ゲート絶縁膜１７と
、上部ゲート電極Ｇ２ｏの他方の突出部とで構成されて
いる。

この２つの選択トランジスタＴ２ｏ、Ｔ２ｏは、そのゲ
ート電極（上部ゲート電極）Ｇ２０の下層金属膜１８は
これに形成した酸化絶縁膜１８ａ部分で電気的に分離さ
れているが、上層金属膜１９か半導体層１５の全体に対
向する全面電極であるために、ゲート側で共通接続され
ており、またこの両選択トランジスタ”　２Ｑ＋　　Ｔ
　２６は、そのソース、ドレイン電極Ｓ、Ｄをメモリト
ランジスタＴ１ｏと共用したことによって、メモリトラ
ンジスタＴ、。と直列に接続されている。

さらに、前記上部ゲート電極Ｇ２０の選択トランジスタ
Ｔ２．．Ｔ２．を構成する２箇所の突出部（下層金属膜
１８の非酸化部分）はそれぞれ、下層金属膜１８のメモ
リ領域上の酸化絶縁膜１８ａのチャンネル長方向の幅を
下部ゲート電極ＧＩＯのチャンネル長方向幅より小さく
することによって、下部ゲート電極Ｇ１ｏの両側部にラ
ップさせである。

このようにしているのは、メモリトランジスタＴ１ｏと
両選択トランジスタＴ２０．Ｔ　２゜との電気的な接続
を確保するためであり、上部ゲート電極Ｇ２０の選択ト
ランジスタＴ　２ｏ、　Ｔ　２ｏを構成する突出部を薄
膜（２０００人）の上部ゲート絶縁膜１７を介して下部
ゲート電極Ｇ、。にラップさせておけば、半導体層１５
のメモリトランジスタＴＩＯ領域と選択トランジスタＴ
２ｏ領域との境界部（下部ゲート絶縁膜１４のメモリ領
域に対応する部分の両側部）に、メモリトランジスタＴ
ＩＯのゲート電極（下部ゲート電極）Ｇｌｏからも選択
トランジスタＴ　２．。

Ｔ２ｏのゲート電極（上部ゲート電極）Ｇ２０からもゲ
ート電圧を印加することができるから、メモリトランジ
スタＴ１ｏと選択トランジスタＴ２゜、Ｔ２゜との両方
をＯＮさせたときに、半導体層１５を介してドレイン電
極りからソース電極Ｓに電流が流れる。なお、この実施
例では、上部ゲート絶縁膜１７のメモリ領域上の膜厚部
分の幅を、下部ゲート電極ＧＯＯＯ幅のほぼ１／２とし
ているか、この膜厚部分の幅は、下部ゲート電極Ｇ、。

の幅量下であれば任意の幅でよく、要は、上部ゲート絶
縁膜１７の薄膜部分が下部ゲート電極Ｇ１ｏの少なくと
も側縁に対向していればよい。

第３図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第３図（ａ）に示すように、基板１１上に、下部
ゲート電極Ｇｌｏの下に突出膜１２となるＳＩＮ等の絶
縁膜またはＴａ等の金属膜を３０００人の厚さに堆積さ
せてこの堆積膜をフォトリソグラフィ法によりパターニ
ングする方法で下部ゲート電極Ｇ１ｏの形状に対応する
突出膜１２を形成する。

次に、第３図（ｂ）に示すように、基板１１上にゲート
ラインＧＬ１ｏおよび下部ゲート電極ＧＩＯとなるＣｒ
　　（クロム）等金属膜３０を５００人の厚さに堆積さ
せてこの金属膜をフォトリソグラフィ法によりパターニ
ングする方法で下部ゲートラインＧ　Ｌ　、ｏを形成し
、この下部ゲートラインＧＬ、。

の突出膜１２上の部分を下部ゲート電極ＧＩｏとする。

次に、第３図（ｃ）に示すように、基板１１上の全面に
、ＳＯＧ　（スピン・オン・ガラス）と呼ばれるシラノ
ール系無機絶縁物をスピンコード法により塗布してこれ
を約３００℃で約−時間加熱し、下部ゲートラインＧＬ
＋ｏ上の部分の膜厚が４０００人、下部ゲート電極Ｇ１
ｏ上の部分の膜厚が１０００人で、かつ上面が全域にわ
たって平坦な平坦化絶縁膜１３を形成する。

次に、第３図（ｄ）に示すように、前記平坦化絶縁膜１
３の上に、電荷蓄積機能のない下層絶縁膜（Ｓｉ　Ｎ膜
）１４ａと、電荷蓄積機能をもつメモリ性絶縁膜（Ｓｉ
の組成比を多くしたＳｉＮ膜）１４ｂとを、９００人、
１００人の厚さに連続して順次堆積させ、この下層絶縁
膜１４ａとメモリ性絶縁膜１４ｂとからなる二層の下部
ゲート絶縁膜１４を形成し、その上に、ｉ型アモルファ
スシリコンまたはｉ型ポリシリコンからなる半導体層１
５と、ｎ型半導体（ｎ型アモルファスシリコンまたはｎ
型ポリシリコン）からなるオーミックコンタクト層１６
とを、１０００人、２５０人の厚さに連続して順次堆積
させ、さらにその上に、Ｃｒ等からなるソース、ドレイ
ン電極用金属膜３０を５００人の厚さに堆積させる。

次に、第３図（ｅ）に示すように、前記ソース。

ドレイン電極用金属膜３０をフォトリソグラフィ法によ
りパターニングしてこのソース、ドレイン電極用金属膜
３０からなるソース、ドレイン電極Ｓ、Ｄおよびソース
、ドレインラインＳＬ、ＤＬを形成し、次いでオーミッ
クコンタクト層１６をソース、ドレイン電極Ｓ、Ｄおよ
びソース、ドレインラインＳＬ、ＤＬの形状にパターニ
ングする。

次に、第３図（ｆ）に示すように、前記半導体層１５を
フォトリソグラフィ法によりトランジスタメモリの素子
形状にパターニングして、メモリトランジスタＴ１ｏを
構成する。なお、この半導体層１５は、ソースラインＳ
ＬおよびドレインラインＤＬの下にもその全長にわたっ
て残る。

次に、第３図（ｇ）に示すように、基板１１上の全面に
、上部ゲート絶縁膜（電荷蓄積機能のないＳｉＮ膜）１
７を２０００人の厚さに堆積させ、さらにその上に、Ａ
ｌを３０００人の厚さに堆積させて上部ゲート電極Ｇ２
゜の下層金属膜１８を形成する。

次に、？ｉ３図（ｈ）に示すように、前記下層金属膜１
８のうち、下部ゲート絶縁膜１４のメモリ領域（下部ゲ
ート電極Ｇ１ｏの対向部分）とソース電極Ｓとの間およ
び前記メモリ領域とドレイン電極りとの間の１部分をフ
ォトレジスト（図示せず）でマスクし、この下層金属膜
１８の他の部分の全域をその全厚にわたって陽極酸化し
て、この下層金属膜１８の前記メモリ領域に対応する部
分と、ソース、ドレイン電極Ｓ、Ｄのほぼ中央に対向す
る位置から外側の部分とを、酸化絶縁膜（ＡＮ２０ｉ膜
）１８ａとする。

次に、第３図（ｉ）に示すように、前記下層金属膜１８
の上の全面にＡｌ７を４０００人の厚さに堆積させて上
部ゲート電極Ｇ２０の上層金属膜１９を形成する。そし
てこの後は、この上層金属膜１９と前記下層金属膜１８
をフォトリソグラフィ法によりパターニングして上部ゲ
ート電極Ｇ２０および上部ゲートラインＧＬ２ｏを形成
し、これにより２つの選択トランジスタＴ２０．Ｔ２゜
を構成して、薄膜トランジスタメモリを完成する。

なお、この製造方法では、平坦化絶縁膜１３をＳＯＧと
呼ばれるシラノール系無機絶縁物の塗布およびその加熱
によって形成しているが、この平坦化絶縁膜１３は他の
方法で形成することもできる。

すなわち、第４図は前記平坦化絶縁膜１３を形成する他
の方法を示している。

この方法は、突出膜１２と下部ゲートラインＧＬＩｏお
よび下部ゲート電極Ｇ１ｏを前述した方法で第４図（ａ
）に示すように形成した後、第４図（ｂ）に示すように
、基板１１上の全面にＰＳＧ（燐ガラス）からなる絶縁
膜１３Ａを減圧ＣＶＤ法により約４０００人の厚さに堆
積させ、この後、８５０℃〜１０００℃の水蒸気雰囲気
中で３０分以上加熱するりフロー処理により前記絶縁膜
１３Ａを平坦化して、下部ゲートラインＧＬ１ｏ上の部
分の膜厚が４０００人、下部ゲート電極ＧＩＯ上の膜厚
が１０００人の平坦化絶縁膜１３を形成する方法である
。

なお、この第４図の方法で平坦化絶縁膜１３をする場合
も、これ以後は、第３図（ｄ）〜（ｉ）に示した工程で
薄膜トランジスタメモリを製造する。

第５図は前記薄膜トランジスタメモリの等価回路図であ
り、この薄膜トランジスタメモリは、１つの薄膜トラン
ジスタの中に、メモリトランジスタＴＩＯと２つの選択
トランジスタＴ２ｏ、Ｔ２゜とを積層して形成した構成
となっている。なお、第５図では１つの薄膜トランジス
タメモリの等価回路を示しているが、この薄膜トランジ
スタメモリは、下部ゲートラインＧＩＯおよび上部ゲー
トラインＧ２ｏとソース、ドレインラインＳＬ、ＤＬと
の交差部にそれぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第５図において、（ａ）は書込み時、（ｂ）は消去時、
（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第５図（
ａ）に示すように、ソース電極Ｓおよびドレイン電極り
を接地（ＧＮＤ）するとともに、選択トランジスタＴ　
２．、　Ｔ　２ｏのゲート電極Ｇ２ｏにＯＮ電圧ＶＯＮ
を印加し、メモリトランジスタＴ、。

のゲート電極Ｇ、。に書込み電圧子ＶＰを印加する。

このような電圧を印加すると、２つの選択トランジスタ
Ｔ２０．　Ｔ２Ｏがオンし、メモリトランジスタＴ１ｏ
のゲート電極Ｇ１ｏとソース、ドレイン電極Ｓ、Ｄとの
間に書込み電圧＋Ｖ、がかかって下部ゲート絶縁膜１４
のメモリ領域（メモリ性絶縁膜１４ｂのゲート電極ＧＩ
Ｏ対向部）に電荷かトラップされ、メモリトランジスタ
Ｔ、。が書込み状態（ＯＦＦ状態）となる。

また消去時は、第５図（ｂ）に示すように、ソース電極
Ｓおよびドレイン電極りを接地（ＧＮＤ）するとともに
、選択トランジスタＴ２０のゲート電極Ｇ２０にｏＮｘ
圧■。、を印加し、メモリトランジスタＴＩＯのゲート
電極ＧＩＯに、書込み電圧＋■Ｐとは逆電位の消去電圧
−■、を印加する。このような電圧を印加すると、選択
トランジスタＴ　２．。

Ｔ２Ｏがオンし、メモリトランジスタＴ１ｏのゲート電
極ＧＩＯとソース、ドレイン電極Ｓ、Ｄとの間に書込み
電圧＋ｖＰと逆電位の電位差（Ｖｐ）が生して下部ゲー
ト絶縁膜１４のメモリ領域にトラップされている電荷が
放出され、メモリトランジスタＴ１ｏか消去状態（ＯＮ
状態）となる。

一方、読出し時は、第５図（Ｃ）に示すように、メモリ
トランジスタＴ、。のゲート電極Ｇ１ｏとソース電極Ｓ
を接地（ＧＮＤ）するとともに、選択トランジスタＴ　
２０＋　　Ｔ　２ｏのゲート電極Ｇ２０にＯＮ電圧Ｖ。

Ｎを印加し、トレイン電極りに読出し電圧ＶＤを印加す
る。このような電圧を印加すると、メモリトランジスタ
ＴＩＯが消去状態（ＯＮ状態）であればドレイン電極り
からソース電極Ｓに電流か流れ、メモリトランジスタＴ
ＩＯが書込み状態（ＯＦＦ状態）であれば前記電流は流
れないため、ソース電極Ｓからソースラインに流れる電
流の有無に応した読出しデータが出力される。

すなわち、前記薄膜トランジスタメモリは、下部ゲート
電極Ｇ１ｏと電荷蓄積機能をもつ下部ゲート絶縁膜１４
と半導体層１５およびソース、ドレイン電極Ｓ、Ｄとを
積層して構成したメモリトランジスタＴ１ｏの上に、電
荷蓄積機能のない上部ゲト絶縁膜１７と上部ゲート電極
Ｇ２０とを積層して、前記半導体層１５およびソース、
ドレイン電極Ｓ、ＤをメモリトランジスタＴＩＯと共用
する２つの選択トランジスタＴ２Ｏ１Ｔ２Ｏを構成した
ものである。

この薄膜トランジスタメモリは、メモリトランジスタＴ
１ｏと選択用薄膜トランジスタＴ２ｏ、Ｔ２゜とを積層
して構成したものであるから、メモリトランジスタＴ、
ｏと選択トランジスタＴ２ｏ、Ｔ２ｏとで構成されるト
ランジスタメモリの素子面積を小さくして集積度を上げ
ることができる。またこの薄膜トランジスタメモリでは
、前記半導体層１５およびソース、ドレイン電極Ｓ、Ｄ
をメモリトランジスタＴ１゜と選択トランジスタＴ　２
０＋　　Ｔ　２ｏとに共用しているため、前述したよう
な少ない工程数で容易に製造することができる。

そして、この薄膜トランジスタメモリにおいては、基板
１１上に半導体層１５の一部分に対向させて突出膜１２
を形成し、この基板１１上に前記突出膜１２を乗越えさ
せて形成した下部ゲートラインＧ　Ｌ　＋　ｏの突出膜
乗越え部を下部ゲート電極ＧＩＯとして、下部ゲート絶
縁膜１４の下部ゲート電極Ｇ１゜と対向する部分をメモ
リ領域とするとともに、下部ゲートラインＧＬ１ｏおよ
び下部ゲート電極ＧＩＧの上に、下部ゲートラインＧＬ
、。を厚く覆い下部ゲート電極Ｇ、ｏは薄く覆う平坦化
絶縁膜１３を形成してこの平坦化絶縁膜１３の上に下部
ゲート絶縁膜１４を形成することにより、半導体層１５
のメモリ領域対応部分以外の部分と下部ゲートラインＧ
　Ｌ　＋　ｏとの間の絶縁層（平坦化絶縁膜１３と下部
ゲート絶縁膜１４）の層厚を厚くし、さらに、上部ゲー
ト電極０２０を、前記メモリ領域に対応する部分を酸化
絶縁膜１８ａとした下層金属膜１８とこの下層金属膜１
８の上にその全面にわたって形成した上層金属膜１９と
からなる二層電極とすることにより、この上部ゲート電
極Ｇ２゜と半導体層１５との間の絶縁層を上部ゲート絶
縁膜１７と前記下層金属膜１８の酸化絶縁膜１８ａとで
形成して、この絶縁層の層厚を半導体層１５のメモリ領
域対応部分の上において厚くしているため、半導体層１
５の選択トランジスタ７２０領域とメモリトランジスタ
ＴＩＯのゲート電極である下部ゲート電極Ｇ１ｏとの間
（下部ゲートラインＧ　Ｌ　、、との間）、および半導
体層１５のメモリトランジスタＴ１ｏ領域（下部ゲート
絶縁膜１４のメモリ領域に対応する部分）と選択トラン
ジスタＴ　２．、　Ｔ　２．のゲート電極である上部ゲ
ート電極Ｇ２０との間をそれぞれ確実に絶縁分離するこ
とができる。

したかって、この薄膜トランジスタメモリによれば、選
択トランジスタＴ１ｏがメモリトランジスタＴ１ｏのゲ
ート電極（下部ゲート電極）Ｇｏｏに印加するゲート電
圧の影響で誤動作することはなく、また、メモリトラン
ジスタＴ、ｏが選択トランジスタＴ２ｏ、Ｔ２ｏのゲー
ト電極（上部ゲート電極）Ｇ２ｏに印加するゲート電圧
の影響で誤動作することもないから、半導体層１５およ
びソース、ドレイン電極Ｓ、Ｄを共用するメモリトラン
ジスタＴ１ｏと選択トランジスタＴ２ｏ、Ｔ２ｏとを積
層して構成したものでありながら、メモリトランジスタ
Ｔ１ｏと選択トランジスタＴ２０．Ｔ２゜とをそれぞれ
正常に動作させて安定した書込み、消去、読出しを行な
うことができる。

また、この薄膜トランジスタメモリでは、上部ゲート電
極Ｇ２０の下層金属膜１８を、ソース、ドレイン電極Ｓ
、Ｄのほぼ中央に対向する位置から外側の部分において
も酸化させてこの部分も酸化絶縁Ｉ！！　Ｉ　Ｐ、　ａ
としているため、上部ゲート電極Ｇ２ｏとソース、ドレ
イン電極Ｓ、Ｄとの間の絶縁層も下層金属膜１７の酸化
絶縁膜１８ａと上部ゲート絶縁膜１７とからなる厚膜て
あり、したがって、上部ゲート電極Ｇ２０とソース、ド
レイン電極Ｓ、Ｄとの間の絶縁耐圧も十分である。

なお、前記実施例の薄膜トランジスタメモ１ノは、１つ
のメモリトランジスタＴ、。に対して２つの選択トラン
ジスタＴ２０を備えたものであるが、本発明は、１つの
メモリトランジスタに対して１つの選択トランジスタを
備えた薄膜トランジスタメモリにも適用できる。

第６図〜第８図は本発明の第２の実施例を示している。

この実施例の薄膜トランジスタメモリは、１つのメモリ
トランジスタＴ、。に対して１つの選択トランジスタＴ
２ｏを備えたもので、第６図および第７図は薄膜トラン
ジスタメモリの断面図および平面図であり、第８図は薄
膜トランジスタメモリの等価回路図である。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴｉｏのゲート電極である下部ゲート電極ＧＩＯ
の下の突出膜１２を半導体層１５のほぼ一部分に対向さ
せて形成することにより、この突出膜１２を乗越えさせ
て基板１１上に形成した下部ゲートラインＧ　Ｌ　＋　
ｏの突出膜乗越え部からなる下部ゲート電極ＧＩＯを半
導体層１５のほぼ一部分に対向させて、下部ゲート絶縁
膜１４の下部ゲート電極Ｇ、。と対向する部分をメモリ
領域としたもので、下部ゲート絶縁膜１４は、基板１１
上に下部ゲートラインＧＬｌｏを厚く覆い下部ゲート電
極Ｇｌｏは薄く覆う厚さに形成した平坦化絶縁膜１３の
上に形成されている。また、選択トランジスタＴ２０の
ゲート電極である上部ゲート電極Ｇ２０は半導体層１５
の全体に対向させて形成されており、この上部ゲート電
極Ｇ２０は、上部ゲート絶縁膜１７の上に形成されかつ
前記メモリ領域に対応する部分を選択的に酸化させてこ
の部分を酸化絶縁膜１８ａとした下層金属膜１８と、こ
の下層金属膜１８の上にその全面にわたって形成した上
層金属膜１９とからなる二層電極となっている。そして
、メモリトランジスタＴ１ｏは、下部ゲート電極Ｇ１ｏ
と、平坦化絶縁膜１３および下部ゲート絶縁膜１４と、
半導体層１５およびソース、ドレイン電極Ｓ、Ｄとによ
って構成され、選択トランジスタＴ２０は、前記半導体
層１５およびソース、ドレイン電極Ｓ、Ｄと、上部ゲー
ト絶縁膜１７と、上部ゲート電極Ｇ２０とによって構成
されている。

なお、この実施例の薄膜トランジスタメモリは、選択ト
ランジスタＴ２０を１つとしただけで、基本的な構成は
前記第１の実施例と変わらないから、詳細な構造の説明
は図に同符号を付して省略する。

また、この実施例の薄膜トランジスタメモリの書込み、
消去、読出しは、第１の実施例の薄膜トランジスタメモ
リと同様にして行なうことができる。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、下部ゲート電極と
電荷蓄積機能をもつ下部ゲート絶縁膜と半導体層および
ソース、ドレイン電極とをａ層して構成したメモリ用薄
膜トランジスタの上に、電荷蓄積機能のない上部ゲート
絶縁膜と上部ゲート電極とを積層して、前記半導体層お
よびソース。

ドレイン電極をメモリ用薄膜トランジスタと共用する選
択用薄膜トランジスタを構成したものであり、この薄膜
トランジスタメモリは、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものである
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとで構成されるトランジスタメモリの素子面積を小
さくして集積度を上げることができるし、また前記半導
体層およびソース、ドレイン電極をメモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとに共用しているため
、少ない工程数で容易に製造することができる。

そして、この薄膜トランジスタメモリにおいては、基板
上に半導体層の一部分に対向させて突出膜を形成し、こ
の基板上に前記突出膜を乗越えさせて形成した下部ゲー
トラインの突出膜乗越え部を下部ゲート電極として、下
部ゲート絶縁膜の下部ゲート電極と対向する部分をメモ
リ領域とするとともに、下部ゲートラインおよび下部ゲ
ート電極の上に、下部ゲートラインを厚（覆い下部ゲー
ト電極は薄く覆う平坦化絶縁膜を形成して、この平坦化
絶縁膜の上に下部ゲート絶縁膜を形成することにより、
半導体層のメモリ領域対応部分以外の部分と下部ゲート
ラインとの間の絶縁層（平坦化絶縁膜と下部ゲート絶縁
膜）の層厚を厚くし、さらに、上部ゲート電極は半導体
層の全体に対向させて形成するとともに、この上部ゲー
ト電極を、上部ゲート絶縁膜の上に形成されかつ前記メ
モリ領域に対応する部分を選択的に酸化させてこの部分
を酸化絶縁膜とした下層金属膜と、この下層金属膜の上
にその全面にわたって形成した下層金属膜とからなる二
層電極とすることにより、この上部ゲート電極と半導体
層との間の絶縁層を上部ゲ−ト絶縁膜と前記下層金属膜
の酸化絶縁層とで形成して、この絶縁層の層厚を前記メ
モリ領域対応部分の上において厚くしているため、半導
体層の選択用薄膜トランジスタ領域（下部ゲート絶縁膜
のメモリ領域以外の領域に対応する部分）とメモリ用薄
膜トランジスタのゲート電極である下部ゲート電極との
間（下部ゲートラインとの間）、および半導体層のメモ
リ用薄膜トランジスタ領域（下部ゲート絶縁膜のメモリ
領域に対応する部分）と選択用薄膜トランジスタのゲー
ト電極である上部ゲート電極との間をそれぞれ確実に絶
縁分離することができる。

したがって、この薄膜トランジスタメモリによれば、選
択用薄膜トランジスタがメモリ用薄膜トランジスタのゲ
ート電極（下部ゲート電極）に印加するゲート電圧の影
響で誤動作することはなく、また、メモリ用薄膜トラン
ジスタが選択用薄膜トランジスタのゲート電極（上部ゲ
ート電極）に印加するゲート電圧の影響で誤動作するこ
ともないから、半導体層およびソース、ドレイン電極を
共用するメモリ用薄膜トランジスタと選択用薄膜トラン
ジスタとを積層して構成したものでありながら、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ正常に動作させて安定した書込み、消去、読出しを
行なうことができる。

【図面の簡単な説明】

第１図〜第５図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図、第３図は薄膜トランジスタメモリの製
造工程図、第４図は平坦化絶縁膜の他の形成方法を示す
工程図、第５図は薄膜トランジスタメモリの等価回路図
である。第６図〜第８図は本発明の第２の実施例を示し
たもので、第６図および第７図は薄膜トランジスタメモ
リの断面図および平面図、第８図は薄膜トランジスタメ
モリの等価回路図である。第９図は従来の薄膜トランジ
スタメモリの等価回路図である。 １１・・・基板、Ｔｌｏ・・・メモリ用薄膜トランジス
タ、Ｔ２Ｏ・・・選択用薄膜トランジスタ、１２・・・
突出膜、ＧＬｌｏ・・・下部ゲートライン、ＧＩＯ・・
・下部ゲート電極、１３・・・平坦化絶縁膜、１４・・
・下部ゲート絶縁膜、１５・・・半導体層、］Ｇ６・・
オーミックコンタクト層、Ｓ・・・ソース電極、Ｄ・・
・ドレイン電極、１７・・・上部ゲート絶縁膜、Ｇ２０
・・・上部ゲート電極、１８・・・下層金属膜、１８ａ
・・・酸化絶縁膜、１９・・・上層金属膜。

Claims (1)

【特許請求の範囲】
1. 絶縁性基板上に形成された下部ゲート電極と、この下部
   ゲート電極を覆って前記基板上に形成された電荷蓄積機
   能をもつ下部ゲート絶縁膜と、この下部ゲート絶縁膜の
   上に形成された半導体層と、この半導体層の両側部の上
   に形成されたソース、ドレイン電極と、前記半導体層お
   よびソース、ドレイン電極の上に形成された電荷蓄積機
   能のない上部ゲート絶縁膜と、この上部ゲート絶縁膜の
   上に形成された上部ゲート電極とを備え、前記下部ゲー
   ト電極と下部ゲート絶縁膜と半導体層およびソース、ド
   レイン電極とでメモリ用薄膜トランジスタを構成し、前
   記半導体層およびソース、ドレイン電極と上部ゲート絶
   縁膜と上部ゲート電極とで選択用薄膜トランジスタを構
   成するとともに、前記基板上に前記半導体層の一部分に
   対向させて突出膜を形成し、前記基板上に前記突出膜を
   乗越えさせて形成した下部ゲートラインの突出膜乗越え
   部を前記下部ゲート電極として、前記下部ゲート絶縁膜
   の前記下部ゲート電極と対向する部分をメモリ領域とし
   、前記下部ゲート絶縁膜は、前記基板上に前記下部ゲー
   トラインを厚く覆い前記下部ゲート電極は薄く覆う厚さ
   に形成した平坦化絶縁膜の上に形成し、かつ前記上部ゲ
   ート電極は前記半導体層の全体に対向させて形成すると
   ともに、この上部ゲート電極を、前記上部ゲート絶縁膜
   の上に形成されかつ前記メモリ領域に対応する部分を選
   択的に酸化させてこの部分を酸化絶縁膜とした下層金属
   膜と、この下層金属膜の上にその全面にわたって形成し
   た上層金属膜とからなる二層電極としたことを特徴とす
   る薄膜トランジスタメモリ。