JPH03293771A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ用トランジスタと選択用
トランジスタとを薄膜トランジスタで構成した薄膜トラ
ンジスタメモリが考えられている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとはそれぞれ、ゲート
電極と、ゲート絶縁膜と、ｉ型半導体層と、ソース、ド
レイン電極とを積層して構成されており、メモリトラン
ジスタのゲート絶縁膜は電荷蓄積機能をもつ絶縁膜で形
成され、選択トランジスタのゲート絶縁膜は電荷蓄積機
能のない絶縁膜で形成されている。

第１３図は前記従来の薄膜トランジスタメモリの等価回
路図であり、ここでは、１つのメモリトランジスタに対
して２つの選択トランジスタを備えた薄膜トランジスタ
メモリの等価回路を示している。

第１３図において、ＴＩはメモリトランジスタ、Ｔ２は
メモリトランジスタＴ、の両側に配置された２つの選択
トランジスタであり、メモリトランジスタＴ１のソース
電極Ｓ１は一方の選択トランジスタＴ２のドレイン電極
Ｄ２に接続され、メモリトランジスタＴ１のドレイン電
極Ｄ１は他方の選択トランジスタＴ２のソース電極Ｓ２
に接続されている。そして、前記一方の選択トランジス
タＴ２のソース電極Ｓ２はトランジスタメモリのソース
電極Ｓ。とされ、他方の選択トランジスタＴ２のドレイ
ン電極Ｄ２はトランジスタメモリのドレイン電極り。と
されており、前記ソース電極Ｓｏは図示しないソースラ
インに接続され、前記ドレイン電極Ｄ０は図示しないド
レインラインに接続されている。またメモリトランジス
タＴ１のゲート電極Ｇ１は図示しない第１のゲートライ
ンニ接続され、２つの選択トランジスタＴ２のゲート電
極Ｇ２は図示しない第２のゲートラインに共通接続され
ている。なお、前記第１および第２のゲートラインは多
数本平行に配線され、ソースラインおよびドレインライ
ンはゲートラインと直交させて多数本配線されており、
メモリトランジスタＴ１と選択トランジスタＴ２とによ
って構成される薄膜トランジスタメモリは、第１．第２
ゲートラインとソース、ドレインラインとの交差部にそ
れぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第１３図において、（ａ）は書込み時、（ｂ）は消去時
、（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第１３図
（ａ）に示すように、ソース電極Ｓ。およびドレイン電
極り。を接地（ＧＮＤ）するとともに、選択トランジス
タＴ２のゲート電極Ｇ２にＯＮ電圧Ｖ。Ｎを印加し、メ
モリトランジスタＴ１のゲート電極Ｇ１に書込み電圧子
Ｖ、を印加する。

このような電圧を印加すると、選択トランジスタＴ２が
オンし、メモリトランジスタＴ１のゲート電極Ｇ、とソ
ース、ドレイン電極Ｓ、、Ｄ、との間に書込み電圧＋■
、がかかって、メモリトランジスタＴ１が書込み状態（
ＯＦＦ状態）となる。

また消去時は、第１３図（ｂ）に示すように、ソース電
極Ｓ。およびドレイン電極り。を接地（ＧＮＤ）すると
ともに、選択トランジスタＴ２のゲート電極Ｇ２にＯＮ
電圧Ｖ。Ｎを印加し、メモリトランジスタＴ１のゲート
電極Ｇ、に、書込み電圧＋Ｖ、とは逆電位の消去電圧＝
ＶＰを印加する。このような電圧を印加すると、選択ト
ランジスタＴ２がオンし、メモリトランジスタＴ１のゲ
ート電極Ｇ１とソース、ドレイン電極Ｓ、、Ｄ。

との間に書込み電圧子ＶＰと逆電位の電位差（Ｖｐ）が
生じて、メモリトランジスタＴ１が消去状態（ＯＮ状態
）となる。

一方、読出し時は、第１３図（Ｃ）に示すように、メモ
リトランジスタＴ１のゲート電極Ｇ１とソース電極Ｓ０
を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
のゲート電極Ｇ２にＯＮ電圧ＶＯＮを印加し、ドレイン
電極Ｄｏに読出し電圧ＶＤを印加する。このような電圧
を印加すると、メモリトランジスタＴ、が消去状態（Ｏ
Ｎ状態）であればドレイン電極り。からソース電極Ｓ。

に電流が流れ、メモリトランジスタＴ１が書込み状態（
ＯＦＦ状態）であれば前記電流は流れないため、ソース
電極Ｓ。からソースラインに流れる電流の有無に応じた
読出しデータが出力される。

なお、ここでは１つのメモリトランジスタＴ１に対して
２つの選択トランジスタＴ２を備えた薄膜トランジスタ
メモリについて説明したが、薄膜トランジスタメモリに
は、１つのメモリトランジスタに対して１つの選択トラ
ンジスタを備えているものもある。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリ用の薄膜トランジスタと選択用の薄膜ト
ランジスタとを隣接させて形成して、このメモリトラン
ジスタと選択トランジスタとを接続配線により直列に接
続したものであるため、１つのトランジスタメモリの素
子面積（平面積）が大きく、シたがってトランジスタメ
モリを縦横に配列して構成されるメモリマトリックスの
集積度を上げることが難しいという問題をもっていた。

しかも、従来の薄膜トランジスタメモリは、メモリ用薄
膜トランジスタのゲート絶縁膜を電荷蓄積機能をもつ絶
縁膜とし、選択用薄膜トランジスタのゲート絶縁膜を電
荷蓄積機能のない絶縁膜としたものであるため、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ別工程で製造しなければならず、したがって薄膜ト
ランジスタメモリの製造に多くの工程数を要するという
問題ももっていた。

本発明は前記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるトラン
ジスタメモリの素子面積を小さくして集積度を上げるこ
とができるとともに、少ない工程数で容易に製造するこ
とができる薄膜トランジスタメモリを提供することにあ
る。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成された下部ゲート電極と、この下部ゲート電極を覆っ
て前記基板上に形成された電荷蓄積機能をもつ下部ゲー
ト絶縁膜と、この下部ゲート絶縁膜の上に形成された半
導体層と、この半導体層の両側部の上に形成されたソー
ス、ドレイン電極と、前記半導体層およびソース、ドレ
イン電極の上に形成された電荷蓄積機能のない上部ゲー
ト絶縁膜と、この上部ゲート絶縁膜の上に形成された上
部ゲート電極とを備え、前記下部ゲート電極と下部ゲー
ト絶縁膜と半導体層およびソース。

ドレイン電極とでメモリ用薄膜トランジスタを構成し、
前記半導体層およびソース、ドレイン電極と上部ゲート
絶縁膜と上部ゲート電極とで選択用薄膜トランジスタを
構成するとともに、前記基板上に前記半導体層の一部分
に対向させて突出膜を形成し、前記基板上に前記突出膜
を乗越えさせて形成した下部ゲートラインの突出膜乗越
え部を前記下部ゲート電極として、前記下部ゲート絶縁
膜の前記下部ゲート電極と対向する部分をメモリ領域と
し、さらに前記下部ゲートラインおよび前記下部ゲート
電極の上に、前記下部ゲートラインを厚く覆い前記下部
ゲート電極は薄く覆う平坦化絶縁膜を形成して、この平
坦化絶縁膜の上に前記下部ゲート絶縁膜を形成し、かつ
前記上部ゲート電極は前記半導体層の全体に対向させて
形成するとともに、前記上部ゲート絶縁膜の膜厚を、前
記半導体層の前記メモリ領域に対応する部分の上におい
て厚くしたものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、下部ゲ
ート電極と電荷蓄積機能をもつ下部ゲート絶縁膜と半導
体層およびソース、ドレイン電極とを積層して構成した
メモリ用薄膜トランジスタの上に、電荷蓄積機能のない
上部ゲート絶縁膜と上部ゲート電極とを積層して、前記
半導体層およびソース、ドレイン電極をメモリ用薄膜ト
ランジス夕と共用する選択用薄膜トランジスタを構成し
たものである。

この薄膜トランジスタメモリは、メモリ用薄膜トランジ
スタと選択用薄膜トランジスタとを積層して構成したも
のであるから、メモリ用薄膜トランジスタと選択用薄膜
トランジスタとで構成されるトランジスタメモリの素子
面積を小さくして集積度を上げることができるし、また
前記半導体層およびソース、ドレイン電極をメモリ用薄
膜トランジスタと選択用薄膜トランジスタとに共用して
いるため、少ない工程数で容易に製造することができる
。

そして、この薄膜トランジスタメモリにおいては、基板
上に半導体層の一部分に対向させて突出膜を形成し、こ
の基板上に前記突出膜を乗越えさせて形成した下部ゲー
トラインの突出膜乗越え部を前記下部ゲート電極として
、下部ゲート絶縁膜の下部ゲート電極と対向する部分を
メモリ領域とし、さらに前記下部ゲートラインおよび下
部ゲート電極の上に、下部ゲートラインを厚く覆い下部
ゲート電極は薄く覆う平坦化絶縁膜を形成して、この平
坦化絶縁膜の上に下部ゲート絶縁膜を形成し、かつ上部
ゲート電極は半導体層の全体に対向させて形成するとと
もに、上部ゲート絶縁膜の膜厚を、半導体層の前記メモ
リ領域に対応する部分の上において厚くしているため、
半導体層の選択用薄膜トランジスタ領域とメモリ用薄膜
トランジスタのゲート電極である下部ゲート電極との間
（下部ゲートラインとの間）、および半導体層のメモリ
用薄膜トランジスタ領域（下部ゲート絶縁膜のメモリ領
域に対応する部分）と選択用薄膜トランジスタのゲート
電極である上部ゲート電極との間をそれぞれ確実に絶縁
分離することができる。

したがって、この薄膜トランジスタメモリによれば、選
択用薄膜トランジスタがメモリ用薄膜トランジスタのゲ
ート電極（下部ゲート電極）に印加するゲート電圧の影
響で誤動作することはなく、また、メモリ用薄膜トラン
ジスタが選択用薄膜トランジスタのゲート電極（上部ゲ
ート電極）に印加するゲート電圧の影響で誤動作するこ
ともないから、半導体層およびソース、ドレイン電極を
共用するメモリ用薄膜トランジスタと選択用薄膜トラン
ジスタとを積層して構成したものでありながら、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ正常に動作させて安定した書込み、消去、読出しを
行なうことができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第５図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１１はガラス等からなる絶縁性基板であり、この基板１
１上には下部ゲート電極ＧＩＧが形成されている。この
下部ゲート電極Ｇｏｏは、基板ｌｌ上に形成した下部ゲ
ートラインＧ　Ｌ　、、の一部により、下部ゲートライ
ンＧＬｌｏの上方に突出させて形成されている。すなわ
ち、前記下部ゲートラインＧＬｌｏは、基板１１上に下
部ゲート電極Ｇ、。の形成部分に対応させて形成した厚
膜の突出膜１２を乗越えさせて形成されており、下部ゲ
ート電極Ｇ　＋ｏは、下部ゲートラインＧ　Ｌ　＋　ｏ
の突出膜乗越え部によって形成されている。なお、前記
突出膜１２は、例えばＳｉ　Ｎ　（窒化シリコン）等の
絶縁膜あるいはＴａ　　（タンタル）等の金属膜によっ
て３０００人の厚さに形成されており、下部ゲート電極
ＧＩＯは、基板１１上の下部ゲートラインＧ　Ｌ　、。

より突出膜１２の厚さ（３０００人）たけ突出している
。

また、前記基板１１上にはそのほぼ全面にわたって、前
記下部ゲートラインＧＬ、。および下部ゲート電極Ｇ１
ｏを覆う平坦化絶縁膜１３か形成されている。この平坦
化絶縁膜１３は電荷蓄積機能のない絶縁膜からなってお
り、この平坦化絶縁膜１３は、下部ゲートラインＧＬ、
。を厚く覆い、下部ゲート電極Ｇｏｏを薄く覆う厚さに
形成されている。なお、この平坦化絶縁膜１３の下部ゲ
ートラインＧＬ、ｏ上の部分の膜厚は４０００人、下部
ゲート電極Ｇ１ｏ上の部分の膜厚は１０００人である。

そして、この平坦化絶縁膜１３の上には、その全面にわ
たって、下部ゲート絶縁膜１４が形成されている。この
下部ゲート絶縁膜１４はその上層部の全域に電荷蓄積機
能をもたせたもので、この下部ゲート絶縁膜１４は、電
荷蓄積機能のないＳＩＮからなる下層゛絶縁膜１４ａの
上に、Ｓｉ（シリコン）の組成比を多くして電荷蓄積機
能をもたせたＳｉＮからなるメモリ性絶縁膜１４ｂを積
層した二層膜となっている。なお、前記下層絶縁膜１４
ａの膜厚は９００人、メモリ性絶縁膜１４ｂの膜厚は１
００人である。この下部ゲート絶縁膜１４の上（メモリ
性絶縁膜１４ｂの上）には、アモルファスシリコンまた
はポリシリコンからなるｉ型の半導体層１５がトランジ
スタメモリの素子形状に対応するパターンに形成されて
おり、この半導体層１５の両側部の上には、ｎ型半導体
（ｎ型不純物をドープしたアモルファスシリコンまたは
ポリシリコン）からなるオーミックコンタクト層１６を
介して、ソース電極Ｓとドレイン電極りが形成されてい
る。このソース電極Ｓおよびドレイン電極りはそれぞれ
、下部ゲート絶縁膜１４の上に前記下部ゲートラインＧ
　Ｌ　１ｏと直交させて配線したソースラインＳＬおよ
びドレインラインＤＬにつながっている。

また、前記半導体層１５およびソース、ドレイン電極Ｓ
、Ｄの上には、基板１１のほぼ全面にわたって、電荷蓄
積機能のないＳＩＮからなる上部ゲート絶縁膜１７が形
成されている。この上部ゲート絶縁膜１７の上には、上
部ゲートラインＧＬ２０が下部ゲートラインＧ　Ｌ　、
、と平行に配線されており、この上部ゲートラインＧＬ
２゜のうちの半導体層１５上の部分は上部ゲート電極０
２０とされている。

そして、前記下部ゲート電極ＧＩＧと、平坦化絶縁膜１
３および電荷蓄積機能をもつ下部ゲート絶縁膜１４と、
半導体層１５およびソース、ドレイン電極Ｓ、Ｄとは、
逆スタガー型のメモリ用薄膜トランジスタ（以下、メモ
リトランジスタという）ＴＩＯを構成している。また、
このメモリトランジスタＴＩＯのゲート電極である下部
ゲート電極Ｇ□。

は、半導体層１５のチャンネル長方向の中央部（ソース
、ドレイン電極Ｓ、Ｄ間の中央部）に対向させて、半導
体層１５のチャンネル長方向幅のほぼ１／′３の幅に形
成されており、したがって下部ゲート絶縁膜１４は、下
部ゲート電極Ｇ１ｏと対向する中央部分だけがメモリ領
域となっている。

一方、前記上部ゲート電極Ｇ　２’Ｏは、半導体層１５
の全体に対向する電極とされており、この上部ゲート電
極Ｇ２０と半導体層１５との間の上部ゲート絶縁膜１７
は、下部ゲート絶縁膜１４のメモリ領域（下部ゲート電
極Ｇ、。の対同部分）の上の部分と、ソース、ドレイン
電極Ｓ、Ｄのほぼ中央に対向する位置から外側の部分の
膜厚を厚くし、前記メモリ領域とソース電極Ｓとの間お
よびメモリ領域とドレイン電極りとの間の部分の膜厚を
それぞれ薄くした絶縁膜とされている。なお、この上部
ゲート絶縁膜１７の膜厚部分は、ソース、ドレインライ
ンＳＬ、ＤＬの長さ方向における絶縁膜全長に形成され
ている。またこの上部ゲート絶縁膜１７の膜厚部分の膜
厚は、半導体層１５のメモリトランジスタＴＩＯ領域（
下部ゲート絶縁膜１４のメモリ領域に対応する部分）に
上部ゲート電極Ｇ２０からゲート電圧が印加されるのを
防ぐのに十分な厚さ（この実施例では５０００人）とさ
れ、上部ゲート絶縁膜１７の薄膜部分の膜厚は、半導体
層１５に上部ゲート電極Ｇ２０から十分なゲート電圧を
印加てきる厚さ（この実施例では２０００人）とされて
いる。

そして、前記メモリトランジスタＴＩＯの上には、前記
半導体層１５およびソース、ドレイン電極Ｓ。

ＤをメモリトランジスタＴＩＯと共用する２つの選択用
薄膜トランジスタ（以下、選択トランジスタという）　
Ｔ２Ｏ，Ｔ２Ｏが形成されている。この２つの選択トラ
ンジスタＴ２ｏ、Ｔ２ｏは、前記半導体層１５およびソ
ース、ドレイン電極Ｓ、Ｄと、電荷蓄積機能のない上部
ゲート絶縁膜１７と、上部ゲート電極Ｇ２０とて構成さ
れたコブラナー型薄膜トランジスタであり、一方の選択
トランジスタ７２Ｇは、半導体層１５およびソース、ド
レイン電極Ｓ。

Ｄと、上部ゲート絶縁膜１７の一方の薄膜部分と、上部
ゲート電極Ｇ２０とで構成され、他方の選択トランジス
タＴ２゜は、前記半導体層１５およびソース、ドレイン
電極Ｓ、Ｄと、上部ゲート絶縁膜１７の他方の薄膜部分
と、上部ゲート電極Ｇ２０とで構成されている。

この２つの選択トランジスタＴ２．．　Ｔ２Ｏは、その
ゲート電極（上部ゲート電極）Ｇ２０を半導体層１５の
全体に対向する電極としたことによってゲート側で共通
接続されており、またこの両選択トランジスタＴ２．．
　Ｔ２Ｏは、そのソース、ドレイン電極Ｓ、Ｄをメモリ
トランジスタＴ１ｏと共用したことによって、メモリト
ランジスタＴ、ｏと直列に接続されている。

さらに、前記上部ゲート絶縁膜１７の選択トランジスタ
Ｔ２゜、Ｔ２Ｏを構成する２箇所の薄膜部分はそれぞれ
、下部ゲート絶縁膜１４のメモリ領域に対応する膜厚部
分のチャンネル長方向の幅を下部ゲート電極ＧＩＯのチ
ャンネル長方向幅より小さくすることによって、下部ゲ
ート電極ＧＩＧの両側部にラップさせである。このよう
にしているのは、メモリトランジスタＴＩＯと両選択ト
ランジスタＴ　２０＋　Ｔ　２．との電気的な接続を確
保するためであり、上部ゲート絶縁膜１７の選択トラン
ジスタＴ２０．Ｔ２０を構成する薄膜部分を下部ゲート
電極ＧＩＯにラップさせておけば、半導体層１５のメモ
リトランジスタＴＩＯ領域と選択トランジスタＴ２０領
域との境界部（下部ゲート絶縁膜１４のメモリ領域に対
応する部分の両側部）に、メモリトランジスタＴ１ｏの
ゲート電極（下部ゲート電極）Ｇ＋。

からも選択トランジスタＴ２ｏ、Ｔ２ｏのゲート電極（
上部ゲート電極）Ｇ２０からもゲート電圧を印加するこ
とができるから、メモリトランジスタＴ１゜と選択トラ
ンジスタＴ２ｏ、Ｔ２ｏとの両方をＯＮさせたときに、
半導体層１５を介してドレイン電極りからソース電極Ｓ
に電流が流れる。なお、この実施例では、上部ゲート絶
縁膜１７のメモリ領域上の膜厚部分の幅を、下部ゲート
電極ＧＩＯの幅のほぼ１／２としているが、この膜厚部
分の幅は、下部ゲート電極Ｇ、。の幅量下であれば任意
の幅でよく、要は、上部ゲート絶縁膜１７の薄膜部分が
下部ゲート電極ＧＩＯの少なくとも側縁に対向していれ
ばよい。

第３図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第３図（ａ）に示すように、基板１１上に、下部
ゲート電極Ｇ１゜の下の突出膜１２となるＳＩＮ等の絶
縁膜またはＴａ等の金属膜を３０００人の厚さに堆積さ
せてこの堆積膜をフォトリソグラフィ法によりバターニ
ングする方法で下部ゲート電極Ｇ１゜の形状に対応する
突出膜１２を形成する。

次に、第３図（ｂ）に示すように、基板１１上に下部ゲ
ートラインＧＬｌｏおよび下部ゲート電極Ｇ、。となる
Ｃｒ　　（クロム）等の金属膜を５００人の厚さに堆積
させてこの金属膜をフォトリソグラフィ法によりパター
ニングする方法で下部ゲートラインＧＬ、。を形成し、
この下部ゲートラインＧＬ、。の突出膜１２上の部分を
下部ゲート電極Ｇ、。とする。

次に、第３図（ｃ）に示すように、基板１１上の全面に
、５ＯＧ（スピンやオン・ガラス）と呼ばれるシラノー
ル系無機絶縁物をスピンコード法により塗布してこれを
約３００℃で約１時間加熱し、下部ゲートラインＧＬ、
。上の部分の膜厚か４０００人、下部ゲート電極ＧＩＯ
上の膜厚が１０００人で、かつ上面が全域にわたって平
坦な平坦化絶縁膜１３を形成する。

次に、第３図（ｄ）に示すように、前記平坦化絶縁膜１
３の上に、電荷蓄積機能のない下層絶縁膜（Ｓｉ　Ｎ膜
）１４ａと、電荷蓄積機能をもつメモリ性絶縁膜（Ｓｔ
の組成比を多くしたＳｉＮ膜）１４ｂとを、９００人、
１００人の厚さに連続して順次堆積させ、この下層絶縁
膜１４ａとメモリ性絶縁膜１４ｂとからなる二層の下部
ゲート絶縁膜１４を形成し、その上に、ｉ型アモルファ
スシリコンまたはｌ型ポリシリコンからなる半導体層１
５と、ｎ型半導体（ｎ型アモルファスシリコンまたはｎ
型ポリシリコン）からなるオーミックコンタクト層１６
とを、１０００人、２５０人の厚さに連続して順次堆積
させ、さらにその上に、Ｃｒ等からなるソース、ドレイ
ン電極用金属膜３０を５００人の厚さに堆積させる。

次に、第３図（ｅ）に示すように、前記ソース。

ドレイン電極用金属膜３０をフォトリソグラフィ法によ
りバターニングして、このソース、ドレイン電極用金属
膜３０からなるソース、ドレイン電極Ｓ、Ｄおよびソー
ス、ドレインラインＳＬ。

ＤＬを形成し、次いでオーミックコンタクト層１６をソ
ース、ドレイン電極Ｓ、Ｄおよびソース。

ドレインラインＳＬ、ＤＬの形状にパターニングする。

次に、第３図（ｆ）に示すように、前記半導体層１５を
フォトリソグラフィ法によりトランジスタメモリの素子
形状にパターニングして、メモリトランジスタＴ１゜を
構成する。なお、この半導体層１５は、ソースラインＳ
ＬおよびドレインラインＤＬの下にもその全長にわたっ
て残る。

次に、第３図（ｇ）に示すように、基板１１上の全面に
、上部ゲート絶縁膜（電荷蓄積機能のないＳｉＮ膜）１
７を、これに形成する厚膜部分の厚さ（５０００人）に
堆積させる。

次に、第３図（ｈ）に示すように、前記上部ゲート絶縁
膜１７のうち、下部ゲート絶縁膜１４のメモリ領域（下
部ゲート電極Ｇ１０の対向部分）とソース電極Ｓとの間
および前記メモリ領域とドレイン電極りとの間の部分を
フォトリソグラフィ法により３０００人の深さにハーフ
エツチングして、この上部ゲート絶縁膜１７を、前記メ
モリ領域の上の部分とソース、ドレイン電極Ｓ、Ｄのほ
ぼ中央に対向する位置から外側の部分とを膜厚５０００
人の厚膜部分とし、前記メモリ領域とソース、ドレイン
電極Ｓ、Ｄとの間の部分を膜厚２０００人の薄膜部分と
した形状に加工する。

次に、第３図（ｉ）に示すように、前記上部ゲート絶縁
膜１７の上にＡｐ　（アルミニウム）等の金属膜を４０
００人の厚さに堆積させ、この金属膜をフォトリソグラ
フィ法によりバターニングして上部ゲート電極Ｇ２゜お
よび上部ゲートラインＧＬ２０を形成して、２つの選択
トランジスタＴ２ｏ、Ｔ２゜を構成し、薄膜トランジス
タメモリを完成する。

なお、この製造方法では、平坦化絶縁膜１３をＳＯＧと
呼ばれるシラノール系無機絶縁物の塗布およびその加熱
によって形成しているが、この平坦化絶縁膜１３は他の
方法で形成することもてきる。

すなわち、第４図は前記平坦化絶縁膜１３を形成する他
の方法を示している。

この方法は、突出膜１２と下部ゲートラインＧＬ、。お
よび下部ゲート電極ＧＩＯを前述した方法で第４図（ａ
）に示すように形成した後、第４図（ｂ）に示すように
基板１１上の全面にＰＳＧ（燐ガラス）からなる絶縁膜
１３Ａを減圧ＣＶＤ法により約４０００人の厚さに堆積
させ、この後、８５０℃〜１０００℃の水蒸気雰囲気中
で３０分以上加熱するりフロー処理により前記絶縁膜１
３Ａを平坦化して、第４図（ｃ）に示すように、下部ゲ
ートラインＧ　Ｌ　、。上の部分の膜厚が４０００人、
下部ゲート電極Ｇ１ｏ上の部分の膜厚が１０００人の平
坦化絶縁膜１３を形成する方法である。

なお、この第４図の方法で平坦化絶縁膜１３を形成する
場合も、これ以後は、第３図の（ｄ）〜（ｉ）に示した
工程で薄膜トランジスタメモリを製造する。

第５図は前記薄膜トランジスタメモリの等価回路図であ
り、この薄膜トランジスタメモリは、１つの薄膜トラン
ジスタの中に、メモリトランジスタＴ１ｏと２つの選択
トランジスタＴ２ｏ、Ｔ２ｏとを積層して形成した構成
となっている。なお、第５図では１つの薄膜トランジス
タメモリの等価回路を示しているが、この薄膜トランジ
スタメモリは、下部ゲートラインＧ１゜および上部ゲー
トラインＧ２０とソース、ドレインラインＳＬ、ＤＬと
の交差部にそれぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第５図において、（ａ）は書込み時、（ｂ）は消去時、
（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第５図（
ａ）に示すように、ソース電極Ｓおよびドレイン電極り
を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
．．Ｔ２゜のゲート電極Ｇ２０にＯＮ電圧ＶＯＮを印加
し、メモリトランジスタＴＩＯのゲート電極Ｇ、ｏに書
込み電圧＋Ｖ、を印加する。

このような電圧を印加すると、２つの選択トランジスタ
Ｔ２゜、　Ｔ２゜がオンし、メモリトランジスタＴＩＯ
のゲート電極Ｇ１゜とソース、ドレイン電極Ｓ。

Ｄとの間に書込み電圧＋ｖＰがかかつて下部ゲート絶縁
膜１４のメモリ領域（メモリ性絶縁膜１４ｂのゲート電
極ＧＩ。対向部）に電荷がトラップされ、メモリトラン
ジスタＴ１ｏが書込み状態（ＯＦＦ状態）となる。

また消去時は、第５図（ｂ）に示すように、ソース電極
Ｓおよびドレイン電極りを接地（ＧＮＤ）するとともに
、選択トランジスタＴ２０のゲート電極Ｇ２ｏにＯＮ電
圧ＶＯＮを印加し、メモリトランジスタＴＩＯのゲート
電極Ｇ０゜に、書込み電圧子ＶＰとは逆電位の消去電圧
−ＶＰを印加する。このような電圧を印加すると、選択
トランジ、スタＴ　２．。

Ｔ２゜がオンし、メモリトランジスタＴＩＯのゲート電
極ＧＩＯとソース、ドレイン電極Ｓ、Ｄとの間に書込み
電圧＋Ｖ、と逆電位の電位差（−Ｖｐ）が生じて下部ゲ
ート絶縁膜１４のメモリ領域にトラップされている電荷
が放出され、メモリトランジスタＴ１ｏが消去状態（Ｏ
Ｎ状態）となる。

一方、読出し時は、第５図（ｃ）に示すように、メモリ
トランジスタＴＩＯのゲート電極ＧＩＯとソース電極Ｓ
を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
．．Ｔ２゜のゲート電極Ｇ２０にＯＮ電圧ＶＯＮを印加
し、ドレイン電極りに読出し電圧ＶＤを印加する。この
ような電圧を印加すると、メモリトランジスタＴ１ｏが
消去状態（ＯＮ状態）であればドレイン電極りからソー
ス電極Ｓに電流が流れ、メモリトランジスタＴＩＯが書
込み状態（ＯＦＦ状態）であれば前記電流は流れないた
め、ソース電極Ｓからソースラインに流れる電流の有無
に応じた読出しデータが出力される。

すなわち、前記薄膜トランジスタメモリは、下部ゲート
電極Ｇ１ｏと電荷蓄積機能をもつ下部ゲート絶縁膜１４
と半導体層１５およびソース、ドレイン電極Ｓ、Ｄとを
積層して構成したメモリトランジスタＴＩＬＩの上に、
電荷蓄積機能のない上部ゲート絶縁膜１７と上部ゲート
電極Ｇ２０とを積層して、前記半導体層１５およびソー
ス、ドレイン電極Ｓ、ＤをメモリトランジスタＴＩＯと
共用する２つの選択トランジスタＴ２ｏ、Ｔ２ｏを構成
したものである。

この薄膜トランジスタメモリは、メモリトランジスタＴ
１ｏと選択用薄膜トランジスタＴ　２０＋　Ｔ　２゜と
を積層して構成したものであるから、メモリトランジス
タＴ１ｏと選択トランジスタＴ２ｏ、Ｔ２ｏとで構成さ
れるトランジスタメモリの素子面積を小さくして集積度
を上げることができる。またこの薄膜トランジスタメモ
リでは、前記半導体層１５およびソース、ドレイン電極
Ｓ、ＤをメモリトランジスタＴＩＱと選択トランジスタ
Ｔ２ｏ、Ｔ２ｏとに共用しているため、前述したような
少ない工程数で容易に製造することができる。

そして、この薄膜トランジスタメモリにおいては、基板
１１上に半導体層１５の一部分に対向させて突出膜１２
を形成し、この基板１１上に前記突出膜１２を乗越えさ
せて形成した下部ゲートラインＧ　Ｌ　、、の突出膜乗
越え部を下部ゲート電極Ｇ１ｏとして、下部ゲート絶縁
膜１４の下部ゲート電極ＧＩＯと対向する部分をメモリ
領域とするとともに、基板１１上に下部ゲートラインＧ
Ｌ１ｏを厚く覆い下部ゲート電極ＧＩＧは薄く覆う平坦
化絶縁膜１３を形成してこの平坦化絶縁膜１３の上に下
部ゲート絶縁膜１４を形成し、かつ上部ゲート電極Ｇ２
０は半導体層１５の全体に対向させ゛て形成するととも
に、上部ゲート絶縁膜１７の膜厚を、半導体層１５の前
記メモリ領域に対応する部分の上において厚くしている
ため、半導体層１５の選択トランジスタＴ２ｏ領域とメ
モリトランジスタＴ、Ｌｌのゲート電極である下部ゲー
ト電極ＧＩＯとの間（下部ゲートラインＧ　Ｌ　、ｏと
の間）、および半導体層１５のメモリトランジスタＴ１
ｏ領域（下部ゲート絶縁膜１４のメモリ領域に対応する
部分）と選択トランジスタＴ　２．、　Ｔ　２．のゲー
ト電極である上部ゲート電極０２０との間をそれぞれ確
実に絶縁分離することができる。

したがって、この薄膜トランジスタメモリによれば、選
択トランジスタＴＩＯがメモリトランジスタＴ１ｏのゲ
ート電極（下部ゲート電極）Ｇｏｏに印加するゲート電
圧の影響で誤動作することはなく、また、メモリトラン
ジスタＴ１ｏが選択トランジスタ７２０＋　Ｔ　２ｏの
ゲート電極（上部ゲート電極）Ｇ２ｏに印加するゲート
電圧の影響で誤動作することもないから、半導体層１５
およびソース、ドレイン電極Ｓ、Ｄを共用するメモリト
ランジスタＴ１ｏと選択トランジスタＴ２ｏ、Ｔ２ｏと
を積層して構成したものでありながら、メモリトランジ
スタＴ１ｏと選択トランジスタＴ２ｏ、Ｔ２ｏとをそれ
ぞれ正常に動作させて安定した書込み、消去、読出しを
行なうことができる。

また、この薄膜トランジスタメモリでは、上部ゲート絶
縁膜１７のソース、ドレイン電極Ｓ、　Ｄのほぼ中央に
対向する位置から外側の部分の膜厚も厚くしているため
、上部ゲート電極Ｇ２０とソース、ドレイン電極Ｓ、Ｄ
との間の絶縁耐圧も十分である。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メモリトランジスタＴ１ｏに対して２つの選択トランジ
スタＴ２０を備えたものであるが、本発明は、１つのメ
モリトランジスタに対して１つの選択トランジスタを備
えた薄膜トランジスタメモリにも適用できる。

第６図〜第７図は本発明の第２の実施例を示している。

この実施例の薄膜トランジスタメモリは、１つのメモリ
トランジスタＴ１゜に対して１つの選択トランジスタＴ
２０を備えたもので、第６図および第７図は薄膜トラン
ジスタメモリの断面図および平面図であり、第８図は薄
膜トランジスタメモリの等価回路図である。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴ、。のゲート電極である下部ゲート電極Ｇ１゜
の下の突出膜１２を半導体層１５のほぼ一部分に対向さ
せて形成することにより、この突出膜１２を乗越えさせ
て基板１１上に形成した下部ゲートラインＧ　Ｌ　、、
の突出膜乗越え部からなる下部ゲート電極Ｇ１ｏを半導
体層１５のほぼ一部分に対向させて、下部ゲート絶縁膜
１４の下部ゲート電極Ｇ１ｏと対向する部分をメモリ領
域としたもので、下部ゲート絶縁膜１４は、基板１１上
に下部ゲートラインＧＬ１ｏを厚く覆い下部ゲート電極
ＧＩＯは薄く覆う厚さに形成した平坦化絶縁膜１３の上
に形成されている。また、選択トランジスタＴ２０のゲ
ート電極である上部ゲート電極Ｇ２０は半導体層１５の
全体に対向させて形成されており、上部ゲート絶縁膜１
７の膜厚は、前記メモリ領域に対応する部分の上におい
て厚くなっている。

そして、メモリトランジスタＴ１ｏは、下部ゲート電極
ＧＩＯと、下部ゲート絶縁膜１４と、半導体層１５およ
びソース、ドレイン電極Ｓ、Ｄとによって構成され、選
択トランジスタＴ２ｏは、前記半導体Ｎｌ１５およびソ
ース、ドレイン電極Ｓ、Ｄと、上部ゲート絶縁膜１７の
薄膜部分と、上部ゲート電極Ｇ２０とによって構成され
ている。

なお、この実施例の薄膜トランジスタメモリは、選択ト
ランジスタＴ２ｏを１つとしただけで、基本的な構成は
前記第１の実施例と変わらないから、詳細な構造の説明
は図に同符号を付して省略する。

また、この実施例の薄膜トランジスタメモリの書込み、
消去、読出しは、第１の実施例の薄膜トランジスタメモ
リと同様にして行なうことができる。

また、前記の実施例では、上部ゲート絶縁膜１７を、単
層膜をハーフエツチングして厚膜部分と薄膜部分を形成
したものとしたが、この上部ゲト絶縁膜１７は、二層膜
構造としてもよい。

第９図および第１０図は本発明の第３の実施例を示し、
第１１図および第１２図は本発明の第４の実施例を示し
ており、この各実施例はいずれも、上部ゲート絶縁膜１
７を、下層膜１７ａと上層膜１７ｂとからなる二層膜構
造としたものである。

まず第３の実施例について説明すると、この実施例の薄
膜トランジスタメモリは、第９図に示すように、上部ゲ
ート絶縁膜１７の下層膜１７’ａを、下部ゲート絶縁膜
１４のメモリ領域（下部ゲート電極ＧＩＯの対向部分）
の上とソース、ドレイン電極Ｓ、Ｄのほぼ中央に対向す
る位置がら外側の部分の上とに形成し、上層膜１７ｂを
、前記下層膜１７ａを覆って基板１１の全面に形成した
もので、前記下層膜１７ｇと上層膜１７ｂはいずれも電
荷蓄積機能のない絶縁膜（例えばＳｉＮ膜）からなって
いる。また、前記下層膜１７ａの膜厚は３０００人、上
層膜１７ｂの膜厚は２０００人であり、下層膜１７ａと
上層膜１７ｂとからなる厚膜部分の膜厚は５０００人と
なっている。なお、この実施例の薄膜トランジスタメモ
リは、上部ゲート絶縁膜１７を二層膜構造としただけで
、その他の構成は前記第１の実施例と変わらないから、
重複する説明は図に同符号を付して省略する。

この実施例の薄膜トランジスタメモリは、第３図（ａ）
〜（ｃ）または第４図（ａ）〜（ｃ）のいずれかの工程
で突出膜１２と下部ゲートラインＧＬ、。および下部ゲ
ート電極Ｇ１゜と平坦化膜１３とを形成し、次いで第３
図（ｄ）〜（ｆ）の工程によりメモリトランジスタＴ１
ｏを構成した後、第１０図に示す工程で上部ゲート絶縁
膜１７を形成し、その上に上部ゲート電極Ｇ２０を形成
して製造されるもので、上部ゲート絶縁膜１７は次のよ
うにして形成される。

まず第１０図（ａ）に示すように、メモリトランジスタ
ＴＩＯを構成した基板１１上にその全面にわたって、上
部ゲート絶縁膜１７の下層膜１７ａを３０００人の厚さ
に堆積させる。

次に、第１０図（ｂ）に示すように、前記下層膜１７ａ
のうち、下部ゲート絶縁膜１４のメモリ領域とソース電
極Ｓとの間および前記メモリ領域とドレイン電極りとの
間の部分をフォトリソグラフィ法によりエツチング除去
する。

次に、第１０図（ｃ）に示すように、基板１１上の全面
に上部ゲート絶縁膜１７の上層膜１７ｂを２０００人の
厚さに堆積させて上部ゲート絶縁膜１７を完成する。

すなわち、この上部ゲート絶縁膜１７は、下部ゲート絶
縁膜１４のメモリ領域の上の部分とソース、ドレイン電
極Ｓ、Ｄのほぼ中央に対向する位置から外側の部分とを
下層膜１７ａと上層膜１７ｂとからなる二層膜構造の厚
膜部分（膜厚５０００人）とし、前記メモリ領域とソー
ス、ドレイン電極Ｓ、Ｄとの間の部分を上層膜１７ｂの
みからなる薄膜部分（膜厚２０００人）としたものであ
る。

なお、上部ゲート絶縁膜１７の上に形成する上部ゲート
電極Ｇ２０は、前記第１の実施例と同様に、Ａｌ１等の
金属膜を４０００人の厚さに堆積させ、この金属膜をフ
ォトリソグラフィ法によりパターニングして形成する。

一方、第４の実施例の薄膜トランジスタメモリは、第１
１図に示すように、上部ゲート絶縁膜１７の下層膜１７
ａを基板１１の全面にわたって形成し、上層膜１７ｂを
、下部ゲート絶縁膜１４のメモリ領域（下部ゲート電極
ＧＩＯの対向部分）の上とソース、ドレイン電極Ｓ、Ｄ
のほぼ中央に対向する位置から外側の部分の上とに形成
したもので、前記下層膜１７ａと上層膜１７ｂはいずれ
も電荷蓄積機能のない絶縁膜であり、さらに下層膜１７
ａと上層膜１７ｂとは、エツチングレートが互いに異な
る絶縁物質で形成されている。なお、この実施例では、
下層膜１７ａをＳｉＮ膜とし、上層膜１７ｂをＳｉＯ２
（酸化シリコン）膜としている。また、前記下層膜１７
ａの膜厚は２０００人、上層膜１７ｂの膜厚は３０００
人であり、下層膜１７ａと上層膜１７ｂとからなる厚膜
部分の膜厚は５０００人となっている。なお、この実施
例の薄膜トランジスタメモリも、上部ゲート絶縁膜１７
を二層膜構造としただけで、その他の構成は前記第１の
実施例と変わらないから、重複する説明は図に同符号を
付して省略する。

この実施例の薄膜トランジスタメモリは、第３図（ａ）
〜（ｄ）または第４図（ａ）〜（ｃ）のいずれかの工程
で突出膜１２と下部ゲートラインＧ　Ｌ　１ｏおよび下
部ゲート電極ＧＩＯと平坦化膜１３とを形成し、次いで
第３図（ｅ）〜（ｇ）の工程によりメモリトランジスタ
Ｔ１゜を構成した後、第１２図に示す工程で上部ゲート
絶縁膜１７を形成し、その上に上部ゲート電極Ｇ２０を
形成して製造されるもので、上部ゲート絶縁膜１７は次
のようにして形成される。

まず第１２図（ａ）に示すように、メモリトランジスタ
ＴＩＯを構成した基板１１上にその全面にわたって、上
部ゲート絶縁膜１７の下層膜（Ｓｉ　Ｎ膜）１７ａを２
０００人の厚さに堆積させ、この下層膜１７ａの上にそ
の全面にわたって上層膜（Ｓｔ　０２膜）１７ｂを３０
００人の厚さに堆積させる。

次に、第１２図（ｂ）に示すように、前記上層膜１７ｂ
のうち、下部ゲート絶縁膜１４のメモリ領域とソース電
極Ｓとの間および前記メモリ領域とドレイン電極りとの
間の部分をフォトリソグラフィ法によりエツチング除去
して上部ゲート絶縁膜１７を完成する。この場合、下層
膜１７ａは上層膜１７ｂとはエツチングレートが異なる
から、上層膜１７ｂのエツチングに際して下層膜１７ａ
がエツチングされることはない。

すなわち、この上部ゲート絶縁膜１７は、下部ゲート絶
縁膜１４のメモリ領域の上の部分とソース、ドレイン電
極Ｓ、Ｄのほぼ中央に対向する位置から外側の部分とを
下層膜１７ａと上層膜１７ｂとからなる二層膜構造の厚
膜部分（膜厚５０００人）とし、前記メモリ領域とソー
ス、ドレイン電極Ｓ、Ｄとの間の部分を下層膜１７ａの
みからなる薄膜部分（膜厚２０００人）としたものであ
る。

なお、この実施例の場合も、上部ゲート絶縁膜１７の上
に形成する上部ゲート電極０２０は、前記第１の実施例
と同様に、Ａ１等の金属膜を４０００人の厚さに堆積さ
せ、この金属膜をフォトリソグラフィ法によりパターニ
ングして形成する。

そして、前記第３および第４の実施例の薄膜トランジス
タメモリも、メモリトランジスタＴ、。と選択用薄膜ト
ランジスタＴ２．．　Ｔ２ｏとを積層して構成したもの
であるから、メモリトランジスタＴ１゜と選択トランジ
スタＴ２゜、Ｔ２゜とで構成されるトランジスタメモリ
の素子面積を小さくして集積度を上げることができるし
、また、前記半導体層１５およびソース、ドレイン電極
Ｓ、ＤをメモリトランジスタＴ、。と選択トランジスタ
Ｔ　２０゜Ｔ２Ｏとに共用しているため、少ない工程数
で容易に製造することができる。また、これら実施例の
薄膜トランジスタメモリにおいても、メモリトランジス
タＴＩＯのゲート電極である下部ゲート電極ＧＩＯを、
半導体層１５の一部分に対向させて形成した突出膜１２
を乗越えさせて形成した下部ゲートラインＧＬ１ｏの突
出膜乗越え部により形成して、下部ゲート絶縁膜１４の
下部ゲート電極Ｇ１゜と対向する部分をメモリ領域とす
るとともに、下部ゲート絶縁膜１４は、基板１１上に下
部ゲートラインＧ　Ｌ　ｒ　ｏを厚く覆い下部ゲート電
極ＧＩＯは薄く覆う厚さに形成した平坦化絶縁膜１３の
上に形成し、かつ選択トランジスタＴ２゜、Ｔ２．のゲ
ート電極である上部ゲート電極Ｇ２０と半導体層１５と
の間の上部ゲート絶縁膜１７の膜厚を、半導体層１５の
前記メモリ領域に対応する部分の上において厚くしてい
るため、半導体層１５のメモリ領域対応部分に上部ゲー
ト電極Ｇ２ｏからゲート電圧が印加されてメモリ用薄膜
トランジスタを誤動作させるのを防ぐことができ、した
がって、半導体層１５およびソース、ドレイン電極Ｓ、
Ｄを共用するメモリトランジスタＴ！ｏと選択トランジ
スタＴ　２ｏ。

Ｔ２ｏとを積層して構成したものでありながら、メモリ
トランジスタＴＩＯと選択トランジスタＴ２゜。

Ｔ２ｏとをそれぞれ正常に動作させて安定した書込み、
消去、読出しを行なうことができる。

なお、前記第３および第４の実施例の薄膜トランジスタ
メモリは、１つのメモリトランジスタＴＩＯに対して２
つの選択トランジスタＴ２０を備えたものであるが、こ
れら実施例は、１つのメモリトランジスタに対して１つ
の選択トランジスタを備えた薄膜トランジスタメモリに
も適用できることはもちろんである。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、下部ゲート電極と
電荷蓄積機能をもつ下部ゲート絶縁膜と半導体層および
ソース、ドレイン電極とを積層して構成したメモリ用薄
膜トランジスタの上に、電荷蓄積機能のない上部ゲート
絶縁膜と上部ゲート電極とを積層して、前記半導体層お
よびソース。

ドレイン電極をメモリ用薄膜トランジスタと共用する選
択用薄膜トランジスタを構成したものであり、この薄膜
トランジスタメモリは、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものである
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとで構成されるトランジスタメモリの素子面積を小
さくして集゛積度を上げることができるし、また前記半
導体層およびソース、ドレイン電極をメモリ用薄膜トラ
ンジスタと選択用薄膜トランジスタとに共用しているた
め、少ない工程数で容易に製造することができる。

そして、この薄膜トランジスタメモリにおいては、基板
上に半導体層の一部分に対応させて突出膜を形成し、こ
の基板上に前記突出膜を乗越えさせて形成した下部ゲー
トラインの突出膜乗越え部を下部ゲート電極として、下
部ゲート絶縁膜の下部ゲート電極と対向する部分をメモ
リ領域とし、下部ゲート絶縁膜は、基板上に下部ゲート
ラインを厚く覆い下部ゲート電極は薄く覆う厚さに形成
した平坦化絶縁膜の上に形成し、かつ上部ゲート電極は
半導体層の全体に対向させて形成するとともに、上部ゲ
ート絶縁膜の膜厚を、半導体層の前記メモリ領域に対応
する部分の上において厚くしているため、半導体層の選
択用薄膜トランジスタ領域とメモリ用薄膜トランジスタ
のゲート電極である下部ゲート電極との間（下部ゲート
ラインとの間）、および半導体層のメモリ用薄膜トラン
ジスタ領域（下部ゲート絶縁膜のメモリ領域に対応する
部分）と選択用薄膜トランジスタのゲート電極である上
部ゲート電極との間をそれぞれ確実に絶縁分離すること
ができる。したがって、この薄膜トランジスタメモリに
よれば、選択用薄膜トランジスタがメモリ用薄膜トラン
ジスタのゲート電極（下部ゲート電極）に印加するゲー
ト電圧の影響で誤動作することはなく、また、メモリ用
薄膜トランジスタが選択用薄膜トランジスタのゲート電
極（上部ゲート電極）に印加するゲート電圧の影響で誤
動作することもないから、半導体層およびソース、ドレ
イン電極を共用するメモリ用薄膜トランジスタと選択用
薄膜トランジスタとを積層して構成したものでありなが
ら、メモリ用薄膜トランジスタと選択用薄膜トランジス
タとをそれぞれ正常に動作させて安定した書込み、消去
、読出しを行なうことができる。

【図面の簡単な説明】 第１図〜第５図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図、第３図は薄膜トランジスタメモリの製
造工程図、第４図は平坦化絶縁膜の他の形成方法を示す
工程図、第５図は薄膜トランジスタメモリの等価回路図
である。第６図〜第８図は本発明の第２の実施例を示し
たもので、第６図および第７図は薄膜トランジスタメモ
リの断面図および平面図、第８図は薄膜トランジスタメ
モリの等価回路図である。第９図および第１０図は本発
明の第３の実施例を示す薄膜トランジスタメモリの断面
図およびその上部ゲート絶縁膜の形成工程図、第１１図
および第１２図は本発明の第４の実施例を示す薄膜トラ
ンジスタメモリの断面図およびその上部ゲート絶縁膜の
形成工程図である。第１３図は従来の薄膜トランジスタ
メモリの等価回路図である。 １１・・・基板、ＴＩＯ・・・メモリ用薄膜トランジス
タ、Ｔ２ｏ・・・選択用薄膜トランジスタ、１２・・・
突出膜、ＧＬ＋ｏ・・・下部ゲートライン、ＧＩＯ・・
・下部ゲート電極、１３・・・平坦化絶縁膜、１４・・
・下部ケート絶縁膜、１５・・・半導体層、１６・・・
オーミックコンタクト層、Ｓ・・・ソース電極、Ｄ・・
・ドレイン電極、１７・・・上部ゲート絶縁膜、Ｇ２０
・・・上部ゲート電極。

Claims (1)

【特許請求の範囲】
1. 絶縁性基板上に形成された下部ゲート電極と、この下部
   ゲート電極を覆って前記基板上に形成された電荷蓄積機
   能をもつ下部ゲート絶縁膜と、この下部ゲート絶縁膜の
   上に形成された半導体層と、この半導体層の両側部の上
   に形成されたソース、ドレイン電極と、前記半導体層お
   よびソース、ドレイン電極の上に形成された電荷蓄積機
   能のない上部ゲート絶縁膜と、この上部ゲート絶縁膜の
   上に形成された上部ゲート電極とを備え、前記下部ゲー
   ト電極と下部ゲート絶縁膜と半導体層およびソース、ド
   レイン電極とでメモリ用薄膜トランジスタを構成し、前
   記半導体層およびソース、ドレイン電極と上部ゲート絶
   縁膜と上部ゲート電極とで選択用薄膜トランジスタを構
   成するとともに、前記基板上に前記半導体層の一部分に
   対向させて突出膜を形成し、前記基板上に前記突出膜を
   乗越えさせて形成した下部ゲートラインの突出膜乗越え
   部を前記下部ゲート電極として、前記下部ゲート絶縁膜
   の前記下部ゲート電極と対向する部分をメモリ領域とし
   、さらに前記下部ゲートラインおよび前記下部ゲート電
   極の上に、前記下部ゲートラインを厚く覆い前記下部ゲ
   ート電極は薄く覆う平坦化絶縁膜を形成して、この平坦
   化絶縁膜の上に前記下部ゲート絶縁膜を形成し、かつ前
   記上部ゲート電極は前記半導体層の全体に対向させて形
   成するとともに、前記上部ゲート絶縁膜の膜厚を、前記
   半導体層の前記メモリ領域に対応する部分の上において
   厚くしたことを特徴とする薄膜トランジスタメモリ。