KR102182525B1 - 반도체 장치, 및 반도체 장치의 제작 방법 - Google Patents
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Abstract
본 발명은 개구율을 저감하지 않고 전하 용량을 크게 한 용량 소자를 갖는 반도체 장치를 제공한다. 또한, 제작 공정 시에 사용하는 마스크의 개수를 삭감하고 제조 비용을 저감한 반도체 장치를 제공한다.
투광성을 갖는 재료를 사용하여 용량 소자를 구성하는 한 쌍의 전극과 유전체막을 형성한다. 한 쌍의 전극 중 한쪽을, 투광성을 갖는 반도체막에 불순물을 포함시켜 전극으로서 기능시킨다. 또한, 상기 용량 소자를 구성하는 한 쌍의 전극 중 다른 한쪽을, 화소 전극 등의 투광성을 갖는 도전막을 사용하여 형성하고 전극으로서 기능시킨다. 또한, 주사선과, 이 주사선과 같은 표면 위에 이 주사선에 대하여 평행 방향으로 연장되는 용량선이 제공된다. 용량선 위의 절연막, 및 트랜지스터의 소스 전극 또는 드레인 전극을 형성할 때에 형성할 수 있는 도전막 위의 절연막에 용량선 및 상기 도전막에 도달되는 개구를 각각 동시에 형성한다.
투광성을 갖는 재료를 사용하여 용량 소자를 구성하는 한 쌍의 전극과 유전체막을 형성한다. 한 쌍의 전극 중 한쪽을, 투광성을 갖는 반도체막에 불순물을 포함시켜 전극으로서 기능시킨다. 또한, 상기 용량 소자를 구성하는 한 쌍의 전극 중 다른 한쪽을, 화소 전극 등의 투광성을 갖는 도전막을 사용하여 형성하고 전극으로서 기능시킨다. 또한, 주사선과, 이 주사선과 같은 표면 위에 이 주사선에 대하여 평행 방향으로 연장되는 용량선이 제공된다. 용량선 위의 절연막, 및 트랜지스터의 소스 전극 또는 드레인 전극을 형성할 때에 형성할 수 있는 도전막 위의 절연막에 용량선 및 상기 도전막에 도달되는 개구를 각각 동시에 형성한다.
Description
본 발명은 물건(product: 기계(machine), 제품(manufacture), 조성물(composition of matter)을 포함함), 및 방법(process: 단순 방법 및 생산 방법을 포함함)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 형태는 산화물 반도체를 갖는 반도체 장치, 표시 장치, 또는 발광 장치에 관한 것이다.
근년에 들어, 액정 디스플레이(LCD) 등의 플랫 패널 디스플레이가 널리 보급되고 있다. 플랫 패널 디스플레이 등의 표시 장치에서, 행 방향 및 열 방향으로 배치된 화소 내에는 예를 들어, 스위칭 소자인 트랜지스터와, 이 트랜지스터와 전기적으로 접속된 액정 소자와, 이 액정 소자와 병렬로 접속된 용량 소자가 제공되어 있다.
상기 트랜지스터의 반도체막을 구성하는 반도체 재료로서는, 어모퍼스(비정질) 실리콘 또는 폴리(다결정) 실리콘 등의 실리콘 반도체가 범용되고 있다.
또한, 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고 기재함)은 트랜지스터의 반도체막에 적용할 수 있는 반도체 재료다. 예를 들어, 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 기재되어 있다(특허 문헌 1 및 특허 문헌 2 참조).
용량 소자는 한 쌍의 전극 사이에 유전체막이 제공되고, 한 쌍의 전극 중 적어도 한쪽 전극은 트랜지스터를 구성하는 게이트 전극, 소스 전극 또는 드레인 전극 등 차광성을 갖는 도전막으로 형성되는 경우가 많다.
또한, 용량 소자의 용량값을 크게 할수록, 전계를 인가한 상황에서, 액정 소자의 액정 분자의 배향을 일정하게 유지할 수 있는 기간을 길게 할 수 있다. 정지 화상을 표시시키는 표시 장치에서, 상기 기간을 길게 할 수 있다는 것은 화상 데이터를 재기록하는 횟수를 저감시킬 수 있어, 소비 전력의 저감이 기대된다.
용량 소자의 전하 용량을 크게 하기 위해서는 용량 소자의 점유 면적을 크게 하는 방법, 구체적으로 말하면, 한 쌍의 전극이 중첩되는 면적을 크게 하는 방법이 있다. 그러나, 상기 표시 장치에서, 한 쌍의 전극이 중첩되는 면적을 크게 하기 위하여 차광성을 갖는 도전막의 면적을 크게 하면, 화소의 개구율이 저감되고, 화상의 표시 품질이 저하된다.
그래서, 상술한 과제를 감안하여, 본 발명의 일 형태는 개구율이 높고, 전하 용량을 증대시킬 수 있는 용량 소자를 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는 제작 공정 시에 사용하는 마스크의 개수를 삭감하고 제조 비용을 저감한 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는 오프 전류가 낮은 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 소비 전력이 낮은 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 사용자의 눈에 편한 표시 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 투명 반도체막을 사용한 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 반도체막을 사용한 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 불순물 농도가 낮은 반도체막을 사용한 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 투과율이 높은 전극을 사용한 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 노멀리 오프(normally-off) 상태가 되기 쉬운 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치 등을 제공하는 것을 과제로 한다. 또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는, 트랜지스터와, 투광성을 갖는 용량 소자가 제공된 반도체 장치다. 구체적으로는, 투광성을 갖는 재료를 사용하여 상기 용량 소자를 구성하는 한 쌍의 전극과 유전체막을 형성한다. 한 쌍의 전극 중 한쪽을, 투광성을 갖는 반도체막에 불순물을 포함시켜 전극으로서 기능시킨다. 또한, 상기 용량 소자를 구성하는 한 쌍의 전극 중 다른 한쪽을, 화소 전극 등의 투광성을 갖는 도전막을 사용하여 형성하고 전극으로서 기능시킨다. 또한, 주사선과, 이 주사선과 같은 표면 위에 이 주사선에 대하여 평행 방향으로 연장되는 용량선이 제공된다. 용량선 위의 절연막, 및 트랜지스터의 소스 전극 또는 드레인 전극을 형성할 때에 형성할 수 있는 도전막 위의 절연막에 용량선 및 상기 도전막에 도달되는 개구를 각각 동시에 형성한다.
또한, 본 발명의 일 형태는, 게이트 전극, 소스 전극, 드레인 전극, 및 투광성을 갖는 반도체막을 포함하는 트랜지스터와, 한 쌍의 전극 사이에 유전체막이 제공된 용량 소자와, 트랜지스터와 전기적으로 접속된 화소 전극과, 게이트 전극과 같은 표면 위에 형성된 용량선과, 화소 전극과 같은 표면 위에 제공된 전극과, 소스 전극 또는 드레인 전극과 같은 표면 위에 형성된 도전막을 갖고, 용량 소자에서, 트랜지스터 중 투광성을 갖는 반도체막과 같은 표면 위에 형성된 투광성을 갖는 도전막이 한 쌍의 전극 중 한쪽으로서 기능하고, 화소 전극이 한 쌍의 전극 중 다른 한쪽으로서 기능하고, 투광성을 갖는 도전막 위에 제공된 절연막이 유전체막으로서 기능하고, 용량선은 전극 및 도전막을 개재(介在)하여 용량 소자 중 투광성을 갖는 도전막과 전기적으로 접속되고, 용량 소자 중 투광성을 갖는 도전막은 트랜지스터 중 투광성을 갖는 반도체막보다 도전율이 높은 영역을 갖는 반도체 장치다.
또한, 투광성을 갖는 반도체막은 산화물 반도체를 사용하여 형성할 수 있다. 산화물 반도체는 에너지 갭이 3.0eV 이상으로 크고, 가시광에 대한 투과율이 크기 때문이다.
또한, 산화물 반도체막에 채널이 형성되는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는 예를 들어, 산화물 반도체막이 포함되는 다층막에서, 채널이 형성되는 막 중의 불순물 농도를 저감하고 고순도 진성화하는 것이 유효적이다. 고순도 진성화란, 산화물 반도체막 중의 불순물 농도를 저감시켜 진성화 또는 실질적으로 진성으로 하는 것을 말한다. 또한, 실질적으로 진성이라고 하는 경우, 산화물 반도체막의 캐리어 밀도는 1×1017/cm3 미만, 바람직하게는 1×1015/cm3 미만, 더 바람직하게는 1×1013/cm3 미만으로 한다. 산화물 반도체막에서, 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이 된다. 산화물 반도체막 중의 불순물 농도를 저감시키기 위해서는 근접하는 막 중의 불순물 농도도 저감시키는 것이 바람직하다.
예를 들어, 산화물 반도체막 중에서 실리콘은 불순물 준위를 형성한다. 또한, 상기 불순물 준위가 트랩이 되고, 트랜지스터의 전기 특성을 열화시킬 수 있다. 구체적으로는 산화물 반도체막의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 또한, 트랜지스터의 게이트 절연막으로서는 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 질화 산화 실리콘막 등 실리콘을 포함하는 절연막이 많이 사용되기 때문에 산화물 반도체막의 채널을 게이트 절연막과 접하지 않도록 형성하는 것이 바람직하다.
또한, 산화물 반도체막 중에서 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증대시킨다.
또한, 채널을 게이트 절연막과 산화물 반도체막과의 계면에 형성하는 경우, 상기 계면에서 계면 산란이 일어나고 트랜지스터의 전계 효과 이동도가 낮게 된다. 이와 같은 관점으로부터 봐도 산화물 반도체막의 채널을 게이트 절연막과 접하지 않도록 형성하는 것이 바람직하다.
트랜지스터의 채널을 게이트 절연막으로부터 떨어뜨리기 위해서는 예를 들어, 산화물 반도체막을 포함하는 다층막으로 하면 좋다. 예를 들어, 다층막은 제 1 산화물막, 산화물 반도체막, 및 제 2 산화물막의 적층 구조로 이루어지고 제 1 산화물막, 산화물 반도체막, 및 제 2 산화물막의 구성 원소를 동일하게 하며, 각각 원자수비를 상이하게 하여도 좋고, 결과적으로 트랜지스터의 채널이 되는 산화물 반도체막을 게이트 절연막으로부터 떨어뜨릴 수 있다.
또한, 본 명세서 등에서 사용하는 "채널"이란 예를 들어, 캐리어가 흐르는 부분을 가리키고, "채널 형성 영역"이란 예를 들어, 채널이 형성될 수 있는 영역을 가리킨다.
투광성을 갖는 용량 소자는 트랜지스터의 제작 공정을 이용함으로써 제작할 수 있다. 용량 소자의 한쪽 전극은 트랜지스터의 반도체막을 형성하는 공정을 이용할 수 있고, 용량 소자의 유전체막은 트랜지스터의 반도체막 위에 형성되는 절연막을 형성하는 공정을 이용할 수 있고, 용량 소자의 다른 한쪽 전극은 트랜지스터와 전기적으로 접속되는 화소 전극을 형성하는 공정을 이용할 수 있다.
트랜지스터의 반도체막을 형성하는 공정에서 형성된 반도체막을 용량 소자의 한쪽 전극으로서 사용하는 경우, 상기 반도체막의 도전율을 증대시켜 투광성을 갖는 도전막을 형성한다. 예를 들어, 수소, 붕소, 질소, 불소, 알루미늄, 인, 비소, 인듐, 주석, 안티모니 및 희가스 원소로부터 선택된 1종 이상이 반도체막(나중의 투광성을 갖는 도전막)에 포함되는 것이 바람직하다. 또한, 상술한 원소를 이 반도체막에 첨가하는 방법으로서는 이온 주입법 또는 이온 도핑법 등이 있고, 상술한 원소를 포함하는 플라즈마에 이 반도체막을 노출시킴으로써도 상술한 원소를 첨가할 수 있다. 이 경우, 용량 소자의 한쪽 전극인 투광성을 갖는 도전막의 도전율은 10S/cm 이상 1000S/cm 이하, 바람직하게는 100S/cm 이상 1000S/cm 이하로 한다.
또한, 본 발명의 일 형태는, 게이트 전극, 소스 전극, 드레인 전극, 및 투광성을 갖는 반도체막을 포함하는 트랜지스터와, 한 쌍의 전극 사이에 유전체막이 제공된 용량 소자와, 트랜지스터와 전기적으로 접속된 화소 전극과, 게이트 전극과 같은 표면 위에 형성된 용량선과, 화소 전극과 같은 표면 위에 제공된 전극과, 소스 전극 또는 드레인 전극과 같은 표면 위에 형성된 도전막을 갖고, 트랜지스터에서, 투광성을 갖는 반도체막 위에 산화 절연막 및 질화 절연막이 순차적으로 적층된 절연막이 제공되고, 용량 소자에서, 트랜지스터 중 투광성을 갖는 반도체막과 같은 표면 위에 형성되는 투광성을 갖는 도전막이 상기 절연막의 질화 절연막과 접하면서 한 쌍의 전극 중 한쪽으로서 기능하고, 화소 전극이 한 쌍의 전극 중 다른 한쪽으로서 기능하고, 질화 절연막이 유전체막으로서 기능하고, 용량선은 전극 및 도전막을 통하여 용량 소자 중 투광성을 갖는 도전막과 전기적으로 접속되고, 용량 소자 중 투광성을 갖는 도전막은 트랜지스터 중 투광성을 갖는 반도체막보다 도전율이 높은 영역을 갖는 반도체 장치다.
또한, 용량 소자에서 한쪽 전극으로서 기능하는 투광성을 갖는 도전막에 질화 절연막이 접하는 구조로 함으로써, 이온 주입법 또는 이온 도핑법 등, 상기 원소를 첨가하는 공정을 생략할 수 있어, 반도체 장치의 수율을 향상시키고 제조 비용을 저감할 수 있다.
상기 구성으로 함으로써, 용량 소자는 투광성을 갖기 때문에, 화소 중 트랜지스터가 형성되는 개소 외의 영역에 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다.
상기 반도체 장치에서, 트랜지스터의 산화물 반도체막 위에 제공되는 절연막을 산화 절연막 및 질화 절연막의 적층 구조로 하는 경우, 이 산화 절연막은 질소를 투과시키기 어려운, 즉 질소에 대한 배리어성을 갖는 것이 바람직하다.
이와 같이 함으로써, 트랜지스터의 반도체막인 산화물 반도체막에 질소 및 수소의 한쪽 또는 양쪽 모두가 확산되는 것을 억제할 수 있어, 트랜지스터의 전기 특성이 변동되는 것을 억제할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 트랜지스터의 게이트 전극을 포함하는 주사선과, 이 주사선과 같은 표면 위에 이 주사선과 평행 방향으로 연장되는 용량선이 제공된다. 용량 소자의 한쪽 전극(투광성을 갖는 도전막)은 트랜지스터의 소스 전극 또는 드레인 전극을 형성할 때에 형성할 수 있는 도전막에 의하여 용량선과 전기적으로 접속된다.
또한, 구동 회로부에서, 용량선 위의 절연막, 및 트랜지스터의 소스 전극 또는 드레인 전극을 형성할 때에 형성할 수 있는 도전막 위의 절연막에 마스크를 형성하고 용량선 및 상기 도전막에 도달되는 개구를 각각 동시에 형성한다. 형성한 후, 화소 전극과 같은 공정을 거쳐 용량선 및 상기 도전막과 전기적으로 접속되는 전극을 형성할 수 있다.
이와 같이 함으로써 용량선 위의 절연막에 개구를 제공하는 공정, 및 트랜지스터의 소스 전극 또는 드레인 전극을 형성할 때에 형성할 수 있는 도전막 위의 절연막에 개구를 제공하는 공정을 같은 공정으로 수행할 수 있으므로 제작 공정 시에 사용하는 마스크의 개수를 삭감하고 제조 비용을 저감할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치를 제작하는 제작 방법에 대해서도 본 발명의 일 형태에 포함된다.
본 발명의 일 형태에 의하여 개구율을 높이면서 전하 용량을 증대시킨 용량 소자를 갖는 반도체 장치를 제공할 수 있다. 또한, 제작 공정 시에 사용하는 마스크의 개수를 삭감하고 제조 비용을 저감한 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면, 및 화소를 설명하기 위한 회로도.
도 2는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 상면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치를 제작하는 방법을 설명하기 위한 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치를 제작하는 방법을 설명하기 위한 단면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 상면도.
도 7은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치를 제작하는 방법을 설명하기 위한 단면도.
도 9는 본 발명의 일 형태에 따른 반도체 장치를 제작하는 방법을 설명하기 위한 단면도.
도 10은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 11은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 상면도.
도 13은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 14는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도 및 상면도.
도 15는 본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기를 설명하기 위한 도면.
도 16은 본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기를 설명하기 위한 도면.
도 17은 스퍼터링용 타깃으로부터 박리되는 스퍼터링 입자의 모양을 도시한 모식도.
도 18은 AC 전원을 사용한 스퍼터링 시의 방전 상태를 설명하기 위한 도면.
도 19는 대전된 스퍼터링 입자가 피성막면까지 도달하는 모양을 도시한 모식도.
도 20은 실시형태에 따른 터치 센서를 설명하기 위한 도면.
도 21은 실시형태에 따른 터치 패널 및 전자 기기의 구성예를 설명하기 위한 도면.
도 22는 실시형태에 따른 터치 센서를 구비한 화소를 설명하기 위한 도면.
도 23은 실시형태에 따른 터치 센서 및 화소의 동작을 설명하기 위한 도면.
도 24는 실시형태에 따른 화소의 구성을 설명하기 위한 도면.
도 25는 스퍼터링용 타깃을 제작하는 방법의 일례를 나타낸 플로 차트.
도 26은 신경성 안정 피로를 설명하기 위한 도면.
도 27은 근성 안정 피로를 설명하기 위한 도면.
도 28은 실시형태에 따른 표시 기능을 갖는 정보 처리 장치의 구성을 설명하기 위한 블록도.
도 29는 실시형태에 따른 표시 장치의 표시부의 구성을 설명하기 위한 블록도 및 회로도.
도 30은 참고예에 기재된 샘플의 파장과 투과율의 관계를 설명하기 위한 도면.
도 31은 산화물 반도체막의 CPM측정 결과를 나타낸 도면.
도 32는 산화물 반도체막의 CPM측정 결과를 나타낸 도면.
도 33은 CAAC-OS막의 단면 TEM상.
도 34는 CAAC-OS막의 전자선 회절 패턴.
도 35는 CAAC-OS막의 단면 TEM상.
도 36은 CAAC-OS막의 단면 TEM상 및 X선 회절 스펙트럼.
도 37은 CAAC-OS막의 전자선 회절 패턴.
도 38은 CAAC-OS막의 단면 TEM상 및 X선 회절 스펙트럼.
도 39는 CAAC-OS막의 전자선 회절 패턴.
도 40은 CAAC-OS막의 단면 TEM상 및 X선 회절 스펙트럼.
도 41은 CAAC-OS막의 전자선 회절 패턴.
도 42는 나노 결정 산화물 반도체막의 단면 TEM상 및 전자선 회절 패턴.
도 43은 나노 결정 산화물 반도체막의 전자선 회절 패턴.
도 44는 전자선 회절 강도 분포의 개념도.
도 45는 석영 유리 기판의 극미 전자선 회절 패턴.
도 46은 나노 결정 산화물 반도체막의 전자선 회절 패턴.
도 47은 나노 결정 산화물 반도체막의 단면 TEM상.
도 48은 나노 결정 산화물 반도체막의 금속 산화물막의 X선 회절 분석 결과.
도 49는 표시 결과를 설명하기 위한 도면.
도 2는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 상면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치를 제작하는 방법을 설명하기 위한 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치를 제작하는 방법을 설명하기 위한 단면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 상면도.
도 7은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치를 제작하는 방법을 설명하기 위한 단면도.
도 9는 본 발명의 일 형태에 따른 반도체 장치를 제작하는 방법을 설명하기 위한 단면도.
도 10은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 11은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 상면도.
도 13은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 14는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도 및 상면도.
도 15는 본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기를 설명하기 위한 도면.
도 16은 본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기를 설명하기 위한 도면.
도 17은 스퍼터링용 타깃으로부터 박리되는 스퍼터링 입자의 모양을 도시한 모식도.
도 18은 AC 전원을 사용한 스퍼터링 시의 방전 상태를 설명하기 위한 도면.
도 19는 대전된 스퍼터링 입자가 피성막면까지 도달하는 모양을 도시한 모식도.
도 20은 실시형태에 따른 터치 센서를 설명하기 위한 도면.
도 21은 실시형태에 따른 터치 패널 및 전자 기기의 구성예를 설명하기 위한 도면.
도 22는 실시형태에 따른 터치 센서를 구비한 화소를 설명하기 위한 도면.
도 23은 실시형태에 따른 터치 센서 및 화소의 동작을 설명하기 위한 도면.
도 24는 실시형태에 따른 화소의 구성을 설명하기 위한 도면.
도 25는 스퍼터링용 타깃을 제작하는 방법의 일례를 나타낸 플로 차트.
도 26은 신경성 안정 피로를 설명하기 위한 도면.
도 27은 근성 안정 피로를 설명하기 위한 도면.
도 28은 실시형태에 따른 표시 기능을 갖는 정보 처리 장치의 구성을 설명하기 위한 블록도.
도 29는 실시형태에 따른 표시 장치의 표시부의 구성을 설명하기 위한 블록도 및 회로도.
도 30은 참고예에 기재된 샘플의 파장과 투과율의 관계를 설명하기 위한 도면.
도 31은 산화물 반도체막의 CPM측정 결과를 나타낸 도면.
도 32는 산화물 반도체막의 CPM측정 결과를 나타낸 도면.
도 33은 CAAC-OS막의 단면 TEM상.
도 34는 CAAC-OS막의 전자선 회절 패턴.
도 35는 CAAC-OS막의 단면 TEM상.
도 36은 CAAC-OS막의 단면 TEM상 및 X선 회절 스펙트럼.
도 37은 CAAC-OS막의 전자선 회절 패턴.
도 38은 CAAC-OS막의 단면 TEM상 및 X선 회절 스펙트럼.
도 39는 CAAC-OS막의 전자선 회절 패턴.
도 40은 CAAC-OS막의 단면 TEM상 및 X선 회절 스펙트럼.
도 41은 CAAC-OS막의 전자선 회절 패턴.
도 42는 나노 결정 산화물 반도체막의 단면 TEM상 및 전자선 회절 패턴.
도 43은 나노 결정 산화물 반도체막의 전자선 회절 패턴.
도 44는 전자선 회절 강도 분포의 개념도.
도 45는 석영 유리 기판의 극미 전자선 회절 패턴.
도 46은 나노 결정 산화물 반도체막의 전자선 회절 패턴.
도 47은 나노 결정 산화물 반도체막의 단면 TEM상.
도 48은 나노 결정 산화물 반도체막의 금속 산화물막의 X선 회절 분석 결과.
도 49는 표시 결과를 설명하기 위한 도면.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에 자세히 설명한다. 그러나, 본 발명은 이하에 기재된 내용에 한정되지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있을 것은 당업자라면 쉽게 이해할 수 있다. 또한, 본 발명은 이하에 기재된 실시형태의 내용에 한정하여 해석되는 것이 아니다.
이하에서 설명하는 본 발명의 구성에서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에서 공통적으로 사용하고, 그 반복 설명은 생략한다. 또한, 같은 기능을 갖는 부분을 가리킬 때는 같은 해치(hatch) 패턴을 사용하고, 특별히 부호를 붙이지 않은 경우가 있다.
본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막의 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
본 명세서 등에서, 제 1, 제 2 등으로서 붙여진 서수사는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서 등에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
또한, 전압이란 두 점 사이에서의 전위차를 말하며, 전위란 어느 한 점에서의 정전장 안에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 다만, 일반적으로, 어느 한 점에서의 전위와, 기준이 되는 전위(예를 들어, 접지 전위)의 전위차를 단순히 전위 또는 전압이라고 부르고, 전위와 전압이 동의어로서 사용되는 경우가 많다. 그러므로 본 명세서 등에서는 특별히 지정하는 경우를 제외하고, 전위를 전압으로 바꿔 말하여도 좋고, 전압을 전위로 바꿔 말하여도 좋은 것으로 한다.
본 명세서 등에서, 포토리소그래피 처리를 수행한 후에 에칭 처리를 수행하는 경우에는 포토리소그래피 처리에서 형성한 마스크를 제거하는 것으로 한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치에 대하여, 도면을 사용하여 설명한다. 또한, 본 실시형태에서는 액정 표시 장치를 예로 들어 본 발명의 일 형태에 따른 반도체 장치를 설명한다.
<반도체 장치의 구성>
도 1의 (A)에 반도체 장치의 일례를 도시하였다. 도 1의 (A)에 도시된 반도체 장치는 화소부(100)와, 주사선 구동 회로(104)와, 신호선 구동 회로(106)와, 각각 평행 또는 대략 평행하게 배치되고, 주사선 구동 회로(104)에 의하여 전위가 제어되는 m개의 주사선(107)과, 각각 평행 또는 대략 평행하게 배치되고, 신호선 구동 회로(106)에 의하여 전위가 제어되는 n개의 신호선(109)을 갖는다. 또한 화소부(100)는 매트릭스 형상으로 배치된 복수의 화소(101)를 갖는다. 또한, 주사선(107)을 따라, 각각 평행 또는 대략 평행하게 배치된 용량선(115)을 갖는다. 또한, 용량선(115)은 신호선(109)을 따라, 각각 평행 또는 대략 평행하게 배치되어도 좋다.
각 주사선(107)은, 화소부(100)에서 m행 n열로 배치된 화소(101) 중 어느 행에 배치된 n개의 화소(101)와 전기적으로 접속된다. 또한, 각 신호선(109)은, m행 n열로 배치된 화소(101) 중 어느 열에 배치된 m개의 화소(101)와 전기적으로 접속된다. m, n은 모두 1 이상의 정수다. 또한, 각 용량선(115)은, m행 n열로 배치된 화소(101) 중 어느 행에 배치된 n개의 화소(101)와 전기적으로 접속된다. 또한, 용량선(115)이 신호선(109)을 따라 각각 평행 또는 대략 평행으로 배치되는 경우에는 m행 n열로 배치된 화소(101) 중 어느 열에 배치된 m개의 화소(101)와 전기적으로 접속된다.
도 1의 (B)는 도 1의 (A)에 도시된 반도체 장치가 갖는 화소(101)의 회로도의 일례를 도시한 것이다. 도 1의 (B)에 도시된 화소(101)는 주사선(107) 및 신호선(109)과 전기적으로 접속된 트랜지스터(103)와, 한쪽 전극이 트랜지스터(103)의 드레인 전극과 전기적으로 접속되고, 다른 한쪽 전극이 일정한 전위를 공급하는 용량선(115)과 전기적으로 접속된 용량 소자(105)와, 화소 전극이 트랜지스터(103)의 드레인 전극 및 용량 소자(105)의 한쪽 전극과 전기적으로 접속되고, 화소 전극과 대향하여 제공되는 전극(대향 전극)이 대향 전위를 공급하는 배선과 전기적으로 접속된 액정 소자(108)를 갖는다.
액정 소자(108)는 트랜지스터(103) 및 화소 전극이 형성되는 기판과, 대향 전극이 형성되는 기판으로 협지되는 액정의 광학적 변조 작용에 의하여, 광의 투과 또는 비투과를 제어하는 소자다. 또한, 액정의 광학적 변조 작용은, 액정에 인가되는 전계(세로 방향의 전계 또는 경사 방향의 전계를 포함)에 의하여 제어된다. 또한, 화소 전극이 형성되는 기판에서 대향 전극(공통 전극이라고도 함)이 형성되는 경우, 액정에 인가되는 전계는 가로 방향의 전계가 된다.
다음에, 액정 표시 장치의 화소(101)의 구체적인 예에 대하여 설명한다. 화소(101)의 상면도를 도 2에 도시하였다. 또한, 도 2에서는 대향 전극 및 액정 소자를 생략하였다.
도 2에서, 주사선(107)은 신호선(109)에 대략 직교하는 방향(도면 중 좌우 방향)으로 연장되어 제공된다. 신호선(109)은 주사선(107)에 대략 직교하는 방향(도면 중 상하 방향)으로 연장되어 제공된다. 용량선(115)은 주사선(107)과 평행 방향으로 연장되어 제공된다. 또한, 주사선(107) 및 용량선(115)은 주사선 구동 회로(104)(도 1의 (A) 참조)와 전기적으로 접속되어 있고, 신호선(109)은 신호선 구동 회로(106)(도 1의 (A) 참조)와 전기적으로 접속된다.
트랜지스터(103)는 주사선(107) 및 신호선(109)이 교차하는 영역에 제공된다. 트랜지스터(103)는 채널 형성 영역을 갖는 반도체막(111), 게이트 전극, 게이트 절연막(도 2에 도시되지 않았음), 소스 전극, 및 드레인 전극을 적어도 포함한다. 또한, 주사선(107)에서, 반도체막(111)과 중첩되는 영역은 트랜지스터(103)의 게이트 전극으로서 기능한다. 신호선(109)에서, 반도체막(111)과 중첩되는 영역은 트랜지스터(103)의 소스 전극으로서 기능한다. 도전막(113)에서, 반도체막(111)과 중첩되는 영역은 트랜지스터(103)의 드레인 전극으로서 기능한다. 이 때문에, 게이트 전극, 소스 전극, 및 드레인 전극을 각각, 주사선(107), 신호선(109), 및 도전막(113)이라고 기재하는 경우가 있다. 또한, 도 2에서, 위로부터 보면 주사선(107)은 단부가 반도체막의 단부보다 외측에 위치한다. 이 때문에, 주사선(107)은 백 라이트 등의 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 이 결과, 트랜지스터에 포함되는 반도체막(111)에 광이 조사되지 않고, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또한, 산화물 반도체는 적절한 조건에서 처리함으로써 트랜지스터의 오프 전류를 매우 저감할 수 있기 때문에, 본 발명의 일 형태에서는 반도체막(111)은 산화물 반도체를 사용한다. 이로써, 반도체 장치의 소비 전력을 저감할 수 있다.
또한 산화물 반도체는 청색을 나타내는 광을 흡수하는 경향이 있기 때문에 바람직하다. 청색을 나타내는 광은 눈의 각막이나 수정체에서 흡수되지 않고 망막까지 도달하기 때문에 장기적인 망막으로의 영향(예를 들어, 노인 황반 변성 등)이 있거나 밤새까지 청색을 나타내는 광에 노출되면 서캐디안 리듬(circadian rhythm)에 나쁜 영향을 미친다. 이로써 산화물 반도체에 의하여 청색을 나타내는 광을 흡수함으로써 반도체 장치를 사용하는 사람들의 안정 피로를 저감할 수 있다.
또한, 도전막(113)은 개구(117)를 통하여 투광성을 갖는 도전막으로 형성되는 화소 전극(121b)과 전기적으로 접속되어 있다. 또한, 도 2에서, 화소 전극(121b)은 해칭을 생략하여 도시하였다.
용량 소자(105)는 화소(101) 중의 용량선(115) 및 신호선(109)으로 둘러싸이는 영역에 제공된다. 용량 소자(105)는 개구(123a) 및 개구(123b)에 제공된 전극(121a) 및 도전막(125)을 통하여 용량선(115)과 전기적으로 접속된다. 용량 소자(105)는 투광성을 갖는 산화물 반도체로 형성되고, 도전율을 증대시킨 투광성을 갖는 도전막(120)과, 투광성을 갖는 화소 전극(121b)과, 유전체막으로서 트랜지스터(103)에 포함되고 투광성을 갖는 절연막(도 2에 도시되지 않았음)으로 구성된다. 즉, 용량 소자(105)는 투광성을 갖는다.
이와 같이, 도전막(120)은 투광성을 갖기 때문에, 화소(101) 내에 용량 소자(105)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 대표적으로는 55% 이상, 바람직하게는 60% 이상으로 할 수 있음과 함께, 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 예를 들어, 해상도가 높은 반도체 장치, 예를 들어, 액정 표시 장치에서는 화소의 면적이 작아지고, 용량 소자의 면적도 작아진다. 이로써 해상도가 높은 반도체 장치에서 용량 소자에 축적되는 전하 용량이 작아진다. 그러나, 본 실시형태에 기재되는 용량 소자(105)는 투광성을 갖기 때문에, 이 용량 소자를 화소에 제공함으로써, 각 화소에서 충분한 전하 용량을 얻으면서, 개구율을 높일 수 있다. 대표적으로는 화소 밀도가 200ppi 이상, 더구나 300ppi 이상인 고해상도의 반도체 장치에 바람직하게 사용할 수 있다. 또한, 본 발명의 일 형태는 고해상도의 표시 장치에서도 개구율을 높일 수 있기 때문에, 백 라이트 등의 광원의 광을 효율적으로 이용할 수 있어, 표시 장치의 소비 전력을 저감시킬 수 있다.
여기서, 산화물 반도체를 사용한 트랜지스터의 특징에 대하여 기재한다. 산화물 반도체를 사용한 트랜지스터는, n채널형 트랜지스터다. 또한, 산화물 반도체에 포함되는 산소 결손은 캐리어를 생성할 수 있고, 트랜지스터의 전기 특성 및 신뢰성을 저하시킬 우려가 있다. 예를 들어, 트랜지스터의 문턱 전압이 마이너스 방향으로 변동되고, 게이트 전압이 0V인 경우에 드레인 전류가 흐르는 경우가 있다. 이와 같이, 게이트 전압이 0V인 경우에 드레인 전류가 흐르게 되는 것을 노멀리 온(normally-on) 특성이라고 한다. 또한, 게이트 전압이 0V인 경우에 드레인 전류가 흐르지 않다고 간주하는 것을 노멀리 오프 특성이라고 한다.
따라서, 반도체막(111)에 산화물 반도체를 사용할 때, 반도체막(111)인 산화물 반도체막에 포함되는 결함, 대표적으로는 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, 자기장의 방향을 막면에 대하여 평행하게 인가한 전자 스핀 공명법에 의하여 얻어지는 g값=1.93의 스핀 밀도(산화물 반도체막에 포함되는 결함 밀도에 상당함)는 측정기의 검출 하한 이하까지 저감되어 있는 것이 바람직하다. 산화물 반도체막에 포함되는 결함, 대표적으로는 산소 결손을 가능한 한 저감함으로써, 트랜지스터(103)가 노멀리 온 특성이 되는 것을 억제할 수 있고, 반도체 장치의 전기 특성 및 신뢰성을 향상시킬 수 있다.
트랜지스터의 문턱 전압의 마이너스 방향으로의 변동은 산소 결손에 의해서뿐만 아니라, 산화물 반도체에 포함되는 수소(물 등의 수소 화합물을 포함함)에 의해서 일어날 수도 있다. 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 함께, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 결손(산소 결손이라고 할 수도 있음)을 형성한다. 또한, 수소의 일부가 산소와 반응함으로써, 캐리어인 전자를 생성하게 된다. 따라서, 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
따라서, 반도체막(111)에 산화물 반도체를 사용할 때, 산화물 반도체막은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 반도체막(111)에서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도를 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 한다.
또한, 반도체막(111)은 2차 이온 질량 분석법에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터(103)의 오프 전류를 증대시키는 경우가 있다.
또한, 반도체막(111)인 산화물 반도체막에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막에서, 질소는 가능한 한 저감되는 것이 바람직하고, 예를 들어, 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
이와 같이, 불순물(수소, 질소, 알칼리 금속 또는 알칼리 토금속 등)을 가능한 한 저감시켜, 고순도화시킨 산화물 반도체막을 반도체막(111)으로 함으로써, 트랜지스터(103)가 노멀리 온 특성이 되는 것을 억제할 수 있고, 트랜지스터(103)의 오프 전류를 매우 저감할 수 있다. 따라서, 양호한 전기 특성을 갖는 반도체 장치를 제작할 수 있다. 또한, 신뢰성을 향상시킨 반도체 장치를 제작할 수 있다.
또한, 고순도화된 산화물 반도체막을 사용한 트랜지스터의 오프 전류가 낮다는 것은 각종 실험에 의하여 증명할 수 있다. 예를 들어, 채널 폭(W)이 1×106μm이고 채널 길이(L)가 10μm의 소자라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 이 경우, 트랜지스터의 채널 폭으로 나눈 수치에 상당하는 오프 전류는 100zA/μm 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하고, 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여, 오프 전류를 측정하였다. 상기 측정에서는, 상기 트랜지스터에 고순도화된 산화물 반도체막을 채널 형성 영역에 사용하고, 용량 소자의 단위 시간당 전하량의 추이로부터 상기 트랜지스터의 오프 전류를 측정하였다. 이 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우에, 수십yA/μm라는 더 낮은 오프 전류가 얻어지는 것을 알 수 있었다. 따라서, 고순도화된 산화물 반도체막을 사용한 트랜지스터는 오프 전류가 현저하게 낮다.
다음에, 도 2의 일점 쇄선 A1-A2 간, 일점 쇄선 B1-B2 간, 일점 쇄선 C1-C2 간, 및 주사선 구동 회로(104)(도 1의 (A) 참조)에 제공되는 트랜지스터의 단면도를 도 3에 도시하였다. 여기서는 주사선 구동 회로(104)의 상면도를 생략함과 함께, 주사선 구동 회로(104)의 단면도를 D1-D2에 도시하였다. 또한, 여기에서는 주사선 구동 회로(104)에 제공되는 트랜지스터의 단면도를 도시하였지만, 이 트랜지스터는 신호선 구동 회로(106)에 제공할 수도 있다.
먼저, 화소(101)의 일점 쇄선 A1-A2 간, 일점 쇄선 B1-B2 간, 및 일점 쇄선 C1-C2 간의 구조에 대하여 설명한다. 기판(102) 위에, 트랜지스터(103)의 게이트 전극을 포함하는 주사선(107)이 제공되고, 주사선(107)과 같은 표면 위에 용량선(115)이 제공된다. 주사선(107) 및 용량선(115) 위에 게이트 절연막(127)이 제공된다. 게이트 절연막(127) 중 주사선(107)과 중첩되는 영역 위에 반도체막(111)이 제공되고, 게이트 절연막(127) 위에 도전막(120)이 제공된다. 반도체막(111) 위, 및 게이트 절연막(127) 위에 트랜지스터(103)의 소스 전극을 포함하는 신호선(109)과, 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113)이 제공된다. 도전막(120) 위에 도전막(125)이 제공된다. 게이트 절연막(127) 위, 신호선(109) 위, 반도체막(111) 위, 도전막(113) 위, 도전막(125) 위, 도전막(120) 위에 트랜지스터(103)의 보호 절연막으로서 기능하는 절연막(129), 절연막(131), 및 절연막(133)이 제공된다. 게이트 절연막(127), 절연막(129), 절연막(131), 및 절연막(133)에는 용량선(115)에 도달되는 개구(123a)가 제공되고, 또한, 절연막(129), 절연막(131), 및 절연막(133)에는 도전막(125)에 도달되는 개구(123b)가 제공되고, 개구(123a), 개구(123b), 용량선(115) 위, 도전막(125) 위, 및 절연막(133) 위에 전극(121a)이 제공된다. 절연막(129), 절연막(131), 및 절연막(133)에는 도전막(113)에 도달되는 개구(117)(도 2 참조)가 제공되고 개구(117) 및 절연막(133) 위에 화소 전극(121b)이 제공된다.
본 실시형태에 기재되는 용량 소자(105)는 한 쌍의 전극 중 한쪽 전극이 반도체막(111)과 같게 형성된, 도전율을 증대시킨 도전막(120)이고, 한 쌍의 전극 중 다른 한쪽 전극이 화소 전극(121b)이고, 한 쌍의 전극 사이에 제공된 유전체막이 절연막(129), 절연막(131), 및 절연막(133)이다.
다음에, 주사선 구동 회로(104)에 제공되는 트랜지스터의 구조에 대하여 설명한다. 기판(102) 위에 트랜지스터(623)의 게이트 전극(627)이 제공된다. 게이트 전극(627) 위에 게이트 절연막(127)이 제공된다. 게이트 절연막(127) 중 게이트 전극(627)과 중첩되는 영역 위에 반도체막(628)이 제공된다. 반도체막(628) 위, 및 게이트 절연막(127) 위에 트랜지스터(623)의 소스 전극(629) 및 드레인 전극(639)이 제공된다. 게이트 절연막(127) 위, 소스 전극(629) 위, 반도체막(628) 위, 및 드레인 전극(639) 위에, 트랜지스터(623)의 보호 절연막으로서 기능하는 절연막(129), 절연막(131), 및 절연막(133)이 제공된다. 절연막(133) 위에는 도전막(641)이 제공된다.
또한, 기판(102)과, 주사선(107), 용량선(115), 게이트 전극(627), 및 게이트 절연막(127)과의 사이에는 하지 절연막이 제공되어도 좋다.
트랜지스터(623)에서, 반도체막(628)을 개재하여, 게이트 전극(627)과 중첩되는 도전막(641)을 제공함으로써, 상이한 드레인 전압에서, 온 전류의 상승 게이트 전압의 편차를 저감시킬 수 있다. 또한, 도전막(641)과 대향하는 반도체막(628)의 면에서, 소스 전극(629)과 드레인 전극(639) 사이에 흐르는 전류를 제어할 수 있고, 상이한 트랜지스터에서의 전기 특성의 편차를 저감시킬 수 있다. 또한, 도전막(641)을 제공함으로써, 주위의 전계의 변화가 반도체막(628)에 미치는 영향을 경감하고, 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 도전막(641)의 전위를 구동 회로의 최저 전위(Vss, 예를 들어, 소스 전극(629)의 전위를 기준으로 하는 경우, 소스 전극(629)의 전위)와 동일한 전위 또는 이와 동등 전위로 함으로써, 트랜지스터의 문턱 전압의 변동을 저감시킬 수 있고, 트랜지스터의 신뢰성을 높일 수 있다. 다만, 경우에 따라서 또는 상황에 따라서 도전막(641)을 제공하지 않을 수도 있다.
절연막(129) 및 절연막(131)은 예를 들어 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn계 금속 산화물 등의 산화 절연 재료를 사용한 단층 구조 또는 적층 구조로 제공할 수 있다.
절연막(129)의 두께는 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 10nm 이상 30nm 이하로 할 수 있다. 절연막(131)의 두께는 30nm 이상 500nm 이하, 바람직하게는 150nm 이상 400nm 이하로 할 수 있다.
또한, 절연막(133)은 예를 들어, 질화 산화 실리콘, 질화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화 절연 재료를 사용한 단층 구조 또는 적층 구조로 제공할 수 있다.
절연막(133)으로서 수소 함유량이 적은 질화 절연막을 제공하여도 좋다. 상기 질화 절연막으로서는 예를 들어, 승온 이탈 가스 분석(이하, TDS 분석이라고 함)에 의하여 측정되는, 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리에서의 수소 분자의 방출량이 5.0×1021분자/cm3 미만이며, 바람직하게는 3.0×1021분자/cm3 미만이고, 더 바람직하게는 1.0×1021분자/cm3 미만인 질화 절연막이다.
절연막(133)은 외부로부터 수소나 물 등의 불순물이 침입하는 것을 억제하는 기능을 발휘할 수 있는 두께로 한다. 예를 들어, 50nm 이상 200nm 이하, 바람직하게는 50nm 이상 150nm 이하, 더 바람직하게는 50nm 이상 100nm 이하로 할 수 있다.
또한, 트랜지스터(103) 및 트랜지스터(623) 위에 질화 절연막인 절연막(133)을 제공함으로써, 상기 산화 실리콘막에 포함되는 탄소 등의 불순물이 절연막(133)에 의하여 블로킹되어, 트랜지스터(103)의 반도체막(111) 및 트랜지스터(623)의 반도체막(628)으로 불순물이 이동하는 것을 저감할 수 있기 때문에, 트랜지스터의 전기 특성의 편차를 저감할 수 있다.
또한, 절연막(129) 및 절연막(131)의 한쪽 또는 양쪽은 화학양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 절연막인 것이 바람직하다. 이와 같이 함으로써, 상기 산화물 반도체막으로부터의 산소의 이탈을 방지함과 함께, 산소 과잉 영역에 포함되는 상기 산소를 산화물 반도체막으로 이동시켜 산소 결손을 보전할 수 있다. 예를 들어, TDS 분석에 의하여 측정되는, 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리에서의 산소 분자의 방출량이 1.0×1018분자/cm3 이상인 산화 절연막을 사용함으로써, 상기 산화물 반도체막에 포함되는 산소 결손을 보전할 수 있다. 또한, 절연막(129) 및 절연막(131)의 한쪽 또는 양쪽에서, 화학양론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)이 부분적으로 존재하는 산화 절연막이라도 좋고, 적어도 반도체막(111)과 중첩되는 영역에 산소 과잉 영역이 존재함으로써, 상기 산화물 반도체막으로부터의 산소의 이탈을 방지함과 함께, 산소 과잉 영역에 포함되는 상기 산소를 산화물 반도체막으로 이동시켜 산소 결손을 보전할 수 있다.
절연막(131)이 화학양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 절연막인 경우, 절연막(129)은 산소를 투과하는 산화 절연막으로 하는 것이 바람직하다. 또한, 절연막(129)에서, 외부로부터 절연막(129)으로 들어온 산소는 모두 절연막(129)을 통과하여 이동하지 않고, 절연막(129)에 머무르는 산소도 있다. 또한, 미리 절연막(129)에 포함되고, 절연막(129)으로부터 외부로 이동하는 산소도 있다. 따라서, 절연막(129)은 산소의 확산 계수가 큰 산화 절연막인 것이 바람직하다.
또한, 절연막(129)은 반도체막(111) 및 반도체막(628)인 산화물 반도체막과 접하기 때문에 산소를 투과시킬 뿐만 아니라, 반도체막(111)과의 계면 준위 밀도를 낮게 하는 산화 절연막인 것이 바람직하다. 예를 들어, 절연막(129)은 절연막(131)보다 막 중의 결함 밀도가 낮은 산화 절연막인 것이 바람직하다. 구체적으로는 전자 스핀 공명 측정에 의하여 얻어지는 g값=2.001(E'-center)의 스핀 밀도가 3.0×1017spins/cm3 이하, 바람직하게는 5.0×1016spins/cm3 이하의 산화 절연막이다. 또한, 전자 스핀 공명 측정에 의하여 얻어지는 g값=2.001의 스핀 밀도는 절연막(129)에 포함되는 댕글링 본드의 존재량에 대응한다.
또한, 절연막(129) 및 절연막(131)의 한쪽 또는 양쪽이 질소에 대한 배리어성을 갖는 절연막인 것이 바람직하다. 예를 들어, 치밀한 산화 절연막으로 함으로써 질소에 대한 배리어성을 가질 수 있고, 구체적으로는 25℃에서 0.5 중량%의 불산을 사용한 경우의 에칭 속도가 10nm/분 이하인 산화 절연막으로 하는 것이 바람직하다.
또한, 절연막(129) 및 절연막(131)의 한쪽 또는 양쪽을, 산화 질화 실리콘 또는 질화 산화 실리콘 등 질소를 포함하는 산화 절연막으로 하는 경우, SIMS에 의하여 얻어지는 질소 농도는 SIMS 검출 하한 이상 3×1020atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이상 1×1020atoms/cm3 이하로 한다. 이와 같이 함으로써, 트랜지스터(103)에 포함되는 반도체막(111)으로의 질소의 이동량을 줄일 수 있다. 또한, 이와 같이 함으로써, 질소를 포함하는 산화 절연막 자체의 결함량을 줄일 수 있다.
이하에, 상기 구조의 구성 요소에 대하여 자세히 기재한다.
기판(102)의 재질 등에 큰 제한은 없지만, 적어도 반도체 장치의 제작 공정에서 수행하는 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 플라스틱 기판 등이 있고, 유리 기판으로서는 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 또는 알루미노실리케이트 유리 등의 무알칼리 유리 기판을 사용하면 좋다. 또한, 스테인리스 스틸 합금 등 투광성을 갖지 않는 기판을 사용할 수도 있다. 이 경우에는 기판 표면에 절연막을 제공하는 것이 바람직하다. 또한, 기판(102)으로서 석영 기판, 사파이어 기판, 단결정 반도체 기판, 다결정 반도체 기판, 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 사용할 수도 있다.
주사선(107), 용량선(115), 및 게이트 전극(627)은 대전류를 흘리기 때문에, 금속막으로 형성되는 것이 바람직하고, 대표적으로는 몰리브데넘(Mo), 티타늄(Ti), 텅스텐(W) 탄탈럼(Ta), 알루미늄(Al), 구리(Cu), 크로뮴(Cr), 네오디뮴(Nd), 스칸듐(Sc) 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용한 단층 구조 또는 적층 구조로 제공한다.
주사선(107), 용량선(115), 및 게이트 전극(627)의 일례로서는 실리콘을 포함하는 알루미늄을 사용한 단층 구조, 알루미늄 위에 티타늄을 적층하는 2층 구조, 질화 티타늄 위에 티타늄을 적층하는 2층 구조, 질화 티타늄 위에 텅스텐을 적층하는 2층 구조, 질화 탄탈럼 위에 텅스텐을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금 위에 구리를 적층하는 2층 구조, 질화 티타늄 위에 구리를 적층하고, 이들 위에 텅스텐을 더 형성하는 3층 구조 등이 있다.
또한, 주사선(107), 용량선(115), 및 게이트 전극(627)의 재료로서 화소 전극(121b)에 적용할 수 있는 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 주사선(107), 용량선(115), 및 게이트 전극(627)의 재료로서 질소를 포함하는 금속 산화물, 구체적으로는 질소를 포함하는 In-Ga-Zn계 산화물이나, 질소를 포함하는 In-Sn계 산화물이나, 질소를 포함하는 In-Ga계 산화물이나, 질소를 포함하는 In-Zn계 산화물이나, 질소를 포함하는 Sn계 산화물이나, 질소를 포함하는 In계 산화물이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 재료는 5eV(전자 볼트) 이상의 일함수를 갖는다. 트랜지스터(103)의 반도체막(111)으로서 산화물 반도체를 사용하는 경우, 주사선(107)(트랜지스터(103)의 게이트 전극)으로서 질소를 포함하는 금속 산화물을 사용함으로써, 트랜지스터(103)의 문턱 전압을 플러스 방향으로 변동시킬 수 있어, 소위 노멀리 오프 특성을 갖는 트랜지스터를 구현할 수 있다. 예를 들어, 질소를 포함하는 In-Ga-Zn계 산화물을 사용하는 경우, 적어도 반도체막(111)인 산화물 반도체막보다 높은 질소 농도, 구체적으로는 질소 농도가 7atoms% 이상인 In-Ga-Zn계 산화물을 사용할 수 있다.
주사선(107), 용량선(115), 및 게이트 전극(627)에서, 저저항 재료인 알루미늄이나 구리를 사용하는 것이 바람직하다. 알루미늄이나 구리를 사용함으로써, 신호 지연을 저감하고, 표시 품질을 높일 수 있다. 또한, 알루미늄은 내열성이 낮고, 힐록, 위스커, 또는 마이그레이션(migration)으로 인한 불량이 발생하기 쉽다. 알루미늄의 마이그레이션을 막기 위하여, 알루미늄에 몰리브데넘, 티타늄, 텅스텐 등의 알루미늄보다 융점이 높은 금속 재료를 적층하는 것이 바람직하다. 또한, 구리를 사용하는 경우에도, 마이그레이션으로 인한 불량이나 구리 원소의 확산을 막기 위하여, 구리에 몰리브데넘, 티타늄, 텅스텐 등의 구리보다 융점이 높은 금속 재료를 적층하는 것이 바람직하다.
게이트 절연막(127)은 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn계 금속 산화물 등의 절연 재료를 사용한 단층 구조 또는 적층 구조로 제공한다. 또한, 반도체막(111)인 산화물 반도체막과의 계면 특성을 향상시키기 위하여, 게이트 절연막(127)에서 적어도 반도체막(111)과 접하는 영역은 산화 절연막으로 형성되는 것이 바람직하다.
또한, 게이트 절연막(127)에, 산소, 수소, 물 등에 대한 배리어성을 갖는 절연막을 제공함으로써, 반도체막(111)인 산화물 반도체막으로부터 외부로 산소가 확산되거나 외부로부터 이 산화물 반도체막으로 수소, 물 등이 침입하는 것을 막을 수 있다. 산소, 수소, 물 등에 대한 배리어성을 갖는 절연막으로서는, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 산화 질화 하프늄막, 질화 실리콘막 등이 있다.
또한, 게이트 절연막(127)으로서, 하프늄 실리케이트(HfSixOy), 질소를 갖는 하프늄 실리케이트(HfSixOy), 질소를 갖는 하프늄 알루미네이트(HfAlxOy), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터(103)의 게이트 누설을 저감시킬 수 있다.
또한, 게이트 절연막(127)은 이하의 적층 구조로 하는 것이 바람직하다. 제 1 질화 실리콘막으로서 결함량이 적은 질화 실리콘막을 제공하고, 제 1 질화 실리콘막 위에 제 2 질화 실리콘막으로서 수소 이탈량 및 암모니아 이탈량이 적은 질화 실리콘막을 제공하고, 제 2 질화 실리콘막 위에 상술한 게이트 절연막(127)에 대한 기재에서 나열한 산화 절연막 중 어느 것을 제공하는 것이 바람직하다.
제 2 질화 실리콘막으로서는 승온 이탈 가스 분석법에서, 수소 분자의 이탈량이 5×1021분자/cm3 미만, 바람직하게는 3×1021분자/cm3 이하, 더욱 바람직하게는 1×1021분자/cm3 이하이며, 암모니아 분자의 이탈량이 1×1022분자/cm3 미만, 바람직하게는 5×1021분자/cm3 이하, 더 바람직하게는 1×1021분자/cm3 이하인 질화 절연막을 사용하는 것이 바람직하다. 상기 제 1 질화 실리콘막 및 제 2 질화 실리콘막을 게이트 절연막(127)의 일부로서 사용함으로써, 게이트 절연막(127)으로서 결함량이 적고, 또한 수소 이탈량 및 암모니아 이탈량이 적은 게이트 절연막을 형성할 수 있다. 이 결과, 게이트 절연막(127)에 포함되는 수소 및 질소가 반도체막(111)으로 이동하는 양을 저감할 수 있다.
산화물 반도체를 사용한 트랜지스터에서, 산화물 반도체막 및 게이트 절연막의 계면, 또는 게이트 절연막에 포획 준위(계면 준위라고도 함)가 존재하면, 트랜지스터의 문턱 전압의 변동, 대표적으로는 문턱 전압의 마이너스 방향으로의 변동, 및 트랜지스터가 온 상태가 될 때에 드레인 전류가 한 자릿수 변화하는 데 필요한 게이트 전압을 나타내는 서브스레시홀드 계수(S값)가 증대되는 원인이 된다. 이 결과, 트랜지스터마다 전기 특성이 흩어진다는 문제가 있다. 그러므로, 게이트 절연막으로서 결함량이 적은 질화 실리콘막을 사용함으로써, 또한, 반도체막(111)과 접하는 영역에 산화 절연막을 제공함으로써, 문턱 전압의 마이너스 시프트를 저감함과 함께, S값의 증대를 억제할 수 있다.
게이트 절연막(127)의 두께는 5nm 이상 400nm 이하, 더 바람직하게는 10nm 이상 300nm 이하, 더욱 바람직하게는 50nm 이상 250nm 이하로 하면 좋다.
반도체막(111) 및 반도체막(628)은 산화물 반도체막이고, 이 산화물 반도체막은 비정질 구조, 단결정 구조, 또는 다결정 구조로 할 수 있다. 또한, 도전막(120)도 산화물 반도체막의 도전율을 증대시켜 형성된다. 또한, 반도체막(111)의 두께는 1nm 이상 100nm 이하, 바람직하게는 1nm 이상 50nm 이하, 더 바람직하게는 1nm 이상 30nm 이하, 더욱 바람직하게는 3nm 이상 20nm 이하로 한다.
반도체막(111) 및 반도체막(628)에 적용할 수 있는 산화물 반도체로서는, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 것이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써, 트랜지스터(103)의 오프 전류를 저감시킬 수 있다.
반도체막(111) 및 반도체막(628)에 적용할 수 있는 산화물 반도체로서는， 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또는 In과 Zn의 양쪽 모두를 포함하는 것이 바람직하다. 또한, 이 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 이들에 더하여, 스테빌라이저(stabilizer)의 하나 또는 복수를 갖는 것이 바람직하다.
스테빌라이저로서는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 다른 스테빌라이저로서는 란타노이드인 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
반도체막(111) 및 반도체막(628)에 적용할 수 있는 산화물 반도체로서는, 예를 들어, 산화 인듐, 산화 주석, 산화 아연, 2종류의 금속을 포함하는 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3종류의 금속을 포함하는 산화물인 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4종류의 금속을 포함하는 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
여기서, In-Ga-Zn계 산화물이란, In과 Ga과 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga과 Zn의 비율은 불문한다. 또한, In과 Ga과 Zn 외의 금속 원소가 들어가도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m＞0)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소, 또는 상술한 스테빌라이저로서의 원소를 나타낸다.
예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=2:2:1, 또는 In:Ga:Zn=3:1:2의 원자수비의 In-Ga-Zn계 금속 산화물을 사용할 수 있다. 또는 In:Sn:Zn=1:1:1, In:Sn:Zn=2:1:3, 또는 In:Sn:Zn=2:1:5의 원자수비의 In-Sn-Zn계 금속 산화물을 사용하면 좋다. 또한, 금속 산화물의 원자수비는 오차로서 상술한 원자수비의 플러스마이너스20%의 변동을 포함한다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 원자수비의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위하여, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다. 예를 들어, In-Sn-Zn계 산화물에서는 비교적 쉽게 높은 전계 효과 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 낮게 함으로써, 전계 효과 이동도를 높일 수 있다.
트랜지스터(103)의 소스 전극을 포함하는 신호선(109), 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113), 및 용량 소자(105)의 도전막(120)과 용량선(115)을 전기적으로 접속하는 도전막(125), 및 소스 전극(629) 및 드레인 전극(639)은 주사선(107), 용량선(115), 및 게이트 전극(627)에 적용할 수 있는 재료를 사용한 단층 구조 또는 적층 구조로 제공한다.
전극(121a), 화소 전극(121b), 및 도전막(641)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료로 형성된다.
여기서, 본 실시형태에 기재되는 화소(101)에 포함되는 각 구성 요소의 접속에 대하여, 도 1의 (C)에 도시된 회로도 및 도 3에 도시된 단면도를 사용하여 설명한다.
도 1의 (C)는 도 1의 (A)에 도시된 반도체 장치가 갖는 화소(101)의 자세한 회로도의 일례다. 도 1의 (C) 및 도 3에 도시된 바와 같이, 트랜지스터(103)는 게이트 전극을 포함하는 주사선(107)과, 소스 전극을 포함하는 신호선(109)과, 드레인 전극을 포함하는 도전막(113)을 갖는다.
용량 소자(105)에서, 전극(121a) 및 도전막(125)을 통하여 용량선(115)과 접속되는 도전막(120)이 한쪽 전극으로서 기능한다. 또한, 드레인 전극을 포함하는 도전막(113)과 접속되는 화소 전극(121b)이 다른 한쪽 전극으로서 기능한다. 또한, 도전막(120)과 화소 전극(121b) 사이에 제공되는 절연막(129), 절연막(131), 및 절연막(133)이 유전체막으로서 기능한다.
액정 소자(108)는, 화소 전극(121b), 대향 전극(154), 및 화소 전극(121b)과 대향 전극(154) 사이에 제공되는 액정층으로 구성된다.
용량 소자(105)에서, 도전막(120)은 반도체막(111)과 동일한 구성에 도펀트를 첨가한 구성이고, 용량 소자(105)의 전극으로서 기능한다. 왜냐하면, 화소 전극(121b)을 게이트 전극으로서 기능시킬 수 있고, 절연막(129), 절연막(131) 및 절연막(133)을 게이트 절연막으로서 기능시킬 수 있고, 용량선(115)을 소스 전극 또는 드레인 전극으로서 기능시킬 수 있고, 결과적으로 용량 소자(105)를 트랜지스터와 마찬가지로 동작시키고, 도전막(120)을 도통 상태로 할 수 있기 때문이다. 즉, 용량 소자(105)를 MOS(Metal Oxide Semiconductor) 커패시터로 할 수 있다. MOS 커패시터는 문턱 전압(Vth)보다 높은 전압이, MOS 커패시터를 구성하는 전극의 한쪽(용량 소자(105)에서는 화소 전극(121b))에 인가되면 충전된다. 또한, 용량선(115)에 인가하는 전위를 제어함으로써 도전막(120)을 도통 상태로 하고, 도전막(120)을 용량 소자의 한쪽 전극으로서 기능시킬 수 있다. 이 경우, 용량선(115)에 인가하는 전위를 이하와 같이 한다. 화소 전극(121b)의 전위는 액정 소자(108)(도 1의 (C) 참조)를 동작시키기 위하여, 비디오 신호의 중심 전위를 기준으로 하여 플러스 방향 및 마이너스 방향으로 변동한다. 용량 소자(105)(MOS 커패시터)를 항상 도통 상태로 해 두기 위해서는 용량선(115)의 전위를 항상 화소 전극(121b)에 인가하는 전위보다 용량 소자(105)(MOS 커패시터)의 문턱 전압분 이상 낮게 해 둘 필요가 있다. 다만, 용량 소자(105)에서, 한쪽 전극으로서 기능하는 도전막(120)은 n형이며, 도전율이 높기 때문에, 문턱 전압이 마이너스 방향으로 시프트된다. 도전막(120)의 전위(바꿔 말하면, 용량선(115)의 전위)는 용량 소자(105)의 문턱 전압이 마이너스 방향으로 시프트되는 양에 따라, 화소 전극(121b)이 취할 수 있는 가장 낮은 전위로부터 높게 해 나갈 수 있다. 따라서, 용량 소자(105)의 문턱 전압이 큰 음의 값을 나타내는 경우, 용량선(115)의 전위는 화소 전극(121b)의 전위보다 높게 할 수 있다. 이와 같이 함으로써, 도전막(120)을 항상 도통 상태로 할 수 있고, 용량 소자(105)(MOS 커패시터)를 도통 상태로 할 수 있다.
또한, 반도체막(111) 및 반도체막(628) 위에 제공되는 절연막(129)을, 산소를 투과시킴과 함께, 반도체막(111) 및 반도체막(628)과의 계면 준위 밀도를 낮게 하는 산화 절연막으로 하고, 절연막(131)을, 산소 과잉 영역을 포함하는 산화 절연막 또는 화학양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 절연막으로 함으로써, 반도체막(111) 및 반도체막(628)인 산화물 반도체막으로 산소를 공급하기 쉬워지고, 이 산화물 반도체막으로부터 산소가 이탈되는 것을 방지할 수 있음과 함께, 절연막(131)에 포함되는 이 산소를 산화물 반도체막으로 이동시켜, 산화물 반도체막에 포함되는 산소 결손을 보전할 수 있다. 이 결과, 트랜지스터(103)가 노멀리 온 특성이 되는 것을 억제할 수 있음과 함께, 용량 소자(105)(MOS 커패시터)가 항상 도통 상태가 되도록, 용량선(115)에 인가하는 전위를 제어할 수 있기 때문에, 반도체 장치의 전기 특성 및 신뢰성을 향상시킬 수 있다.
또한, 절연막(131) 위에 제공되는 절연막(133)으로서 질화 절연막을 사용함으로써, 외부로부터 수소나 물 등의 불순물이 반도체막(111) 및 도전막(120)에 침입하는 것을 억제할 수 있다. 또한, 절연막(133)으로서 수소 함유량이 적은 질화 절연막을 제공함으로써, 트랜지스터(103) 및 용량 소자(105)(MOS 커패시터)의 전기 특성이 변동되는 것을 억제할 수 있다.
또한, 화소(101) 내에 용량 소자(105)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다.
＜반도체 장치의 제작 방법＞
다음에, 상술한 반도체 장치에 나타내는 기판(102) 위에 제공된 소자부의 제작 방법에 대하여, 도 4 및 도 5를 사용하여 설명한다.
먼저, 기판(102) 위에 주사선(107), 용량선(115), 및 게이트 전극(627)을 형성하고, 주사선(107), 용량선(115), 및 게이트 전극(627)을 덮도록 나중에 게이트 절연막(127)으로 가공되는 절연막(126)을 형성하고, 절연막(126) 중 주사선(107)과 중첩되는 영역 위에 반도체막(111)을 형성하고, 나중에 화소 전극(121b)이 형성되는 영역과 중첩되도록 반도체막(119)을 형성한다. 또한, 게이트 전극(627)과 중첩되는 영역에 반도체막(628)을 형성한다(도 4의 (A) 참조).
주사선(107), 용량선(115), 및 게이트 전극(627)은 상술한 재료를 사용하여 도전막을 형성하고, 이 도전막 위에 마스크를 형성하고, 이 마스크를 사용하여 가공함으로써 형성할 수 있다. 상기 도전막은 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등 각종 성막 방법을 사용할 수 있다. 또한, 상기 도전막의 두께는 특별히 한정되지 않고, 형성하는 시간이나 원하는 저항률 등을 고려하여 결정할 수 있다. 상기 마스크는 예를 들어, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크로 할 수 있다. 또한, 상기 도전막의 가공은 드라이 에칭 및 웨트 에칭의 한쪽 또는 양쪽에 의하여 수행될 수 있다.
절연막(126)은 게이트 절연막(127)에 적용할 수 있는 재료를 사용하여, CVD법 또는 스퍼터링법 등 각종 성막 방법을 사용하여 형성할 수 있다.
또한, 게이트 절연막(127)에 산화 갈륨을 적용하는 경우는 MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 절연막(126)을 형성할 수 있다.
반도체막(111), 반도체막(119), 및 반도체막(628)은 상술한 산화물 반도체를 사용하여 산화물 반도체막을 형성하고, 이 산화물 반도체막 위에 마스크를 형성하고, 이 마스크를 사용하여 가공함으로써 형성할 수 있다. 상기 산화물 반도체막은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법(laser ablation method) 등을 사용하여 형성할 수 있다. 또한, 인쇄법을 사용함으로써, 소자 분리된 반도체막(111) 및 반도체막(119)을 절연막(126) 위에 직접 형성할 수 있다. 상기 산화물 반도체막을 스퍼터링법에 의하여 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, 또는 DC 전원 장치 등을 적절히 사용할 수 있다. 스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대한 산소의 가스 비율을 높이는 것이 바람직하다. 또한, 타깃은 형성하는 산화물 반도체막의 조성에 맞추어, 적절히 선택하면 좋다. 또한, 상기 마스크는 예를 들어, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크로 할 수 있다. 또한, 상기 산화물 반도체막의 가공은 드라이 에칭 및 웨트 에칭의 한쪽 또는 양쪽에 의하여 수행할 수 있다. 원하는 형상으로 에칭할 수 있도록, 재료에 따라 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다.
반도체막(111), 반도체막(119), 및 반도체막(628)을 형성한 후에 가열 처리를 하고, 반도체막(111), 반도체막(119), 및 반도체막(628)인 산화물 반도체막의 탈수소화 또는 탈수화를 하는 것이 바람직하다. 상기 가열 처리의 온도는 대표적으로는 150℃ 이상 기판 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다. 또한, 반도체막(111) 및 반도체막(119)으로 가공하기 전의 산화물 반도체막에 상기 가열 처리를 수행하여도 좋다.
상기 가열 처리에서, 가열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의하여, 피처리물을 가열하는 장치라도 좋다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자기파)의 복사에 의하여, 피처리물을 가열하는 장치다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 수행하는 장치다.
상기 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 불활성 가스 분위기하에서 가열한 후, 산소 분위기하에서 가열하여도 좋다. 또한, 가열 처리 시간은 3분∼24시간으로 한다.
또한, 기판(102)과, 주사선(107), 용량선(115), 및 절연막(126)(나중의 게이트 절연막(127))과의 사이에 하지 절연막을 제공하는 경우, 이 하지 절연막은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄 등으로 형성할 수 있다. 또한, 하지 절연막을 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등으로 형성함으로써, 기판(102)으로부터 불순물, 대표적으로는 알칼리 금속, 물, 수소 등이 반도체막(111), 반도체막(119), 및 반도체막(628)으로 확산되는 것을 억제할 수 있다. 하지 절연막은 스퍼터링법 또는 CVD법을 사용하여 형성할 수 있다.
다음에, 반도체막(119)에 도펀트를 첨가하여 도전율이 높은 도전막(120)을 형성한다(도 4의 (B) 참조).
반도체막(119)에 도펀트를 첨가하는 방법은 반도체막(119) 외의 영역에 마스크를 제공하고, 이 마스크를 사용하여, 수소, 붕소, 질소, 불소, 알루미늄, 인, 비소, 인듐, 주석, 안티모니, 및 희가스 원소로부터 선택된 1종 이상의 도펀트를 이온 주입법 또는 이온 도핑법 등으로 첨가한다. 또한, 이온 주입법 또는 이온 도핑법 대신에 상기 도펀트가 포함된 플라즈마에 반도체막(119)을 노출함으로써, 상기 도펀트를 첨가하여도 좋다. 또한, 도펀트를 첨가한 후, 가열 처리를 수행하여도 좋다.
또한, 신호선(109), 도전막(113), 도전막(125), 소스 전극(629), 및 드레인 전극(639)을 형성한 후에 도펀트를 첨가하여도 좋다. 이 경우, 도전막(120) 중 도전막(125)과 접하는 영역에는 도펀트는 첨가되지 않는다.
또한, 산화물 반도체막 및 투광성을 갖는 도전막은 양쪽 모두 In 또는 Ga을 포함하는 산화물 반도체막이지만 불순물 농도가 상이하다. 구체적으로는 산화물 반도체막에 비하여 투광성을 갖는 도전막의 불순물 농도가 높다. 예를 들어, 산화물 반도체막에 포함되는 수소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하이고, 투광성을 갖는 도전막에 포함되는 수소 농도는 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 더 바람직하게는 5×1020atoms/cm3 이상이다. 또한, 산화물 반도체막에 비하여 투광성을 갖는 도전막에 포함되는 수소 농도는 2배 이상, 바람직하게는 10배 이상이다.
또한, 투광성을 갖는 도전막은 산화물 반도체막보다 저항률이 낮다. 투광성을 갖는 도전막의 저항률이 산화물 반도체막의 저항률의 1×10-8배 이상 1×10-1배 이하인 것이 바람직하고, 대표적으로는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더 바람직하게는, 저항률이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이라면 좋다.
다음에, 절연막(126) 위에, 트랜지스터(103)의 소스 전극을 포함하는 신호선(109), 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113), 도전막(120)과 용량선(115)을 전기적으로 접속하는 도전막(125)을 형성한다. 또한, 소스 전극(629) 및 드레인 전극(639)을 형성한다.
신호선(109), 도전막(113), 도전막(125), 소스 전극(629), 및 드레인 전극(639)은 신호선(109), 도전막(113), 도전막(125), 및 게이트 전극(627)에 적용할 수 있는 재료를 사용하여 도전막을 형성하고, 이 도전막 위에 마스크를 형성하고, 이 마스크를 사용하여 가공함으로써 형성할 수 있다. 상기 마스크 및 상기 가공은 주사선(107), 용량선(115), 및 게이트 전극(627)과 마찬가지로 수행할 수 있다.
다음에, 반도체막(111), 도전막(120) 및 반도체막(628), 신호선(109), 도전막(113), 도전막(125), 소스 전극(629) 및 드레인 전극(639), 및 절연막(126) 위에 절연막(128)을 형성하고, 절연막(128) 위에 절연막(130)을 형성하고, 절연막(130) 위에 절연막(132)을 형성한다(도 5의 (A) 참조). 또한, 절연막(128), 절연막(130), 및 절연막(132)은 연속하여 형성하는 것이 바람직하다. 이와 같이 함으로써, 절연막(128), 절연막(130), 및 절연막(132) 각각의 계면에 불순물이 혼입되는 것을 억제할 수 있다.
절연막(128)은 절연막(129)에 적용할 수 있는 재료를 사용하여, CVD법 또는 스퍼터링법 등의 각종 성막 방법에 의하여 형성할 수 있다. 절연막(130)은 절연막(131)에 적용할 수 있는 재료를 사용하여, CVD법 또는 스퍼터링법 등의 각종 성막 방법에 의하여 형성할 수 있다. 절연막(132)은 절연막(133)에 적용할 수 있는 재료를 사용하여, CVD법 또는 스퍼터링법 등의 각종 성막 방법에 의하여 형성할 수 있다.
절연막(129)에 반도체막(111)과의 계면 준위 밀도를 낮게 하는 산화 절연막을 적용하는 경우, 절연막(128)은 이하의 형성 조건을 사용하여 형성할 수 있다. 또한, 여기서는 상기 산화 절연막으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성하는 경우에 대하여 기재한다. 상기 형성 조건은 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 400℃ 이하, 더 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스의 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 도입하여 처리실 내에서의 압력을 20Pa 이상 250Pa 이하, 더 바람직하게는 40Pa 이상 200Pa 이하로 하고, 처리실 내에 설치된 전극에 고주파 전력을 공급하는 것이다.
실리콘을 포함하는 퇴적성 기체의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 기체로서는 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
또한, 실리콘을 포함하는 퇴적성 기체에 대한 산화성 기체량을 100배 이상으로 함으로써, 절연막(128)(나중의 절연막(129))에 포함되는 수소 함유량을 저감할 수 있으면서, 절연막(128)(나중의 절연막(129))에 포함되는 댕글링 본드를 저감할 수 있다. 절연막(130)(나중의 절연막(131))으로부터 이동하는 산소는 절연막(128)(나중의 절연막(129))에 포함되는 댕글링 본드에 의하여 포획되는 경우가 있기 때문에, 절연막(128)(나중의 절연막(129))에 포함되는 댕글링 본드가 저감되어 있으면, 절연막(130)(나중의 절연막(131))에 포함되는 산소를 효율적으로 반도체막(111)으로 이동시켜, 반도체막(111)인 산화물 반도체막에 포함되는 산소 결손을 보전할 수 있다. 이 결과, 상기 산화물 반도체막으로 혼입하는 수소량을 저감할 수 있으면서, 산화물 반도체막에 포함되는 산소 결손을 저감할 수 있다.
절연막(131)을 상술한 산소 과잉 영역을 포함하는 산화 절연막 또는 화학양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 절연막으로 하는 경우, 절연막(130)은 이하의 형성 조건을 사용하여 형성할 수 있다. 또한, 여기서는 상기 산화 절연막으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성하는 경우에 대하여 기재한다. 상기 형성 조건은 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 260℃ 이하, 더 바람직하게는 180℃ 이상 230℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 것이다.
절연막(130)의 원료 가스는 절연막(128)에 적용할 수 있는 원료 가스로 할 수 있다.
절연막(130)의 형성 조건으로서 상기 압력의 처리실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아져, 산소 라디칼이 증가되고, 원료 가스의 산화가 진행되기 때문에, 절연막(130) 중에서의 산소 함유량이 화학양론적 조성보다 많아진다. 그러나, 기판 온도가 상술한 온도라면 실리콘과 산소의 결합력이 약하기 때문에 가열에 의하여 산소의 일부가 이탈된다. 이 결과, 화학양론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의하여 산소의 일부가 이탈되는 산화 절연막을 형성할 수 있다. 또한, 이온 주입법 등에 의하여 산소를 절연막(130)에 첨가하여 산소 함유량을 증가시켜도 좋다. 또한, 반도체막(111) 위에 절연막(128)이 제공됨으로써 절연막(130)의 형성 공정에서, 절연막(128)이 반도체막(111)의 보호막이 된다. 이 결과, 파워 밀도가 높은 고주파 전력을 사용하여 절연막(130)을 형성하여도, 반도체막(111) 및 반도체막(628)에 대한 손상을 억제할 수 있다.
또한, 절연막(130)은 막 두께를 두껍게 함으로써 가열에 의하여 이탈되는 산소의 양을 많게 할 수 있으므로, 절연막(130)은 절연막(128)보다 두껍게 제공하는 것이 바람직하다. 절연막(128)을 제공함으로써 절연막(130)을 두껍게 제공하는 경우에도 피복성을 양호하게 할 수 있다.
절연막(133)을 수소 함유량이 적은 질화 절연막으로 제공하는 경우, 절연막(132)은 이하의 형성 조건을 사용하여 형성할 수 있다. 또한, 여기서는 상기 질화 절연막으로서 질화 실리콘막을 형성하는 경우에 대하여 기재한다. 상기 형성 조건은, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 80℃ 이상 400℃ 이하, 더 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치된 전극에 고주파 전력을 공급하는 것이다.
절연막(132)의 원료 가스로서는 실리콘을 포함하는 퇴적성 기체, 질소, 및 암모니아를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표적인 예로서는 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 또한, 질소의 유량은 암모니아의 유량에 대하여 5배 이상 50배 이하, 바람직하게는 10배 이상 50배 이하로 하는 것이 바람직하다. 또한, 원료 가스로서 암모니아를 사용함으로써, 실리콘을 포함하는 퇴적성 기체 및 질소의 분해를 촉진할 수 있다. 이것은 암모니아가 플라즈마 에너지나 열에너지에 의하여 해리하고, 해리함으로써 생기는 에너지가 실리콘을 포함하는 퇴적성 기체 분자의 결합 및 질소 분자의 결합의 분해에 기여하기 때문이다. 이와 같이 함으로써, 수소 함유량이 적고, 외부로부터 수소나 물 등의 불순물이 침입하는 것을 억제할 수 있는 질화 실리콘막을 형성할 수 있다.
적어도 절연막(130)을 형성한 후에 가열 처리를 수행하고, 절연막(128) 또는 절연막(130)에 포함되는 과잉 산소를 반도체막(111) 및 반도체막(628)으로 이동시켜, 반도체막(111) 및 반도체막(628)인 산화물 반도체막의 산소 결손을 보전하는 것이 바람직하다. 또한, 상기 가열 처리는 반도체막(111)의 탈수소화 또는 탈수화를 수행하는 가열 처리의 자세한 사항을 참조하여 적절히 수행할 수 있다.
다음에, 절연막(126), 절연막(128), 절연막(130), 및 절연막(132) 중 용량선(115)과 중첩되는 영역에, 용량선(115)에 도달되는 개구(123a)를 형성하고, 절연막(128), 절연막(130), 및 절연막(132) 중 도전막(125)과 중첩되는 영역에 도전막(125)에 도달되는 개구(123b)를 형성함과 함께, 게이트 절연막(127), 절연막(129), 절연막(131), 및 절연막(133)을 형성한다(도 5의 (B) 참조).
절연막(126), 절연막(128), 절연막(130), 및 절연막(132) 중 용량선(115)과 중첩되는 영역의 일부가 노출되도록 마스크를 형성하고 이 마스크를 사용하여 가공함으로써 개구(123a)를 형성하고, 또한, 절연막(128), 절연막(130), 및 절연막(132) 중 도전막(125)과 중첩되는 영역의 일부가 노출되도록 마스크를 형성하고 이 마스크를 사용하여 가공함으로써 개구(123b)를 형성할 수 있다. 또한, 절연막(128), 절연막(130), 및 절연막(132) 중 도전막(113)과 중첩되는 영역에 도전막(113)에 도달되는 개구(117)(도 2 참조)를 동시에 형성한다. 개구(117)(도 2 참조)는 개구(123a) 및 개구(123b)와 마찬가지로 형성할 수 있다. 또한, 상기 마스크 및 상기 가공은 주사선(107), 용량선(115), 및 게이트 전극(627)과 마찬가지로 수행할 수 있다.
종래에는 용량선에 도달되는 개구와 도전막(드레인 전극)에 도달되는 개구를 나누어 제작하고, 각각 개구를 제작하는 공정마다 마스크를 형성하고 있었지만, 본 실시형태에 기재된 바와 같은 구성으로 함으로써 절연막(128), 절연막(130), 및 절연막(132)을 에칭하여 도전막(125)에 도달되는 개구(123b) 및 도전막(113)에 도달되는 개구(117)를 형성한 후, 용량선(115)에 도달되는 개구(123a)를 형성하기 위하여 절연막(126)의 에칭이 그대로 수행되지만, 개구(123b) 및 개구(117)에서는 금속인 도전막(125) 및 도전막(113)이 노출되기 때문에 더 이상 에칭되지 않는다. 즉 용량선(115)에 도달되는 개구(123a)와, 도전막(125)에 도달되는 개구(123b) 및 도전막(113)에 도달되는 개구(117)를 같은 마스크로 형성할 수 있으므로 제작 공정 시에 사용하는 마스크의 개수를 삭감하고 제조 비용을 저감할 수 있다.
또한, 도전막(120)이 도전막(125)을 통하여 나중에 형성되는 전극(121a)과 접속되기 때문에 개구(123b)에서 도전막(125)이 도전막(120)의 에칭 보호막으로서도 기능한다. 이로써 개구(123b) 및 개구(117)를 형성한 후, 개구(123a)를 형성할 때에, 도전막(120)이 에칭되는 것을 막을 수 있다. 이 결과, 수율을 높일 수 있다.
마지막으로, 전극(121a), 화소 전극(121b), 및 도전막(641)을 형성함으로써, 기판(102)에 제공되는 소자부를 제작할 수 있다(도 3 참조). 전극(121a)은 개구(123a) 및 개구(123b)를 통하여 용량선(115) 및 도전막(125)과 접하는 도전막을 형성하고 상기 도전막 위에 마스크를 형성하고 이 마스크를 사용하여 가공함으로써 형성할 수 있다. 또한, 화소 전극(121b)은 개구(117)를 통하여 도전막(113)과 접하는 도전막을 형성하고 이 도전막 위에 마스크를 형성하고 이 마스크를 사용하여 가공함으로써 형성할 수 있다. 또한, 상기 마스크 및 상기 가공은 주사선(107) 및 용량선(115)과 마찬가지로 수행할 수 있다.
<변형예 1>
본 발명의 일 형태에 따른 반도체 장치에서, 용량 소자(105)를 구성하는 한쪽 전극인 도전막(120)과 용량선(115)을 전기적으로 접속하는 도전막(125)의 상면 형상을 적절히 변경할 수 있다. 예를 들어, 상기 도전막(120)과 도전막(125)의 접촉 저항을 저감시키기 위하여, 상기 도전막(125)을 상기 도전막(120)의 외주를 따라 접하여 제공할 수 있다. 또한, 도전막(125)은 트랜지스터(103)의 소스 전극을 포함하는 신호선(109) 및 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113)과 같은 형성 공정으로 형성되므로 차광성을 갖는 경우가 있기 때문에, 루프 형상으로 형성하는 것이 바람직하다.
<변형예 2>
또한, 상술한 화소(101)에서, 게이트 절연막 및 소스 전극을 포함하는 신호선(109)과 드레인 전극을 포함하는 도전막(113) 사이에 반도체막이 위치하는 트랜지스터를 사용하였지만, 이 대신에, 소스 전극을 포함하는 신호선 및 드레인 전극을 포함하는 도전막과, 절연막(129)의 사이에 반도체막이 위치하는 트랜지스터를 사용할 수 있다.
<변형예 3>
또한, 상술한 화소(101)에서, 트랜지스터로서 채널 에치형의 트랜지스터를 기재하였지만, 이 대신에, 채널 보호형의 트랜지스터를 사용할 수 있다. 채널 보호막을 제공함으로써, 반도체막(111)의 표면은 신호선 및 도전막의 형성 공정에서 사용하는 에천트나 에칭 가스에 노출되지 않고, 반도체막(111)과 채널 보호막 사이의 불순물을 저감할 수 있다. 이 결과, 트랜지스터의 소스 전극과 드레인 전극 사이에 흐르는 누설 전류를 저감할 수 있다.
<변형예 4>
또한, 상술한 화소(101)에서, 트랜지스터로서 게이트 전극을 하나 갖는 트랜지스터를 기재하였지만, 이 대신에, 반도체막(111)을 개재하여 대향하는 2개의 게이트 전극을 갖는 트랜지스터를 사용할 수 있다.
트랜지스터는 본 실시형태에서 설명한 트랜지스터(103)의 절연막(133) 위에 도전막을 갖는다. 도전막은 적어도 반도체막(111)의 채널 형성 영역과 중첩된다. 반도체막(111)의 채널 형성 영역과 중첩되는 위치에 도전막을 제공함으로써, 도전막의 전위는 신호선(109)에 입력되는 비디오 신호의 최저 전위로 하는 것이 바람직하다. 이 결과, 도전막과 대향하는 반도체막(111)의 면에서, 소스 전극과 드레인 전극 사이에 흐르는 전류를 제어할 수 있고, 트랜지스터의 전기 특성의 편차를 저감시킬 수 있다. 또한, 도전막을 제공함으로써, 주위의 전계의 변화가 반도체막(111)에 미치는 영향을 경감하고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
도전막은 주사선(107), 신호선(109), 화소 전극(121b) 등과 같은 재료 및 방법에 의하여 형성할 수 있다.
이상으로부터, 용량 소자의 한쪽 전극으로서 트랜지스터에 포함되는 반도체막과 같은 형성 공정으로 형성되는 반도체막을 사용함으로써, 개구율을 높이면서, 전하 용량을 증대시킨 용량 소자를 갖는 반도체 장치를 제작할 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다.
또한, 트랜지스터에 포함되는 반도체막인 산화물 반도체막은 산소 결손이 저감되어, 수소 등의 불순물이 저감되어 있으므로, 본 발명의 일 형태에 따른 반도체 장치는 양호한 전기 특성을 갖는 반도체 장치가 된다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치이며, 상기 실시형태에 기재된 구조와 상이한 구조의 반도체 장치에 대하여, 도면을 사용하여 설명한다. 본 실시형태에서는 액정 표시 장치를 예를 들어 본 발명의 일 형태에 따른 반도체 장치를 설명한다. 또한, 본 실시형태에서 설명하는 반도체 장치는 상기 실시형태에 비하여, 용량 소자의 구조가 상이하다. 또한, 본 실시형태에서 설명하는 반도체 장치 중에서, 상기 실시형태에서 설명한 반도체 장치와 같은 구성을 갖는 개소는 상술한 실시형태를 참조할 수 있다.
<반도체 장치의 구성>
본 실시형태에서 설명하는 화소(201)의 상면도를 도 6에 도시하였다. 도 6에 도시된 화소(201)는 일점 쇄선 내의 영역에서, 절연막(229)(도시되지 않았음) 및 절연막(231)(도시되지 않았음)이 제공되지 않는다. 또한, 도전막(220) 위에, 절연막(229)(도시되지 않았음) 및 절연막(231)(도시되지 않았음)의 단부가 위치한다. 따라서, 도 6에 도시된 화소(201)의 용량 소자(205)는 한쪽 전극인 도전막(220)과, 다른 한쪽 전극인 화소 전극(221b)과, 유전체막인 절연막(233)(도시되지 않았음)으로 구성된다.
다음에, 도 6의 일점 쇄선 A1-A2 간, 일점 쇄선 B1-B2 간, 일점 쇄선 C1-C2 간, 및 주사선 구동 회로(104)(도 1의 (A) 참조)에 제공되는 트랜지스터의 단면도를 도 7에 도시하였다. 여기서는 주사선 구동 회로(104)의 상면도를 생략함과 함께, 주사선 구동 회로(104)의 단면도를 D1-D2에 도시하였다. 또한, 여기서는 주사선 구동 회로(104)에 제공되는 트랜지스터의 단면도를 도시하였지만, 상기 트랜지스터는 신호선 구동 회로(106)에 제공할 수도 있다.
본 실시형태에 따른 화소(201)의 단면 구조를 이하에 기재한다. 기판(102) 위에, 트랜지스터(103)의 게이트 전극을 포함하는 주사선(107)이 제공되고, 주사선(107)과 같은 표면 위에 용량선(115)이 제공된다. 주사선(107) 및 용량선(115) 위에 게이트 절연막(227)이 제공된다. 게이트 절연막(227) 중 주사선(107)과 중첩되는 영역 위에 반도체막(111)이 제공되고, 게이트 절연막(227) 위에 도전막(220)이 제공된다. 반도체막(111) 위, 및 게이트 절연막(227) 위에 트랜지스터(103)의 소스 전극을 포함하는 신호선(109)과, 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113)이 제공된다. 도전막(220) 위에 도전막(125)이 제공된다. 게이트 절연막(227) 위, 신호선(109) 위, 반도체막(111) 위, 도전막(113) 위, 도전막(125) 위, 도전막(220) 위에 트랜지스터(103)의 보호 절연막으로서 기능하는 절연막(229), 절연막(231), 및 절연막(233)이 제공된다. 또한, 적어도 용량 소자(205)가 되는 영역에서, 도전막(220) 위에 절연막(233)이 접하여 제공된다. 게이트 절연막(227), 절연막(229), 절연막(231), 및 절연막(233)에는 용량선(115)에 도달되는 개구(223a)가 제공되고, 또한, 절연막(229), 절연막(231), 및 절연막(233)에는 도전막(125)에 도달되는 개구(223b)가 제공되고, 또한, 개구(223a), 개구(223b), 용량선(115) 위, 도전막(125) 위, 및 절연막(233) 위에 전극(221a)이 제공된다. 절연막(229), 절연막(231), 및 절연막(233)에는 도전막(113)에 도달되는 개구(117)(도 6 참조)가 제공되고, 개구(117) 및 절연막(233) 위에 화소 전극(221b)이 제공된다. 또한, 기판(102)과, 주사선(107), 용량선(115), 및 게이트 절연막(227)과의 사이에는 하지 절연막이 제공되어도 좋다.
게이트 절연막(227)은 실시형태 1에서 설명한 게이트 절연막(127)과 같은 절연막이다. 절연막(229)은 실시형태 1에서 설명한 절연막(129)과 같은 절연막이다. 절연막(231)은 실시형태 1에서 설명한 절연막(131)과 같은 절연막이다. 절연막(233)은 실시형태 1에서 설명한 절연막(133)과 같은 절연막이다. 화소 전극(221b)은 실시형태 1에서 설명한 화소 전극(121b)과 같은 화소 전극이다.
본 실시형태에서의 용량 소자(205)와 같이, 한쪽 전극인 도전막(220)과 다른 한쪽 전극인 화소 전극(221b) 사이에 제공되는 유전체막을 절연막(233)으로 함으로써, 유전체막의 두께를 실시형태 1에 기재된 용량 소자(105)의 유전체막에 비하여 얇게 할 수 있다. 따라서, 본 실시형태에 따른 용량 소자(205)는 실시형태 1에 따른 용량 소자(105)보다 전하 용량을 증대시킬 수 있다.
또한, 절연막(233)은 실시형태 1에 기재된 절연막(133)과 마찬가지로 질화 절연막인 것이 바람직하다. 절연막(233)은 반도체막(119)(나중의 도전막(220))과 접하므로, 이 질화 절연막에 포함되는 질소나, 수소를 반도체막(119)으로 이동시킬 수 있어, 반도체막(119)을 n형으로 하여 도전율을 증대시킬 수 있다. 또한 절연막(233)을 질화 절연막으로 하고, 절연막(233)이 반도체막(119)에 접한 상태로 가열 처리를 수행함으로써, 이 질화 절연막에 포함되는 질소나, 수소를 반도체막(119)으로 이동시켜 도전막(220)을 형성할 수 있다.
또한, 산화물 반도체막 및 투광성을 갖는 도전막은 양쪽 모두 In 또는 Ga을 포함하는 산화물 반도체막이지만 불순물 농도가 상이하다. 구체적으로는 산화물 반도체막에 비하여 투광성을 갖는 도전막의 불순물 농도가 높다. 예를 들어, 산화물 반도체막에 포함되는 수소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하이고, 투광성을 갖는 도전막에 포함되는 수소 농도는 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 더 바람직하게는 5×1020atoms/cm3 이상이다. 또한, 산화물 반도체막에 비하여 투광성을 갖는 도전막에 포함되는 수소 농도는 2배 이상, 바람직하게는 10배 이상이다.
또한, 투광성을 갖는 도전막은 산화물 반도체막보다 저항률이 낮다. 투광성을 갖는 도전막의 저항률이 산화물 반도체막의 저항률의 1×10-8배 이상 1×10-1배 이하인 것이 바람직하고, 대표적으로는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더 바람직하게는, 저항률이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이라면 좋다.
또한, 도전막(220)은 반도체막(111)보다 도전율이 높은 영역을 갖는다. 본 구성에서, 적어도 도전막(220) 중 절연막(233)과 접하는 영역은 n형이며, 반도체막(111) 중 절연막(229)과 접하는 영역보다 도전율이 높다.
본 실시형태에 따른 반도체 장치에서, 용량 소자(205)를 동작시키는 방법은 실시형태 1에 기재된 용량 소자(105)를 동작시키는 방법과 마찬가지로, 용량 소자(205)를 동작시키는 기간에서, 도전막(220)의 전위(바꿔 말하면, 용량선(115)의 전위)를 항상 화소 전극(221b)의 전위보다 용량 소자(205)(MOS 커패시터)의 문턱 전압(Vth)분 이상 낮게 한다. 다만, 용량 소자(205)에서, 한쪽 전극으로서 기능하는 도전막(220)은 n형이며, 도전율이 높기 때문에, 문턱 전압이 마이너스 방향으로 시프트된다. 도전막(220)의 전위(바꿔 말하면, 용량선(115)의 전위)는 용량 소자(205)의 문턱 전압이 마이너스 방향으로 시프트되는 양에 따라, 화소 전극(221b)이 취할 수 있는 가장 낮은 전위로부터 높게 해 나갈 수 있다. 따라서, 용량 소자(205)의 문턱 전압이 큰 음의 값을 나타내는 경우, 용량선(115)의 전위는 화소 전극(221b)의 전위보다 높게 할 수 있다.
본 실시형태와 같이, 용량 소자(205)의 한쪽 전극인 도전막(220)을 n형으로 하고, 도전율을 증대시킴으로써, 문턱 전압을 마이너스 방향으로 시프트시킬 수 있기 때문에, 실시형태 1에 따른 용량 소자(105)에 비하여, 용량 소자(205)를 동작시키기 위하여 필요한 전위의 선택 폭을 넓힐 수 있다. 따라서, 본 실시형태는 용량 소자(205)를 동작시키는 기간에서 항상 안정적으로 용량 소자(205)를 동작시킬 수 있기 때문에 바람직하다.
또한, 용량 소자(205)에 포함되는 도전막(220)이 n형이며, 도전율이 높기 때문에, 용량 소자(205)의 평면 면적을 축소하여도 충분한 전하 용량을 얻을 수 있다. 도전막(220)을 구성하는 산화물 반도체는 가시광의 투과율이 80%~90%이기 때문에 도전막(220)의 면적을 축소하고 화소에서 도전막(220)이 형성되지 않은 영역을 제공함으로써 백 라이트 등의 광원으로부터 조사되는 광의 투과율을 높일 수 있다.
<반도체 장치의 제작 방법>
이어서, 본 실시형태에 기재된 기판(102) 위에 제공된 소자부의 제작 방법에 대하여 도 8 및 도 9를 사용하여 설명한다.
먼저, 기판(102) 위에 주사선(107), 용량선(115), 및 게이트 전극(627)을 형성하고, 기판(102), 주사선(107), 용량선(115), 및 게이트 전극(627) 위에 게이트 절연막(227)으로 가공되는 절연막(226)을 형성하고, 상기 절연막 위에 반도체막(111), 반도체막(119), 및 반도체막(628)을 형성하고, 절연막(226) 위에 트랜지스터(103)의 소스 전극을 포함하는 신호선(109), 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113), 및 나중에 도전막(220)과 용량선(115)을 전기적으로 접속시키는 도전막(125)을 형성한다. 또한, 도전막(125)과 동시에 소스 전극(629) 및 드레인 전극(639)을 형성한다. 이 후, 반도체막(111), 반도체막(119)(나중의 도전막(220)), 반도체막(628), 신호선(109), 도전막(113), 도전막(125), 소스 전극(629), 드레인 전극(639), 및 절연막(226) 위에 절연막(228)을 형성하고, 절연막(228) 위에 절연막(230)을 형성한다(도 8의 (A) 참조). 또한, 여기까지의 공정은 실시형태 1을 참조하면서 수행할 수 있다.
다음에, 적어도 반도체막(119)과 중첩되는 절연막(230)의 영역 위에 마스크를 형성하고, 이 마스크를 사용하여 절연막(228) 및 절연막(230)을 가공하여 반도체막(119)을 노출시킨다(도 8의 (B) 참조). 상기 마스크는 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용할 수 있고, 상기 가공은 드라이 에칭 및 웨트 에칭의 한쪽 또는 양쪽에 의하여 수행할 수 있다.
다음에 반도체막(119)을 노출시킨 영역 위 및 절연막(230) 위에 절연막(232)을 형성한다(도 9의 (A) 참조). 절연막(232)은 실시형태 1에서 설명한 절연막(132)과 같은 절연막이다. 또한, 절연막(232)을 형성한 후 등 절연막(232)이 반도체막(119)에 접한 상태로 가열 처리를 수행하여도 좋다. 또한, 여기까지의 공정에 대해서도 실시형태 1을 참조하면서 수행할 수 있다.
또한, 절연막(232)은 실시형태 1의 절연막(132)과 마찬가지로 질화 절연막인 것이 바람직하다. 절연막(232)은 반도체막(119)과 접하기 때문에, 이 질화 절연막에 포함되는 수소 또는/및 질소를 반도체막(119)으로 이동시킬 수 있어, 반도체막(119)을 n형으로 하고 도전율을 증대시킨 도전막(220)을 형성할 수 있다.
또한, 산화물 반도체막 및 투광성을 갖는 도전막은 양쪽 모두 In 또는 Ga을 포함하는 산화물 반도체막이지만 불순물 농도가 상이하다. 구체적으로는 산화물 반도체막에 비하여 투광성을 갖는 도전막의 불순물 농도가 높다. 예를 들어, 산화물 반도체막에 포함되는 수소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하이고, 투광성을 갖는 도전막에 포함되는 수소 농도는 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 더 바람직하게는 5×1020atoms/cm3 이상이다. 또한, 산화물 반도체막에 비하여 투광성을 갖는 도전막에 포함되는 수소 농도는 2배 이상, 바람직하게는 10배 이상이다.
또한, 투광성을 갖는 도전막은 산화물 반도체막보다 저항률이 낮다. 투광성을 갖는 도전막의 저항률이 산화물 반도체막의 저항률의 1×10-8배 이상 1×10-1배 이하인 것이 바람직하고, 대표적으로는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더 바람직하게는, 저항률이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이라면 좋다.
다음에, 절연막(226), 절연막(228), 절연막(230), 및 절연막(232) 중 용량선(115)과 중첩되는 영역에, 용량선(115)에 도달되는 개구(223a)를 형성하고, 절연막(228), 절연막(230), 및 절연막(232) 중 도전막(125)과 중첩되는 영역에 도전막(125)에 도달되는 개구(223b)를 형성함과 함께, 게이트 절연막(227), 절연막(229), 절연막(231) 및 절연막(233)을 형성한다(도 9의 (B) 참조).
절연막(226), 절연막(228), 절연막(230), 및 절연막(232) 중 용량선(115)과 중첩되는 영역의 일부가 노출되도록 마스크를 형성하고 상기 마스크를 사용하여 가공함으로써 개구(223a)를 형성하고, 또한, 절연막(228), 절연막(230), 및 절연막(232) 중 도전막(125)과 중첩되는 영역의 일부가 노출되도록 마스크를 형성하고 상기 마스크를 사용하여 가공함으로써 개구(223b)를 형성할 수 있다. 또한, 절연막(228), 절연막(230), 및 절연막(232) 중 도전막(113)과 중첩되는 영역에 도전막(113)에 도달되는 개구(117)(도 6 참조)를 동시에 형성한다. 개구(117)(도 6 참조)는 개구(223a) 및 개구(223b)와 마찬가지로 형성할 수 있다. 또한, 상기 마스크 및 상기 가공은 주사선(107), 용량선(115), 및 게이트 전극(627)과 마찬가지로 수행할 수 있다.
종래에는 용량선에 도달되는 개구와 도전막(드레인 전극)에 도달되는 개구를 나누어 제작하고, 각각 개구를 제작하는 공정마다 마스크를 형성하고 있었지만 본 실시형태에 기재된 바와 같은 구성으로 함으로써 절연막(228), 절연막(230), 및 절연막(232)을 에칭하여 도전막(125)에 도달되는 개구(223b) 및 도전막(113)에 도달되는 개구(117)를 형성한 후에도 금속인 도전막(125) 및 도전막(113)이 있기 때문에 더 이상 에칭되지 않는다. 한편, 용량선(115) 위의 절연막(226)은 에칭되어 용량선(115)에 도달되는 개구(223a)가 형성된다. 즉 용량선(115)에 도달되는 개구(223a), 도전막(125)에 도달되는 개구(223b), 및 도전막(113)에 도달되는 개구(117)를 같은 마스크로 형성할 수 있으므로 제작 공정 시에 사용하는 마스크의 개수를 삭감하고 제조 비용을 저감할 수 있다.
또한, 도전막(220)이 도전막(125)을 통하여 나중에 형성되는 전극(221a)과 접속되기 때문에 개구(223b)에서 도전막(125)이 도전막(220)의 에칭 보호막으로서도 기능한다. 이로써 개구(223b) 및 개구(117)를 형성한 후, 개구(223a)를 형성할 때에, 도전막(220)이 에칭되는 것을 막을 수 있다. 이 결과, 수율을 높일 수 있다.
마지막으로, 전극(221a), 화소 전극(221b), 및 도전막(641)을 형성함으로써, 기판(102)에 제공되는 소자부를 제작할 수 있다(도 7 참조). 또한, 여기까지의 공정에 대해서도 실시형태 1을 참조하면서 수행할 수 있다.
상술한 공정을 거쳐 본 실시형태에 따른 반도체 장치를 제작할 수 있다.
<변형예>
본 발명의 일 형태에 따른 반도체 장치에서, 용량 소자의 구조를 적절히 변경할 수 있다. 본 구조의 구체적인 예에 대하여, 도 10을 사용하여 설명한다. 또한, 여기서는, 도 6 및 도 7에서 설명한 용량 소자(205)와 상이한 용량 소자(245)에 대해서만 설명한다.
반도체막(119)을 n형으로 하고, 도전율을 증대시키기 위하여, 게이트 절연막(227)을 질화 절연막인 절연막(225)과 산화 절연막인 절연막(226)과의 적층 구조로 하고, 적어도 반도체막(119)이 제공되는 영역에서 질화 절연막인 절연막(225)만을 제공한다. 이와 같은 구조로 함으로써 절연막(225)인 질화 절연막이 반도체막(119)의 하면과 접하게 되어, 반도체막(119)을 n형으로 하고, 도전율을 증대시킨 도전막(220)을 형성할 수 있다. 이 경우, 용량 소자(245)의 유전체막은 절연막(129), 절연막(131), 및 절연막(133)이다. 또한, 절연막(225) 및 절연막(226)은 게이트 절연막(227)에 적용할 수 있는 절연막을 적절히 사용할 수 있고, 절연막(225)은 절연막(133)과 같은 절연막으로 하여도 좋다. 또한, 본 구성으로 하기 위해서는 실시형태 1을 참조하여, 적절히 절연막(226)을 가공하면 좋다. 도 10에 도시된 구조로 함으로써, 절연막(129) 및 절연막(131)을 에칭할 필요가 없으므로, 반도체막(119)의 막 두께의 감소를 막을 수 있어, 도 6 및 도 7에 도시된 반도체 장치에 비하여 수율을 향상시킬 수 있다.
또한, 도 10에 도시된 구성에서, 도전막(220)의 상면이 절연막(133)과 접하는 구성으로 하여도 좋다. 즉, 도 10에 도시된 절연막(129) 및 절연막(131)에서, 도전막(220)과 접하는 영역이 제거되어도 좋다. 이 경우, 용량 소자(245)의 유전체막은 절연막(133)이다. 도전막(220)의 상면 및 하면을 질화 절연막과 접하는 구성으로 함으로써, 한쪽 면만 질화 절연막과 접하는 경우보다 효율적으로, 또한 충분히 반도체막을 n형으로 할 수 있고, 도전율을 증대시킬 수 있다.
또한, 산화물 반도체막 및 투광성을 갖는 도전막은 양쪽 모두 In 또는 Ga을 포함하는 산화물 반도체막이지만 불순물 농도가 상이하다. 구체적으로는 산화물 반도체막에 비하여 투광성을 갖는 도전막의 불순물 농도가 높다. 예를 들어, 산화물 반도체막에 포함되는 수소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하이고, 투광성을 갖는 도전막에 포함되는 수소 농도는 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 더 바람직하게는 5×1020atoms/cm3 이상이다. 또한, 산화물 반도체막에 비하여 투광성을 갖는 도전막에 포함되는 수소 농도는 2배 이상, 바람직하게는 10배 이상이다.
이상으로부터, 트랜지스터에 포함되는 반도체막과 같은 형성 공정으로 형성되는 반도체막을 용량 소자의 한쪽 전극으로서 사용함으로써, 개구율을 높이면서, 대표적으로는 55% 이상, 바람직하게는 60% 이상으로 할 수 있음과 함께, 전하 용량을 증대시킨 용량 소자를 갖는 반도체 장치를 제작할 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다.
또한, 트랜지스터에 포함되는 반도체막인 산화물 반도체막은 산소 결손이 저감되고, 수소 등 불순물이 저감되어 있으므로, 본 발명의 일 형태에 따른 반도체 장치는 양호한 전기 특성을 갖는 반도체 장치가 된다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재된 구성 및 그 변형예와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 상술한 실시형태에서 설명한 반도체 장치에 포함되는 트랜지스터 및 용량 소자에서 반도체막인 산화물 반도체막에 적용할 수 있는 일 형태에 대하여 설명한다.
산화물 반도체막은 단결정 산화물 반도체막 및 비단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.
비정질 산화물 반도체막은 막 내에서의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조인 산화물 반도체막이 전형적이다.
미결정 산화물 반도체막은 예를 들어, 1nm 이상 10nm 미만의 사이즈의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징을 갖는다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 사이즈다. 따라서, CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 사이즈인 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징을 갖는다. 이하에서는, CAAC-OS막에 대하여 자세히 설명한다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부들끼리의 명확한 경계, 즉, 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ의 피크가 56° 근방에 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 이유로, CAAC-OS막에서는 상이한 결정부간에서 a축 및 b축의 배향이 불규칙적이지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은, 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때, 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행으로 배향되지 않을 수도 있다.
또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되고 부분적으로 결정화도가 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방인 피크 외에도 2θ가 36° 근방인 피크가 나타나는 경우가 있다. 2θ가 36° 근방인 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS막은, 2θ의 피크가 31° 근방에 나타나고 2θ의 피크가 36° 근방에 나타나지 않는 것이 바람직하다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
본 명세서에서, ‘평행’이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, ‘수직’이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에서, 삼방정 또는 능면체정은 육방정계에 포함된다.
또한, CAAC-OS막은 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법에 의하여 형성하는 것이 바람직하다. 상기 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되고, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상의 스퍼터링 입자가 박리되는 경우가 있다. 이 경우, 상기 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 결정 상태를 유지한 채 피형성면에 도달됨으로써 CAAC-OS막을 형성할 수 있다.
평판 형상의 스퍼터링 입자란, 예를 들어 a-b면에 평행한 면의 원상당 직경이 3nm 이상 10nm 이하이고, 두께(a-b면에 수직인 방향의 길이)가 0.7nm 이상 1nm 미만인 것을 말한다. 또한, 평판 형상의 스퍼터링 입자는 a-b면에 평행한 면이 정삼각형 또는 정육각형이라도 좋다. 여기서, 면의 원상당 직경이란, 면의 면적과 같은 정원(perfect circle)의 직경을 말한다.
또한, CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때의 기판 온도를 높게 함으로써, 기판에 도달한 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판 온도를 높게 함으로써, 평판 형상의 스퍼터링 입자가 기판에 도달하였을 때, 기판 위에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 기판에 부착된다. 이 때, 스퍼터링 입자가 양으로 대전됨으로써 스퍼터링 입자들이 서로 반발하면서 기판에 부착되므로, 스퍼터링 입자가 치우쳐 불균일하게 겹치는 일이 없고 두께가 균일한 CAAC-OS막을 형성할 수 있다.
막을 형성할 때의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소, 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하, 더 바람직하게는 -120℃ 이하인 성막 가스를 사용한다.
또한, 스퍼터링법을 사용하여 성막할 경우, 흡착형의 진공 펌프 등을 사용하여 막을 형성하는 성막실 내의 잔류 수분을 제거할 수 있다. 흡착형의 진공 펌프로서는, 예를 들어 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션(sublimation) 펌프 등을 사용할 수 있다. 또한, 콜드 트랩을 설치한 터보 분자 펌프를 사용하여 성막실 내의 잔류 수분을 제거할 수도 있다. 상기 진공 펌프를 사용함으로써, 불순물을 함유하는 배기의 역류를 저감시킬 수 있다.
또한, 스퍼터링법을 사용하여 성막하는 경우, 파티클의 개수를 증대시키지 않기 위하여 인듐을 포함하는 타깃을 사용하는 것이 바람직하다. 또한, 갈륨의 원자수비가 비교적 작은 산화물 타깃을 사용하는 것이 바람직하다. 특히, 인듐을 포함하는 타깃을 사용하는 경우, 타깃의 도전율을 높일 수 있고 DC방전하기 쉬워지므로 대면적의 기판에 대응하기 쉬워진다. 따라서 반도체 장치의 생산성을 높일 수 있다.
또한, 성막 가스 중의 산소 비율을 높이고 전력을 최적화시킴으로써 성막 시의 플라즈마 대미지를 경감시키면 좋다. 성막 가스 중의 산소 비율은 30체적％ 이상, 바람직하게는 100체적％로 한다.
CAAC-OS막을 형성한 후에 가열 처리를 수행하여도 좋다. 가열 처리 온도는 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 한다. 또한, 가열 처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 가열 처리한 후에 산화성 분위기하에서 가열 처리한다. 불활성 분위기하에서 가열 처리함으로써, CAAC-OS막의 불순물 농도를 짧은 시간 안에 저감시킬 수 있다. 한편, 불활성 분위기하에서 가열 처리를 수행하는 것으로 인하여 CAAC-OS막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기하에서 가열 처리함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 가열 처리를 수행함으로써 CAAC-OS막의 결정성을 더 높일 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간 안에 CAAC-OS막의 불순물 농도를 저감시킬 수 있다.
이하에 스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대하여 기재한다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수비로 혼합하고, 가압 처리한 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 수행함으로써 다결정인 In-Ga-Zn계 금속 산화물 타깃으로 한다. 또한, 상기 가압 처리는 냉각(또는 방랭)하면서 수행하여도 좋고, 가열하면서 수행하여도 좋다. 또한, X, Y, 및 Z는 임의의 양수다. 여기서, 소정의 mol수비란, 예를 들어 InOX 분말, GaOY 분말, 및 ZnOZ 분말이, InOX:GaOY:ZnOZ=2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2다. 또한, 분말의 종류, 및 이들을 혼합하는 mol수비는 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
여기서 결정 상태에서의 산화물 반도체(OS라고 기재함)와 실리콘 반도체(Si라고 기재함)를 비교한 것을 표 1에 나타낸다. 또한, 산화물 반도체에는 In-Ga-Zn계 산화물을 사용한다.
[표 1]
산화물 반도체의 결정 상태에는 예를 들어, 표 1에 나타낸 바와 같이, 비정질 산화물 반도체(a-OS, a-OS:H), 미결정 산화물 반도체(nc-OS, μc-OS), 다결정 산화물 반도체(다결정 OS), 연속결정 산화물 반도체(CAAC-OS), 단결정 산화물 반도체(단결정 OS) 등이 있다. 또한, 실리콘의 결정 상태에는 예를 들어, 표 1에 나타낸 바와 같이, 비정질 실리콘(a-Si, a-Si:H), 미결정 실리콘(nc-Si, μc-Si), 다결정 실리콘(다결정 Si), 연속결정 실리콘(CG(Continuous Grain) 실리콘), 단결정 실리콘(단결정 Si) 등이 있다.
각 결정 상태에서의 산화물 반도체에 대하여 빔경을 10nmΦ 이하로 수속시킨 전자선을 사용하는 전자선 회절(극미 전자선 회절)을 수행하면 이하와 같은 전자선 회절 패턴(극미 전자선 회절 패턴)이 관측된다. 비정질 산화물 반도체에서는 할로 패턴(halo pattern)(할로링 또는 할로라고도 함)이 관측된다. 미결정 산화물 반도체에서는 스폿 또는/및 링 패턴이 관측된다. 다결정 산화물 반도체에서는 스폿이 관측된다. 연속결정 산화물 반도체에서는 스폿이 관측된다. 단결정 산화물 반도체에서는 스폿이 관측된다.
또한, 극미 전자선 회절 패턴으로부터, 미결정 산화물 반도체는 결정부가 나노 미터(nm)~마이크로 미터(μm)의 직경을 갖는 것을 알 수 있다. 다결정 산화물 반도체는 결정부와 결정부 사이에 입계를 갖고 경계가 연속되지 않는 것을 알 수 있다. 연속결정 산화물 반도체는 결정부와 결정부 사이에 경계가 관측되지 않고 연속적으로 연결되는 것을 알 수 있다.
각 결정 상태에서의 산화물 반도체의 밀도에 대하여 설명한다. 비정질 산화물 반도체의 밀도는 낮다. 미결정 산화물 반도체의 밀도는 중간 정도다. 연속결정 산화물 반도체의 밀도는 높다. 즉, 연속결정 산화물 반도체의 밀도는 미결정 산화물 반도체의 밀도보다 높고, 미결정 산화물 반도체의 밀도는 비정질 산화물 반도체의 밀도보다 높다.
각 결정 상태에서의 산화물 반도체에 존재하는 DOS(density of state)의 특징을 설명한다. 비정질 산화물 반도체는 DOS가 높다. 미결정 산화물 반도체는 DOS가 약간 낮다. 연속결정 산화물 반도체는 DOS가 낮다. 단결정 산화물 반도체는 DOS가 매우 낮다. 즉, 단결정 산화물 반도체는 연속결정 산화물 반도체보다 DOS가 낮고, 연속결정 산화물 반도체는 미결정 산화물 반도체보다 DOS가 낮고, 미결정 산화물 반도체는 비정질 산화물 반도체보다 DOS가 낮다.
또한, 이하의 방법으로 CAAC-OS막을 형성한다.
먼저, 1nm 이상 10nm 미만의 두께를 갖는 제 1 산화물 반도체막을 형성한다. 제 1 산화물 반도체막은 스퍼터링법을 사용하여 형성한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 중의 산소 비율을 30체적% 이상, 바람직하게는 100체적%로 하여 막을 형성한다.
다음에, 가열 처리를 수행함으로써 제 1 산화물 반도체막을 결정성이 높은 제 1 CAAC-OS막으로 한다. 가열 처리 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 가열 처리한 후에 산화성 분위기하에서 가열 처리한다. 불활성 분위기하에서 가열 처리함으로써, 제 1 산화물 반도체막의 불순물 농도를 짧은 시간 안에 저감시킬 수 있다. 한편, 불활성 분위기하에서 가열 처리를 수행하는 것으로 인하여 제 1 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기하에서 가열 처리함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간 안에 제 1 산화물 반도체막의 불순물 농도를 저감시킬 수 있다.
제 1 산화물 반도체막은, 두께를 1nm 이상 10nm 미만으로 함으로써, 두께가 10nm 이상인 경우에 비하여, 가열 처리함으로써 쉽게 결정화시킬 수 있다.
다음에, 제 1 산화물 반도체막과 같은 조성이며, 10nm 이상 50nm 이하의 두께를 갖는 제 2 산화물 반도체막을 형성한다. 제 2 산화물 반도체막은 스퍼터링법을 사용하여 형성한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 중의 산소 비율을 30체적% 이상, 바람직하게는 100체적%로 하여 형성한다.
다음에, 가열 처리를 수행하여 제 2 산화물 반도체막을 제 1 CAAC-OS막으로부터 고상 성장시킴으로써, 결정성이 높은 제 2 CAAC-OS막으로 한다. 가열 처리 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 가열 처리한 후에 산화성 분위기하에서 가열 처리한다. 불활성 분위기하에서 가열 처리함으로써, 제 2 산화물 반도체막의 불순물 농도를 짧은 시간 안에 저감시킬 수 있다. 한편, 불활성 분위기하에서 가열 처리를 수행하는 것으로 인하여 제 2 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기하에서 가열 처리함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간 안에 제 2 산화물 반도체막의 불순물 농도를 저감시킬 수 있다.
또한, 산화물 반도체막은, 복수의 산화물 반도체막이 적층된 구조라도 좋다. 예를 들어, 산화물 반도체막을 제 1 산화물 반도체막과 제 2 산화물 반도체막의 적층으로 하고, 상이한 원자수비의 금속 산화물을 제 1 산화물 반도체막과 제 2 산화물 반도체막에 사용하여도 좋다. 예를 들어, 제 1 산화물 반도체막에 2종류의 금속이 포함되는 산화물, 3종류의 금속이 포함되는 산화물, 4종류의 금속이 포함되는 산화물 중 어느 하나를 사용하고, 제 2 산화물 반도체막에 제 1 산화물 반도체막과 상이한, 2종류의 금속이 포함되는 산화물, 3종류의 금속이 포함되는 산화물, 4종류의 금속이 포함되는 산화물 중 어느 하나를 사용하여도 좋다.
산화물 반도체막을 2층 구조로 하고, 제 1 산화물 반도체막과 제 2 산화물 반도체막의 구성 원소를 동일하게 하고, 양쪽의 원자수비를 상이하게 하여도 좋다. 예를 들어, 제 1 산화물 반도체막의 원자수비를 In:Ga:Zn=3:1:2로 하고, 제 2 산화물 반도체막의 원자수비를 In:Ga:Zn=1:1:1로 하여도 좋다. 또한, 제 1 산화물 반도체막의 원자수비를 In:Ga:Zn=2:1:3으로 하고, 제 2 산화물 반도체막의 원자수비를 In:Ga:Zn=1:3:2로 하여도 좋다. 또한, 각 산화물 반도체막의 원자수비는 오차로서 상술한 원자수비의 플러스마이너스20%의 변동을 포함한다.
이 때, 제 1 산화물 반도체막과 제 2 산화물 반도체막 중, 게이트 전극에 가까운 측(채널 측)의 산화물 반도체막의 In과 Ga의 원자수비를 In≥Ga으로 하면 좋다. 또한 게이트 전극으로부터 먼 측(백 채널 측)의 산화물 반도체막의 In과 Ga의 원자수비를 In＜Ga으로 하면 좋다. 이들 적층 구조에 의하여, 전계 효과 이동도가 높은 트랜지스터를 제작할 수 있다. 한편, 게이트 전극에 가까운 측(채널 측)의 산화물 반도체막의 In과 Ga의 원자수비를 In＜Ga으로 하고, 백 채널 측의 산화물 반도체막의 In과 Ga의 원자수비를 In≥Ga으로 함으로써, 트랜지스터의 시간에 따른 변화나 신뢰성 시험에 의한 문턱 전압의 변동량을 저감시킬 수 있다.
원자수비가 In:Ga:Zn=1:3:2인 제 1 산화물 반도체막은 원자수비가 In:Ga:Zn=1:3:2인 산화물 타깃을 사용한 스퍼터링법에 의하여 형성할 수 있다. 기판 온도를 실온으로 하고, 스퍼터링 가스에 아르곤, 또는 아르곤과 산소의 혼합 가스를 사용하여 형성할 수 있다. 원자수비가 In:Ga:Zn=3:1:2인 제 2 산화물 반도체막은 원자수비가 In:Ga:Zn=3:1:2인 산화물 타깃을 사용하여 제 1 산화물 반도체막과 마찬가지로 형성할 수 있다.
또한, 산화물 반도체막에 채널이 형성되는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는 예를 들어, 산화물 반도체막이 포함되는 다층막에서, 채널이 형성되는 층 중의 불순물 농도를 저감하고 고순도 진성화하는 것이 유효적이다. 고순도 진성화란, 산화물 반도체막 중의 불순물 농도를 저감하여 진성화 또는 실질적으로 진성으로 하는 것을 말한다. 또한, 실질적으로 진성이라고 하는 경우, 산화물 반도체막의 캐리어 밀도는 1×1017cm3 미만, 바람직하게는 1×1015cm3 미만, 더 바람직하게는 1×1013cm3 미만이다. 산화물 반도체막에서, 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이 된다. 산화물 반도체막 중의 불순물 농도를 저감시키기 위해서는 근접하는 막 중의 불순물 농도도 저감시키는 것이 바람직하다.
예를 들어, 산화물 반도체막 중에서 실리콘은 불순물 준위를 형성한다. 또한, 상기 불순물 준위가 트랩이 되고, 트랜지스터의 전기 특성을 열화시킬 수 있다. 구체적으로는 산화물 반도체막의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 또한, 트랜지스터의 게이트 절연막으로서는 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘 등 실리콘을 포함하는 절연막이 많이 사용되기 때문에 산화물 반도체막의 채널을 게이트 절연막과 접하지 않도록 형성하는 것이 바람직하다.
또한, 산화물 반도체막 중에서 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증대시킨다.
또한, 채널을 게이트 절연막과 산화물 반도체막과의 계면에 형성하는 경우, 상기 계면에서 계면 산란이 일어나 트랜지스터의 전계 효과 이동도가 낮게 된다. 이와 같은 관점으로부터 봐도 산화물 반도체막의 채널을 게이트 절연막과 접하지 않도록 형성하는 것이 바람직하다.
트랜지스터의 채널을 게이트 절연막으로부터 떨어뜨리기 위해서는 예를 들어, 산화물 반도체막을 포함하는 다층막으로 하면 좋다. 예를 들어, 다층막은 제 1 산화물막, 산화물 반도체막, 및 제 2 산화물막의 적층 구조로 이루어지고 제 1 산화물막, 산화물 반도체막, 및 제 2 산화물막의 구성 원소를 동일하게 하며, 각각 원자수비를 상이하게 하여도 좋고, 결과적으로 트랜지스터의 채널이 되는 산화물 반도체막을 게이트 절연막으로부터 떨어뜨릴 수 있다.
또한, 용량 소자에서 화소 전극으로부터 인가되는 전계에 의하여 적어도 산화물 반도체막과 같은 층으로 형성된 층에 캐리어가 유기되기 때문에 산화물 반도체막과 같은 층으로 형성된 상기 층은 전극의 일부로서 기능한다. 또한 제 1 산화물막과 같은 층으로 형성된 층, 제 2 산화물막과 같은 층으로 형성된 층도 게이트 절연막 등의 절연막에 비하여 충분히 높은 캐리어 밀도를 갖기 때문에 전극의 일부로서 기능한다.
여기서, 산화물 반도체막을 포함하는 다층막으로 하는 구성에 대하여, 도 11을 사용하여 설명한다.
도 11에 도시된 트랜지스터는, 게이트 절연막(127) 측으로부터 제 1 산화물막(199a), 산화물 반도체막(199b), 및 제 2 산화물막(199c)의 차례로 적층된다.
제 1 산화물막(199a) 및 제 2 산화물막(199c)을 구성하는 재료는 InM1xZnyOz(x≥1, y＞1, z＞0, M1=Ga, Hf 등)로 표기할 수 있는 재료를 사용한다. 다만, 제 1 산화물막(199a) 및 제 2 산화물막(199c)을 구성하는 재료에 Ga을 포함시키는 경우, 포함시키는 Ga의 비율이 많으면, 구체적으로는 InM1xZnyOz로 표기할 수 있는 재료에서 x=10을 넘으면 성막 시에 가루가 발생할 우려가 있어 바람직하지 않다.
또한, 산화물 반도체막(199b)을 구성하는 재료는 InM2xZnyOz(x≥1, y≥x, z＞0, M2=Ga, Sn 등)로 표기할 수 있는 재료를 사용한다.
제 1 산화물막(199a)의 전도대 하단 및 제 2 산화물막(199c)의 전도대 하단에 비하여 산화물 반도체막(199b)의 전도대 하단이 진공 준위로부터 가장 깊게 되는 우물형 구조를 구성하도록, 제 1 산화물막, 산화물 반도체막, 및 제 2 산화물막의 재료를 적절히 선택한다.
또한, 제 1 산화물막(199a), 산화물 반도체막(199b), 및 제 2 산화물막(199c)은 전도재 하단의 에너지가 연속적으로 변화하는 U자형 우물(U Shape Well)이라고 할 수도 있다.
또한, 산화물 반도체막에서 제 14족 원소 중 하나인 실리콘이나 탄소가 확산되면 산소 결손이 증가된다. 이 때문에, 산화물 반도체막에 실리콘이나 탄소가 포함되면, 산화물 반도체막은 n형화된다. 특히, 제 14족 원소가 산화물 반도체막(199b)에 많이 혼입되지 않도록, 캐리어 패스가 되는 산화물 반도체막(199b)을 제 1 산화물막(199a)과 제 2 산화물막(199c)으로 끼우거나, 또는 둘러싸는 구성으로 하는 것이 바람직하다. 즉, 제 1 산화물막(199a) 및 제 2 산화물막(199c)은, 실리콘, 탄소 등의 제 14족 원소가 산화물 반도체막(199b)에 혼입되는 것을 막는 배리어막이라고 할 수도 있다.
또한, 제 1 산화물막(199a), 산화물 반도체막(199b), 및 제 2 산화물막(199c) 중에서 산소는 상호적으로 확산되고 채널인 산화물 반도체막 중의 산소 결손을 저감시킬 수 있다.
예를 들어, 제 1 산화물막(199a)의 원자수비를 In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:6:2, 또는 In:Ga:Zn=1:6:10으로 하고, 산화물 반도체막(199b)의 원자수비를 In:Ga:Zn=3:1:2로 하고, 제 2 산화물막(199c)의 원자수비를 In:Ga:Zn=1:1:1로 하여도 좋다. 또한, 제 2 산화물막(199c)은 원자수비가 In:Ga:Zn=1:1:1인 산화물 타깃을 사용한 스퍼터링법으로 형성할 수 있다.
또는, 제 1 산화물막(199a)의 원자수비를 In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:6:2， 또는 In:Ga:Zn=1:6:10으로 하고, 산화물 반도체막(199b)의 원자수비를 In:Ga:Zn=1:1:1 또는 In:Ga:Zn=1:3:2로 하고, 제 2 산화물막(199c)의 원자수비를 In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:6:2, 또는 In:Ga:Zn=1:6:10으로 한, 3층 구조로 하여도 좋다.
제 1 산화물막(199a), 산화물 반도체막(199b), 및 제 2 산화물막(199c)의 구성 원소는 동일하기 때문에, 산화물 반도체막(199b)은 제 1 산화물막(199a)과의 계면에서의 결함 준위(트랩 준위)가 적다. 자세하게 말하면 상기 결함 준위(트랩 준위)는 게이트 절연막(127)과 제 1 산화물막(199a)과의 계면에서의 결함 준위보다 적다. 이로써, 상술한 바와 같은 다층막으로 함으로써 트랜지스터의 시간에 따른 변화나 신뢰성 시험에 의한 문턱 전압의 변동량을 저감시킬 수 있다.
또한, 제 1 산화물막(199a)의 전도대 하단 및 제 2 산화물막(199c)의 전도대 하단에 비하여 산화물 반도체막(199b)의 전도대 하단이 진공 준위에 가장 가깝게 되는 우물형 구조를 구성하도록, 제 1 산화물막, 산화물 반도체막, 및 제 2 산화물막의 재료를 적절히 선택함으로써, 트랜지스터의 전계 효과 이동도를 높일 수 있음과 함께, 트랜지스터의 시간에 따른 변화나 신뢰성 시험에 의한 문턱 전압의 변동량을 저감시킬 수 있다.
또한, 제 1 산화물막(199a), 산화물 반도체막(199b), 및 제 2 산화물막(199c)에 결정성이 상이한 산화물 반도체를 적용하여도 좋다. 즉, 단결정 산화물 반도체, 다결정 산화물 반도체, 비정질 산화물 반도체, 및 CAAC-OS를 적절히 조합한 구성으로 하여도 좋다. 또한, 제 1 산화물막(199a), 산화물 반도체막(199b), 및 제 2 산화물막(199c) 중 어느 하나에 비정질 산화물 반도체를 적용하면, 산화물 반도체막의 내부 응력이나 외부로부터의 응력을 완화시키고, 트랜지스터의 특성 편차가 저감되고, 또한 트랜지스터의 시간에 따른 변화나 신뢰성 시험에 의한 문턱 전압의 변동량을 저감시킬 수 있다.
또한, 적어도 채널이 될 수 있는 산화물 반도체막(199b)은 CAAC-OS막인 것이 바람직하다. 또한, 백 채널 측의 산화물 반도체막, 본 실시형태에서는 제 2 산화물막(199c)은 어모퍼스 또는 CAAC-OS막인 것이 바람직하다. 이와 같은 구조로 함으로써, 트랜지스터의 시간에 따른 변화나 신뢰성 시험에 의한 문턱 전압의 변동량을 저감시킬 수 있다.
여기서 산화물 반도체막의 국재 준위(局在 準位)에 대하여 설명한다. 여기서는 산화물 반도체막을 CPM(Constant photocurrent method) 측정에 의하여 평가한 결과에 대하여 설명한다.
먼저, 측정 시료의 구조에 대하여 설명한다.
측정 시료는, 유리 기판 위에 제공된 산화물 반도체막과, 이 산화물 반도체막에 접하는 한 쌍의 전극과, 산화물 반도체막 및 한 쌍의 전극을 덮는 절연막을 갖는다.
다음에 측정 시료에 포함되는 산화물 반도체막의 형성 방법에 대하여 설명한다.
In-Ga-Zn산화물(In:Ga:Zn=1:1:1[원자수비])인 타깃을 사용하고, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 실온으로 하고, DC 전력을 0.5kW 인가하는 조건을 사용한 스퍼터링법에 의하여 제 1 산화물 반도체막을 형성하였다. 또한, 제 1 산화물 반도체막은 미결정 산화물 반도체막이다.
또한, 450℃의 질소 분위기하에서 1시간 동안 제 1 산화물 반도체막을 가열한 후, 450℃의 산소 분위기하에서 1시간 동안 더 가열함으로써 제 1 산화물 반도체막에 포함되는 수소를 이탈시키는 처리 및 제 1 산화물 반도체막에 산소를 공급하는 처리를 수행하여 제 2 산화물 반도체막을 형성하였다. 또한, 제 2 산화물 반도체막은 미결정 산화물 반도체막이다.
다음에 제 1 산화물 반도체막을 갖는 측정 시료, 및 제 2 산화물 반도체막을 갖는 측정 시료에 대하여 CPM 측정을 수행하였다. 구체적으로는 산화물 반도체막에 접하여 제공된 한 쌍의 전극 사이에 전압을 인가한 상태로 광 전류값이 일정하게 되도록 단자 사이의 측정 시료면에 조사하는 광량을 조정하여 원하는 파장 범위에서 조사 광량으로부터 흡수 계수를 도출하였다.
각 측정 시료를 CPM 측정하여 얻어진 흡수 계수로부터 밴드 테일(band tail)에 기인한 흡수 계수를 뺀 흡수 계수, 즉 결함에 기인하는 흡수 계수를 도 31에 나타내었다. 도 31에서, 가로 축은 흡수 계수를 나타내고, 세로 축은 광 에너지를 나타낸다. 또한, 도 31의 세로 축에서 산화물 반도체막의 전도대 하단을 0eV로 하고 가전자대 상단을 3.15eV로 한다. 또한, 도 31에서 각 곡선은 흡수 계수와 광 에너지의 관계를 나타내는 곡선이고 결함 준위에 상당한다.
도 31의 (A)는 제 1 산화물 반도체막을 갖는 측정 시료의 측정 결과를 나타낸 것이고, 결함 준위에 의한 흡수 계수는 5.28×10-1cm-1이었다. 도 31의 (B)는 제 2 산화물 반도체막을 갖는 측정 시료의 측정 결과이고 결함 준위에 의한 흡수 계수는 1.75×10-2cm-1이었다.
따라서 가열 처리를 수행함으로써 산화물 반도체막에 포함되는 결함을 저감할 수 있다.
또한, 제 1 산화물 반도체막 및 제 2 산화물 반도체막에 관해서 X선 반사율법(XRR(X-ray Reflectometry))을 사용한 막 밀도의 측정을 수행하였다. 제 1 산화물 반도체막의 막 밀도는 5.9g/cm3이고, 제 2 산화물 반도체막의 막 밀도는 6.1g/cm3이었다.
따라서 가열 처리를 수행함으로써 산화물 반도체막의 막 밀도를 높일 수 있다.
즉, 산화물 반도체막에서 막 밀도가 높을수록 막 중에 포함되는 결합이 적은 것을 알 수 있다.
여기서 산화물 반도체막의 국재 준위에 대하여 설명한다. 여기서는 산화물 반도체막을 CPM 측정에 의하여 평가한 결과에 대하여 설명한다.
먼저, CPM 측정한 시료의 구조에 대하여 설명한다.
측정 시료는, 유리 기판 위에 제공된 산화물 반도체막과, 이 산화물 반도체막에 접하는 한 쌍의 전극과, 산화물 반도체막 및 한 쌍의 전극을 덮는 절연막을 갖는다.
다음에 측정 시료에 포함되는 산화물 반도체막의 형성 방법에 대하여 설명한다.
In-Ga-Zn산화물(In:Ga:Zn=1:1:1[원자수비])인 타깃을 사용하고, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 400℃로 하고, DC 전력을 0.5kW 인가하는 조건을 사용한 스퍼터링법에 의하여 산화물 반도체막을 형성하였다. 다음에, 450℃의 질소 분위기하에서 1시간 동안 가열한 후, 450℃의 산소 분위기하에서 1시간 동안 더 가열함으로써 산화물 반도체막에 포함되는 수소를 이탈시키는 처리 및 산화물 반도체막에 산소를 공급하는 처리를 수행하였다. 또한, 상기 산화물 반도체막은 CAAC-OS막이다.
다음에 산화물 반도체막을 갖는 측정 시료에 대하여 CPM 측정을 수행하였다. 구체적으로는 산화물 반도체막에 접하여 제공된 제 1 전극과 제 2 전극 사이에 전압을 인가한 상태에서 광 전류값이 일정하게 되도록 단자 사이의 시료면에 조사하는 광량을 조정하고, 원하는 파장의 범위에서 조사 광량으로부터 흡수 계수를 도출하였다.
측정 시료를 CPM 측정하여 얻어진 흡수 계수로부터 밴드 테일에 기인한 흡수 계수를 뺀 흡수 계수, 즉 결함에 기인하는 흡수 계수를 도 32에 나타내었다. 도 32에서, 가로 축은 흡수 계수를 나타내고, 세로 축은 광 에너지를 나타낸다. 또한, 도 32의 세로 축에서 산화물 반도체막의 전도대 하단을 0eV로 하고 가전자대 상단을 3.15eV로 한다. 또한, 도 32에서 각 곡선은 흡수 계수와 광 에너지의 관계를 나타내는 곡선이고 결함 준위에 상당한다.
도 32에 나타낸 곡선에서 결함 준위에 의한 흡수 계수는 5.86×10-4cm-1이었다. 즉, CAAC-OS막은 결함 준위에 의한 흡수 계수가 1×10-3cm-1 미만, 바람직하게는 1×10-4cm-1 미만이고 결함 준위 밀도가 낮은 막이다.
또한, 산화물 반도체막에 관하여 X선 반사율법(XRR(X-ray Reflectometry))을 사용한 막 밀도의 측정을 수행하였다. 산화물 반도체막의 막 밀도는 6.3g/cm3이었다. 즉, CAAC-OS막은 막 밀도가 높은 막이다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 상술한 실시형태에서 설명한 트랜지스터에 사용할 수 있는 CAAC-OS막의 결정 성장의 모델에 대하여 도 17 내지 도 19를 사용하여 설명한다.
도 17의 (A)는 스퍼터링용 타깃(600)에 이온(601)이 충돌되어 스퍼터링 입자(602)가 박리되는 모양을 도시한 모식도다. 또한, 스퍼터링 입자(602)는 육각형의 면이 a-b면과 평행한 면인 육각 기둥 형상이라도 좋고 삼각 기둥 형상이라도 좋다. 이 경우, 육각형의 면 또는 삼각형의 면에 수직인 방향이 결정의 c축 방향이다(도 17의 (B) 참조). 스퍼터링 입자(602)는 산화물의 종류에 따라도 상이하지만 a-b면과 평행한 면의 직경(원상당경)이 1nm 이상 30nm 이하, 또는 1nm 이상 10nm 이하 정도가 된다. 또한, 이온(601)은 산소의 양 이온을 사용한다. 또한, 산소의 양 이온에 더하여 아르곤의 양 이온을 사용하여도 좋다. 또한, 아르곤의 양 이온 대신에 기타 희가스의 양 이온을 사용하여도 좋다.
산소의 양이온을 이온(601)으로서 사용함으로써, 성막 시의 플라즈마 대미지를 경감할 수 있다. 따라서, 스퍼터링용 타깃(600) 표면에 이온(601)이 충돌되었을 때 스퍼터링용 타깃(600)의 결정성이 저하되거나 또는 비정질화되는 것을 억제할 수 있다.
박리된 스퍼터링 입자(602)는 양으로 대전시키는 것이 바람직하다. 다만, 스퍼터링 입자(602)가 양으로 대전되는 타이밍은 불문한다. 구체적으로는 스퍼터링 입자(602)가 플라즈마에 노출됨으로써 양으로 대전되는 경우가 있다. 또는 이온(601)이 충돌될 때에 전하를 받음으로써 양으로 대전되는 경우가 있다. 또는 산소의 양 이온인 이온(601)이 스퍼터링 입자(602)의 측면, 상면, 또는 하면에 결합함으로써 양으로 대전되는 경우가 있다.
스퍼터링 입자(602)는 육각 형상의 면에서의 각부에 양의 전하를 갖는다. 육각 형상의 면의 각부에 양의 전하를 가짐으로써 양의 전하끼리가 서로 반발하여 평판 형상을 유지할 수 있다.
스퍼터링 입자(602)의 육각 형상의 면에서의 각부가 양의 전하를 갖기 위해서는 직류(DC) 전원을 사용하는 것이 바람직하다. 또한, 고주파(RF) 전원, 교류(AC) 전원을 사용할 수도 있다. 다만, RF 전원은 대면적의 기판에 성막할 수 있는 스퍼터링 장치로 적용하기 어렵다. 또한, 이하에 나타내는 관점으로부터 AC 전원보다 DC 전원이 바람직하다고 생각된다.
AC 전원을 사용한 경우, 인접하는 타깃이 서로 음극 전위와 양극 전위를 반복한다. 도 18의 (A)에 나타낸 기간(A)에서는 도 18의 (B1)에 도시된 바와 같이, 타깃 1이 음극으로서 기능하고, 타깃 2가 양극으로서 기능한다. 또한, 도 18의 (A)에 나타낸 기간(B)에서는 도 18의 (B2)에 도시된 바와 같이, 타깃 1이 양극으로서 기능하고 타깃 2가 음극으로서 기능한다. 기간(A)과 기간(B)을 합치면 20μ초~50μ초이고 기간(A)과 기간(B)은 일정한 주기로 반복된다.
스퍼터링 입자(602)가 양으로 대전되는 경우, 서로 반발함으로써 평판 형상을 유지할 수 있다. 다만 AC 전원을 사용한 경우, 순간적으로 전계가 인가되지 않는 시간이 생기기 때문에 스퍼터링 입자(602)에 대전된 전하가 소실함으로써 스퍼터링 입자(602)의 구조가 무너질 수 있다(도 18의 (C) 참조). 따라서 AC 전원보다 DC 전원을 사용하는 것이 바람직하다.
이하에, 스퍼터링 입자가 피성막면에 퇴적되는 모양을 도 19를 사용하여 설명한다. 또한, 도 19의 (A)는 기판을 가열하고 성막한 경우를 도시한 것이고 도 19의 (B)는 기판을 가열하지 않고 성막한 경우를 도시한 것이다.
도 19의 (A)에 도시된 바와 같이, 기판이 가열된 경우, 스퍼터링 입자(602)는 피성막면(603)에서, 다른 스퍼터링 입자(602)가 퇴적되지 않은 영역으로 이동하여 마이그레이션이 일어남으로써 벌써 퇴적된 입자의 옆에 결합하여 퇴적된다.
상술한 방법에 의하여 얻어지는 CAAC-OS막은 비정질 표면, 비정질 절연막 표면, 비정질 산화물막 표면 등이라도 높은 결정성을 갖는다.
도 19의 (B)에 도시된 바와 같이, 기판이 가열되지 않은 경우, 스퍼터링 입자(602)는 피성막면(603)에 불규칙하게 쏟아진다. 따라서 스퍼터링 입자(602)가 벌써 다른 스퍼터링 입자(602)가 퇴적된 영역이라도 상관없이 무질서하게 퇴적된다. 즉 퇴적하여 얻어진 산화물막은 두께가 균일하지 않고 결정 배향도 서로 상이하게 된다. 이와 같이 하여 얻어진 산화물막은 평판 형상의 스퍼터링 입자(602)가 갖는 결정성이 어느 정도 유지되기 때문에 결정부를 갖는 산화물막이 된다.
또한, 상술한 바와 같이, 스퍼터링 입자(602)는 예를 들어, a-b면과 평행한 면의 직경이 1nm 이상 30nm 이하, 또는 1nm 이상 10nm 이하 정도이고 성막된 산화물막에 포함되는 결정부는 스퍼터링 입자(602)보다 작게 되는 경우가 있다. 예를 들어, 10nm 이하, 또는 5nm 이하의 결정부를 갖는 산화물막이 될 수 있다. 이와 같은 결정부를 갖는 산화물막을 나노 결정(nc: nano crystalline) 산화물막이라고 부른다.
나노 결정 산화물막은 거시적으로 보면 무질서한 원자 배열을 갖는 막과 동등하다. 이로써 측정 범위가 넓은(예를 들어, 스퍼터링 입자(602)보다 큰 빔경을 갖는) X선 회절(XRD: X-ray diffraction)에 의한 분석에서는 배향을 나타내는 피크가 검출되지 않는 경우가 있다. 또한, 스퍼터링 입자(602)보다 큰 빔경을 갖는 전자선에 의하여 얻어지는 전자선 회절 패턴에서는 할로 패턴이 관측되는 경우가 있다. 이 경우, 예를 들어, 전자선의 빔경을 스퍼터링 입자(602)보다 충분히 작은 직경으로 하여 나노 결정 산화물막을 측정함으로써 얻어지는 극미 전자선 회절 패턴에서는 스폿(휘점(輝点))을 관측할 수 있다.
여기서 나노 결정 산화물 반도체막의 전자선 회절 패턴에 대하여 도 42 내지 도 48을 사용하여 이하에서 설명한다.
나노 결정 산화물 반도체막은 빔경을 10nmΦ 이하로 한 전자선 회절(극미 전자선 회절)을 사용한 전자선 회절 패턴에서 비정질 상태를 나타내는 할로 패턴과도 상이하고, 또한, 특정한 면으로 배향한 결정 상태를 나타내는 규칙성을 갖는 스폿과도 상이한, 방향성을 갖지 않는 스폿이 관찰되는 산화물 반도체막이다.
도 42의 (A)에 나노 결정 산화물 반도체막의 단면 TEM(Transmission Electron Microscopy(투과형 전자 현미경))상을 나타내었다. 또한, 도 42의 (A) 중 포인트 1에서 극미 전자선 회절을 사용하여 측정한 전자선 회절 패턴을 도 42의 (B)에 나타내고, 도 42의 (A) 중 포인트 2에서 극미 전자선 회절을 사용하여 측정한 전자선 회절 패턴을 도 42의 (C)에 나타내고, 도 42의 (A) 중 포인트 3에서 극미 전자선 회절을 사용하여 측정한 전자선 회절 패턴을 도 42의 (D)에 나타내었다.
도 42에서는 나노 결정 산화물 반도체막의 일례로서 In-Ga-Zn계 산화물막을 석영 유리 기판 위에 막 두께 50nm가 되도록 성막한 시료를 사용한다. 도 42에 나타낸 나노 결정 산화물 반도체막의 성막 조건은 In:Ga:Zn=1:1:1(원자수비)인 산화물 타깃을 사용하고 산소 분위기하(유량 45sccm), 압력 0.4Pa, 직류(DC) 전원 0.5kW, 기판 온도를 실온으로 하였다. 그리고 성막한 나노 결정 산화물 반도체막을 100nm 이하(예를 들어, 40nm플러스마이너스10nm)의 폭에 박편화하여 단면 TEM상 및 극미 전자선 회절에 의한 전자선 회절 패턴을 얻었다.
도 42의 (A)는, 투과형 전자 현미경(Hitachi High-Technologies Corporation제, H-9000NAR)을 사용하고, 가속 전압을 300kV, 배율 200만 배로 하여 촬영한 나노 결정 산화물 반도체막의 단면 TEM상이다. 또한, 도 42의 (B) 내지 (D)는, 투과형 전자 현미경(Hitachi High-Technologies Corporation제, HF-2000)을 사용하고, 가속 전압을 200kV, 빔경을 1nmΦ 정도로 하여 극미 전자선 회절에 의하여 얻어진 전자선 회절 패턴이다. 또한, 빔경을 1nmΦ 정도로 한 경우의 극미 전자선 회절에서의 측정 범위는 5nmΦ 이상 10nmΦ 이하다.
도 42의 (B)에 나타낸 바와 같이, 나노 결정 산화물 반도체막은 극미 전자선 회절을 사용한 전자선 회절 패턴에서, 원주 형상으로 배치된 복수의 스폿(휘점)이 관찰된다. 바꿔 말하면 나노 결정 산화물 반도체막에서는 원주 형상(동심원 형상)으로 분포한 복수의 스폿이 관찰된다고 할 수도 있다. 또는, 원주 형상으로 분포한 복수의 스폿이 복수의 동심원을 형성한다고 할 수도 있다.
또한, 석영 유리 기판과의 계면 근방인 도 42의 (D) 및 나노 결정 산화물 반도체막의 막 두께 방향 중앙부의 도 42의 (C)에서도 도 42의 (B)와 마찬가지로 원주 형상으로 분포한 복수의 스폿이 관찰된다. 도 42의 (C)에서, 메인 스폿으로부터 원주 형상 스폿까지의 거리는 3.88/nm~4.93/nm이었다. 면 간격으로 환산하면 0.203nm~0.257nm다.
도 42에 나타낸 극미 전자선 회절 패턴에 의하여 나노 결정 산화물 반도체막은 면 방위가 불규칙이고 크기가 상이한 결정부가 복수 혼재하는 막인 것을 알 수 있다.
이어서, 도 43의 (A)에 나노 결정 산화물 반도체막의 평면 TEM상을 나타내었다. 또한, 도 43의 (A)에서 원으로 둘러싼 영역을 제한 시야 전자선 회절을 사용하여 측정한 전자선 회절 패턴을 도 43의 (B)에 나타내었다.
도 43에서는 나노 결정 산화물 반도체막의 일례로서 In-Ga-Zn계 산화물막을 석영 유리 기판 위에 막 두께 30nm가 되도록 성막한 시료를 사용한다. 도 43에 나타낸 나노 결정 산화물 반도체막의 성막 조건은 In:Ga:Zn=1:1:1(원자수비)인 산화물 타깃을 사용하고 산소 분위기하(유량 45sccm), 압력 0.4Pa, 직류(DC) 전원 0.5kW, 기판 온도를 실온으로 하였다. 그리고 시료를 박편화하여, 나노 결정 산화물 반도체막의 평면 TEM상 및 제한 시야 전자선 회절에 의한 전자선 회절 패턴을 얻었다.
도 43의 (A)는, 투과형 전자 현미경(Hitachi High-Technologies Corporation제, H-9000NAR)을 사용하고, 가속 전압을 300kV, 배율 50만 배로 하여 촬영한 나노 결정 산화물 반도체막의 평면 TEM 사진이다. 또한, 도 43의 (B)는 제한 시야를 300nmΦ로 하여 전자선 회절에 의하여 얻어진 전자선 회절 패턴이다. 또한, 전자선의 폭을 고려하면 측정 범위는 300nmΦ 이상이다.
도 43의 (B)에 나타낸 바와 같이, 나노 결정 산화물 반도체막에서, 극미 전자선 회절보다 측정 범위가 넓은 제한 시야 전자선 회절을 사용한 전자선 회절 패턴에서는 극미 전자선 회절에 의하여 관찰된 복수의 스폿이 관찰되지 않고, 할로 패턴이 관찰된다.
다음에 도 42 및 도 43의 전자선 회절 패턴에서의 회절 강도의 분포를 도 44에 개념적으로 나타내었다. 도 44의 (A)는 도 42의 (B) 내지 (D)에 나타낸 극미 전자선 회절 패턴에서의 회절 강도의 분포의 개념도다. 또한, 도 44의 (B)는 도 43의 (B)에 나타낸 제한 시야 전자선 회절 패턴에서의 회절 강도의 분포의 개념도다. 또한, 도 44의 (C)는 단결정 구조 또는 다결정 구조의 전자선 회절 패턴에서의 회절 강도의 분포의 개념도다.
도 44에서, 세로 축은 스폿 등의 분포를 나타내는 전자선 회절 강도(임의 단위), 가로 축은 메인 스폿으로부터의 거리를 나타낸다.
도 44의 (C)에 나타낸 단결정 구조 또는 다결정 구조에서는 결정부가 배향하는 면의 면 간격(d값)에 따른 메인 스폿으로부터의 특정한 거리에 스폿이 관찰된다.
한편, 도 42에 나타낸 바와 같이, 나노 결정 산화물 반도체막의 극미 전자선 회절 패턴에서 관찰되는 복수의 스폿에 의하여 형성된 원주 형상 영역은 비교적 큰 폭을 갖는다. 따라서 도 44의 (A)는 이산적인 분포를 나타낸다. 또한, 극미 전자선 회절 패턴에서 동심원 형상 영역 사이에, 명확한 스폿이 되지 않지만 휘도가 높은 영역이 존재하는 것을 알 수 있다.
또한, 도 44의 (B)에 나타낸 바와 같이, 나노 결정 산화물 반도체막의 제한 시야 전자선 회절 패턴에서의 전자선 회절 강도 분포는 연속적인 강도 분포를 나타낸다. 도 44의 (B)는 도 44의 (A)에 나타낸 전자선 회절 강도 분포를 넓은 범위에서 관찰한 결과와 근사할 수 있기 때문에 복수의 스폿이 연결되어 연속적인 강도 분포가 얻어진 것으로 생각된다.
도 44의 (A) 내지 (C)에 나타낸 바와 같이, 나노 결정 산화물 반도체막은 면 방위가 불규칙이고, 크기가 상이한 결정부가 복수로 혼재하는 막이며, 이 결정부는 제한 시야 전자선 회절 패턴에서는 스폿이 관찰되지 않을 만큼 매우 미세한 것이 시사된다.
복수의 스폿이 관찰된 도 42에서 나노 결정 산화물 반도체막은 50nm 이하다. 또한, 전자선의 빔경은 1nmΦ로 수속되기 때문에 그 측정 범위는 5nm 이상 10nm 이하다. 따라서 나노 결정 산화물 반도체막에 포함되는 결정부는 50nm 이하이고, 예를 들어, 10nm 이하, 또는 5nm 이하인 것이 추측된다.
여기서 도 45에 석영 유리 기판에서의 극미 전자선 회절 패턴을 나타내었다. 도 45에서의 측정 조건은 도 42의 (B) 내지 (D)에 나타낸 전자선 회절 패턴과 마찬가지로 한다.
도 45에 나타낸 바와 같이, 비정질 구조를 갖는 석영 유리 기판에서는 특정한 스폿을 갖지 않고 메인 스폿으로부터 휘도가 연속적으로 변화하는 할로 패턴이 관측된다. 이와 같이, 비정질 구조를 갖는 막에서는 매우 미소한 영역의 전자선 회절을 수행하더라도 나노 결정 산화물 반도체막에서 관찰되는 바와 같은 원주 형상으로 분포한 복수의 스폿이 관찰되지 않는다. 따라서 도 42의 (B) 내지 (D)에서 관찰되는 원주 형상으로 분포한 복수의 스폿은 나노 결정 산화물 반도체막에 특유한 것이라는 것이 확인될 수 있다.
또한, 도 42의 (A) 중의 포인트 2에 빔경이 1nmΦ 정도로 수속된 전자선을 1분 동안 조사한 후, 측정한 전자선 회절 패턴을 도 46에 나타내었다.
도 46에 나타낸 전자선 회절 패턴은 도 42의 (C)에 나타낸 전자선 회절 패턴과 마찬가지로 원주 형상으로 분포한 복수의 스폿이 관찰되고, 양자의 측정 결과에 특필할 만한 상이점은 확인되지 않는다. 이것은 도 42의 (C)에 나타낸 전자선 회절 패턴에서 확인된 결정부는 산화물 반도체막을 형성할 때로부터 존재한다는 것을 뜻하고, 수속된 전자선을 조사함으로써 결정부가 형성된 것이 아니다는 것을 뜻한다.
다음에 도 42의 (A)에 나타낸 단면 TEM상을 부분적으로 확대한 도면을 도 47에 나타내었다. 도 47의 (A)는 도 42의 (A) 중 포인트 1 근방(나노 결정 산화물 반도체막 표면)을 배율 800만 배로 하여 관찰한 단면 TEM상이다. 또한, 도 47의 (B)는 도 42의 (A) 중 포인트 2 근방(나노 결정 산화물 반도체막의 막 두께 방향 중앙부)을 배율 800만 배로 하여 관찰한 단면 TEM상이다.
도 47에 나타낸 단면 TEM상으로부터는 나노 결정 산화물 반도체막에서의 결정 구조가 명확하게 확인될 수 없다.
또한, 도 42 및 도 43의 관찰에 사용한 석영 유리 기판 위에 본 실시형태에 따른 나노 결정 산화물 반도체막이 형성된 시료를 X선 회절(XRD: X-Ray Diffraction)을 사용하여 분석하였다. 도 48에 out-of-plane법을 사용하여 XRD 스펙트럼을 측정한 결과를 나타내었다.
도 48에서 세로 축은 X선 회절 강도(임의 단위)이고, 가로 축은 회절각 2θ(deg.)다. 또한, XRD 스펙트럼의 측정은 X선 회절 장치 D-8 ADVANCE(Bruker AXS사제)를 사용하였다.
도 48에 나타낸 바와 같이, 2θ=20°~23° 근방에, 석영에 기인한 피크가 관찰되지만 나노 결정 산화물 반도체막에 포함되는 결정부에 기인한 피크는 확인되지 않는다.
도 47 및 도 48의 결과를 보면, 나노 결정 산화물 반도체막에 포함되는 결정부는 매우 미세한 결정부인 것이 시사된다.
상술한 바와 같이, 측정 범위가 넓은 X선 회절에 의한 분석에서는, 본 실시형태에 따른 나노 결정 산화물 반도체막은 배향을 나타내는 피크가 검출되지 않고 또한, 측정 범위가 넓은 제한 시야 전자선 회절에 의하여 얻어지는 전자선 회절 패턴에서는 할로 패턴이 관측된다. 따라서 본 실시형태에 따른 나노 결정 산화물 반도체막은 거시적으로 보면 무질서한 원자 배열을 갖는 막과 동등하다고 할 수 있다. 하지만, 전자선의 빔경이 충분히 작은 직경(예를 들어, 10nmΦ 이하)의 극미 전자선 회절에 의하여 나노 결정 산화물 반도체막을 측정함으로써 얻어지는 극미 전자선 회절 패턴에서는 스폿(휘점)을 관측할 수 있다. 따라서 본 실시형태에 따른 나노 결정 산화물 반도체막은 면 방위가 불규칙이고 극미한 결정부(예를 들어, 입경이 10nm 이하, 또는 5nm 이하, 또는 3nm 이하의 결정부)가 응집하여 형성된 막이라고 추측된다. 또한, 매우 미세한 결정부를 함유하는 나노 결정 영역은 나노 결정 산화물 반도체막의 막 두께 방향에서의 모든 영역에서 포함된다.
또한, 피성막면(603)은 절연 표면을 갖는 것이 바람직하다. 피성막면(603)이 절연 표면을 가짐으로써 피성막면(603)에 퇴적된 스퍼터링 입자(602)로부터 양의 전하가 소실되기 어려워진다. 다만, 스퍼터링 입자(602)의 퇴적 속도가 양의 전하의 소실보다 느린 경우에는 피성막면(603)이 도전성을 가져도 좋다. 또한, 피성막면(603)은 비정질 표면, 비정질 절연 표면이라면 바람직하다.
상술한 바와 같은 방법으로 스퍼터링용 타깃을 사용함으로써, 두께가 균일하며 결정의 배향이 정렬된 산화물막을 형성할 수 있다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 스퍼터링용 타깃에 대하여 설명한다.
스퍼터링용 타깃은 바람직하게는 상대 밀도가 90％ 이상, 95％ 이상, 또는 99％ 이상이다.
스퍼터링용 타깃은 복수의 결정립을 갖는 다결정 산화물을 포함하고, 복수의 결정립의 평균 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하다.
또는 스퍼터링용 타깃은 복수의 결정립을 갖는 다결정 산화물을 포함하고 복수의 결정립 중 입경이 0.4μm 이상 1μm 이하인 결정립의 비율이 8% 이상, 바람직하게는 15% 이상, 더 바람직하게는 25% 이상이다.
또한, 결정립의 입경은 예를 들어, 전자 후방 산란 회절법(EBSD: Electron Backscatter Diffraction)에 의하여 측정할 수 있다. 여기서 나타내는 결정립의 입경은 EBSD에 의하여 얻어지는 결정립 맵으로부터 측정한 한 결정립의 단면적을, 결정립을 정원형으로 할 때의 직경으로 환산한 것이다. 구체적으로는, 결정립의 단면적이 S인 경우, 결정립의 반경을 r로 하고, S=πr2의 관계로부터 반경 r을 산출하고, 반경 r의 두 배를 입경으로 한다.
또한, 스퍼터링용 타깃에 포함되는 복수의 결정립은 벽개면을 갖는다. 벽개면은 예를 들어, a-b면에 평행한 면이다.
복수의 결정립의 입경이 적기 때문에 스퍼터링용 타깃에 이온을 충돌시키면 벽개면으로부터 스퍼터링 입자가 박리된다. 박리된 스퍼터링 입자는 벽개면에 평행한 상면 및 하면을 갖는 평판 형상으로 된다. 또한, 복수의 결정립의 입경이 작기 때문에 결정에 변형이 생겨 벽개면으로부터 박리되기 쉬워진다.
또한, 스퍼터링용 타깃에 포함되는 복수의 결정립이 육방정인 경우, 평판 형상의 스퍼터링 입자는 내각이 120°인 대략 정육각형의 상면 및 하면을 갖는 육각 기둥 형상이 된다.
또한, 스퍼터링 입자는 이상적으로는 단결정이지만, 이온의 충돌의 영향 등에 의하여 일부가 비정질화하여도 좋다.
이와 같은 스퍼터링용 타깃에 포함되는 다결정 산화물로서 In, M(M은 Ga, Sn, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu) 및 Zn을 포함하는 산화물을 사용하면 좋다. In, M, 및 Zn을 포함하는 산화물을 In-M-Zn산화물이라고도 표기한다.
또한, In-M-Zn산화물에 포함되는 In, M, 및 Zn의 원자수비는 화학양론적 조성의 근방이 되는 것이 바람직하다. In-M-Zn산화물에 포함되는 In, M, 및 Zn의 원자수비가 화학양론적 조성 근방이 됨으로써 상기 In-M-Zn산화물의 결정성을 높일 수 있다.
In-M-Zn산화물에서, 벽개면은 M과 Zn이 혼합된, a-b면과 평행한 면인 것이 많다.
도 25를 사용하여 상술한 스퍼터링용 타깃의 제작 방법을 나타낸다.
도 25의 (A)에서는 스퍼터링용 타깃이 되는 복수의 금속 원소를 포함하는 산화물 분말을 제작한다. 먼저, 공정(S101)에서 산화물 분말을 칭량한다.
여기서는 복수의 금속 원소를 포함하는 산화물 분말로서 In, M, 및 Zn을 포함하는 산화물 분말(In-M-Zn산화물 분말이라고도 함)을 제작하는 경우에 대하여 설명한다. 구체적으로는 원료로서 InOX산화물 분말, MOY산화물 분말, 및 ZnOZ산화물 분말을 준비한다. 또한, X, Y 및 Z는 임의의 양수이고, 예를 들어 X는 1.5, Y는 1.5, Z는 1로 하면 좋다. 상술한 산화물 분말은 일례에 불과하고 원하는 조성으로 하도록 적절히 산화물 분말을 선택하면 좋은 것은 말할 나위 없다. 또한, M은 Ga, Sn, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu이다. 본 실시형태에서는 3종류의 산화물 분말을 사용한 예를 기재하지만, 이에 한정되지 않는다. 예를 들어, 본 실시형태를 4종류 이상의 산화물 분말을 사용한 경우에 적용하여도 좋고, 1종류 또는 2종류의 산화물 분말을 사용한 경우에 적용하여도 좋다.
다음에 InOX산화물 분말, MOY산화물 분말, 및 ZnOZ산화물 분말을 소정의 mol수비로 혼합한다.
소정의 mol수비로서는 예를 들어, InOX산화물 분말, MOY산화물 분말, 및 ZnOZ산화물 분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 1:1:2, 3:1:4, 1:3:2, 1:3:4, 1:3:6, 1:3:8, 1:3:10, 1:3:12, 1:6:4, 1:6:6, 1:6:8, 1:6:10, 1:6:12, 1:6:14, 1:6:16, 1:6:20, 또는 3:1:2로 한다. 이와 같은 mol수비로 함으로써, 나중에 결정성이 높은 다결정 산화물을 포함한 스퍼터링용 타깃을 얻기 쉬워진다.
다음에 공정(S102)에서 소정의 mol수비로 혼합한 InOX산화물 분말, MOY산화물 분말, 및 ZnOZ산화물 분말에 대하여 제 1 소성을 수행함으로써 In-M-Zn산화물을 얻는다.
또한, 제 1 소성은 불활성 분위기, 산화성 분위기, 또는 감압 분위기하에서 수행하고, 온도는 400℃ 이상 1700℃ 이하, 바람직하게는 900℃ 이상 1500℃ 이하로 한다. 제 1 소성의 시간은 예를 들어 3분 이상 24시간 이하, 바람직하게는 30분 이상 17시간 이하, 더 바람직하게는 30분 이상 5시간 이하로 하면 좋다. 제 1 소성을 상술한 조건으로 수행함으로써 주된 반응 외의 필요 없는 반응을 억제할 수 있고, In-M-Zn산화물 분말 중에 포함되는 불순물 농도를 저감시킬 수 있다. 그러므로 In-M-Zn산화물 분말의 결정성을 높일 수 있다.
또한, 제 1 소성은 온도 또는/및 분위기를 바꿔 복수 횟수 수행하여도 좋다. 예를 들어, 제 1 분위기하에서 제 1 온도로 In-M-Zn산화물 분말을 유지한 후, 제 2 분위기하에서 제 2 온도로 유지하여도 좋다. 구체적으로는, 제 1 분위기를 불활성 분위기 또는 감압 분위기로 하고 제 2 분위기를 산화성 분위기로 하면 바람직하다. 이것은 제 1 분위기하에서 In-M-Zn산화물 분말에 포함된 불순물을 저감시킬 때 In-M-Zn산화물 중에 산소 결손이 생길 수 있기 때문이다. 그러므로, 제 2 분위기하에서, 얻어진 In-M-Zn산화물 중의 산소 결손을 저감하는 것이 바람직하다. In-M-Zn산화물 중의 불순물 농도를 저감하며, 산소 결손을 저감함으로써 In-M-Zn산화물 분말의 결정성을 높일 수 있다.
다음에 공정(S103)에서 In-M-Zn산화물을 분쇄함으로써 In-M-Zn산화물 분말을 얻는다.
In-M-Zn산화물은 a-b면에 평행한 면의 표면 구조를 많이 포함한다. 그러므로, 얻어지는 In-M-Zn산화물 분말은 a-b면에 평행한 상면 및 하면을 갖는 평판 형상의 결정립을 많이 포함한다. 또한, In-M-Zn산화물의 결정은 육방정이 되는 경우가 많기 때문에 상술한 평판 형상의 결정립은 내각이 120°인 대략 정육각형의 면을 갖는 육각 기둥 형상인 경우가 많다.
다음에, 얻어진 In-M-Zn산화물 분말의 입경을 공정(S104)에서 확인한다. 여기서는, In-M-Zn산화물 분말의 평균 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하로 되어 있는 것을 확인한다. 또한, 공정(S104)을 생략하고, 입경 필터를 사용하여 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하인 In-M-Zn산화물 분말만을 선별하여도 좋다. In-M-Zn산화물 분말을 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하로 선별함으로써 확실하게 In-M-Zn산화물 분말의 평균 입경을 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하로 할 수 있다.
공정(S104)에서 In-M-Zn산화물 분말의 평균 입경이 소정의 값을 초과한 경우, 공정(S103)으로 되돌아가고, 다시 In-M-Zn산화물 분말을 분쇄한다.
상술한 바와 같이 하여, 평균 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하인 In-M-Zn산화물 분말을 얻을 수 있다. 또한, 평균 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하인 In-M-Zn산화물 분말을 얻음으로써 나중에 제작하는 스퍼터링용 타깃에 포함되는 결정립의 입경을 작게 할 수 있다.
다음에 도 25의 (B)에서는 도 25의 (A)에 나타낸 플로 차트에서 얻어진 In-M-Zn산화물 분말을 사용하여 스퍼터링용 타깃을 제작한다.
공정(S111)에서 In-M-Zn산화물 분말을 틀에 빈틈없이 깔아서 성형한다. 여기서 성형이란, 균일한 두께가 되도록 틀에 빈틈없이 까는 것을 가리킨다. 구체적으로는, 틀에 In-M-Zn산화물 분말을 도입하고, 외부로부터 진동을 가함으로써 성형하면 좋다. 또는 틀에 In-M-Zn산화물 분말을 도입하고, 롤러 등을 사용하여 균일한 두께로 성형하면 좋다. 또한, 공정(S111)에서는 In-M-Zn산화물 분말에 물과, 분산제와, 바인더를 혼합시킨 슬러리를 성형하여도 좋다. 이 경우, 틀에 슬러리를 흘려 보낸 후, 틀의 저면으로부터 흡인함으로써 성형하면 좋다. 이 후, 흡인 후의 성형체에 대하여 건조 처리를 수행한다. 건조 처리는 자연 건조에 의하여 수행하면 성형체에 틈이 생기기 어렵기 때문에 바람직하다. 이 후, 300℃ 이상 700℃ 이하의 온도로 가열 처리함으로써 자연 건조로는 완전히 제거되지 못하고 남은 수분 등을 제거한다.
a-b면에 평행한 상면 및 하면을 갖는 평판 형상의 결정립을 많이 포함한 In-M-Zn산화물 분말을 틀에 빈틈없이 깔아서 성형함으로써 결정립의 a-b면과 평행한 면이 위를 향하여 배열된다. 따라서, 얻어진 In-M-Zn산화물 분말을 빈틈없이 깔아서 성형함으로써 a-b면에 평행한 면의 표면 구조의 비율을 증가시킬 수 있다. 또한, 틀은 금속제 또는 산화물제로 하면 좋고, 직사각형 또는 원형의 상면 형상을 갖는다.
다음에, 공정(S112)에서 In-M-Zn산화물 분말에 대하여 제 1 가압 처리를 수행한다. 그 후, 공정(S113)에서 제 2 소성을 수행하고, 판 형상의 In-M-Zn산화물을 얻는다. 제 2 소성은 제 1 소성과 마찬가지의 조건 및 방법으로 수행하면 좋다. 제 2 소성을 수행함으로써 In-M-Zn산화물의 결정성을 높일 수 있다.
또한, 제 1 가압 처리는 In-M-Zn산화물 분말을 가압하여 굳힐 수 있으면 좋고, 예를 들어 틀과 동종으로 제공된 저울추 등을 사용하여 수행하면 좋다. 또는, 압축 공기 등을 사용하여 고압으로 가압하여 굳혀도 좋다. 그 외, 공지의 기술을 사용하여 제 1 가압 처리를 수행할 수 있다. 또한, 제 1 가압 처리는 제 2 소성과 동시에 수행하여도 좋다.
제 1 가압 처리를 수행한 후에 평탄화 처리를 수행하여도 좋다. 평탄화 처리는 화학 기계 연마(CMP: Chemical Mechanical Polishing) 처리 등을 사용하면 좋다.
상술한 과정을 거쳐 얻어진 판 형상의 In-M-Zn산화물은 결정성이 높은 다결정 산화물이 된다.
다음에 공정(S114)에서, 얻어진 판 형상의 In-M-Zn산화물의 두께를 확인한다. 판 형상의 In-M-Zn산화물이 원하는 두께보다 얇은 경우에는 공정(S111)으로 되돌아가고, 판 형상의 In-M-Zn산화물 위에 In-M-Zn산화물 분말을 빈틈없이 깔아서 성형한다. 판 형상의 In-M-Zn산화물이 원하는 두께인 경우에는 상기 판 형상의 In-M-Zn산화물을 스퍼터링용 타깃으로 한다. 판 형상의 In-M-Zn산화물이 원하는 두께보다 얇았던 경우에 대하여 이하에서 설명한다.
다음에 공정(S112)에서 판 형상의 In-M-Zn산화물, 및 판 형상의 In-M-Zn산화물 위의 In-M-Zn산화물 분말에 대하여 제 2 가압 처리를 수행한다. 이 후, 공정(S113)에서 제 3 소성을 수행하고, In-M-Zn산화물 분말만큼 두께가 증가된 판 형상의 In-M-Zn산화물을 얻는다. 두께가 증가된 판 형상의 In-M-Zn산화물은 판 형상의 In-M-Zn산화물을 종결정으로 하여 결정 성장시켜 얻어지기 때문에, 결정성이 높은 다결정 산화물이 된다.
또한, 제 3 소성은 제 2 소성과 마찬가지의 조건 및 방법으로 수행하면 좋다. 또한, 제 2 가압 처리는, 제 1 가압 처리와 마찬가지의 조건 및 방법으로 수행하면 좋다. 제 2 가압 처리는, 제 3 소성과 동시에 수행하여도 좋다.
공정(S114)에서, 얻어진 판 형상의 In-M-Zn산화물의 두께를 다시 확인한다.
상술한 공정에 의하여 결정의 배향성을 높이면서, 판 형상의 In-M-Zn산화물을 서서히 두껍게 할 수 있다.
이 판 형상의 In-M-Zn산화물을 두껍게 하는 공정을 n회(n은 자연수) 반복함으로써 원하는 두께(t), 예를 들어, 2mm 이상 20mm 이하, 바람직하게는 3mm 이상 20mm 이하의 판 형상의 In-M-Zn산화물을 얻을 수 있다. 상기 판 형상의 In-M-Zn산화물을 스퍼터링용 타깃으로 한다.
그 후, 평탄화 처리를 수행하여도 좋다.
또한, 얻어진 스퍼터링용 타깃에 대하여 제 4 소성을 수행하여도 좋다. 제 4 소성은 제 1 소성과 같은 조건 및 방법으로 수행하면 좋다. 제 4 소성을 수행함으로써 결정성이 더 높은 다결정 산화물을 포함한 스퍼터링용 타깃을 얻을 수 있다.
상술한 바와 같이 하여, a-b면에 평행한 벽개면을 갖고, 복수의 결정립을 갖는 다결정 산화물을 포함하고, 복수의 결정립의 평균 입경이 작은 스퍼터링용 타깃을 제작할 수 있다.
또한, 이와 같이 하여 제작한 스퍼터링용 타깃은 고밀도로 할 수 있다. 스퍼터링용 타깃의 밀도가 높으면 형성되는 막의 밀도도 높일 수 있다. 구체적으로는 스퍼터링용 타깃의 상대 밀도가 90％ 이상, 95％ 이상, 또는 99％ 이상으로 할 수 있다.
또한, 본 실시형태는 본 명세서에서 기재한 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태에 사용할 수 있는 CAAC-OS막에 대하여 전자선 회절 패턴의 관찰 결과를 설명한다.
본 실시형태에 사용하는 CAAC-OS막은 In-Ga-Zn산화물(In:Ga:Zn=1:1:1[원자수비])인 타깃, 및 산소를 포함한 성막 가스를 사용한 스퍼터링법으로 형성한 In-Ga-Zn계 산화물막이다. 상기 CAAC-OS막의 제작 방법 등 자세한 설명은 상술한 실시형태를 참조할 수 있다.
도 33에 CAAC-OS막의 단면 TEM상을 나타내었다. 또한, 도 34에 도 33 중 포인트 1~포인트 4에서 전자선 회절을 사용하여 측정한 전자선 회절 패턴을 나타내었다.
도 33에 나타낸 단면 TEM상은 투과형 전자 현미경(Hitachi High-Technologies Corporation제 H-9000NAR)을 사용하고 가속 전압을 300kV, 배율 200만 배로 촬영한 화상이다. 또한, 도 34에 나타낸 전자선 회절 패턴은 투과형 전자 현미경(Hitachi High-Technologies Corporation제 HF-2000)을 사용하고 가속 전압을 200kV, 빔경을 1nmΦ 정도 또는 50nmΦ 정도로 한 전자선 회절 패턴이다. 또한, 빔경을 10nmΦ 이하로 한 전자선 회절을 특히 극미 전자선 회절이라고 부르기도 한다. 또한, 빔경을 1nmΦ 정도로 한 경우에서의 전자선 회절에 의한 측정 범위는 5nmΦ 이상 10nmΦ 이하다.
도 33 중 포인트 1(막 표면 측), 포인트 2(막 중앙), 포인트 3(막 하지 측)에서의 전자선 회절 패턴은, 도 34의 (A), (B), 및 (C)에 각각 대응하고, 전자 빔경을 1nmΦ 정도로 한 전자선 회절 패턴이다. 또한, 도 33 중 포인트 4(막 전체)에서의 전자선 회절 패턴이 도 34의 (D)이고 전자 빔경을 50nmΦ 정도로 한 전자선 회절 패턴이다.
포인트 1(막 표면 측) 및 포인트 2(막 중앙)의 전자선 회절 패턴은 스폿(휘점)에 의한 패턴의 형성이 확인되지만, 포인트 3(막 하지 측)에서는 약간 패턴이 흩어진다. 이것은 CAAC-OS막의 막 두께 방향에서 결정 상태가 상이한 것을 시사한다. 또한, 포인트 4(막 전체)에서는 스폿(휘점)에 의한 패턴의 형성이 확인될 수 있기 때문에 막 전체로서는 CAAC-OS막이거나 또는 CAAC-OS막을 포함한 막이라고 할 수 있다.
도 35는 도 33에서의 포인트 1(막 표면 측) 근방을 확대한 사진이다. 층간 절연막인 SiON막과의 계면까지 CAAC-OS막의 배향성을 나타내는 명료한 격자상을 확인할 수 있다.
도 36의 (A) 및 (B)는 도 33의 단면 TEM 관찰에 사용한 CAAC-OS막과는 상이한 CAAC-OS막의 단면 TEM 사진과 X선 회절 스펙트럼이다. CAAC-OS막은 다양한 형태가 있고 도 36의 (B)에 나타낸 바와 같은 2θ=31°근방에 결정 성분을 나타내는 피크 A가 나타난다. 또한 상기 피크는 명료하게 나타나지 않는 경우도 있다.
도 36의 (A)에 나타낸 CAAC-OS막 중 동심원으로 나타내는 영역에서, 전자선의 빔경을 1nmΦ, 20nmΦ, 50nmΦ, 70nmΦ로 하여 전자선 회절을 수행한 결과를 도 37의 (A) 내지 (D) 각각에 나타내었다. 전자선의 빔경을 1nmΦ로 한 경우에는 도 34의 (A) 및 (B)와 마찬가지로 명료한 스폿(휘점)에 의한 패턴 형성을 확인할 수 있다. 전자선의 빔경을 크게 해 나가면 스폿(휘점)이 약간 흩어지게 되지만 회절 패턴자체는 확인할 수 있고, 막 전체로서는 CAAC-OS막이거나 또는 CAAC-OS막을 포함한 막이라고 할 수 있다.
도 38의 (A) 및 (B)는 도 36의 (A)에 나타낸 단면 TEM 관찰에 사용한 CAAC-OS막을 450℃로 어닐 처리한 후의 단면 TEM 사진과 X선 회절 스펙트럼이다.
도 38의 (A)에 나타낸 CAAC-OS막 중 동심원으로 나타내는 영역에서, 전자선의 빔경을 1nmΦ, 20nmΦ, 50nmΦ, 70nmΦ로 하여 전자선 회절을 수행한 결과를 도 39의 (A) 내지 (D)에 나타내었다. 도 37에 나타낸 결과와 마찬가지로 전자선의 빔경을 1nmΦ로 한 경우에는 명료한 스폿(휘점)에 의한 패턴 형성을 확인할 수 있다. 또한, 전자선의 빔경을 크게 해 나가면 스폿(휘점)이 약간 흩어지게 되지만 회절 패턴자체는 확인할 수 있고, 막 전체로서는 CAAC-OS막이거나 또는 CAAC-OS막을 포함한 막이라고 할 수 있다.
도 40의 (A) 및 (B)는 도 36의 (A)에 나타낸 단면 TEM 사진에 사용한 CAAC-OS막, 및 도 36의 (A)에 나타낸 단면 TEM 관찰에 사용한 CAAC-OS막과는 상이한 CAAC-OS막의 단면 TEM 사진과 X선 회절 스펙트럼이다. CAAC-OS막은 다양한 형태가 있고 도 40의 (B)에 나타낸 바와 같이, 2θ=31°근방에 결정 성분을 나타내는 피크 A가 나타남과 함께 스피넬 결정 구조에서 유래하는 피크 B가 나타나는 경우도 있다.
도 40의 (A)에 나타낸 CAAC-OS막 중 동심원으로 나타내는 영역에서, 전자선의 빔경을 1nmΦ, 20nmΦ, 50nmΦ, 90nmΦ로 하여 전자선 회절을 수행한 결과를 도 41의 (A) 내지 (D) 각각에 나타내었다. 전자선의 빔경을 1nmΦ로 한 경우에는 명료한 스폿(휘점)에 의한 패턴 형성을 확인할 수 있다. 또한, 전자선의 빔경을 크게 해 나가면 스폿(휘점)이 약간 흩어지게 되지만 회절 패턴자체는 확인할 수 있다. 또한, 빔경을 90nmΦ로 한 경우에는 더 명료한 스폿(휘점)을 확인할 수 있다. 따라서 막 전체로서는 CAAC-OS막이거나 또는 CAAC-OS막을 포함한 막이라고 할 수 있다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
상술한 실시형태에서 일례를 나타낸 트랜지스터 및 용량 소자를 사용하여 표시 장치를 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 모두를 화소부와 같은 기판 위에 일체로 형성하여 시스템 온 패널을 형성할 수 있다. 본 실시형태에서는, 상술한 실시형태에서 일례를 기재한 트랜지스터를 사용한 표시 장치의 예에 대하여, 도 12 내지 도 14를 사용하여 설명한다. 또한, 도 13은, 도 12의 (B) 중 M-N의 일점 쇄선으로 나타낸 부위의 단면 구성을 나타내는 단면도다. 또한, 도 13에서 화소부의 구조는 일부만 도시하였다.
도 12의 (A)에서, 제 1 기판(901) 위에 제공된 화소부(902)를 둘러싸도록 실재(sealant)(905)가 제공되고, 제 2 기판(906)에 의하여 밀봉된다. 도 12의 (A)에서는, 실재(905)에 의하여 둘러싸여 있는 제 1 기판(901) 위의 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(903) 및 주사선 구동 회로(904)가 실장된다. 또한, 신호선 구동 회로(903), 주사선 구동 회로(904), 또는 화소부(902)에 부여되는 각종 신호 및 전위는 FPC(Flexible Printed Circuit)(918a), FPC(918b)로부터 공급된다.
도 12의 (B) 및 (C)에서, 제 1 기판(901) 위에 제공된 화소부(902)와, 주사선 구동 회로(904)를 둘러싸도록 실재(905)가 제공된다. 또한 화소부(902)와 주사선 구동 회로(904) 위에 제 2 기판(906)이 제공된다. 따라서 화소부(902)와 주사선 구동 회로(904)는, 제 1 기판(901)과 실재(905)와 제 2 기판(906)에 의하여, 표시 소자와 함께 밀봉된다. 도 12의 (B) 및 (C)에서는, 제 1 기판(901) 위의 실재(905)에 의하여 둘러싸여 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(903)가 실장된다. 도 12의 (B) 및 (C)에서는, 신호선 구동 회로(903), 주사선 구동 회로(904), 또는 화소부(902)에 부여되는 각종 신호 및 전위는, FPC(918)로부터 공급된다.
또한 도 12의 (B) 및 (C)에서는, 신호선 구동 회로(903)를 별도 형성하고, 제 1 기판(901)에 실장되는 예를 도시하였지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하고 나서 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만 별도 형성하고 나서 실장하여도 좋다.
또한, 별도 형성된 구동 회로의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 12의 (A)는 COG 방법에 의하여 신호선 구동 회로(903) 및 주사선 구동 회로(904)를 실장하는 예이고, 도 12의 (B)는 COG 방법에 의하여 신호선 구동 회로(903)를 실장하는 예이고, 도 12의 (C)는 TAB 방법에 의하여 신호선 구동 회로(903)를 실장하는 예다.
또한, 표시 장치는, 표시 소자가 밀봉된 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등이 실장된 모듈을 포함한다.
또한, 본 명세서에서 표시 장치란, 화상 표시 디바이스 또는 표시 디바이스를 가리킨다. 또한, 표시 장치 대신에 광원(조명 장치를 포함함)으로서 기능시킬 수 있다. 또한, 커넥터, 예를 들어, FPC 또는 TCP가 장착된 모듈, TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 COG 방식에 의하여 표시 소자에 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한, 제 1 기판 위에 제공된 화소부 및 주사선 구동 회로는 트랜지스터를 복수로 갖고, 상술한 실시형태에 기재된 트랜지스터를 적용할 수 있다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence)소자, 유기 EL소자 등이 포함된다. 또한, 전자 잉크와 같이, 전기적 작용에 의하여 콘트라스트가 변화되는 표시 매체를 적용할 수도 있다. 도 13에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시하였다.
도 13에 도시된 액정 표시 장치는 수직 전계(vertical electric field) 방식의 액정 표시 장치다. 액정 표시 장치는 접속 단자 전극(915) 및 단자 전극(916)을 갖고, 접속 단자 전극(915) 및 단자 전극(916)은 FPC(918)가 갖는 단자와 이방성 도전제(919)를 통하여, 전기적으로 접속된다.
접속 단자 전극(915)은 제 1 전극(930a)과 같은 도전막으로 형성되고, 단자 전극(916)은 트랜지스터(910) 및 트랜지스터(911)의 소스 전극 및 드레인 전극과 같은 도전막으로 형성되어 있다.
또한, 제 1 기판(901) 위에 제공된 화소부(902) 및 주사선 구동 회로(904)는 트랜지스터를 복수로 갖고, 화소부(902)에 포함되는 트랜지스터(910)와 주사선 구동 회로(904)에 포함되는 트랜지스터(911)를 예시하고 있다. 트랜지스터(910) 및 트랜지스터(911) 위에는 실시형태 1에 기재된 절연막(129), 절연막(131), 및 절연막(133)에 상당하는 절연막(924)이 제공된다. 또한, 절연막(923)은 하지막으로서 기능하는 절연막이다.
본 실시형태에서는 트랜지스터(910)로서 상술한 실시형태 1 내지 실시형태 3에 기재된 화소에 제공되는 트랜지스터를 적용할 수 있다. 또한, 트랜지스터(911)로서 상술한 실시형태 1 내지 실시형태 3에 기재된 주사선 구동 회로에 제공되는 트랜지스터를 적용할 수 있다. 또한, 산화물 반도체막(927), 절연막(924), 및 제 1 전극(930a)을 사용하여, 용량 소자(936)를 구성한다. 또한, 산화물 반도체막(927)은 전극(928) 및 전극(930b)을 통하여, 용량선(929)과 접속한다. 전극(928)은 트랜지스터(910) 및 트랜지스터(911)의 소스 전극 및 드레인 전극과 같은 도전막으로 형성된다. 전극(930b)은 제 1 전극(930a)과 같은 도전막으로 형성된다. 용량선(929)은 트랜지스터(910) 및 트랜지스터(911)의 게이트 전극과 같은 도전막으로 형성된다. 또한, 여기서는, 용량 소자(926)로서 실시형태 1에 기재된 용량 소자를 사용한 예를 기재하였지만, 적절히 다른 실시형태에 기재된 용량 소자를 사용할 수 있다.
화소부(902)에 제공된 트랜지스터(910)는 표시 소자와 전기적으로 접속되어, 표시 패널을 구성한다. 표시를 수행할 수 있는 한, 다양한 표시 소자를 상기 표시 소자로서 사용할 수 있다.
표시 소자인 액정 소자(913)는 제 1 전극(930a), 제 2 전극(931), 및 액정층(908)을 포함한다. 또한, 액정층(908)을 협지하도록 배향막으로서 기능하는 절연막(932) 및 절연막(933)이 제공된다. 또한, 제 2 전극(931)은 제 2 기판(906) 측에 제공되고, 제 1 전극(930a)과 제 2 전극(931)은 액정층(908)을 개재하여 중첩되는 구성으로 된다.
표시 소자에 전압을 인가하는 제 1 전극 및 제 2 전극(화소 전극, 공통 전극, 대향 전극 등이라고도 함)에서는, 추출되는 광의 방향, 전극이 제공되는 장소, 및 전극의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극(930a) 및 제 2 전극(931)은 실시형태 1에 기재된 전극(121a) 및 화소 전극(121b)과 같은 재료를 적절히 사용할 수 있다.
또한, 스페이서(935)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상 스페이서이며, 제 1 전극(930a)과 제 2 전극(931)의 간격(셀 갭)을 제어하기 위하여 제공된다. 또한, 구(球) 형상의 스페이서를 사용하여도 좋다.
액정 소자를 표시 소자로서 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 배향막이 필요 없는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이고, 이것은 콜렉스테릭 액정을 승온해 나가면 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위로만 발현되기 때문에, 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층에 사용함으로써 온도 범위를 개선시킨다. 또한, 배향막은 유기 수지로 구성되고, 유기 수지는 수소 또는 물 등을 포함하기 때문에, 본 발명의 일 형태에 따른 반도체 장치에 포함되는 트랜지스터의 전기 특성을 저하시킬 우려가 있다. 그래서, 액정층으로서 블루상을 사용함으로써, 유기 수지를 사용하지 않고 본 발명의 일 형태에 따른 반도체 장치를 제작할 수 있어 신뢰성이 높은 반도체 장치를 얻을 수 있다.
제 1 기판(901) 및 제 2 기판(906)은 실재(925)에 의해 고정된다. 실재(925)는 열경화 수지, 광경화 수지 등의 유기 수지를 사용할 수 있다. 또한, 실재(925)는 절연막(924)과 접한다. 또한, 실재(925)는 도 12에 도시된 실재(905)에 상당한다.
실재(925)는 절연막(924) 위에 제공된다. 절연막(924)의 최상층은 질화 절연막이며, 외부로부터 수소나 물 등의 불순물이 침입하는 것을 억제할 수 있다. 그러므로 트랜지스터(910) 및 트랜지스터(911)의 전기 특성의 변동을 억제할 수 있다.
또한, 액정 표시 장치에서, 블랙 매트릭스(차광막), 편광 부재, 위상차 부재, 반사 방지 부재 등 광학 부재(광학 기판) 등은 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 트랜지스터는 정전기 등으로 인해 파괴되기 쉽기 때문에, 구동 회로를 보호하기 위한 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성되는 것이 바람직하다.
도 13에 도시된 액정 표시 장치에서 기판(906)에 제공된 제 2 전극(931)과 전기적으로 접속시키기 위한 공통 접속부(패드부)를 기판(901) 위에 형성하는 예를 도 14에 도시하였다.
공통 접속부는 기판(901)과 기판(906)을 접착시키기 위한 실재와 중첩되는 위치에 배치되고, 실재에 포함되는 도전성 입자를 통하여 제 2 전극(931)과 전기적으로 접속된다. 또는, 실재와 중첩되지 않는 개소(다만, 화소부를 제외함)에 공통 접속부를 제공하고, 공통 접속부과 중첩되도록 도전성 입자를 포함하는 페이스트를 실재와는 별도 제공하여 제 2 전극(931)과 전기적으로 접속시켜도 좋다.
도 14의 (A)는 공통 접속부의 단면도이며, 도 14의 (B)에 도시된 상면도 중 I－J에 상당한다.
공통 전위선(975)은 게이트 절연막(922) 위에 제공되고, 도 14에 도시된 트랜지스터(910)의 소스 전극(971) 또는 드레인 전극(973)과 같은 재료 및 같은 공정으로 제작된다.
또한, 공통 전위선(975)은 절연막(924)으로 덮이고, 절연막(924)은 공통 전위선(975)과 중첩되는 위치에 복수의 개구를 갖는다. 이 개구는, 트랜지스터(910)의 소스 전극(971) 또는 드레인 전극(973) 중 한쪽과 제 1 전극(930a)을 접속시키는 콘택트 홀과 같은 공정으로 제작된다.
또한, 공통 전위선(975) 및 공통 전극(977)이 개구에서 접속된다. 공통 전극(977)은 절연막(934) 위에 제공되고, 접속 단자 전극(915)이나 화소부의 제 1 전극(930a)과 같은 재료 및 같은 공정으로 제작된다.
이와 같이, 화소부(902)의 스위칭 소자의 제작 공정과 공통적으로 공통 접속부를 제작할 수 있다.
공통 전극(977)은 실재에 포함되는 도전성 입자와 접촉하는 전극이며, 기판(906)의 제 2 전극(931)과 전기적으로 접속된다.
또한, 도 14의 (C)에 도시된 바와 같이, 공통 전위선(985)을 트랜지스터(910)의 게이트 전극과 같은 재료, 같은 공정으로 제작하여도 좋다.
도 14의 (C)에 도시된 공통 접속부에서, 공통 전위선(985)은 게이트 절연막(922) 및 절연막(924) 하층에 제공되고, 게이트 절연막(922) 및 절연막(924)은 공통 전위선(985)과 중첩되는 위치에 복수의 개구를 갖는다. 트랜지스터(910)의 소스 전극(971) 또는 드레인 전극(973) 중 한쪽과 제 1 전극(930a)을 접속시키는 콘택트 홀과 같은 공정으로 절연막(924)을 에칭한 후, 게이트 절연막(922)을 선택적으로 더 에칭함으로써 상기 개구를 형성된다.
또한, 공통 전위선(985) 및 공통 전극(987)이 개구에서 접속된다. 공통 전극(987)은 절연막(924) 위에 제공되고, 접속 단자 전극(915)이나 화소부의 제 1 전극(930a)과 같은 재료 및 같은 공정으로 제작된다.
이상으로부터, 상술한 실시형태에 기재된 트랜지스터 및 용량 소자를 적용함으로써, 개구율을 높이면서, 전하 용량을 증대시킨 용량 소자를 갖는 반도체 장치를 제공할 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다.
또한, 트랜지스터에 포함되는 반도체막인 산화물 반도체막은 산소 결손이 저감되어, 수소 등의 불순물이 저감되어 있으므로, 본 발명의 일 형태에 따른 반도체 장치는 양호한 전기 특성을 갖는 반도체 장치가 된다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 적용할 수 있는 휴먼 인터페이스에 대하여 설명한다. 특히, 피검지체가 근접하거나 접촉하는 것을 검지할 수 있는 센서(이후, 터치 센서라고 함)의 구성예에 대하여 설명한다.
터치 센서로서는 정전 용량 방식, 저항막 방식, 표면 탄성 방식, 적외선 방식, 광학 방식 등 다양한 방식을 사용할 수 있다.
정전 용량 방식의 터치 센서로서, 대표적으로는 표면 정전 용량(surface capacitive) 방식, 투영 정전 용량(projected capacitive) 방식 등이 있다. 또한, 투영 정전 용량 방식은 주로 구동 방법의 차이에 따라 자기 용량 방식, 상호 용량 방식 등으로 나누어진다. 상호 용량 방식을 사용하면, 다점(多点)의 동시 검출(다점 검출(multi-touch)이라고도 함)이 가능하게 되어 바람직하다.
여기서는 터치 센서에 대하여 자세히 설명하지만 이 외, 카메라(적외선 카메라를 포함함) 등에 의하여 피검지체(예를 들어, 손가락이나 손 등)의 동작(제스처)이나 사용자의 시점 동작 등을 검지할 수 있는 센서를 휴먼 인터페이스로서 사용할 수도 있다.
[센서의 검지 방법의 예]
도 20의 (A) 및 (B)는 상호 용량 방식의 터치 센서의 구성을 도시한 모식도와 입출력 파형의 모식도다. 터치 센서는 한 쌍의 전극을 구비한 용량 소자를 갖는다. 한 쌍의 전극 중 한쪽 전극에 입력 전압이 입력된다. 또한, 다른 한쪽 전극에 흐르는 전류(또는 다른 한쪽 전극의 전위)를 검출하는 검출 회로를 구비한다.
예를 들어, 도 20의 (A)에 도시된 바와 같이, 입력 전압 파형으로서 구형파(矩形波)를 사용한 경우, 출력 전류 파형으로서 날카로운 피크를 갖는 파형이 검출된다.
또한, 도 20의 (B)에 도시된 바와 같이, 전도성을 갖는 피검지체가 용량 소자에 근접하거나 또는 접촉한 경우 전극 사이의 용량값이 감소되기 때문에 이에 따라 출력 전류값이 감소된다.
이와 같이, 입력 전압에 대한 출력 전류(또는 전위)의 변화를 사용하여 용량의 변화를 검출함으로써 피검지체가 근접하거나 또는 접촉하는 것을 검지할 수 있다.
[터치 센서의 구성예]
도 20의 (C)는 매트릭스 형상으로 배치된 복수의 용량 소자를 구비하는 터치 센서의 구성예를 도시한 것이다.
터치 센서는 X 방향(지면(紙面)상 가로 방향)으로 연장되는 복수의 배선과, 이들 복수의 배선과 교차하여 Y 방향(지면상 세로 방향)으로 연장되는 복수의 배선을 갖는다. 교차하는 2개의 배선 사이에는 용량 소자가 형성된다.
또한, X 방향으로 연장되는 배선에는 입력 전압 또는 공통 전위(접지 전위, 기준 전위를 포함함) 중 어느 하나가 입력된다. 또한, Y 방향으로 연장되는 배선에는 검출 회로(예를 들어, 소스 미터, 센스 앰프 등)가 전기적으로 접속되고 상기 배선에 흐르는 전류(또는 전위)를 검출할 수 있다.
터치 센서는, X 방향으로 연장되는 복수의 배선에 대하여 입력 전압이 입력되도록 순차적으로 주사하여 Y 방향으로 연장되는 배선에 흐르는 전류(또는 전위)의 변화를 검출함으로써 피검지체의 2차원적 센싱이 가능하게 된다.
[터치 패널의 구성예]
복수의 화소를 갖는 표시부와 터치 센서를 구비하는 터치 패널의 구성예와, 상기 터치 패널을 전자 기기에 내장하는 경우의 예에 대하여 이하에서 설명한다.
도 21의 (A)는 터치 패널을 구비하는 전자 기기의 단면 개략도다.
전자 기기(3530)는 하우징(3531)과 상기 하우징(3531) 내에 적어도 터치 패널(3532), 배터리(3533), 및 제어부(3534)를 갖는다. 또한, 터치 패널(3532)은 제어부(3534)와 배선(3535)을 통하여 전기적으로 접속된다. 제어부(3534)에 의하여 표시부로의 화상의 표시나 터치 센서의 센싱 동작이 제어된다. 또한, 배터리(3533)는 제어부(3534)와 배선(3536)을 통하여 전기적으로 접속되고 제어부(3534)에 전력을 공급할 수 있다.
터치 패널(3532)은 그 표시면 측이 외측에 노출되도록 제공된다. 터치 패널(3532)의 노출된 면에 화상을 표시함과 함께 접촉하거나 또는 근접하는 피검지체를 검지할 수 있다.
도 21의 (B) 내지 (E)에 터치 패널의 구성예를 도시하였다.
도 21의 (B)에 도시된 터치 패널(3532)은, 제 1 기판(3541)과 제 2 기판(3543) 사이에 표시부(3542)를 구비하는 표시 패널(3540)과, 터치 센서(3544)를 구비하는 제 3 기판(3545)과, 보호 기판(3546)을 구비한다.
표시 패널(3540)로서는 액정 소자, 유기 EL(Electro Luminescence) 소자가 적용된 표시 장치나, 전자 페이퍼 등, 다양한 표시 장치를 적용할 수 있다. 또한, 터치 패널(3532)은 표시 패널(3540)의 구성에 따라 백 라이트나 편광판 등을 별도 구비하여도 좋다.
보호 기판(3546)의 한쪽 면에 피검지체가 접촉하거나 근접하기 때문에 적어도 보호 기판의 표면은 기계적 강도가 높은 것이 바람직하다. 예를 들어, 이온 교환법이나 풍냉(風冷) 강화법 등에 의하여 물리적 또는 화학적인 처리가 수행되어, 보호 기판의 표면에 압축 응력이 가해진 강화 유리를 보호 기판(3546)으로서 사용할 수 있다. 또는, 표면이 코팅된 플라스틱 등의 가요성 기판을 사용할 수도 있다. 또한, 보호 기판(3546) 위에 보호 필름이나 광학 필름을 제공하여도 좋다.
터치 센서(3544)는 제 3 기판(3545)의 적어도 한쪽 면에 제공된다. 또는 터치 센서(3544)를 구성하는 한 쌍의 전극을 제 3 기판(3545)의 양쪽 면에 형성하여도 좋다. 또한, 터치 패널을 박형화하기 위하여 제 3 기판(3545)으로서 가요성 필름을 사용하여도 좋다. 또한, 터치 센서(3544)는 한 쌍의 기판(필름을 포함함)에 끼워진 구성으로 하여도 좋다.
도 21의 (B)에서는 보호 기판(3546)과 터치 센서(3544)를 구비하는 제 3 기판(3545)이 접착층(3547)에 의하여 접착되는 구성을 도시하였지만 반드시 이들은 접착되지 않아도 좋다. 또한, 제 3 기판(3545)과 표시 패널(3540)을 접착층(3547)에 의하여 접착하는 구성으로 하여도 좋다.
도 21의 (B)에 도시된 터치 패널(3532)은 표시 패널과 터치 센서를 구비하는 기판이 독립적으로 제공된다. 이와 같은 구성을 갖는 터치 패널을 외장형 터치 패널이라고 할 수도 있다. 이와 같은 구성으로 함으로써 표시 패널과 터치 센서를 구비하는 기판을 각각 별도로 제작하고, 이들을 중첩함으로써 표시 패널에 터치 센서 기능을 부가할 수 있기 때문에, 특별한 공정을 거치지 않고 터치 패널을 쉽게 제작할 수 있다.
도 21의 (C)에 도시된 터치 패널(3532)은 제 2 기판(3543) 중 보호 기판(3546) 측의 면에 터치 센서(3544)가 제공된다. 이와 같은 구성을 갖는 터치 패널을 온셀형 터치 패널이라고 할 수도 있다. 이와 같은 구성으로 함으로써 필요한 기판의 개수를 저감시킬 수 있기 때문에 터치 패널의 박형화 및 경량화를 구현할 수 있다.
도 21의 (D)에 도시된 터치 패널(3532)은 터치 센서(3544)가 보호 기판(3546)의 한쪽 면에 제공된다. 이와 같은 구성으로 함으로써 표시 패널과 터치 센서를 각각 별도로 제작할 수 있기 때문에 터치 패널을 쉽게 제작할 수 있다. 더구나 필요한 기판의 개수를 저감시킬 수 있기 때문에 터치 패널의 박형화 및 경량화를 구현할 수 있다.
도 21의 (E)에 도시된 터치 패널(3532)은 터치 센서(3544)가 표시 패널(3540)의 한 쌍의 기판 내측에 제공된다. 이와 같은 구성을 갖는 터치 패널을 인셀형 터치 패널이라고 할 수도 있다. 이와 같은 구성으로 함으로써 필요한 기판의 개수를 저감시킬 수 있기 때문에 터치 패널의 박형화 및 경량화를 구현할 수 있다. 이러한 터치 패널은 예를 들어, 표시부(3542)가 구비하는 트랜지스터나 배선, 전극 등에 의하여 제 1 기판(3541) 위, 또는 제 2 기판(3543) 위에 터치 센서로서 기능하는 회로를 만듦으로써 구현할 수 있다. 또한, 광학식 터치 센서를 사용하는 경우에는 광전 변환 소자를 구비하는 구성으로 하여도 좋다.
[인셀형 터치 패널의 구성예]
복수의 화소를 갖는 표시부에 터치 센서를 내장한 터치 패널의 구성예에 대하여 이하에서 설명한다. 여기서는 화소에 제공되는 표시 소자로서 액정 소자를 적용한 예를 기재한다.
도 22의 (A)는 본 구성예에서 예시하는 터치 패널의 표시부에 제공되는 화소 회로의 일부에서의 등가 회로도다.
한 화소는 적어도 트랜지스터(3503)와 액정 소자(3504)를 갖는다. 또한, 트랜지스터(3503)의 게이트에 배선(3501)이 전기적으로 접속되고, 소스 또는 드레인 중 한쪽에 배선(3502)이 전기적으로 접속된다.
화소 회로는 X 방향으로 연장되는 복수의 배선(예를 들어, 배선(3510_1), 배선(3510_2))과, Y 방향으로 연장되는 복수의 배선(예를 들어, 배선(3511))을 갖고, 이들이 서로 교차하도록 제공되고, 그 사이에 용량 소자가 형성된다.
또한, 화소 회로에 제공되는 화소 중, 인접하는 복수의 화소의 일부는 각각 화소에 제공되는 액정 소자의 한쪽 전극에 의하여 전기적으로 접속되어 한 블록을 형성한다. 상기 블록은 섬 형상의 블록(예를 들어, 블록(3515_1), 블록(3515_2))과 Y 방향으로 연장되는 라인 형상의 블록(예를 들어, 블록(3516))의 2종류으로 나누어진다. 또한, 도 22의 (A)에서는 화소 회로의 일부만을 도시하였지만, 실제로는 이들 2종류의 블록이 X 방향 및 Y 방향으로 연속적으로 배치된다.
X 방향으로 연장되는 배선(3510_1)(또는 배선(3510_2))은 섬 형상의 블록(3515_1)(또는 블록(3515_2))과 전기적으로 접속된다. 또한, 도시하지 않았지만 X 방향으로 연장되는 배선(3510_1)은 라인 형상의 블록을 개재하여 X 방향에 따라 불연속적으로 배치되는 복수의 섬 형상의 블록(3515_1)과 전기적으로 접속한다. 또한, Y 방향으로 연장되는 배선(3511)은 라인 형상의 블록(3516)과 전기적으로 접속된다.
도 22의 (B)는 X 방향으로 연장되는 복수의 배선(3510)과 Y 방향으로 연장되는 복수의 배선(3511)의 접속 구성을 도시한 등가 회로도다. X 방향으로 연장되는 배선(3510) 각각에는 입력 전압 또는 공통 전위를 입력할 수 있다. 또한, Y 방향으로 연장되는 배선(3511) 각각에는 접지 전위를 입력하거나 또는 배선(3511)과 검출 회로를 전기적으로 접속할 수 있다.
[터치 패널의 동작예]
도 23을 사용하여 상술한 터치 패널의 동작에 대하여 이하에서 설명한다.
도 23의 (A)에 나타낸 바와 같이, 1프레임 기간을 기록 기간과 검지 기간으로 나눈다. 기록 기간은 화상 데이터를 화소로 기록하는 기간이고, 배선(3510)(게이트선이라고도 함)이 순차적으로 선택된다. 한편 검지 기간은 터치 센서에 의한 센싱을 수행하는 기간이고 X 방향으로 연장되는 배선(3510)이 순차적으로 선택되어 입력 전압이 입력된다.
도 23의 (B)는 기록 기간에서의 등가 회로도다. 기록 기간에서는 X 방향으로 연장되는 배선(3510)과 Y 방향으로 연장되는 배선(3511)의 양쪽에 공통 전위가 입력된다.
도 23의 (C)는 검지 기간 중 어느 시점에서의 등가 회로도다. 검지 기간에서는 Y 방향으로 연장되는 배선(3511) 각각은 검출 회로와 전기적으로 접속된다. 또한, X 방향으로 연장되는 배선(3510) 중 선택된 배선에는 입력 전압이 입력되고, 그 외의 배선에는 공통 전위가 입력된다.
이와 같이, 화상의 기록 기간과 터치 센서에 의한 센싱을 수행하는 기간을 독립적으로 제공하는 것이 바람직하다. 이로써 화소의 기록을 수행할 때에 생기는 노이즈에 기인한 터치 센서의 감도 저하를 억제할 수 있다.
[화소 구성예]
상술한 터치 패널에 사용할 수 있는 화소의 구성예에 대하여 이하에서 설명한다.
도 24의 (A)는 FFS(Fringe Field Switching)모드가 적용된 화소의 일부를 도시한 단면 개략도다.
화소는, 트랜지스터(3521), 전극(3522), 전극(3523), 액정(3524), 및 컬러 필터(3525)를 구비한다. 개구부를 갖는 전극(3523)은 트랜지스터(3521)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한, 전극(3523)은 절연층을 개재하여 전극(3522) 위에 제공된다. 전극(3523)과 전극(3522)은 각각 액정 소자의 한쪽 전극으로서 기능하고 이들 사이에 전압을 인가함으로써 액정의 배향을 제어할 수 있다.
예를 들어, 전극(3522)을 상술한 배선(3510) 또는 배선(3511)과 전기적으로 접속함으로써 상술한 터치 패널의 화소를 구성할 수 있다.
또한, 전극(3522)을 전극(3523) 위에 제공할 수도 있다. 이 경우, 전극(3522)을 개구부를 갖는 형상으로 하고, 절연층을 개재하여 전극(3523) 위에 제공하면 좋다.
도 24의 (B)는 IPS(In-Plane-Switching)모드가 적용된 화소의 일부를 도시한 단면 개략도다.
화소에 제공되는 전극(3523)과 전극(3522)은 양쪽 모두 빗살 형상을 갖고, 같은 평면 위에 서로 이격하고 맞물리도록 제공된다.
예를 들어, 전극(3522)을 상술한 배선(3510) 또는 배선(3511)과 전기적으로 접속함으로써 상술한 터치 패널의 화소를 구성할 수 있다.
도 24의 (C)는 VA(Vertical Alignment)모드가 적용된 화소의 일부를 도시한 단면 개략도다.
전극(3522)은 액정(3524)을 개재하여 전극(3523)과 대향되도록 제공된다. 또한, 전극(3522)과 중첩되도록 배선(3526)이 제공된다. 배선(3526)은 예를 들어, 도 24의 (C)에 도시된 화소가 속하는 블록과 상이한 블록 사이를 전기적으로 접속하기 위하여 제공할 수 있다.
예를 들어, 전극(3522)을 상술한 배선(3510) 또는 배선(3511)과 전기적으로 접속함으로써 상술한 터치 패널의 화소를 구성할 수 있다.
본 실시형태는 본 명세서 중에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는 본 발명의 일 형태의 일례에서 기재한 트랜지스터를 사용한 정보 처리 장치의 구성에 대하여 도면을 참조하면서 설명한다.
구체적으로는 화소를 선택하는 G신호를 30Hz(1초 동안에 30회) 이상의 빈도, 바람직하게는 60Hz(1초 동안에 60회) 이상 960Hz(1초 동안에 960회) 미만의 빈도로 출력하는 제 1 모드와, 11.6μHz(하루에 1회) 이상 0.1Hz(1초 동안에 0.1회) 미만의 빈도, 바람직하게는 0.28mHz(1시간에 1회) 이상 1Hz(1초 동안에 1회) 미만의 반도로 출력하는 제 2 모드를 구비하는 정보 처리 장치에 대하여 설명한다.
이 정보 처리 장치를 사용하여 정지 화상을 표시하면 리프레시 레이트를 1Hz 미만, 바람직하게는 0.2Hz 이하로 할 수 있고 사용자의 눈에 편한 표시, 사용자의 안정 피로를 경감시키는 표시, 사용자의 눈에 부담을 주지 않는 표시를 할 수 있다. 또한, 표시부에 표시하는 화상의 성질에 따라 최적의 빈도로 표시 화상을 리프레시할 수 있다. 구체적으로는 동영상을 매끄럽게 표시시키는 경우에 비하여 낮은 빈도로 리프레시함으로써 플리커가 적은 정지 화상을 표시시킬 수 있다. 더하여, 소비 전력을 저감시키는 효과도 갖는다.
도 26은 신경성 안정 피로를 설명하기 위한 도면이다.
도 27은 근성 안정 피로를 설명하기 위한 도면이다.
<안정 피로에 대하여>
여기서 안정 피로에 대하여 설명한다. 안정 피로는, 신경성 안정 피로와 근성 안정 피로의 2종류로 나눌 수 있다.
신경성 안정 피로는 표시부가 발하는 광이나 점멸 화면을 오랫동안 계속 보는 것으로 표시부의 밝기가 눈의 망막이나, 신경, 또는 뇌를 자극하여 피로를 느끼게 하는 것이다. 형광등이나 종래의 표시 장치의 표시부가 짧은 간격으로 명멸(明滅)하는 현상을 플리커라고 하지만 이와 같은 플리커는 신경성 안정 피로를 초래한다.
근성 안정 피로는 초점을 조정할 때에 사용하는 모양체의 근육을 혹사함으로써 피로를 느끼게 하는 것이다.
도 26의 (A)에 종래의 표시부의 표시를 나타내는 모식도를 도시하였다. 종래의 표시부의 표시는 1초 동안에 60회 화상이 재기록된다. 이와 같은 화면을 오랫동안 계속 봄으로써 사용자의 눈의 망막, 신경, 또는 뇌를 자극하여 피로를 느끼게 할 우려가 있었다.
도 26의 (B)에 본 실시형태에서 설명하는 정보 처리 장치의 표시를 나타내는 모식도를 도시하였다. 본 실시형태에서 설명하는 정보 처리 장치는 화소를 선택하는 G신호를 출력하는 빈도를 바꿀 수 있다. 특히, 오프 전류가 매우 낮은 트랜지스터를 표시부의 화소부에 사용함으로써 플리커의 발생을 억제하면서 프레임 주파수를 저감할 수 있다. 예를 들어, 5초 동안에 1회 화상을 재기록할 수 있기 때문에 같은 화상을 볼 수 있어 사용자에게 시인될 수 있는 화면의 깜박임을 저감할 수 있다. 이로써 사용자의 눈의 망막, 신경, 또는 뇌로의 자극이 저감되어 신경성 안정 피로를 경감할 수 있다.
또한, 오프 전류가 매우 낮은 트랜지스터로서는 예를 들어, 산화물 반도체를 사용한 트랜지스터, 특히, CAAC-OS막을 사용한 트랜지스터가 바람직하다.
또한, 도 27의 (A)에 도시된 바와 같이, 한 화소의 사이즈가 큰 경우(예를 들어, 정세도(精細度)가 150ppi 미만인 경우), 표시부에 표시된 문자는 희미하게 보인다. 표시부에 표시된 희미한 문자를 오랫동안 계속 보면, 초점을 맞추게 하도록 모양체의 근육이 쉼 없이 움직이고 있음에도 불구하고, 초점을 맞추기 힘든 상태가 계속되기 때문에 눈에 부담을 줄 우려가 있었다.
이에 비하여 도 27의 (B)에 도시된 바와 같은 본 발명의 일 형태에 따른 표시 장치에서는 한 화소의 사이즈가 작고, 정세도가 150ppi, 바람직하게는 200ppi 이상의 고정세(高精細)한 표시가 가능해지므로 치밀하고 매끄러운 표시로 할 수 있다. 이로써 모양체의 근육이 초점을 맞추기 쉬워지므로 사용자의 근성 안정 피로가 경감된다. 또한, 정세도는 화소 밀도(ppi: pixel per inch)를 사용하여 표현할 수 있다. 화소 밀도는 1인치당 화소 개수다. 또한, 화소는 화상을 구성하는 단위다.
또한, 안정 피로를 정량적으로 측정하는 방법이 검토되고 있다. 예를 들어, 신경성 안정 피로의 평가 지표로서는 임계 융합 주파수(CFF: Critical Flicker (Fusion) Frequency) 등이 알려져 있다. 또한, 근성 안정 피로의 평가 지표로서는 조절 시간(accommodation time)이나 조절 근점 거리(near point distance) 등이 알려져 있다.
그 외, 안정 피로를 평가하는 방법으로서 뇌파 측정, 서모그래피법, 눈의 깜빡임 횟수의 측정, 눈물량의 평가, 동공의 수축 반응 속도의 평가나, 자각 증상을 조사하기 위한 앙케트 등이 있다.
본 실시형태에서 설명하는 표시 기능을 갖는 정보 처리 장치(605)는, 표시 장치(640), 연산 장치(620), 및 입력 수단(500)을 갖는다(도 28 참조).
<1. 표시 장치(640)의 구성>
표시 장치(640)는 표시부(630) 및 제어부(610)를 갖는다(도 28 참조). 1차 화상 신호(625_V) 및 1차 제어 신호(625_C)가 표시 장치(640)에 공급될 수 있다. 표시 장치(640)는 화상 정보를 표시부(630)에 표시할 수 있다.
1차 화상 신호(625_V)는 화상의 계조 정보(휘도 정보라고도 함) 외, 예를 들어, 색도 정보 등을 포함한다.
1차 제어 신호(625_C)는 예를 들어, 표시 장치(640)의 주사 동작 타이밍 등을 제어하기 위한 신호 등을 포함한다.
또한, 전원 전위 등은 표시 장치(640)의 제어부(610) 및 표시부(630)에 공급된다.
[1.1 제어부(610)]
제어부(610)는 표시부(630)를 제어하는 기능을 갖는다. 예를 들어, 2차 화상 신호(615_V) 및/또는 2차 제어 신호(615_C) 등을 생성한다.
예를 들어, 제어부(610)가 극성 결정 회로를 구비하는 구성으로 하여도 좋다. 극성 결정 회로는 신호의 극성을 프레임마다 반전할 수 있다.
극성 결정 회로는 2차 화상 신호(615_V)의 극성을 반전시키는 타이밍을 통지하고 상기 타이밍에 따라 제어부(610)가 2차 화상 신호(615_V)의 극성을 반전시키는 기능을 구비하는 구성으로 하여도 좋다. 또한, 제어부(610) 내에서 2차 화상 신호(615_V)의 극성을 반전시켜도 좋고, 제어부(610)로부터의 명령에 따라 표시부(630) 내에서 2차 화상 신호(615_V)의 극성을 반전시켜도 좋다.
또한, 극성 결정 회로가 카운터와 신호 생성 회로를 갖고, 동기 신호를 사용하여 2차 화상 신호(615_V)의 극성을 반전시키는 타이밍을 결정하는 기능을 가져도 좋다.
또한, 카운터는 수평 동기 신호의 펄스를 사용하여 프레임 기간수를 세는 기능을 갖는다. 또한, 신호 생성 회로는 2차 화상 신호(615_V)의 극성을 반전시키는 타이밍을 제어부(610)에 통지하는 기능을 갖는다. 이로써 카운터에서 얻어진 프레임 기간수의 정보를 사용하여 연속되는 복수의 프레임 기간마다 2차 화상 신호(615_V)의 극성을 반전시킬 수 있다.
[1.1.1 2차 화상 신호]
2차 화상 신호(615_V)에는 화상 정보를 포함시킬 수 있다.
예를 들어, 제어부(610)는 1차 화상 신호(625_V)로부터 2차 화상 신호(615_V)를 생성하고, 상기 2차 화상 신호(615_V)를 출력하여도 좋다.
또한, 제어부(610)는 1차 화상 신호(625_V)와 기준 전위(Vsc)의 차이를 편차로 하고 극성이 프레임마다 반전되는 신호를 2차 화상 신호(615_V)로 하여 생성하여도 좋다.
[1.1.2 2차 제어 신호]
2차 제어 신호(615_C)에는 표시부(630)의 제 1 구동 회로(G구동 회로(632)라고도 함)를 제어하기 위한 신호 또는 제 2 구동 회로(S구동 회로(633)라고도 함)를 제어하기 위한 신호를 포함시킬 수 있다.
예를 들어, 제어부(610)가, 수직 동기 신호, 수평 동기 신호 등의 동기 신호를 포함하는 1차 제어 신호(625_C)로부터 2차 제어 신호(615_C)를 생성하여도 좋다.
2차 제어 신호(615_C)는 예를 들어, 스타트 펄스 신호(SP), 래치 신호(LP), 펄스폭 제어 신호(PWC), 클록 신호(CK) 등을 포함한다.
구체적으로는 2차 제어 신호(615_C)에는 S구동 회로(633)의 동작을 제어하는, S구동 회로용 스타트 펄스 신호(SP), S구동 회로용 클록 신호(CK), 래치 신호(LP) 등을 포함시킬 수 있다. 또한, G구동 회로(632)의 동작을 제어하는, G구동 회로용 스타트 펄스 신호(SP), G구동 회로용 클록 신호(CK), 펄스폭 제어 신호(PWC) 등을 포함시킬 수 있다.
[1.2 표시부(630)의 구성]
표시부(630)는 화소부(631), 제 1 구동 회로(G구동 회로(632)라고도 함), 및 제 2 구동 회로(S구동 회로(633)라고도 함)를 갖는다.
화소부(631)는, 420nm보다 짧은 파장의 광을 표시광에 포함하지 않으며, 150ppi 이상의 정세도로 제공된 복수의 화소(631p)와, 상기 복수의 화소(631p)를 접속시키는 배선을 갖는다. 화소(631p) 각각은 주사선(G)의 적어도 하나와 접속되고 신호선(S)의 적어도 하나와 접속된다. 또한, 배선의 종류 및 그 개수는 화소(631p)의 구성, 개수, 및 배치에 의존한다.
예를 들어, 화소(631p)가 화소부(631)에 x열×y행의 매트릭스 형상으로 배치되는 경우, 화소부(631) 내에 신호선(S1)~신호선(Sx) 및 주사선(G1)~주사선(Gy)을 배치한다(도 29의 (A-1) 참조). 복수의 주사선(G1~Gy)은 행마다 G신호를 공급할 수 있다. 복수의 신호선(S1~Sx)은 복수의 화소에 S신호를 공급할 수 있다.
G구동 회로(632)는 G신호(632_G)의 공급을 제어하여 주사선(G)을 선택할 수 있다(도 28 참조).
예를 들어, 화소부(631)를 복수의 영역(구체적으로는 제 1 영역(631a), 제 2 영역(631b), 및 제 3 영역(631c))으로 분할하여 구동시켜도 좋다(도 29의 (A-2) 참조).
각 영역에는 복수의 화소(631p), 상기 화소(631p)를 행마다 선택하기 위한 복수의 주사선(G), 및 선택된 화소(631p)에 S신호(633_S)를 공급하기 위한 복수의 신호선(S)을 제공할 수 있다.
또한, 복수의 G구동 회로(구체적으로는 제 1 G구동 회로(632a), 제 2 G구동 회로(632b), 및 제 3 G구동 회로(632c))를 제공하여도 좋다.
G구동 회로는 G신호(632_G)의 공급을 제어하여 각 영역에 제공된 주사선(G)(구체적으로는 제 1 G구동 회로(632a)는 주사선(G1)~주사선(Gj), 제 2 G구동 회로(632b)는 주사선(Gj+1)~주사선(G2j), 및 제 3 G구동 회로(632c)는 주사선(G2j+1)~주사선(Gy))을 선택할 수 있다.
[1.2.1 G구동 회로]
G구동 회로는 화소 회로(634)를 선택하는 제 1 구동 신호(G신호라고도 함)(632_G)를 화소 회로(634)에 출력한다. G구동 회로(632)는 각 주사선을 선택하는 G신호(632_G)를 각 주사선에 30Hz(1초 동안에 30회) 이상의 빈도, 바람직하게는 60Hz(1초 동안에 60회) 이상 960Hz(1초 동안에 960회) 미만의 빈도로 출력하는 제 1 모드와, 11.6μHz(하루에 1회) 이상 0.1Hz(1초 동안에 0.1회) 미만의 빈도, 바람직하게는 0.28mHz(1시간에 1회) 이상 1Hz(1초 동안에 1회) 미만의 반도로 출력하는 제 2 모드를 구비한다.
G구동 회로(632)는 제 1 모드와 제 2 모드를 전환하여 동작시킬 수 있다. 예를 들어, 모드 전환 신호를 포함하는 2차 제어 신호(615_C) 또는 2차 제어 신호(615_C)에 포함되는 G구동 회로용 스타트 펄스 신호를 사용하여 G구동 회로(632)의 제 1 모드와 제 2 모드를 전환할 수 있다. 구체적으로는 제어부(610)가 출력하는 G구동 회로용 스타트 펄스 신호의 출력 빈도를 제어하여도 좋다.
G신호(632_G)는 G구동 회로(632)에 의하여 생성된다. G신호(632_G)는 행마다 화소(631p)에 출력되고, 화소(631p)는 행마다 선택된다.
[1.2.2 S구동 회로]
표시부(630)는 S구동 회로(633)를 가져도 좋다. S구동 회로는 2차 화상 신호(615_V)로부터 제 2 구동 신호(S신호(633_S)라고도 함)를 생성하고 신호선(S)(구체적으로는 S1~Sx)으로의 상기 S신호(633_S)의 공급을 제어한다.
S신호(633_S)는 화상의 계조 정보 등을 포함한다. S신호(633_S)는 G신호(632_G)에 의하여 선택된 화소(631p)에 공급된다.
[1.2.3 화소부(631)의 구성의 자세한 사항]
화소부(631)는 복수의 화소(631p)를 갖는다.
화소(631p)는 표시 소자(635)와, 상기 표시 소자(635)를 포함하는 화소 회로(634)를 구비한다(도 28 참조).
화소 회로(634)는 공급되는 S신호(633_S)를 유지하여 표시 소자(635)에 화상 정보의 일부를 표시시킨다. 또한, 표시 소자(635)의 종류 또는 구동 방법에 따른 구성을 선택하여 화소 회로(634)에 사용할 수 있다.
[1.2.3.1 화소 회로]
화소 회로(634)의 일례로서 액정 소자(635LC)를 표시 소자(635)에 적용하는 구성을 도 29의 (B-1)에 도시하였다.
화소 회로(634)는 G신호(632_G)가 입력되는 게이트 전극과, S신호가 입력되는 제 1 전극을 구비하는 트랜지스터(634t)와, 트랜지스터(634t)의 제 2 전극과 전기적으로 접속되는 제 1 전극과, 공통 전위가 공급되는 제 2 전극을 구비하는 액정 소자(635LC)를 구비한다.
화소 회로(634)는 표시 소자(635)로의 S신호(633_S)의 공급을 제어하는 트랜지스터(634t)를 갖는다.
트랜지스터(634t)의 게이트는 주사선(G1)~주사선(Gy) 중 어느 하나에 접속된다. 트랜지스터(634t)의 소스 및 드레인 중 한쪽은 신호선(S1)~신호선(Sx) 중 어느 하나에 접속되고 트랜지스터(634t)의 소스 및 드레인 중 다른 한쪽은 표시 소자(635)의 제 1 전극에 접속된다.
화소(631p)는, S신호(633_S)의 화소(631p)로의 입력을 제어하는 스위칭 소자로서 트랜지스터(634t)를 사용한다. 또한, 복수의 트랜지스터를 한 스위칭 소자로서 화소(631p)에 사용하여도 좋다. 상술한 복수의 트랜지스터를 병렬로 접속시켜 한 스위칭 소자로서 사용하여도 좋고, 직렬로 접속하여도 좋고, 직렬과 병렬이 조합된 접속을 사용하여도 좋다.
화소(631p)는 필요에 따라 액정 소자(635LC)의 제 1 전극과 제 2 전극 사이의 전압을 유지하기 위한 용량 소자(634c)에 더하여 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등의 기타 회로 소자를 가져도 좋다. 표시 소자(635)의 제 2 전극에는 소정의 공통 전위(Vcom)가 인가된다.
용량 소자(634c)의 용량은 적절히 조정하면 좋다. 예를 들어, 후술하는 제 2 모드에서 S신호(633_S)를 비교적 긴 기간(구체적으로는 1/60sec 이상) 유지하는 경우에는 용량 소자(634c)를 제공한다. 또한, 용량 소자(634c) 외의 구성을 사용하여 화소 회로(634)의 용량을 조절하여도 좋다. 예를 들어, 액정 소자(635LC)의 제 1 전극과 제 2 전극을 중첩하여 제공함으로써 실질적으로 용량 소자를 형성하여도 좋다.
도 29의 (B-2)에, 화소 회로의 다른 일례로서 EL소자(635EL)를 표시 소자(635)에 적용하는 구성을 도시하였다.
화소 회로(634EL)는, G신호(632_G)가 입력되는 게이트 전극, S신호가 입력되는 제 1 전극, 및 용량 소자(634c)의 제 1 전극과 전기적으로 접속되는 제 2 전극을 갖는 제 1 트랜지스터(634t_1)를 갖는다. 또한, 제 1 트랜지스터(634t_1)의 제 2 전극과 전기적으로 접속되는 게이트 전극, 용량 소자(634c)의 제 2 전극과 전기적으로 접속되는 제 1 전극, 및 EL소자(635EL)의 제 1 전극과 전기적으로 접속되는 제 2 전극을 갖는 제 2 트랜지스터(634t_2)를 갖는다. 또한, 용량 소자(634c)의 제 2 전극 및 제 2 트랜지스터(634t_2)의 제 1 전극에는 전원 전위가 공급되고, EL소자(635EL)의 제 2 전극에는 공통 전위가 공급된다. 또한, 전원 전위와 공통 전위의 전위 차이는 EL소자(635EL)의 발광 시작 전압보다 크다.
[1.2.3.2 트랜지스터]
화소 회로(634)에서, 트랜지스터(634t)는 신호선(S)의 전위를 표시 소자(635)의 제 1 전극에 인가할지 여부를 제어한다.
또한, 본 발명의 일 형태에 따른 표시 장치에 바람직한 트랜지스터로서 산화물 반도체를 사용한 트랜지스터를 적용할 수 있다. 산화물 반도체를 사용한 트랜지스터의 자세한 사항에 대해서는 상술한 실시형태의 기재를 참조할 수 있다.
산화물 반도체막이 적용된 트랜지스터는 종래의 실리콘을 사용한 트랜지스터에 비하여 오프 상태에서의 소스와 드레인 사이의 누설 전류(오프 전류)를 매우 낮게 할 수 있다. 오프 전류가 매우 낮은 트랜지스터를 표시부의 화소부에 사용함으로써 플리커의 발생을 억제하면서 프레임 주파수를 저감할 수 있다.
[1.2.3.3 표시 소자]
표시 소자(635)는 액정 소자(635LC)에 한정되지 않고, 예를 들어, 전압을 인가함으로써 일렉트로루미네선스(Electroluminescence)를 발생하는 OLED소자나 전기 영동을 사용하는 전자 잉크 등 다양한 표시 소자를 적용할 수 있다.
예를 들어, 액정 소자(635LC)에서의 편광의 투과율은 S신호(633_S)의 전위에 의하여 제어할 수 있고, 이로써 계조를 표시할 수 있다.
[1.2.4 광 공급부]
예를 들어, 투과형 액정 소자를 표시 소자(635)에 적용하는 경우, 광 공급부(650)를 표시부(630)에 제공할 수 있다. 광 공급부(650)는 광원을 갖는다. 제어부(610)는 광 공급부(650)가 갖는 광원의 구동을 제어한다. 액정 소자가 제공된 화소부(631)에 광을 공급하여 백 라이트로서 기능한다.
광 공급부(650)의 광원으로서는 냉음극 형광 램프, 발광 다이오드(LED), OLED소자 등을 사용할 수 있다.
특히 광원이 발하는 청색을 나타내는 광의 강도를 다른 색을 나타내는 광의 강도보다 약하게 한 구성이 바람직하다. 광원이 발하는 광에 포함되는 청색을 나타내는 광은 눈의 각막이나 수정체에서 흡수되지 않고 망막까지 도달되기 때문에 망막에 대한 장기적인 영향(예를 들어, 노인 황반 변성 등)이나, 밤새까지 청색을 나타내는 광에 노출되었을 때의 서캐디안 리듬에 나쁜 영향이 미치는 것 등을 저감할 수 있다. 구체적으로는 400nm 이하, 바람직하게는 420nm 이하, 더 바람직하게는 440nm 이하의 파장을 갖는 광(UVA라고도 함)을 포함하지 않는 광원이 바람직하다.
<2. 연산 처리>
연산 장치(620)는 1차 화상 신호(625_V) 및 모드 전환 신호를 포함한 1차 제어 신호(625_C)를 생성한다.
[모드 전환 신호를 포함하는 1차 제어 신호의 예 1]
모드 전환 신호는 예를 들어, 정보 처리 장치(605)를 사용하는 사용자의 명령에 따라 생성하여도 좋다.
정보 처리 장치(605)의 사용자는 입력 수단(500)을 사용하여 표시를 전환하라고 명령할 수 있다. 화상 전환 신호(500_C)가 연산 장치(620)에 공급되고, 연산 장치(620)가 모드 전환 신호를 포함하는 1차 제어 신호(625_C)를 출력하도록 구성하여도 좋다.
모드 전환 신호를 포함하는 1차 제어 신호(625_C)가 표시 장치(640)의 제어부(610)에 공급되고, 제어부가 모드 전환 신호를 포함하는 1차 제어 신호(625_C)를 출력한다.
예를 들어, 제 2 모드로부터 제 1 모드로 전환하는 모드 전환 신호를 포함하는 1차 제어 신호(625_C)가 G구동 회로(632)에 공급되면 G구동 회로(632)는 제 2 모드로부터 제 1 모드로 전환한다. 그리고 G구동 회로(632)는 G신호를 1프레임분 이상 출력하고 나서 제 2 모드로 전환한다.
구체적으로는 입력 수단(500)이 페이지 넘기기 동작을 검지한 경우에, 화상 전환 신호(500_C)를 연산 장치(620)에 출력하도록 구성하여도 좋다.
연산 장치(620)는, 페이지 넘기기 동작을 포함하는 1차 화상 신호(625_V)를 생성하고 상기 1차 화상 신호(625_V)와 함께 모드 전환 신호를 포함하는 1차 제어 신호(625_C)를 출력한다.
상기 1차 화상 신호(625_V)와 상기 1차 제어 신호(625_C)가 공급된 제어부(610)는, 모드 전환 신호를 포함하는 2차 제어 신호(615_C)와 페이지 넘기기 동작을 포함하는 2차 화상 신호(615_V)를 공급한다.
모드 전환 신호를 포함하는 2차 제어 신호(615_C)가 공급된 G구동 회로(632)는 제 2 모드로부터 제 1 모드로 전환하여 높은 빈도로 G신호(632_G)를 출력한다.
페이지 넘기기 동작을 포함하는 2차 화상 신호(615_V)가 공급된 S구동 회로(633)는, 상기 2차 화상 신호(615_V)로부터 생성한 S신호(633_S)를 화소 회로(634)에 출력한다.
이로써 화소(631p)는 페이지 넘기기 동작을 포함하는 복수의 프레임 화상을 높은 빈도로 재기록할 수 있다. 이 결과, 페이지 넘기기 동작을 포함하는 2차 화상 신호(615_V)를 매끄럽게 표시할 수 있다.
[모드 전환 신호를 포함하는 1차 제어 신호의 예 2]
연산 장치(620)가, 표시부(630)에 출력하는 1차 화상 신호(625_V)에 따른 화상이 동영상인지 정지 화상인지를 판별하여, 판별한 결과에 따라 모드 전환 신호를 포함하는 1차 제어 신호(625_C)를 출력하도록 구성하여도 좋다.
구체적으로는, 1차 화상 신호(625_V)에 따른 화상이 동영상인 경우에는 상기 연산 장치(620)가 제 1 모드를 선택하는 전환 신호를 출력하고, 정지 화상인 경우에는 상기 연산 장치(620)가 제 2 모드를 선택하는 전환 신호를 출력하는 구성으로 하여도 좋다.
또한, 동영상인지 정지 화상인지를 판별하는 방법으로서는 1차 화상 신호(625_V)에 포함되는 한 프레임 신호와 그 앞뒤 프레임 신호의 차분이 미리 정해진 차분보다 큰 경우에 동영상이라고 판별하고, 그 이하인 경우에 정지 화상이라고 판별하면 좋다.
제어부(610)가 G구동 회로의 동작 모드를 한 모드로부터 다른 모드로 전환할 때(예를 들어, 제 2 모드로부터 제 1 모드로 전환할 때), 한번 이상의 소정 횟수 G신호(632_G)를 출력하고 나서, G구동 회로를 다른 모드로 전환하는 구성으로 하여도 좋다.
<3. 입력 수단>
입력 수단(500)으로서는 터치 패널, 터치 패도, 마우스, 조이스틱(joystick), 트랙볼(trackball), 데이터 글러브(data glove), 촬상 장치 등을 사용할 수 있다. 연산 장치(620)는, 입력 수단(500)으로부터 입력되는 전기 신호와 표시부의 좌표를 결부시킬 수 있다. 이로써 사용자가 표시부에 표시되는 정보를 처리시키기 위한 명령을 입력할 수 있다.
사용자가 입력 수단(500)으로부터 입력하는 정보로서는 예를 들어, 표시부에 표시되는 화상의 표시 위치를 바꾸기 위하여 드래그하는 명령, 표시되어 있는 화상을 보내어 다음 화상을 표시시키기 위하여 스와이프하는 명령, 연속적으로 이어진 화상을 순차적으로 표시시키기 위하여 스크롤하는 명령, 특정한 화상을 선택하는 명령, 화상을 표시하는 크기를 변화시키기 위하여 핀치인, 핀치아웃하는 명령 외, 손으로 써 문자 입력하는 명령 등을 들 수 있다.
또한, 조도는, 단위 면적의 피조사 면에 단위 시간당 입사되는, 눈의 분광 감도가 가미된 광량이다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 10)
본 발명의 일 형태에 따른 반도체 장치는, 다양한 전자 기기(게임기도 포함됨)에 적용할 수 있다. 전자 기기로서는 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 게임기(파친코(pachinko)기나 슬롯 머신 등), 게임기의 하우징을 들 수 있다. 이러한 전자 기기의 일례를 도 15에 도시하였다.
도 15의 (A)는 표시부를 갖는 테이블(9000)을 도시한 것이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되고, 표시부(9003)에 영상을 표시할 수 있다. 또한, 4개의 다리부(9002)에 의하여 하우징(9001)이 지지된 구성을 도시하였다. 또한, 하우징(9001)에 전력을 공급하기 위한 전원 코드(9005)를 갖는다.
상술한 실시형태 중 어느 하나에 기재된 반도체 장치는 표시부(9003)에 사용할 수 있다. 그러므로, 표시부(9003)의 표시 품질을 높게 할 수 있다.
표시부(9003)는 터치 입력 기능을 갖고, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면을 조작하거나 정보를 입력할 수 있고, 또한 다른 가전 제품과 통신할 수 있거나 또는 다른 가전 제품을 제어할 수 있게 함으로써, 화면 조작에 의하여 다른 가전 제품을 컨트롤하는 제어 장치로 하여도 좋다. 예를 들어, 이미지 센서 기능을 갖는 반도체 장치를 사용하면 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한, 하우징(9001)에 제공된 힌지에 의하여 표시부(9003)의 화면을 바닥에 대하여 수직으로 세울 수도 있어 텔레비전 장치로서도 이용할 수 있다. 좁은 방에 큰 화면을 갖는 텔레비전 장치를 설치하면 자유 공간이 좁아지지만, 테이블에 표시부가 내장되면 방의 공간을 유효하게 이용할 수 있다.
도 15의 (B)는 텔레비전 장치(9100)를 도시한 것이다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 내장되고, 표시부(9103)에 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9105)에 의하여 하우징(9101)이 지지된 구성을 도시하였다.
텔레비전 장치(9100)는 하우징(9101)이 구비한 조작 스위치나 별체의 리모트 컨트롤러(9110)에 의하여 조작할 수 있다. 리모트 컨트롤러(9110)가 구비한 조작 키(9109)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9110)에 상기 리모트 컨트롤러(9110)로부터 출력되는 정보를 표시하는 표시부(9107)를 제공하는 구성으로 하여도 좋다.
도 15의 (B)에 도시된 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비한다. 텔레비전 장치(9100)는, 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 수행할 수도 있다.
상술한 실시형태 중 어느 하나에 기재된 반도체 장치는 표시부(9103), 표시부(9107)에 사용할 수 있다. 그러므로, 텔레비전 장치의 표시 품질을 향상시킬 수 있다.
도 15의 (C)는 컴퓨터(9200)를 도시한 것이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상술한 실시형태 중 어느 하나에 기재된 반도체 장치는 표시부(9203)에 사용할 수 있다. 그러므로, 컴퓨터(9200)의 표시 품질을 향상시킬 수 있다.
표시부(9203)는 터치 입력 기능을 갖고, 컴퓨터(9200)의 표시부(9203)에 표시된 표시 버튼을 손가락 등으로 터치함으로써, 화면을 조작하거나 정보를 입력할 수 있고, 또한 다른 가전 제품과 통신할 수 있거나 또는 다른 가전 제품을 제어할 수 있게 함으로써, 화면 조작에 의하여 다른 가전 제품을 컨트롤하는 제어 장치로 하여도 좋다. 예를 들어, 실시형태 5에 기재된 이미지 센서 기능을 갖는 반도체 장치를 사용하면 표시부(9203)에 터치 입력 기능을 갖게 할 수 있다.
도 16의 (A) 및 (B)는 폴더형 태블릿 단말이다. 도 16의 (A)는 펼친 상태를 도시한 것이며, 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 후크(9033), 및 조작 스위치(9038)를 갖는다.
상술한 실시형태 중 어느 하나에 기재된 반도체 장치는 표시부(9631a), 표시부(9631b)에 사용할 수 있다. 그러므로, 태블릿형 단말의 표시 품질을 향상시킬 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한, 표시부(9631a)에서는 영역의 반이 표시만 하는 기능을 갖는 구성이고 영역의 나머지 반이 터치 패널 기능을 갖는 구성을 일례로서 도시하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역을 터치 패널 기능을 갖는 구성으로 하여도 좋다. 예를 들어 표시부(9631a)의 전체 면에 키보드 버튼을 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)으로의 터치 입력을 동시에 할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등 표시 방향의 전환이나, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말에 내장된 광 센서로 검출되는 사용 시의 외광의 광량에 따라 최적의 표시 휘도로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라 자이로 센서나, 가속도 센서 등 기울기를 검출하는 센서 등 다른 검출 장치를 내장하여도 좋다.
또한, 도 16의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 도시하였지만 이것에 특별히 한정되지 않고, 서로 크기가 상이하여도 좋고 서로 표시 품질이 상이하여도 좋다. 예를 들어 한쪽 표시부를 다른 쪽 표시부보다 고정세하게 표시할 수 있는 표시 패널로 하여도 좋다.
도 16의 (B)는 태블릿 단말을 닫은 상태를 도시한 것이며, 하우징(9630), 태양 전지(9633), 및 충방전 제어 회로(9634)를 갖는다. 또한, 도 16의 (B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한, 태블릿형 단말은 반으로 접을 수 있기 때문에 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a) 및 표시부(9631b)를 보호할 수 있기 때문에 내구성이 뛰어나며 장기 사용의 관점에서 봐도 신뢰성이 뛰어난 태블릿형 단말을 제공할 수 있다.
또한, 이 외에도 도 16의 (A) 및 (B)에 도시된 태블릿형 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력으로 조작하거나 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양 전지(9633)에 의하여, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등으로 공급할 수 있다. 또한, 태양 전지(9633)를 하우징(9630)의 한쪽 면 또는 양쪽 면에 제공할 수 있어, 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있기 때문에 바람직하다. 또한 배터리(9635)로서 리튬 이온 전지를 사용하면 소형화를 도모할 수 있는 등 이점이 있다.
또한, 도 16의 (B)에 도시된 충방전 제어 회로(9634)의 구성 및 동작에 대하여 도 16의 (C)에 도시된 블록도를 참조하여 설명한다. 도 16의 (C)는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1)~스위치(SW3), 및 표시부(9631)를 도시한 것이며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 및 스위치(SW1)~스위치(SW3)가 도 16의 (B)에 도시된 충방전 제어 회로(9634)에 대응하는 개소다.
먼저, 외광을 사용하여 태양 전지(9633)에 의하여 발전되는 경우의 동작예에 대하여 설명한다. 태양 전지로 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)에 의하여 승압 또는 강압된다. 또한, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는, 스위치(SW1)를 온 상태로 하여, 컨버터(9637)로 표시부(9631)에 필요한 전압으로 승압 또는 강압한다. 또한, 표시부(9631)에서 표시하지 않을 때는 스위치(SW1)를 오프 상태로 하고 스위치(SW2)를 온 상태로 하여 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 기재하였지만, 특별히 한정되지 않고 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의하여 배터리(9635)를 충전하는 구성이라도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 다른 충전 수단을 조합하여 수행하는 구성으로 하여도 좋다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
[실시예]
본 실시예에서는 용량 소자를 구성하는 한 쌍의 전극 중 한쪽에 투광성을 갖는 반도체막에 불순물을 포함시킨 전극을 사용하여 표시시켰다. 표시된 화상을 도 49에 나타내었다.
도 49를 보면, 투광성을 갖는 반도체막에 불순물을 포함시킨 전극을 갖는 용량 소자를 사용하더라도 표시시킬 수 있는 것이 확인되었다.
[참고예]
산화물 반도체가 청색을 나타내는 광을 흡수하는 것을 확인하기 위하여 파장과 투과율의 관계를 나타낸다.
시료 1은, 질화 실리콘막 400nm와, 질화 실리콘막 위의 산화 질화 실리콘막 50nm와, 산화 질화 실리콘막 위의 In-Ga-Zn계 산화물막 35nm와, In-Ga-Zn계 산화물막 위의 질화 실리콘막 100nm와, 질화 실리콘막 위의 산화 실리콘과 인듐 주석 산화물의 화합물 100nm를 갖는다.
시료 2는, 질화 실리콘막 400nm와, 질화 실리콘막 위의 In-Ga-Zn계 산화물막 35nm와, In-Ga-Zn계 산화물막 위의 산화 실리콘막 450nm와, 산화 실리콘막 위의 질화 실리콘막 100nm와, 질화 실리콘막 위의 산화 실리콘과 인듐 주석 산화물의 화합물 100nm를 갖는다.
시료 3은, 질화 실리콘막 400nm와, 질화 실리콘막 위의 산화 질화 실리콘막 50nm와, 산화 질화 실리콘막 위의 In-Ga-Zn계 산화물막 35nm와, In-Ga-Zn계 산화물막 위의 산화 실리콘막 450nm와, 산화 실리콘막 위의 질화 실리콘막 100nm와, 질화 실리콘막 위의 산화 실리콘과 인듐 주석 산화물의 화합물 100nm를 갖는다.
여기서, 도 30에 파장과 투과율의 관계를 나타내었다. 도면 중의 실선은 시료 1, 점선은 시료 2, 일점 쇄선은 시료 3을 나타낸다. 도 30에 나타낸 바와 같이, 모든 시료에서, 다른 가시광 영역에 비하여 파장이 400nm~460nm의 영역에서 투과율이 저감되는 것이 확인되었다. 투과율이 저감됨으로써 시료가 400nm~460nm 내의 영역의 광을 흡수하는 것이 시사되었다.
100: 화소부
101: 화소
102: 기판
103: 트랜지스터
104: 주사선 구동 회로
105: 용량 소자
106: 신호선 구동 회로
107: 주사선
108: 액정 소자
109: 신호선
111: 반도체막
113: 도전막
115: 용량선
117: 개구
119: 반도체막
120: 도전막
121a: 전극
121b: 화소 전극
123a: 개구
123b: 개구
125: 도전막
126: 절연막
127: 게이트 절연막
128: 절연막
129: 절연막
130: 절연막
131: 절연막
132: 절연막
133: 절연막
154: 대향 전극
199a: 제 1 산화물막
199b: 산화물 반도체막
199c: 제 2 산화물막
201: 화소
205: 용량 소자
220: 도전막
221a: 전극
221b: 화소 전극
223a: 개구
223b: 개구
225: 절연막
226: 절연막
227: 게이트 절연막
228: 절연막
229: 절연막
230: 절연막
231: 절연막
232: 절연막
233: 절연막
245: 용량 소자
500: 입력 수단
500_C: 신호
600: 스퍼터링용 타깃
601: 이온
602: 스퍼터링 입자
603: 피성막면
605: 정보 처리 장치
610: 제어부
615_C: 2차 제어 신호
615_V: 2차 화상 신호
620: 연산 장치
623: 트랜지스터
625_C: 1차 제어 신호
625_V: 1차 화상 신호
627: 게이트 전극
628: 반도체막
629: 소스 전극
630: 표시부
631: 화소부
631a: 영역
631b: 영역
631c: 영역
631p: 화소
632: G구동 회로
632_G: G신호
632a: G구동 회로
632b: G구동 회로
632c: G구동 회로
633: S구동 회로
633_S: S신호
634: 화소 회로
634c: 용량 소자
634EL: 화소 회로
634t: 트랜지스터
634t_1: 트랜지스터
634t_2: 트랜지스터
635: 표시 소자
635EL: EL소자
635LC: 액정 소자
639: 드레인 전극
640: 표시 장치
641: 도전막
901: 기판
902: 화소부
903: 신호선 구동 회로
904: 주사선 구동 회로
905: 실재
906: 기판
908: 액정층
910: 트랜지스터
911: 트랜지스터
913: 액정 소자
915: 접속 단자 전극
916: 단자 전극
918: FPC
918a: FPC
918b: FPC
919: 이방성 도전제
922: 게이트 절연막
923: 절연막
924: 절연막
925: 실재
926: 용량 소자
927: 산화물 반도체막
928: 전극
929: 용량선
930a: 제 1 전극
930b: 전극
931: 제 2 전극
932: 절연막
933: 절연막
934: 절연막
935: 스페이서
936: 용량 소자
971: 소스 전극
973: 드레인 전극
975: 공통 전위선
977: 공통 전극
985: 공통 전위선
987: 공통 전극
3501: 배선
3502: 배선
3503: 트랜지스터
3504: 액정 소자
3510: 배선
3510_1: 배선
3510_2: 배선
3511: 배선
3515_1: 블록
3515_2: 블록
3516: 블록
3521: 트랜지스터
3522: 전극
3523: 전극
3524: 액정
3525: 컬러 필터
3526: 배선
3530: 전자 기기
3531: 하우징
3532: 터치 패널
3533: 배터리
3534: 제어부
3535: 배선
3536: 배선
3540: 표시 패널
3541: 기판
3542: 표시부
3543: 기판
3544: 터치 센서
3545: 기판
3546: 보호 기판
3547: 접착층
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 후크
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9100: 텔레비전 장치
9101: 하우징
9103: 표시부
9105: 스탠드
9107: 표시부
9109: 조작 키
9110: 리모트 컨트롤러
9200: 컴퓨터
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부 접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼
101: 화소
102: 기판
103: 트랜지스터
104: 주사선 구동 회로
105: 용량 소자
106: 신호선 구동 회로
107: 주사선
108: 액정 소자
109: 신호선
111: 반도체막
113: 도전막
115: 용량선
117: 개구
119: 반도체막
120: 도전막
121a: 전극
121b: 화소 전극
123a: 개구
123b: 개구
125: 도전막
126: 절연막
127: 게이트 절연막
128: 절연막
129: 절연막
130: 절연막
131: 절연막
132: 절연막
133: 절연막
154: 대향 전극
199a: 제 1 산화물막
199b: 산화물 반도체막
199c: 제 2 산화물막
201: 화소
205: 용량 소자
220: 도전막
221a: 전극
221b: 화소 전극
223a: 개구
223b: 개구
225: 절연막
226: 절연막
227: 게이트 절연막
228: 절연막
229: 절연막
230: 절연막
231: 절연막
232: 절연막
233: 절연막
245: 용량 소자
500: 입력 수단
500_C: 신호
600: 스퍼터링용 타깃
601: 이온
602: 스퍼터링 입자
603: 피성막면
605: 정보 처리 장치
610: 제어부
615_C: 2차 제어 신호
615_V: 2차 화상 신호
620: 연산 장치
623: 트랜지스터
625_C: 1차 제어 신호
625_V: 1차 화상 신호
627: 게이트 전극
628: 반도체막
629: 소스 전극
630: 표시부
631: 화소부
631a: 영역
631b: 영역
631c: 영역
631p: 화소
632: G구동 회로
632_G: G신호
632a: G구동 회로
632b: G구동 회로
632c: G구동 회로
633: S구동 회로
633_S: S신호
634: 화소 회로
634c: 용량 소자
634EL: 화소 회로
634t: 트랜지스터
634t_1: 트랜지스터
634t_2: 트랜지스터
635: 표시 소자
635EL: EL소자
635LC: 액정 소자
639: 드레인 전극
640: 표시 장치
641: 도전막
901: 기판
902: 화소부
903: 신호선 구동 회로
904: 주사선 구동 회로
905: 실재
906: 기판
908: 액정층
910: 트랜지스터
911: 트랜지스터
913: 액정 소자
915: 접속 단자 전극
916: 단자 전극
918: FPC
918a: FPC
918b: FPC
919: 이방성 도전제
922: 게이트 절연막
923: 절연막
924: 절연막
925: 실재
926: 용량 소자
927: 산화물 반도체막
928: 전극
929: 용량선
930a: 제 1 전극
930b: 전극
931: 제 2 전극
932: 절연막
933: 절연막
934: 절연막
935: 스페이서
936: 용량 소자
971: 소스 전극
973: 드레인 전극
975: 공통 전위선
977: 공통 전극
985: 공통 전위선
987: 공통 전극
3501: 배선
3502: 배선
3503: 트랜지스터
3504: 액정 소자
3510: 배선
3510_1: 배선
3510_2: 배선
3511: 배선
3515_1: 블록
3515_2: 블록
3516: 블록
3521: 트랜지스터
3522: 전극
3523: 전극
3524: 액정
3525: 컬러 필터
3526: 배선
3530: 전자 기기
3531: 하우징
3532: 터치 패널
3533: 배터리
3534: 제어부
3535: 배선
3536: 배선
3540: 표시 패널
3541: 기판
3542: 표시부
3543: 기판
3544: 터치 센서
3545: 기판
3546: 보호 기판
3547: 접착층
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 후크
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9100: 텔레비전 장치
9101: 하우징
9103: 표시부
9105: 스탠드
9107: 표시부
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9110: 리모트 컨트롤러
9200: 컴퓨터
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9202: 하우징
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9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼
Claims (14)
- 반도체 장치에 있어서,
게이트 전극, 소스 전극, 드레인 전극, 및 투광성을 갖는 반도체막을 포함하는 트랜지스터와;
상기 투광성을 갖는 반도체막이 형성된 표면 위의, 용량 소자의 한 쌍의 전극 중 한쪽으로서 기능하는 투광성을 갖는 도전막과;
상기 투광성을 갖는 도전막 위의, 상기 용량 소자의 유전체막으로서 기능하는 절연막과;
상기 트랜지스터와 전기적으로 접속되는, 상기 용량 소자의 상기 한 쌍의 전극 중 다른 한쪽으로서 기능하는 화소 전극과;
상기 게이트 전극이 형성된 표면 위의 용량선과;
상기 화소 전극이 형성된 표면 위의 전극과;
상기 소스 전극 또는 상기 드레인 전극이 형성된 표면 위의 도전막을 포함하고,
상기 용량선은 상기 전극 및 상기 도전막을 통하여 상기 투광성을 갖는 도전막과 전기적으로 접속되고,
상기 투광성을 갖는 도전막은 상기 투광성을 갖는 반도체막보다 도전율이 높은 영역을 포함하는, 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 반도체 장치에 있어서,
게이트 전극, 소스 전극, 드레인 전극, 및 투광성을 갖는 반도체막을 포함하는 트랜지스터와;
상기 투광성을 갖는 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에 있고, 산화 절연막 위에 질화 절연막이 적층된 구조를 갖는 절연막과;
상기 투광성을 갖는 반도체막이 형성된 표면 위의, 상기 산화 절연막과 접하면서 용량 소자의 한 쌍의 전극 중 한쪽으로서 기능하는 투광성을 갖는 도전막과;
상기 트랜지스터와 전기적으로 접속되는, 상기 용량 소자의 상기 한 쌍의 전극 중 다른 한쪽으로서 기능하는 화소 전극과;
상기 게이트 전극이 형성된 표면 위의 용량선과;
상기 화소 전극이 형성된 표면 위의 전극과;
상기 소스 전극 또는 상기 드레인 전극이 형성된 표면 위의 도전막을 포함하고,
상기 질화 절연막은 상기 용량 소자의 유전체막으로서 기능하고,
상기 용량선은 상기 전극 및 상기 도전막을 통하여 상기 투광성을 갖는 도전막과 전기적으로 접속되고,
상기 투광성을 갖는 도전막은 상기 투광성을 갖는 반도체막보다 도전율이 높은 영역을 포함하는, 반도체 장치. - 제 1 항 또는 제 6 항에 있어서,
상기 게이트 전극 위에 상기 투광성을 갖는 반도체막이 있고,
상기 투광성을 갖는 반도체막 위에 상기 소스 전극 및 상기 드레인 전극이 있고,
상기 도전막 위에 상기 전극이 있는, 반도체 장치. - 제 1 항 또는 제 6 항에 있어서,
상기 투광성을 갖는 반도체막은 산화물 반도체막인, 반도체 장치. - 제 8 항에 있어서,
상기 산화물 반도체막이 사이에 끼워진 제 1 산화물막과 제 2 산화물막을 더 포함하는, 반도체 장치. - 제 1 항 또는 제 6 항에 있어서,
상기 투광성을 갖는 도전막은 수소, 붕소, 질소, 불소, 알루미늄, 인, 비소, 인듐, 주석, 안티모니 및 희가스 원소로부터 선택된 1종 이상의 원소를 포함하는, 반도체 장치. - 트랜지스터 및 용량 소자를 포함하는 반도체 장치의 제작 방법에 있어서,
상기 트랜지스터의 게이트 전극 및 용량선을 형성하는 단계와;
상기 게이트 전극 및 상기 용량선 위에 제 1 절연막을 형성하는 단계와;
상기 제 1 절연막 위에, 상기 용량 소자의 한 쌍의 전극 중 한쪽으로서 기능하는 투광성을 갖는 반도체막 및 상기 트랜지스터의 투광성을 갖는 반도체막을 형성하는 단계와;
투광성을 갖는 도전막을 형성하기 위하여 상기 용량 소자의 상기 투광성을 갖는 반도체막에 도펀트를 첨가하는 단계와;
상기 제 1 절연막 및 상기 트랜지스터의 상기 투광성을 갖는 반도체막 위에 소스 전극 및 드레인 전극을 형성하고, 상기 제 1 절연막 및 상기 용량 소자의 상기 투광성을 갖는 도전막 위에서 직접 접하는 도전막을 형성하는 단계와;
상기 제 1 절연막, 상기 소스 전극, 상기 드레인 전극, 및 상기 도전막 위에 제 2 절연막을 형성하는 단계와;
상기 제 1 절연막 및 상기 제 2 절연막에, 상기 용량선에 도달되는 제 1 개구를 형성함과 동시에 상기 제 2 절연막에, 상기 도전막에 도달되는 제 2 개구를 형성하는 단계와;
상기 제 2 절연막 위에서 상기 제 1 개구 및 상기 제 2 개구에 전극을 형성하고, 상기 용량 소자의 상기 투광성을 갖는 도전막과 중첩되고 상기 용량 소자의 상기 한 쌍의 전극 중 다른 한쪽으로서 기능하는 화소 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법. - 제 11 항에 있어서,
상기 제 2 절연막은 산화 절연막 위에 질화 절연막이 적층된 구조를 갖는, 반도체 장치의 제작 방법. - 트랜지스터 및 용량 소자를 포함하는 반도체 장치의 제작 방법에 있어서,
상기 트랜지스터의 게이트 전극 및 용량선을 형성하는 단계와;
상기 게이트 전극 및 상기 용량선 위에 제 1 절연막을 형성하는 단계와;
상기 제 1 절연막 위에, 상기 용량 소자의 한 쌍의 전극 중 한쪽으로서 기능하는 투광성을 갖는 반도체막 및 상기 트랜지스터의 투광성을 갖는 반도체막을 형성하는 단계와;
상기 제 1 절연막 및 상기 트랜지스터의 상기 투광성을 갖는 반도체막 위에 소스 전극 및 드레인 전극을 형성하고, 상기 제 1 절연막 및 상기 용량 소자의 상기 투광성을 갖는 반도체막 위에서 직접 접하는 도전막을 형성하는 단계와;
상기 제 1 절연막, 상기 소스 전극, 상기 드레인 전극, 및 상기 도전막 위에 제 2 절연막을 형성하는 단계와;
상기 용량 소자의 상기 투광성을 갖는 반도체막이 노출되도록 상기 제 2 절연막의 일부를 가공하는 단계와;
상기 제 2 절연막 및 상기 용량 소자의 상기 노출된 투광성을 갖는 반도체막 위에 제 3 절연막을 형성하는 단계와;
상기 제 3 절연막의 성분을 상기 용량 소자의 상기 투광성을 갖는 반도체막에 분산함으로써 투광성을 갖는 도전막을 형성하는 단계와;
상기 제 1 절연막, 상기 제 2 절연막, 및 상기 제 3 절연막에, 상기 용량선에 도달되는 제 1 개구를 형성함과 동시에, 상기 제 2 절연막 및 상기 제 3 절연막에, 상기 도전막에 도달되는 제 2 개구를 형성하는 단계와;
상기 제 3 절연막 위에서 상기 제 1 개구 및 상기 제 2 개구에 전극을 형성하고, 상기 용량 소자의 상기 투광성을 갖는 도전막과 중첩되고 상기 용량 소자의 상기 한 쌍의 전극 중 다른 한쪽으로서 기능하는 화소 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법. - 제 13 항에 있어서,
상기 제 2 절연막은 산화 절연막을 포함하고, 상기 제 3 절연막은 질화 절연막을 포함하는, 반도체 장치의 제작 방법.
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