JP6255452B2

JP6255452B2 - 表示装置及びその製造方法

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Publication number: JP6255452B2
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Inventors: 典弘植村; 剛史野田; 秀和三宅; 功鈴村
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Description

本発明は、表示装置及びその製造方法に関する。

フラットパネルディスプレイにおいて、スイッチング素子として薄膜トランジスタ（Thin Film Transistor; TFT）が使用されている。ボトムゲート型のＴＦＴでは、基板にゲート電極が設けられ、ゲート電極を覆うように基板上にゲート絶縁膜が形成されている。ゲート電極の存在によって基板上に凸部が形成され、ゲート絶縁膜は、その成膜プロセスの特性から、下地の凸部の表面形状に従った表面形状を有する。すなわち、ゲート絶縁膜は、ゲート電極の周縁からゲート電極の表面に沿って高さが変化する部分（段差）を有する。言い換えると、ゲート絶縁膜は、ゲート電極の端部の上方に段差を有する。

特許文献１には、チャネル保護層を有し、アモルファスシリコン又はポリシリコンからなる半導体層を、ゲート電極の周縁よりも内側に配置した構造が開示されている。この構造では、ゲート電極の周縁よりも内側に半導体層が位置しているため、ゲート絶縁膜の段差上には、半導体層が存在しない。

特許文献２には、チャネル保護層を有し、酸化物半導体層を、ゲート電極の外側まで延長した構造が開示されている。この構造では、ゲート電極の外側に半導体層が位置しているため、ゲート絶縁膜の段差上に半導体層が存在する。

特開２０１０−２７８０７７号公報特開２０１１−１６６１３５号公報

特許文献１に開示される構造を酸化物半導体で実現しようとした場合、チャネル保護層の加工時にゲート絶縁膜も削れてしまい、ゲート絶縁膜が薄くなることで、絶縁耐圧が低下するという問題が生じる。

特許文献２に開示される構造では、特に絶縁耐圧の低下が問題となる部分、即ちゲート電極の厚みによって生じるゲート絶縁膜の段差部の上方にも半導体層が形成されている。そのため、チャネル保護層の加工時に、半導体層が保護層となるので、ゲート絶縁膜まで削れて絶縁耐圧が低下するということはない。

しかしながら、ボトムゲート型のＴＦＴにおいて、ゲート電極よりも半導体層が広く形成されている場合には、バックライト光が半導体層に入射し、半導体層（チャネル）の劣化を加速し、信頼性が低下するという問題が生じる。

本発明は、入光による信頼性の低下及び絶縁耐圧の低下を防ぐことを目的とする。

（１）本発明に係る表示装置は、基板と、前記基板の上に設けられたゲート電極と、前記ゲート電極を覆うように前記基板の上に設けられるゲート絶縁膜と、チャネル領域、ソース領域及びドレイン領域を連続一体的に有するトランジスタ構成用領域と、前記トランジスタ構成用領域から分離されて前記ゲート絶縁膜の一部を覆う被覆領域と、を有するように、前記ゲート絶縁膜の上に設けられた酸化物半導体層と、前記酸化物半導体層の前記チャネル領域上に設けられたチャネル保護層と、前記酸化物半導体層の前記ソース領域及び前記ドレイン領域にそれぞれ接して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上に設けられたパッシベーション層と、を有し、前記ゲート絶縁膜は、膜厚が８０ｎｍ以上２０００ｎｍ以下の範囲であり、前記酸化物半導体層の膜厚は、３０ｎｍ以上５００ｎｍ以下の範囲であることを特徴とする。本発明によれば、ゲート絶縁膜の段差部が、酸化物半導体層の被覆領域によって覆われるので、絶縁層が厚くなって絶縁耐圧の低下を防ぐことができる。また、酸化物半導体層の被覆領域は、トランジスタ構成用領域から分離されているので、入光によって信頼性が低下することはない。

（２）（１）に記載された表示装置において、前記ゲート電極に接続されたゲート配線と、前記ソース電極に接続されたソース配線と、前記ドレイン電極に接続されたドレイン配線と、をさらに有し、前記ゲート絶縁膜は、前記ゲート配線を覆うように前記基板の上に設けられ、前記ゲート配線の表面形状に従って凸部を有し、前記ゲート配線の周縁から立ち上がる形状に沿って高さが変化する段差部を有し、前記ソース配線及び前記ドレイン配線の少なくとも一方は、前記ゲート絶縁膜を介して前記ゲート配線と立体的に交差し、前記酸化物半導体層は、前記段差部の、前記ソース配線及び前記ドレイン配線の前記少なくとも一方と重なる領域を覆うように、前記トランジスタ構成用領域から分離された第２の被覆領域を含むことを特徴としてもよい。

（３）（１）又は（２）に記載された表示装置において、前記酸化物半導体層は、前記トランジスタ構成用領域及び前記被覆領域の厚みが同じになるように形成されていることを特徴としてもよい。

（４）（２）に記載された表示装置において、前記酸化物半導体層は、前記トランジスタ構成用領域、前記被覆領域及び前記第２の被覆領域の厚みが同じになるように形成されていることを特徴としてもよい。

（５）（１）から（４）のいずれか１項に記載された表示装置において、前記酸化物半導体層は、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｉｎ-Ｓｎ-Ｚｎ-Ｏ系、Ｉｎ-Ｚｎ-Ｏ系、Ｉｎ-Ｓｎ-Ｏ系、Ｚｎ-Ｏ系及びＳｎ-Ｏ系からなる群より選択される一の酸化物半導体からなることを特徴としてもよい。

（６）本発明に係る表示装置の製造方法は、基板の上に設けられたゲート電極を覆って前記基板の上にゲート絶縁膜を８０ｎｍ以上２０００ｎｍ以下の範囲の膜厚になるように形成する工程と、チャネル領域、ソース領域及びドレイン領域を連続一体的に有するトランジスタ構成用領域と、前記トランジスタ構成用領域から分離されて前記ゲート絶縁膜の一部を覆う被覆領域と、を有するように、前記ゲート絶縁膜の上に酸化物半導体層を３０ｎｍ以上５００ｎｍ以下の範囲の膜厚になるように形成する工程と、前記酸化物半導体層の上に保護層を形成する工程と、前記保護層及び前記ゲート絶縁膜に対してエッチングが進行し、前記酸化物半導体層がエッチングストッパとして機能するエッチングによって、前記酸化物半導体層の前記チャネル領域上に一部がチャネル保護層として残るように、前記保護層をパターニングする工程と、前記酸化物半導体層の前記ソース領域及び前記ドレイン領域にそれぞれ接するようにソース電極及びドレイン電極を形成する工程と、前記ソース電極及び前記ドレイン電極の上にパッシベーション層を形成する工程と、を含むことを特徴とする。本発明によれば、酸化物半導体層の被覆領域がエッチングストッパになるため、ゲート絶縁膜の段差部はエッチングされない。そのため、段差部でゲート絶縁膜が薄くならないので、絶縁耐圧の低下を防ぐことができる。また、酸化物半導体層の被覆領域は、トランジスタ構成用領域から分離されているので、入光によって信頼性が低下することはない。

（７）（６）に記載された表示装置の製造方法において、前記基板の上には、前記ゲート電極に接続されるようにゲート配線が形成され、前記ゲート絶縁膜は、前記ゲート配線を覆って、前記ゲート配線の表面形状に従って凸部を有し、前記ゲート配線の周縁から立ち上がる形状に沿って高さが変化する段差部を有するように形成し、前記ゲート絶縁膜の上には、前記ソース電極に接続されるようにソース配線を形成し、前記ゲート絶縁膜の上には、前記ドレイン電極に接続されるようにドレイン配線を形成し、前記ソース配線及び前記ドレイン配線の少なくとも一方は、前記ゲート絶縁膜を介して前記ゲート配線と立体的に交差するように形成し、前記酸化物半導体層は、前記段差部の、前記ソース配線及び前記ドレイン配線の前記少なくとも一方と重なる領域を覆うように、前記トランジスタ構成用領域から分離された第２の被覆領域を有するように形成することを特徴としてもよい。

（８）（６）又は（７）に記載された表示装置の製造方法において、前記酸化物半導体層は、前記トランジスタ構成用領域及び前記被覆領域の厚みが同じになるように形成することを特徴としてもよい。

（９）（６）に記載された表示装置の製造方法において、前記酸化物半導体層は、前記トランジスタ構成用領域、前記被覆領域及び前記第２の被覆領域の厚みが同じになるように形成することを特徴としてもよい。

（１０）（６）から（９）のいずれか１項に記載された表示装置の製造方法において、前記酸化物半導体層は、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｉｎ-Ｓｎ-Ｚｎ-Ｏ系、Ｉｎ-Ｚｎ-Ｏ系、Ｉｎ-Ｓｎ-Ｏ系、Ｚｎ-Ｏ系及びＳｎ-Ｏ系からなる群より選択される一の酸化物半導体から形成することを特徴としてもよい。

本発明の実施形態に係る表示装置を示す断面図である。第２基板の積層構造の平面図である。図２に示す構造のIII−III線断面図である。図２に示す構造のIV−IV線断面図である。本発明の実施形態に係る表示装置の製造方法を説明する図である。本発明の実施形態に係る表示装置の製造方法を説明する図である。

以下、本発明の実施形態について図面を参照して説明する。

図１は、本発明の実施形態に係る表示装置を示す断面図である。表示装置は、第１基板１０を有する。第１基板１０には、ブラックマトリクス１２、カラーフィルタ１４、平坦化層１６及び第１配向膜１８が積層されており、カラーフィルタ基板を構成している。第１配向膜１８に対向して、セルギャップをあけて、第２配向膜２０が配置されている。第１配向膜１８及び第２配向膜２０の間に液晶材料２２が配置されている。

図１に示す表示装置は、本実施形態では液晶表示装置であるが、それ以外の有機エレクトロルミネッセンス表示装置などであってもよい。第２配向膜２０は、第２基板２４に積層された構造の最上層である。第２基板２４は、例えばガラスからなる。

図２は、第２基板２４の積層構造の平面図である。第２基板２４には、トランジスタのゲート電極２６が形成されている。トランジスタは、ボトムゲート型の薄膜トランジスタである。薄膜トランジスタが形成された第２基板２４は、ＴＦＴ（Thin Film Transistor）基板とよばれる。ゲート電極２６は、アルミニウム、モリブデン、クロム、銅、タングステン、チタン、ジルコニウム、タンタル、銀及びマンガンから選ばれた元素、またはこれらの元素を組み合わせた合金などで形成する。また、チタンの上にアルミニウムを積層する、もしくはアルミニウムの上層と下層をチタンではさむなどの積層構造を採用しても良い。表示装置は、図２に示すように、ゲート電極２６に接続されたゲート配線２８を有する。

表示装置は、ゲート絶縁膜３０を有する。ゲート絶縁膜３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などの絶縁膜で形成することができ、これらの絶縁膜を積層した構造でもよい。ただし、ゲート絶縁膜３０の最上層又は１層で形成するときのゲート絶縁膜３０は、その上に後述する酸化物半導体層４０が接するので、酸化物半導体層４０に与える影響を考慮して、シリコン酸化膜であることが好ましい。ゲート絶縁膜３０は、膜厚が８０ｎｍ以上２０００ｎｍ以下の範囲で、絶縁耐圧や容量を考慮して最適な膜厚で構成すれば良い。

ゲート絶縁膜３０は、ゲート電極２６を覆うように第２基板２４の上に設けられている。ゲート絶縁膜３０は、ゲート電極２６の表面形状に従って凸部３２を有する。詳しくは、ゲート電極２６の表面が第２基板２４の表面から盛り上がることで凸部３２が形成される。ゲート絶縁膜３０は、ゲート電極２６の周縁から立ち上がる形状に沿って高さが変化する段差部３４を有する。つまり、ゲート電極２６の端部の上方に段差部３４が形成される。

図３は、図２に示す構造のIII−III線断面図である。図４は、図２に示す構造のIV−IV線断面図である。

ゲート絶縁膜３０は、ゲート配線２８も覆うように第２基板２４の上に設けられている。ゲート絶縁膜３０は、図３に示すように、ゲート配線２８の表面形状に従って第２の凸部３６を有する。詳しくは、ゲート配線２８の表面が第２基板２４の表面から盛り上がることで第２の凸部３６が形成される。ゲート絶縁膜３０は、ゲート配線２８の周縁から立ち上がる形状に沿って高さが変化する第２の段差部３８を有する。つまり、ゲート配線２８の側端部の上方に第２の段差部３８が形成される。

表示装置は、酸化物半導体層４０を有する。酸化物半導体層４０は、例えば、インジウム、ガリウム、亜鉛及び酸素を主成分とする元素からなるＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体であり、これをＩＧＺＯ膜と記載することもある。酸化物半導体は、これ以外にＩｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｓｎ−Ｏ系、などを用いても良い。酸化物半導体層４０の膜厚は、３０ｎｍ以上５００ｎｍ以下の範囲で、大電流を必要とするデバイスに用いる場合には厚く形成する等、目的に応じて膜厚を調整すれば良い。

酸化物半導体層４０は、ゲート絶縁膜３０の上に設けられている。酸化物半導体層４０は、図１及び図２に示すように、トランジスタ構成用領域４２を有する。トランジスタ構成用領域４２は、チャネル領域４４、ソース領域４６及びドレイン領域４８を連続一体的に有する。

酸化物半導体層４０は、図１に示すように、ゲート絶縁膜３０の段差部３４を覆う被覆領域５０を含む。被覆領域５０は、トランジスタ構成用領域４２から分離されている。被覆領域５０は、トランジスタ構成用領域４２と厚みが同じになるように形成されている。

本実施形態によれば、ゲート絶縁膜３０の段差部３４が、酸化物半導体層４０の被覆領域５０によって覆われるので、絶縁層が厚くなって絶縁耐圧の低下を防ぐことができる。また、酸化物半導体層４０の被覆領域５０は、トランジスタ構成用領域４２から分離されているので、入光によって信頼性が低下することはない。

酸化物半導体層４０は、図２に示すように、第２の被覆領域５２を含む。第２の被覆領域５２は、第２の段差部３８の上に配置されている。第２の被覆領域５２は、トランジスタ構成用領域４２から分離されている。第２の被覆領域５２は、トランジスタ構成用領域４２及び被覆領域５０と厚みが同じになるように形成されている。

本実施形態によれば、ゲート絶縁膜３０の第２の段差部３８が、酸化物半導体層４０の第２の被覆領域５２によって覆われるので、絶縁層が厚くなって絶縁耐圧の低下を防ぐことができる。また、酸化物半導体層４０の第２の被覆領域５２は、トランジスタ構成用領域４２から分離されているので、入光によって信頼性が低下することはない。

表示装置は、図１及び図２に示すように、チャネル保護層５４を有する。チャネル保護層５４は、シリコン酸化膜で形成する。チャネル保護層５４は、酸化物半導体層４０のチャネル領域４４上に設けられている。

表示装置は、ソース電極５６及びドレイン電極５８を有する。ソース電極５６及びドレイン電極５８は、酸化物半導体層４０のソース領域４６及びドレイン領域４８にそれぞれ接して設けられている。ソース電極５６及びドレイン電極５８は、上述したゲート電極２６として選択可能な材料から形成されており、ゲート電極２６と同じ材料から形成してもよい。

図２に示すように、ソース電極５６にソース配線６０が接続され、ドレイン電極５８にはドレイン配線６２が接続されている。ソース配線６０及びドレイン配線６２の少なくとも一方（例えばドレイン配線６２）は、ゲート絶縁膜３０を介してゲート配線２８と立体的に交差する。第２の被覆領域５２は、第２の段差部３８の、ソース配線６０及びドレイン配線６２の少なくとも一方と重なる領域を覆う。なお、ソース配線６０及びドレイン配線６２の他方（例えばソース配線６０）は、図２の例では、画素電極６４に接続されている。

表示装置は、パッシベーション層６６を有する。パッシベーション層６６は、シリコン酸化膜、シリコン窒化膜又はシリコン酸窒化膜などの絶縁膜で形成してもよいし、これらの絶縁膜を積層して形成してもよい。パッシベーション層６６は、ソース電極５６及びドレイン電極５８の上に設けられている。パッシベーション層６６の上に第２配向膜２０が形成されている。

図５（Ａ）〜図６（Ｃ）は、本発明の実施形態に係る表示装置の製造方法を説明する図である。

表示装置の製造方法は、ゲート絶縁膜３０の形成、酸化物半導体層４０の形成、チャネル保護層５４の形成、ソース電極５６及びドレイン電極５８の形成並びにパッシベーション層６６の形成を含む。

まず、ゲート電極２６が設けられた第２基板２４を用意する（図５（Ａ）参照）。ゲート電極２６の形成プロセスでは、例えば、スパッタリング法により、モリブデン膜、アルミニウム膜などの金属導電膜を成膜する。そして、金属導電膜上に感光性樹脂膜を塗布した後に、これを露光及び現像することによってパターニングして、レジストパターンを形成する。その後、レジストパターンから露出する金属導電膜をウエットエッチングもしくはドライエッチングにより除去した後、レジストパターンを剥離して、ゲート電極２６を形成する。第２基板２４がガラスからなる場合、ガラスからのアルカリイオン等の混入を防ぐため、第２基板２４上にシリコン窒化膜を形成し、その上にゲート電極２６を形成しても良い。

図５（Ａ）に示すように、ゲート電極２６を覆うようにゲート絶縁膜３０を第２基板２４に形成する。ゲート絶縁膜３０は、プラズマＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜、シリコン窒化膜又はシリコン酸窒化膜などを成膜することで形成する。ゲート絶縁膜３０には、ゲート電極２６の表面形状に従って凸部３２が形成される。ゲート絶縁膜３０には、ゲート電極２６の周縁から立ち上がる形状に沿って高さが変化する段差部３４が形成される。

第２基板２４の上には、ゲート電極２６に接続されるようにゲート配線２８が形成されている（図２参照）。ゲート絶縁膜３０は、ゲート配線２８を覆うように形成する。ゲート絶縁膜３０は、ゲート配線２８の表面形状に従って第２の凸部３６（図３参照）を有するように形成する。ゲート絶縁膜３０は、ゲート配線２８の周縁から立ち上がる形状に沿って高さが変化する第２の段差部３８（図３参照）を有するように形成する。

図５（Ｂ）に示すように、ゲート絶縁膜３０の上に酸化物半導体層４０を形成する。酸化物半導体層４０の形成プロセスでは、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｓｎ−Ｏ系などの酸化物半導体を成膜する。

図５（Ｃ）に示すように、酸化物半導体層４０を、トランジスタ構成用領域４２を有するようにパターニングする。詳しくは、酸化物半導体層４０上に、感光性樹脂膜を塗布した後に、これを露光及び現像することによってパターニングして、レジストパターンを形成する。レジストパターンは、酸化物半導体層４０のトランジスタ構成用領域４２、被覆領域５０及び第２の被覆領域５２（図２参照）を覆うように形成する。その後、レジストパターンから露出する酸化物半導体層４０をウエットエッチングにより除去した後、レジストパターンを剥離する。酸化物半導体層４０に、酸素や一酸化二窒素を用いたプラズマ処理を施すことで、酸素欠陥の少ない酸化物半導体層４０を形成することが出来る。

トランジスタ構成用領域４２は、チャネル領域４４、ソース領域４６及びドレイン領域４８を連続一体的に有する。酸化物半導体は、被覆領域５０を有するように形成する。被覆領域５０は、トランジスタ構成用領域４２から分離されてゲート絶縁膜３０の段差部３４を覆う。被覆領域５０は、トランジスタ構成用領域４２と厚みが同じになるように形成する。

酸化物半導体層４０は、ゲート絶縁膜３０の第２の段差部３８を覆う第２の被覆領域５２を有するように形成する（図３参照）。第２の被覆領域５２は、トランジスタ構成用領域４２から分離されるように形成する。第２の被覆領域５２は、トランジスタ構成用領域４２及び被覆領域５０と厚みが同じになるように形成する。

図５（Ｄ）に示すように、酸化物半導体層４０の上に保護層６８を形成する。プラズマＣＶＤ法等によりシリコン酸化膜を成膜して保護層６８を形成する。

図６（Ａ）に示すように、保護層６８をパターニングする。詳しくは、酸化物半導体層４０のチャネル領域４４上に一部がチャネル保護層５４として残るように、保護層６８をパターニングする。パターニングはエッチングによって行う。例えば、保護層６８の上に感光性樹脂膜を塗布し、これを露光及び現像することによってパターニングして、レジストパターンを形成する。その後、レジストパターンから露出する保護層６８をドライエッチングにより除去して、チャネル保護層５４を形成する。

エッチングは、保護層６８及びゲート絶縁膜３０に対してエッチングが進行し、酸化物半導体層４０がエッチングストッパとして機能するエッチングである。すなわち、保護層６８をドライエッチングするときに、ゲート絶縁膜３０の酸化物半導体層４０で覆われている部分は、酸化物半導体層４０がエッチングストッパの役割を果たすため、エッチングされることは無い。例えばエッチャントとしてＣＦ_４等のエッチングガスを用いた場合、シリコン酸化膜はプラズマによって生じたイオン衝撃によって削れるが、ＩＧＺＯ等の酸化物半導体はイオン衝撃による耐性が強く殆ど削れないので、酸化物半導体層４０はエッチングストッパの役割を果たす。

保護層６８及びゲート絶縁膜３０を主に構成する元素はＳｉＯ_ｘであり、両者のエッチングレートがほぼ同等であるため、保護層６８のドライエッチング加工時に、酸化物半導体層４０から露出するゲート絶縁膜３０が削れる。大型基板全面においてエッチングレートを均一にすることは難しく、位置によって削れる量が異なる。ソース電極５６及びドレイン電極５８を形成した後、ゲート電極２６の端部上ではゲート絶縁膜３０の付きまわり（カバレッジ）が悪いので、これに加えてゲート絶縁膜３０の削れる量が多くなると、ゲート電極２６とドレイン電極５８との絶縁耐圧が１００Ｖを下回るような耐圧の低下を引き起こすことがあった。

本実施形態では、ゲート電極２６の端部上のゲート絶縁膜３０の付きまわりが悪い位置に、酸化物半導体層４０（被覆領域５０）を形成することで、保護層６８のドライエッチング加工時に、酸化物半導体層４０がエッチングストッパとなり、ゲート絶縁膜３０が削れるのを防止することが出来る。これによって、ゲート電極２６の端部上のゲート絶縁膜３０の付きまわりが悪い位置でのゲート電極２６とドレイン電極５８との絶縁耐圧は、２００Ｖを下回ることは無く、信頼性の高い薄膜トランジスタを実現することが出来る。

なお、アモルファスシリコンＴＦＴ（Thin Film Transistor）やポリシリコンＴＦＴ（Thin Film Transistor）において、上記と同様に半導体層をエッチングストッパに用いようとしても、アモルファスシリコンやポリシリコンは、シリコン酸化膜又はシリコン窒化膜とエッチングレートがほぼ同じであるため、エッチングストッパとして使用することが困難となる。これに対して、本実施形態のように、酸化物半導体をトランジスタに使用するときには、段差部に酸化物半導体を形成し、これをドライエッチングのエッチングストッパとして用いることが可能となる。

例えばチャネル層を５０ｎｍ、エッチングストッパ層を２００ｎｍで形成した場合、アモルファスシリコンやポリシリコンを段差部にチャネル層と同じ５０ｎｍで形成したとしても、エッチングストッパ２００ｎｍをドライエッチングする間に、段差部に形成した５０ｎｍのアモルファスシリコンやポリシリコンは全て削れてしまい、ゲート絶縁膜まで達し、ゲート絶縁膜まで削れてしまう。一方で、上記したように酸化物半導体はドライエッチングに対して耐性があるため、このようなことは問題とならない。従って、本実施形態は、酸化物半導体をチャネル層として用いた場合の特徴的な技術である。

保護層６８をドライエッチングした後、レジストパターンを剥離する。図には示していないが、ソース電極５６及びドレイン電極５８を形成する前に、ゲート電極２６へのコンタクトホールをゲート絶縁膜３０に形成しておいても良い。

図６（Ｂ）に示すように、ソース電極５６及びドレイン電極５８を形成する。ソース電極５６及びドレイン電極５８の形成プロセスでは、スパッタリング法により、モリブデン膜又はアルミニウム膜などの金属導電膜を成膜する。続いて、金属導電膜上に感光性樹脂膜を塗布し、これを露光及び現像することによってパターニングしてレジストパターンを形成する。その後、レジストパターンから露出する金属導電膜をウエットエッチングにより除去した後、レジストパターンを剥離し、ソース電極５６及びドレイン電極５８を形成する。ソース電極５６及びドレイン電極５８は、酸化物半導体層４０のソース領域４６及びドレイン領域４８にそれぞれ接するように形成する。

ゲート絶縁膜３０の上に、ソース電極５６に接続されるようにソース配線６０を形成する（図２参照）。ゲート絶縁膜３０の上には、ドレイン電極５８に接続されるようにドレイン配線６２を形成する。ソース配線６０及びドレイン配線６２の少なくとも一方は、ゲート絶縁膜３０を介してゲート配線２８と立体的に交差するように形成する。ゲート絶縁膜３０の第２の段差部３８には、酸化物半導体層４０の第２の被覆領域５２が形成されており、ゲート配線２８と立体交差するソース配線６０及びドレイン配線６２の少なくとも一方は、第２の被覆領域５２の上を通るように形成する。

図６（Ｃ）に示すように、ソース電極５６及びドレイン電極５８の上にパッシベーション層６６を形成する。パッシベーション層６６は、シリコン酸化膜、シリコン窒化膜又はシリコン酸窒化膜などの絶縁膜をプラズマＣＶＤ法等により成膜することで形成する。その後、図には示していないが、ソース電極５６及びドレイン電極５８へのコンタクトホールをパッシベーション層６６に形成する。パッシベーション層６６の上には、図１に示すように、第２配向膜２０を形成する。また、その後、第１基板１０及び第２基板２４を対向させて両者間に液晶材料２２を配置する。その他、本実施形態に係る製造方法は、液晶表示装置を製造するときの周知のプロセスを含む。

本実施形態によれば、酸化物半導体層４０の被覆領域５０がエッチングストッパになるため、ゲート絶縁膜３０の段差部３４はエッチングされない。そのため、段差部３４でゲート絶縁膜３０が薄くならないので、絶縁耐圧の低下を防ぐことができる。また、酸化物半導体層４０の被覆領域５０は、トランジスタ構成用領域４２から分離されているので、入光によって信頼性が低下することはない。

本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。

１０第１基板、１２ブラックマトリクス、１４カラーフィルタ、１６平坦化層、１８第１配向膜、２０第２配向膜、２２液晶材料、２４第２基板、２６ゲート電極、２８ゲート配線、３０ゲート絶縁膜、３２凸部、３４段差部、３６第２の凸部、３８第２の段差部、４０酸化物半導体層、４２トランジスタ構成用領域、４４チャネル領域、４６ソース領域、４８ドレイン領域、５０被覆領域、５２
第２の被覆領域、５４チャネル保護層、５６ソース電極、５８ドレイン電極、６０ソース配線、６２ドレイン配線、６４画素電極、６６パッシベーション層、６８保護層。

Claims

基板と、
前記基板の上に設けられたゲート電極と、
前記ゲート電極を覆うように前記基板の上に設けられるゲート絶縁膜と、
チャネル領域、ソース領域及びドレイン領域を連続一体的に有するトランジスタ構成用領域と、前記トランジスタ構成用領域から分離されて前記ゲート絶縁膜の一部を覆う一対の被覆領域と、を有するように、前記ゲート絶縁膜の上に設けられた酸化物半導体層と、
前記酸化物半導体層の前記チャネル領域上に設けられたチャネル保護層と、
前記酸化物半導体層の前記ソース領域及び前記一対の被覆領域の一方に接して設けられたソース電極と、
前記酸化物半導体層の前記ドレイン領域及び前記一対の被覆領域の他方に接して設けられたドレイン電極と、
前記ソース電極及び前記ドレイン電極の上に設けられたパッシベーション層と、
を有し、
前記ゲート絶縁膜は、膜厚が８０ｎｍ以上２０００ｎｍ以下の範囲であり、
前記酸化物半導体層の膜厚は、３０ｎｍ以上５００ｎｍ以下の範囲であることを特徴とする表示装置。
請求項１に記載された表示装置において、
前記ゲート電極に接続されたゲート配線と、
前記ソース電極に接続されたソース配線と、
前記ドレイン電極に接続されたドレイン配線と、
をさらに有し、
前記ゲート絶縁膜は、前記ゲート配線を覆うように前記基板の上に設けられ、前記ゲート配線の表面形状に従って凸部を有し、前記ゲート配線の周縁から立ち上がる形状に沿って高さが変化する段差部を有し、
前記ソース配線及び前記ドレイン配線の少なくとも一方は、前記ゲート絶縁膜を介して前記ゲート配線と立体的に交差し、
前記酸化物半導体層は、前記段差部の、前記ソース配線及び前記ドレイン配線の前記少なくとも一方と重なる領域を覆うように、前記トランジスタ構成用領域から分離された第２の被覆領域を含むことを特徴とする表示装置。
請求項１又は２に記載された表示装置において、
前記酸化物半導体層は、前記トランジスタ構成用領域及び前記一対の被覆領域の厚みが同じになるように形成されていることを特徴とする表示装置。
請求項２に記載された表示装置において、
前記酸化物半導体層は、前記トランジスタ構成用領域、前記一対の被覆領域及び前記第２の被覆領域の厚みが同じになるように形成されていることを特徴とする表示装置。
請求項１から４のいずれか１項に記載された表示装置において、
前記酸化物半導体層は、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｉｎ-Ｓｎ-Ｚｎ-Ｏ系、Ｉｎ-Ｚｎ-Ｏ系、Ｉｎ-Ｓｎ-Ｏ系、Ｚｎ-Ｏ系及びＳｎ-Ｏ系からなる群より選択される一の酸化物半導体からなることを特徴とする表示装置。
基板の上に設けられたゲート電極を覆って前記基板の上にゲート絶縁膜を８０ｎｍ以上２０００ｎｍ以下の範囲の膜厚になるように形成する工程と、
チャネル領域、ソース領域及びドレイン領域を連続一体的に有するトランジスタ構成用領域と、前記トランジスタ構成用領域から分離されて前記ゲート絶縁膜の一部を覆う一対の被覆領域と、を有するように、前記ゲート絶縁膜の上に酸化物半導体層を３０ｎｍ以上５００ｎｍ以下の範囲の膜厚になるように形成する工程と、
前記酸化物半導体層の上に保護層を形成する工程と、
前記保護層及び前記ゲート絶縁膜に対してエッチングが進行し、前記酸化物半導体層がエッチングストッパとして機能するエッチングによって、前記酸化物半導体層の前記チャネル領域上に一部がチャネル保護層として残るように、前記保護層をパターニングする工程と、
前記酸化物半導体層の前記ソース領域及び前記一対の被覆領域の一方に接するようにソース電極を形成する工程と、
前記酸化物半導体層の前記ドレイン領域及び前記一対の被覆領域の他方に接するようにドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極の上にパッシベーション層を形成する工程と、
を含むことを特徴とする表示装置の製造方法。
請求項６に記載された表示装置の製造方法において、
前記基板の上には、前記ゲート電極に接続されるようにゲート配線が形成され、
前記ゲート絶縁膜は、前記ゲート配線を覆って、前記ゲート配線の表面形状に従って凸部を有し、前記ゲート配線の周縁から立ち上がる形状に沿って高さが変化する段差部を有するように形成し、
前記ゲート絶縁膜の上には、前記ソース電極に接続されるようにソース配線を形成し、
前記ゲート絶縁膜の上には、前記ドレイン電極に接続されるようにドレイン配線を形成し、
前記ソース配線及び前記ドレイン配線の少なくとも一方は、前記ゲート絶縁膜を介して前記ゲート配線と立体的に交差するように形成し、
前記酸化物半導体層は、前記段差部の、前記ソース配線及び前記ドレイン配線の前記少なくとも一方と重なる領域を覆うように、前記トランジスタ構成用領域から分離された第２の被覆領域を有するように形成することを特徴とする表示装置の製造方法。
請求項６又は７に記載された表示装置の製造方法において、
前記酸化物半導体層は、前記トランジスタ構成用領域及び前記一対の被覆領域の厚みが同じになるように形成することを特徴とする表示装置の製造方法。
請求項７に記載された表示装置の製造方法において、
前記酸化物半導体層は、前記トランジスタ構成用領域、前記一対の被覆領域及び前記第２の被覆領域の厚みが同じになるように形成することを特徴とする表示装置の製造方法。
請求項６から９のいずれか１項に記載された表示装置の製造方法において、
前記酸化物半導体層は、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｉｎ-Ｓｎ-Ｚｎ-Ｏ系、Ｉｎ-Ｚｎ-Ｏ系、Ｉｎ-Ｓｎ-Ｏ系、Ｚｎ-Ｏ系及びＳｎ-Ｏ系からなる群より選択される一の酸化物半導体から形成することを特徴とする表示装置の製造方法。