CN118284985A - 薄膜晶体管及其制作方法、显示基板和显示装置 - Google Patents

薄膜晶体管及其制作方法、显示基板和显示装置 Download PDF

Info

Publication number
CN118284985A
CN118284985A CN202380008916.9A CN202380008916A CN118284985A CN 118284985 A CN118284985 A CN 118284985A CN 202380008916 A CN202380008916 A CN 202380008916A CN 118284985 A CN118284985 A CN 118284985A
Authority
CN
China
Prior art keywords
substrate
thin film
film transistor
active layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202380008916.9A
Other languages
English (en)
Inventor
王东方
杨锦
李佩柔
王浩然
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of CN118284985A publication Critical patent/CN118284985A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本公开提供一种薄膜晶体管及其制作方法、显示基板、显示装置，薄膜晶体管包括：设置在衬底上的栅极、有源层、源极和漏极，所述有源层位于所述源极远离所述衬底的一侧，所述栅极位于所述有源层远离所述衬底的一侧；所述源极和所述漏极均与所述有源层连接；缓冲层，设置在所述有源层与所述源极所在层之间；栅极绝缘层，设置在所述有源层与所述栅极所在层之间，所述栅极绝缘层具有镂空部；转接电极，位于所述有源层远离所述衬底的一侧，所述转接电极的一部分通过所述镂空部与所述有源层电连接，且另一部分通过第一过孔与所述源极电连接，其中，所述第一过孔至少贯穿所述有源层和所述缓冲层；所述第一过孔在所述衬底上的正投影与所述镂空部在所述衬底上的正投影存在交叠。

Description

薄膜晶体管及其制作方法、显示基板和显示装置 技术领域
本公开涉及显示技术领域，具体涉及一种薄膜晶体管及其制作方法、显示基板和显示装置。
背景技术
在显示基板上，不同层的导电结构之间进行电连接时，需要通过过孔来连接。其中，过孔是通过构图工艺形成的，过孔的大小影响着产品的分辨率、边框大小、透过率等等。
发明内容
本公开提供一种薄膜晶体管及其制作方法、显示基板和显示装置。
第一方面，本公开提供一种薄膜晶体管，包括：
设置在衬底上的栅极、有源层、源极和漏极，所述有源层位于所述源极远离所述衬底的一侧，所述栅极位于所述有源层远离所述衬底的一侧；所述源极和所述漏极均与所述有源层连接；
缓冲层，设置在所述有源层与所述源极所在层之间；
栅极绝缘层，设置在所述有源层与所述栅极所在层之间，所述栅极绝缘层具有镂空部；
转接电极，位于所述有源层远离所述衬底的一侧，所述转接电极的一部分通过所述镂空部与所述有源层电连接，且另一部分通过第一过孔与所述源极电连接，其中，所述第一过孔至少贯穿所述有源层和所述缓冲层；所述第一过孔在所述衬底上的正投影与所述镂空部在所述衬底上的正投影存在交叠。
在一些实施例中，所述镂空部为贯穿所述栅极绝缘层的第二过孔；所述第一过孔在所述衬底上的正投影为第一投影，所述第二过孔在所述 衬底上的正投影为第二投影；
所述第一投影位于所述第二投影范围内；或者，所述第一投影的一部分位于所述第一投影范围内，另一部分位于所述第二投影范围外。
在一些实施例中，所述转接电极在所述衬底上的正投影覆盖所述第二投影。在一些实施例中，所述转接电极与所述栅极同层设置。
在一些实施例中，所述转接电极与所述栅极沿第一方向排布；
所述转接电极与所述栅极在所述第一方向上的距离为1μm～3μm。
在一些实施例中，所述薄膜晶体管还包括：遮光件，所述遮光件位于所述有源层与所述衬底之间，所述遮光件在所述衬底上的正投影与所述有源层在所述衬底上的正投影至少部分交叠。
在一些实施例中，所述镂空部为贯穿所述栅极绝缘层的第二过孔；
所述遮光件在所述衬底上的正投影与所述第二过孔在所述衬底上的正投影部分交叠。
在一些实施例中，所述遮光件在所述衬底上的正投影与所述转接电极在所述衬底上的正投影部分交叠。
在一些实施例中，所述遮光件与所述源极同层设置。
在一些实施例中，所述遮光件与所述源极沿第一方向排布；所述遮光件与所述源极在所述第一方向上的距离为1μm～3μm。
在一些实施例中，所述有源层包括第一导体部、第二导体部以及位于二者之间的沟道部，所述第一过孔贯穿所述第一导体部，所述第二导体部用作所述漏极。
在一些实施例中，所述沟道部和所述第二导体部沿第一方向排布，所述第一导电部呈条形且沿第一方向延伸。
在一些实施例中，所述第一导电部与转接电极相接触的部分在衬底上的正投影，与所述沟道部在所述衬底上的正投影，二者在所述第一方向上的间距为1μm～4μm.
在一些实施例中，所述转接电极通过所述镂空部与所述有源层相连接的部分，与所述转接电极通过第一过孔与所述源极相连接的部分，二者沿第一方向排布。
在一些实施例中，所述第一过孔靠近所述衬底的端部的口径小于2μm；
所述缓冲部具有被所述有源层覆盖的第一部分，以及与所述有源层无接触的第二部分，所述第一部分具有朝向所述第一过孔的第一坡面，所述第二部分具有朝向所述第一过孔的第二坡面，所述第一坡面的坡度在70～90°之间，所述第二坡面的坡度不大于60°。
在一些实施例中，所述第一过孔的底部在所述衬底上的正投影，位于所述源极在所述衬底上的正投影所覆盖区域之内；
所述源极在第一方向上的长度与所述第一过孔的底部在第一方向上的长度的差值大于等于0.5μm。
在一些实施例中，所述缓冲层上覆盖所述源极靠近于所述有源层的沟道部的一侧的部分形成有凸起部。
在一些实施例中，所述凸起部在垂直所述衬底方向上的厚度为1000μm～20000μm。
在一些实施例中，所述凸起部背向所述衬底的一侧表面为弧面，所述弧面的弧度为15°～90°。
在一些实施例中，所述转接电极位于所述第一过孔内的部分为第三部分；
所述第三部分背向所述衬底的一侧表面为朝背向所述衬底的一侧外凸的凸面。
在一些实施例中，所述第三部分在垂直与所示衬底方向上的最大厚度与最小厚度之差为0.3μm～0.6μm。
在一些实施例中，所述镂空部为贯穿所述栅极绝缘层的第二过孔；
所述栅极绝缘层上朝向所述第二过孔的坡面的坡度，与所述有源层上朝向所述第一过孔的同侧坡面的坡度，二者之差大于等于0°且小于等于30°。
在一些实施例中，所述有源层的材料包括金属氧化物材料。
第二方面，本公开还提供一种显示基板，包括第一方面提供的薄膜晶体管。
在一些实施例中，显示基板包括：位于所述衬底上的多条沿第一方向延伸的栅线和多条沿第二方向延伸的数据线，多条所述栅线和多条所述数据线交叉限定出多个像素区，所述薄膜晶体管位于所述像素区；
所述薄膜晶体管的栅极与对应的所述栅线连接，所述薄膜晶体管的源极与对应的所述数据线连接；
所述遮光件在所述衬底上的正投影与所述栅线在所述衬底上的正投影无交叠。
第三方面，本公开还提供一种显示装置，包括第二方面提供的显示基板。
第四方面，本公开还提供一种薄膜晶体管的制作方法，包括：
在衬底上分别形成源极、缓冲层、有源层、漏极和栅极绝缘层，其中，所述漏极与所述有源层连接；所述栅极绝缘层位于所述有源层远离所述衬底的一侧，所述栅极绝缘层具有镂空部；
在所述有源层远离所述衬底的一侧形成转接电极，所述转接电极的一部分通过所述镂空部与所述有源层电连接，且另一部分通过第一过孔与所述源极电连接，其中，所述第一过孔至少贯穿所述有源层和所述缓冲层；所述第一过孔在衬底上的正投影与所述镂空部在所述衬底上的正投影存在交叠；
在所述栅极绝缘层远离所述衬底的一侧形成栅极。
在一些实施例中，形成所述栅极绝缘层的步骤包括：
形成栅极绝缘材料层；
对所述栅极绝缘材料层进行构图工艺，以形成具有镂空部的所述栅极绝缘层，其中，所述镂空部为贯穿栅极绝缘层的第二过孔，所述第一过孔在所述衬底上的正投影为第一投影，所述第二过孔在所述衬底上的正投影为第二投影；
所述第一投影位于所述第二投影范围内；或者，所述第一投影的一部分位于所述第一投影范围内，另一部分位于所述第二投影范围外。
在一些实施例中，所述有源层包括：第一待处理部、第二待处理部和位于二者之间的沟道部，所述第一待处理部的一部分被所述第二过孔暴露出；
所述制作方法还包括：对所述第一待处理部的被所述第二过孔暴露的部分进行导体化；
对所述第一待处理部和所述第二待处理部进行导体化，导体化后的第二待处理部作为所述漏极。
在一些实施例中，所述制作方法还包括：形成遮光件，所述遮光件与所述源极同步形成。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1A为本公开的一些实施例中提供的薄膜晶体管的平面图。
图1B为本公开的另一些实施例中提供的薄膜晶体管的平面图.
图2A为沿图1A中A-A'线的一种剖视图。
图2B为沿图1A中A-A'线的另一种剖视图。
图2C为沿图1B中B-B'线的一种剖视图。
图2D为沿图1B中B-B'线的另一种剖视图。
图2E为沿图1B中B-B'线的又一种剖视图。
图2F为沿图1B中B-B'线的再一种剖视图。
图3A为本公开的一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图。
图3B为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图。
图3C为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图。
图3D为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图。
图3E为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图。
图4A为本公开的一些实施例中提供的第一过孔纵截面的扫描电镜图(SEM)。
图4B为本公开的一些实施例中提供的第一过孔及其周边的纵截面的扫描电镜图(SEM)。
图5为本公开的一些实施例中提供的显示基板的平面图。
图6A为本公开的一些实施例中提供的显示基板的剖视图。
图6B为本公开的另一些实施例中提供的显示基板的剖视图。
图7A为本公开的一些实施例中提供的薄膜晶体管与栅线、数据线的连接示意图。
图7B为本公开的一些实施例中提供的薄膜晶体管与栅线、数据线的连接示意图。
图8A至图8H为本公开的第一个示例中提供的薄膜晶体管的制作过程示意图。
图9A为本公开的第三个示例中提供的薄膜晶体管的制作过程示意图。
图9B为图9A中步骤S41栅极绝缘层上第二过孔的制作方法示意图。
图10为本公开的第四个示例中提供的薄膜晶体管的制作方法示意图。
图11为本公开的第五个示例中提供的薄膜晶体管的制作过程示意图。
图12为本公开的第六个示例中提供的薄膜晶体管的制作过程示意图。
图13为本公开的第七个示例中提供的薄膜晶体管的制作方法示意图。
具体实施方式
以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
这里用于描述本公开的实施例的术语并非旨在限制和/或限定本公开的范围。例如，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。应该理解的是，本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。除非 上下文另外清楚地指出，否则单数形式“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。
在显示基板上，不同层的导电结构之间进行电连接时，需要通过过孔来连接。其中，过孔是通过构图工艺形成的。当过孔的面积较大时，导致薄膜晶体管整体所占的面积较大，从而会影响产品的分辨率、边框大小、透过率等等。
图1A为本公开的一些实施例中提供的薄膜晶体管的平面图，图1B为本公开的另一些实施例中提供的薄膜晶体管的平面图，图2A为沿图1A中A-A'线的一种剖视图，图2B为沿图1A中A-A'线的另一种剖视图，图2C为沿图1B中B-B'线的一种剖视图，图2D为沿图1B中B-B'线的另一种剖视图，图2E为沿图1B中B-B'线的又一种剖视图，图2F为沿图1B中B-B'线的再一种剖视图。
如图1A至图2F所示，薄膜晶体管10包括：设置在衬底20上的栅极11、有源层12、源极13和漏极14，其中，有源层12位于源极13远离衬底20的一侧，栅极11位于有源层12远离衬底20的一侧；源极13和漏极14均与有源层12连接。
另外，如图2A-图2F所示，薄膜晶体管10还包括：缓冲层BFL、栅极绝缘层GI和转接电极15，缓冲层BFL设置在衬底20上，并位于有源层12与源极13所在层之间。其中，缓冲层BFL可以用于防止或减 少金属原子和/或杂质从衬底20扩散到有源层12中。缓冲层BFL的材料可以包括氮化硅、氧化硅、氮氧化硅中的一者或多者。缓冲层BFL的厚度在100nm～700nm之间。
栅极绝缘层GI设置在有源层12与栅极11所在层之间，栅极绝缘层GI具有镂空部VL，该镂空部VL可以为过孔，也可以是相邻薄膜晶体管10的栅极绝缘层GI之间的镂空部分。栅极绝缘层GI可以包括诸如氧化硅、氮化硅和/或氮氧化硅的无机材料，并且可以形成为多层或单层。
转接电极15位于有源层12远离衬底20的一侧，转接电极15与有源层12电连接，且通过第一过孔V1与源极13电连接，其中，第一过孔V1至少贯穿有源层12和缓冲层BFL；第一过孔V1在衬底20上的正投影与镂空部在衬底20上的正投影存在交叠。例如，相邻的薄膜晶体管10的栅极绝缘层GI连接为一体结构，如图2A、图2C-图2F所示，该一体结构上具有第二过孔V2，第二过孔V2和第一过孔V1在衬底20上的正投影存在交叠，或者，如图2B所示，不同的薄膜晶体管10的栅极绝缘层GI彼此独立，形成块状膜层，块状膜层周围的镂空部分与第一过孔V1在衬底20上的正投影存在交叠。
在一些实施例中，有源层12的材料包括金属氧化物材料，例如IGZO，或者IGTO，或者IGZTO，或者IGZYO，或者ITZO。转接电极15和源极13均可以采用金属材料。当有源层12的材料采用金属氧化物时，如果直接将有源层12通过过孔与源极13连接，那么容易在有源层12与源极13之间的接触界面产生氧化物，从而增大有源层12与源极13之间的接触电阻；而本公开实施例中，借助于转接电极15，该转接电极15位于有源层12远离衬底20的一侧，且与有源层12、源极13电连接，这种情况下，在制作过程中，可以在形成有源层12之后，对有源层12对应于转接电极15的表面进行处理，以防止有源层12与转接电极15之间的界面产生氧化物，从而减小有源层12与转接电极15之间的接触电阻， 进而保证有源层12与源极13之间的连接可靠性。另外，在本公开实施例中，第一过孔V1与栅极绝缘层GI的镂空部VL在衬底20上的正投影存在交叠，从而可以减小镂空部VL和第一过孔V1整体所占的面积，进而有利于提高分辨率，减小边框宽度、增大透光率等等。
在一些实施例中，如图2C-图2F所示，转接电极15在衬底20上的正投影，覆盖第二过孔V2在衬底20上的正投影。
在一些实施例中，第一过孔V1同时贯穿栅极绝缘层GI、有源层12和缓冲层BFL；镂空部为贯穿栅极绝缘层GI的第二过孔V2。图3A为本公开的一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图，图3B为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图，图3C为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图，图3D为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图，图3E为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图，如图3A至图3E所示，第一过孔V1在衬底20上的正投影为第一投影，第二过孔V2在衬底20上的正投影为第二投影，第一投影和第二投影交叠，如图3A所示，第一投影位于第二投影范围内，或者，如图3B至图3E所示，第二投影的一部分位于第一投影范围内，另一部分位于第一投影范围外。另外，如图3A和图3B所示，第一投影可以位于有源层12在衬底20上的正投影范围内，且与有源层12在衬底10上的正投影边界间隔。或者，如图3C至图3E所示，第一投影可以位于有源层12在衬底20上的正投影的边角位置。
本公开实施例对第一过孔V1和第二过孔V2的形状不作特别限定，例如，第一过孔V1在衬底20上的正投影可以为圆形、矩形、半圆形或其他不规则形状。另外，第一过孔V1在衬底20上的正投影可以位于有源层12在衬底20上的正投影范围内，也可以超出有源层12在衬底20 上的正投影。
在一些实施例中，如图1A、图1B所示，转接电极15与所述栅极11同层设置。需要说明的是，本公开实施例中的“同层设置”是指，指两个结构是由同一个材料层经过构图工艺形成的，故二者在在层叠关系上是处于同一个层之中的；但这并不表示二者与衬底20之间的距离必定相同。
在一些实施例中，如图1A至图2F所示，薄膜晶体管10还包括遮光件16，该遮光件16位于有源层12与衬底20之间，遮光件16在衬底20上的正投影与所述有源层12在所述衬底20上的正投影至少部分交叠。例如，有源层12包括第一导电部121、第二导电部122和位于二者之间的沟道部120，遮光件16在衬底20上的正投影至少覆盖沟道部120在衬底20上的正投影。遮光件16可以防止有源层12的沟道部120因光照而产生大量的漏电流，从而防止薄膜晶体管10的特性受到影响。
如图1A、图1B所示，转接电极15通过第二过孔V2与有源层12中的第一导电部121连接，并通过第一过孔V1与源极13连接。
在制备过程中，如果直接在栅极绝缘层GI上进行图案化处理形成第二过孔V2，那么在刻蚀的过程中，由于有源层12的厚度较小，很有可能存在干刻第二过孔V2下方有源层12的情况，对有源层12造成损伤，进而对下方的缓冲层BFL也造成损伤。此时，如果遮光件16和源极13之间的间距较小，第一过孔V1/第二过孔V2会连通至遮光件16上，在过孔内形成转接电极15后，转接电极15/源极13和遮光件16之间发生短路。
为了避免形成第二过孔V2时对有源层12造成损伤，以及避免过孔延伸至遮光件上造成遮光件和转接电极/漏极之间发生短路的情况，会将遮光件16尽量远离第二过孔V2。
如图1A所示，将遮光件16和第二过孔V2的设置位置错开，也就 是说，遮光件16在衬底20上的正投影，与第二过孔V2在衬底20上的正投影无交叠。基于此，在第二过孔V2中设置转接电极15时，转接电极15和遮光件16垂直衬底方向上无交叠。另外，本公开实施例中薄膜晶体管中，利用半色调掩膜工艺对栅极绝缘层GI进行图案化处理，以形成第二过孔V2，从而避免对有源层12进行损伤。因此，图1A示出的薄膜晶体管中，一方面将遮光件和第二过孔错位设置，另一方面采用半色调掩膜工艺形成第二过孔，避免产品不良。
在一些实施例中，遮光件16在衬底20上的正投影与第二过孔V2在衬底20上的正投影部分交叠。以及，遮光件16在衬底20上的正投影与转接电极15在衬底20上的正投影部分交叠。
由于本公开实施例中薄膜晶体管中采用半色调掩膜工艺制备形成第二过孔(具体制备方法在下述实施例中说明，此处暂不赘述)，因此即使有源层12的厚度较小，也不会造成有源层12的损坏，进而位于有源层12靠近衬底20一侧的缓冲层BLF也不会造成损伤。鉴于此，即使遮光件16在衬底20上的正投影与第二过孔V2在衬底20上的正投影部分交叠，二者也只是在衬底20的厚度方向上存在交叠，参见图2C，二者之间间隔有源层12和缓冲层BFL，第二过孔V2上形成的转接电极15和遮光件16之间绝缘间隔，能够避免短路现象。
在一些实施例中，如图2C所示，转接电极15通过镂空部/第二过孔V2与有源层相连接的部分，与转接电极15通过第一过孔V1与源极相连接的部分，二者沿第一方向X排布。也就是说，如图3A-3E所示，第一过孔V1位于镂空部/第二过孔V2在第一方向上远离栅极11/遮光件16的一侧，进一步避免了转接电极15通过第一过孔V1与遮光件16相接触而造成短路的风险。
应当理解的是，第一过孔V1中的转接电极15与源极13之间的连接方式可以灵活设置，如图2D所示，转接电极15与源极13可以是全 覆盖的方式实现电连接；如图2E-图2F所示，也可以是半搭接的方式实现电连接，本公开实施例中对此不作限定。
在一些实施例中，转接电极15可以只形成在第二过孔V2的部分区域中，也可以完全填充第二过孔V2。如图2A所示，转接电极15在衬底20上的正投影与第二过孔V2在衬底20上的正投影部分交叠。优选地，如图2C-图2F所示，转接电极15在衬底20上的正投影覆盖第二过孔V2在衬底20上的正投影。
在一些实施例中，如图1A至图2F所示，遮光件16与源极13同层设置。在一个示例中，遮光件16和源极13均可以采用Mo/Al/Al的金属叠层，或MoNb/Cu的金属叠层，或MTD/Cu的金属叠层，或MoNb/Cu/MTD的金属叠层。遮光件16和源极13的厚度均可以在之间。
在一些实施例中，如图1B、图2C-图2F所示，遮光件16与源极14沿第一方向X排布，遮光件16与源极14在第一方向X上的距离d1为1μm～3μm，例如，1μm、1.5μm、2μm、2.5μm、3μm等，本公开实施例中不作限定。
在一些实施例中，如图1B、图2C-图2F所示，转接电极15与栅极11同层设置，二者沿第一方向X排布，且转接电极15与栅极11在第一方向X上的距离d2为1μm～3μm，例如，1μm、1.5μm、2μm、2.5μm、3μm等，本公开实施例中不作限定。
本公开实施例提供的薄膜晶体管中，第二过孔V2的形成不会对下方的有源层造成损伤，第一过孔V1的孔径小于第二过孔V2的孔径，则贯穿栅极绝缘层GI、有源层12和缓冲层BFL的过孔不会连通至遮光件16上。进一步地，遮光件16和源极14之间的间距可以设置的较小，对应地，与源极14连接的转接电极15和与遮光件16遮挡的沟道部120相对设置的栅极11之间的间距也可以设置的较小。从而可以减小薄膜晶 体管整体所占的面积，进而有利于提高分辨率，减小边框宽度、增大透光率等。
在一些实施例中，有源层12的第一导电部121和第二导电部122均通过对半导体材料进行掺杂的方式形成。第一过孔V1贯穿第一导电部121，第二导电部122用作漏极14。
如图1A所示，由于将遮光件16和转接电极15错位设置，而转接电极15贯穿有源层12上的第一导电部121，以及遮光件16和有源层上的沟道部120正对，也就是说，有源层的第一导电部121和沟道部120也是交错设置的，因此，图1A中的有源层图形呈L形。
应当理解的是，有源层12通过转接电极15连接源极13的部分和沟道部120之间形成第一有源导线，有源层12中用作漏极14的部分即第二导电部122和沟道部120之间形成第二有源导线，以使有源层12的沟道部120中形成载流子通路时，源极13和漏极14导通。
进一步地，如图1A所示，由于薄膜晶体管的源极13与对应的数据线连接，转接电极15通过第二过孔V2/第一过孔V1与源极13连接，第二过孔V2与遮光件16在垂直与衬底20方向上无交叠，且遮光件16与有源层12上的沟道部120正对，因此连通源极13和沟道部120的第一有源导线呈L形。另外，源极13与数据线连接，因此第一有源导线也与数据线导通，第一有源导线过长的情况下，会增加数据线上的负载损耗。
基于此，如图1B、图2C-图2F所示，有源层中沟道部120和第二导体部122沿第一方向X排布，第一导电部121呈条形且沿第一方向X延伸。
在一些实施例中，如图1B、图2C-图2F所示，第一导电部121与转接电极15相接触的部分在衬底20上的正投影，与沟道部120在衬底20上的正投影，二者在第一方向X上的间距d3为1μm～4μm，即第 一有源导线部分的长度为1μm～4μm，例如，1μm、1.5μm、2μm、2.5μm、3μm、3.5μm、4μm等，本公开实施例中不作限定。
也就是说，在将遮光件16和源极13沿第一方向X排布设置，且缩小了遮光件16和源极13之间的间距之后，对应地，有源层12上第一导电部121和沟道部120也沿第一方向X设置，且第一导电部121呈条形；进一步地，第一有源导线部分的长度在4μm以内，有利于减少数据线上的负载损耗，以及减少薄膜晶体管整体所占的面积，进而有利于提高分辨率。
图4A为本公开的一些实施例中提供的第一过孔纵截面的扫描电镜图(SEM)，图4B为本公开的一些实施例中提供的第一过孔及其周边的纵截面的扫描电镜图(SEM)，在图4A和图4B中，第一过孔V1在衬底20上的正投影位于有源层12在衬底20上的正投影之外，如图4所示，缓冲层BFL具有被有源层12覆盖的第一部分BFL1和与有源层12无接触的第二部分BFL2，第一部分具有朝向第一过孔V1的第一坡面，第一坡面的坡度α在70°～90°之间；第二部分BFL2具有朝向第一过孔V1的第二坡面，第二坡面的坡度角β小于或等于60°。在进行第一过孔V1的刻蚀时，第二部分BFL2上方被光刻胶所覆盖，而第一部分BFL1上方被有源层12覆盖，因此，最终形成的第一过孔V1的形貌会出现上述不同的坡度角。第一过孔V1靠近衬底20的端部的口径d小于2μm，例如，口径d在1.6μm～1.8μm之间，例如，口径d为1.65μm。
在一些实施例中，第一过孔V1的底部在衬底上的正投影，位于源极在衬底上的正投影所覆盖区域之内；源极在第一方向上的长度与第一过孔V1的底部在第一方向上的长度的差值大于等于0.5μm。
在一些实施例中，缓冲层BFL上覆盖源极靠近于有源层12的沟道部的一侧的部分形成有凸起部R。
在一些实施例中，凸起部R在垂直衬底方向上的厚度为1000μm～ 20000μm。
在一些实施例中，凸起部R背向衬底的一侧表面为弧面，弧面的弧度为15°～90°。
在一些实施例中，转接电极15位于第一过孔V1内的部分为第三部分15a；第三部分15a背向衬底的一侧表面为朝背向衬底的一侧外凸的凸面。第三部分15a靠近第一过孔边缘的部分的厚度相对较薄，第三部分15a靠近第一过孔中心的部分的厚度相对较厚。
在一些实施例中，第三部分15a在垂直与衬底方向上的最大厚度与最小厚度之差为0.3μm～0.6μm，优选为0.35μm～0.55μm。
在一些实施例中，镂空部为贯穿栅极绝缘层GI的第二过孔V2；栅极绝缘层GI上朝向第二过孔V2的坡面的坡度，与有源层12上朝向第一过孔V1的同侧坡面的坡度，二者之差大于等于0°且小于等于30°。例如，二者之差在2°～10°。
作为一个示例，栅极绝缘层GI上朝向第二过孔V2的坡面的坡度为30°～90°。有源层12上朝向第一过孔V1的同侧坡面的坡度30°～90°。
本公开实施例还提供一种显示基板，图5为本公开的一些实施例中提供的显示基板的平面图，图6A为本公开的一些实施例中提供的显示基板的剖视图，图6B为本公开的另一些实施例中提供的显示基板的剖视图，图7A为本公开的一些实施例中提供的薄膜晶体管与栅线、数据线的连接示意图，图7B为本公开的一些实施例中提供的薄膜晶体管与栅线、数据线的连接示意图，如图5至图7B所示，显示基板包括上述实施例中的薄膜晶体管10。
在一个示例中，显示基板可以用于液晶显示面板中，显示基板包括：设置在衬底20上的多条沿第一方向X延伸的栅线GL和多条沿第二方向Y延伸的数据线DL，多条栅线GL和多条数据线DL交叉设置，限定出 多个像素区P，每个像素区P中均设置有上述实施例中的薄膜晶体管10。其中，薄膜晶体管10的栅极11与相应的栅线GL连接，源极13与相应的数据线DL连接，漏极14与所在像素区P中的像素电极30连接。在一些实施例中，如图6A、图7A所示，薄膜晶体管10的栅极11与栅线GL形成为一体结构，且栅极11与栅线GL延伸方向相同，薄膜晶体管10的源极13与数据线DL形成为一体结构。
在另一些实施例中，如图6B、图7B所示，薄膜晶体管10的栅极11与栅线GL形成为一体结构，栅线GL沿第一方向X延伸，栅极11为沿第二方向Y延伸的条状电极；遮光件16在衬底20上的正投影与栅线GL在衬底20上的正投影无交叠。
在一些实施例中，如图6B、图7B所示，遮光件16与源极13沿第一方向X设置且间距减小，对应地，栅极11和转接电极15沿第一方向X设置且间距减小；以及，有源层12的长度减小有利于降低数据线的负载损耗。本公开实施例中显示基板上薄膜晶体管整体所占的面积的减少，进而有利于提高分辨率，减小边框宽度、增大透光率等等。
在一些实施例中，薄膜晶体管10的栅极11远离衬底20的一侧还设置有钝化层PVX和平坦化层PLN，平坦化层PLN位于钝化层PVX远离衬底20的一侧，钝化层PVX的材料可以包括氧化硅、氮化硅、氮氧化硅中的一者或多者，厚度可以在200～400nm之间。平坦化层PLN的厚度可以在2～3μm之间，材料可以为有机材料。像素电极30位于平坦化层PLN远离衬底20的一侧，并通过至少贯穿平坦化层PLN和钝化层PVX的第三过孔V3与漏极14连接。像素电极30的材料可以采用IGZO或IZO等透明导电材料，厚度可以在400～1000A之间。
在一些实施例中，显示基板还包括：绝缘间隔层(未示出)和公共电极(未示出)，绝缘间隔层位于像素电极30远离衬底20的一侧，其材料可以包括氮化硅、氧化硅、氮氧化硅中的至少一种，厚度可以在 1000～3000A之间。公共电极位于绝缘间隔层远离衬底20的一侧，其材料可以包括ITO、IZO等透明导电材料，厚度可以为40nm或135nm。
本公开实施例还提供一种显示装置，其包括上述实施例中的显示基板。该显示装置可以为手机、平板电脑、导航仪、电子纸、OLED面板等具有显示功能的产品或部件。
本公开实施例还提供一种上述薄膜晶体管的制作方法，包括：
S11、在衬底上分别形成源极、缓冲层、有源层、漏极和栅极绝缘层。其中，源极、漏极均与有源层电连接。
S12、形成转接电极，所述转接电极位于所述有源层远离所述衬底的一侧，所述转接电极与所述有源层电连接，且通过第一过孔与所述源极电连接，其中，所述第一过孔至少贯穿所述有源层和所述缓冲层；其中，所述第一过孔的至少部分被所述栅极绝缘层暴露出。
S13、在所述栅极绝缘层远离所述衬底的一侧形成栅极。
在一些实施例中，形成所述栅极绝缘层的步骤包括：形成栅极绝缘材料层；之后，对所述栅极绝缘材料层进行构图工艺，以形成所述栅极绝缘层。其中，所述栅极绝缘层具有第二过孔，所述转接电极通过所述第二过孔与所述有源层连接；所述第一过孔在所述衬底上的正投影为第一投影，所述第二过孔在所述衬底上的正投影为第二投影，所述第二投影位于所述第一投影范围内；或者，所述第二投影的一部分位于所述第一投影范围内，另一部分位于所述第一投影范围外。
在一些实施例中，有源层包括：第一待处理部、第二待处理部和位于二者之间的沟道部，所述第一待处理部的一部分被所述第二过孔暴露出。所述制作方法还包括：对所述第一待处理部的被所述第二过孔暴露的部分进行导体化；对所述第一待处理部和所述第二待处理部进行导体化，导体化后的第二待处理部作为所述漏极。
在一些实施例中，所述制作方法还包括：形成遮光件，该遮光件与 所述源极同步形成。
图8A至图8H为本公开的第一个示例中提供的薄膜晶体管的制作过程示意图，如图8A至图8H所示，薄膜晶体管10的制作方法包括：
S20、提供衬底20，并对衬底20进行清洗。
S21、如图8A所示，形成源极13和遮光件16。其中，源极13和遮光件16均可以采用Mo/Al/Al的金属叠层，或MoNb/Cu的金属叠层，或MTD/Cu的金属叠层。遮光件16和源极13的厚度均可以在之间。
S22、如图8B所示，形成缓冲层BFL，其中，缓冲层BFL可以采用化学气相沉积(CVD)工艺形成，缓冲层BFL的材料可以包括氮化硅、氧化硅、氮氧化硅中的一者或多者。缓冲层BFL的厚度在100nm～700nm之间。
S23、如图8C所示，形成半导体层12a，半导体层12a可以采用溅射工艺形成，其材料可以为IGZO，厚度在10～80nm之间。
S24、如图8D所示，形成栅极绝缘层GI，该栅极绝缘层GI可以通过CVD或原子层沉积工艺(ALD)形成。栅极绝缘层GI的材料可以包括氮化硅、氧化硅、氮氧化硅中的一者或多者，厚度在之间。
S25、如图8E所示，对栅极绝缘层GI进行构图工艺，以形成贯穿栅极绝缘层GI的第二过孔V2，该第二过孔V2暴露出半导体层12a。
S26、对半导体层12a进行导体化处理，以使半导体层12a中被第二过孔V2暴露出的部分形成为导体。
S27、如图8F所示，形成第一过孔V1，该第一过孔V1至少贯穿半导体层12a和缓冲层BFL，并暴露出源极13的至少部分。
S28、如图8G所示，形成厚度为200～1200nm的MoNb/Cu叠层，或MTD/Cu叠层，或MoNb/Cu/MTD叠层。并对叠层进行构图工艺，形 成转接电极15和栅极11，转接电极15通过第二过孔V2与半导体层12a连接，并通过第一过孔V1与源极13连接。
S29、对半导体层12a进行导体化处理，形成有源层12，如图8H所示，该有源层12包括第一导电部121和第二导电部122以及位于二者之间的沟道部120，第一导电部121即为与转接电极15连接的部分，第二导电部122用作漏极14。
在第二个示例中，薄膜晶体管10的制备方法包括：上述步骤S20～S29，之后，还包括：S30、对栅极绝缘层GI进行刻蚀，刻蚀后的栅极绝缘层GI与转接电极15无接触，另外，栅极绝缘层GI在衬底20上的正投影可以与栅极11在衬底20上的正投影一致，或者略超出栅极11在衬底20上的正投影。
图9A为本公开的第三个示例中提供的薄膜晶体管的制作过程示意图，如图9A所示，薄膜晶体管10的制备方法包括：上述步骤S20～S24，之后，还包括：
S41、同步形成第一过孔V1和第二过孔V2。具体地，首先在栅极绝缘层GI上形成光刻胶层，之后，利用半色调掩膜版对光刻胶层进行曝光并显影，从而去除第一区域的光刻胶，并将第二区域的光刻胶去除一部分，保留第三区域的光刻胶；其中，第一区域为对应于第一过孔V1的区域，第二区域为第二过孔V2所在区域中除第一过孔V1之外的区域；第三区域为第一区域和第二区域之外的部分；之后进行第一次刻蚀，以形成第一过孔V1；再对光刻胶层进行灰化，从而去除第二区域的光刻胶；之后进行第二次刻蚀，从而形成贯穿栅极绝缘层GI的第二过孔V2。
S42、以光刻胶层为掩膜，对半导体层进行导体化处理，从而使半导体层被第二过孔V2露出的部分进行导体化。
S43、形成厚度为200～1200nm的MoNb/Cu叠层，或MTD/Cu叠层，或MoNb/Cu/MTD叠层。并对叠层进行构图工艺，形成转接电极15和栅 极11，转接电极15通过第二过孔V2与半导体层连接，并通过第一过孔V1与源极13连接。
S44、对半导体层进行导体化处理，形成有源层12，该有源层12包括第一导电部121和第二导电部122以及位于二者之间的沟道部120，第一导电部121即为与转接电极15连接的部分，第二导电部122用作漏极14。
图9B为图9A中步骤S41栅极绝缘层上第二过孔的制作方法示意图，如图9B所示，步骤S41可以包括步骤S411-步骤S414，具体地：
S411，在栅极绝缘层GI上形成光刻胶层，之后，利用半色调掩膜版对光刻胶层进行曝光并显影，从而去除第一区域a1的光刻胶，并将第二区域a2的光刻胶去除一部分，保留第三区域a3的光刻胶；其中，第一区域a1为对应于第一过孔V1的区域，第二区域a2为第二过孔V2所在区域中除第一过孔V1之外的区域；第三区域a3为第一区域a1和第二区域a2之外的部分。
S412，进行第一次刻蚀，以形成第一过孔V1。
S413，对光刻胶层进行灰化，从而去除第二区域的光刻胶。
S414，进行第二次刻蚀，从而形成贯穿栅极绝缘层GI的第二过孔V2。
图10为本公开的第四个示例中提供的薄膜晶体管的制作方法示意图，如图10所示，薄膜晶体管10的制备方法包括上述步骤S20～S24，之后，还包括：
S51、同步形成第一过孔V1和第二过孔V2。具体参见上述步骤S41的描述，这里不再赘述。
S52、以光刻胶层为掩膜，对半导体层进行导体化处理，从而使半导体层被第二过孔V2露出的部分进行导体化。
S53、形成厚度为200～1200nm的MoNb/Cu叠层，或MTD/Cu叠层， 或MoNb/Cu/MTD叠层。并对叠层进行构图工艺，形成转接电极15和栅极11，转接电极15通过第二过孔V2与半导体层12a连接，并通过第一过孔V1与源极13连接。
S54、对半导体层12a进行导体化处理，形成有源层12，该有源层12包括第一导电部121和第二导电部122以及位于二者之间的沟道部120，第一导电部121即为与转接电极15连接的部分，第二导电部122用作漏极14。
S55、对栅极绝缘层GI进行刻蚀，刻蚀后的栅极绝缘层GI与转接电极15无接触，另外，栅极绝缘层GI在衬底20上的正投影可以与栅极11在衬底20上的正投影一致，或者略超出栅极11在衬底20上的正投影。
图11为本公开的第五个示例中提供的薄膜晶体管的制作过程示意图，如图11所示，薄膜晶体管10的制作方法包括上述步骤S20～S24，之后，还包括：
S61、对栅极绝缘层GI对应于源极13的位置进行刻蚀，从而形成贯穿栅极绝缘层GI的第二过孔V2，之后继续刻蚀，从而在第二过孔V2的位置形成贯穿半导体层12a和缓冲层BFL的第一过孔V1。由于半导体层12a和栅极绝缘层GI的刻蚀速率不同，因此，刻蚀形成的第一过孔V1的孔径小于第二过孔V2的孔径。半导体层12a的一部分会被第二过孔V2暴露出。
S62、以制备第一过孔V1、第二过孔V2时的掩膜版为掩膜，对半导体层12a被第二过孔V2暴露出的部分进行导体化处理。
S63、形成厚度为200～1200nm的MoNb/Cu叠层，或MTD/Cu叠层，或MoNb/Cu/MTD叠层。并对叠层进行构图工艺，形成转接电极15和栅极11，转接电极15通过第二过孔V2与半导体层连接，并通过第一过孔V1与源极13连接。
S64、对半导体层进行导体化处理，形成有源层12，该有源层12包括第一导电部121和第二导电部122以及位于二者之间的沟道部120，第一导电部121即为与转接电极15连接的部分，第二导电部122用作漏极14。
图12为本公开的第六个示例中提供的薄膜晶体管的制作过程示意图，如图12所示，薄膜晶体管10的制作方法包括上述步骤S20～S24、S61～S63，之后，还包括：
S71、对半导体层进行导体化处理，形成有源层12，该有源层12包括第一导电部121和第二导电部122以及位于二者之间的沟道部120，第一导电部121即为与转接电极15连接的部分，第二导电部122用作漏极14。
S72、对栅极绝缘层GI进行刻蚀，刻蚀后的栅极绝缘层GI与转接电极15无接触，另外，栅极绝缘层GI在衬底20上的正投影可以与栅极11在衬底20上的正投影一致，或者略超出栅极11在衬底20上的正投影。
图13为本公开的第七个示例中提供的薄膜晶体管的制作方法示意图，如图13所示，薄膜晶体管10的制作方法包括上述步骤S20～S22，之后，还包括：
S81、对缓冲层BFL进行刻蚀，形成第一子过孔。
S82、形成具有第二子过孔的半导体层12a，半导体层12a可以采用溅射工艺形成，其材料可以为IGZO，厚度在10～80nm之间。
S83、形成栅极绝缘层GI，具体参见上述步骤S24，这里不再赘述。之后对对栅极绝缘层GI进行刻蚀，形成贯穿栅极绝缘层GI的第二过孔V2，第二过孔V2包括与第一子过孔交叠的第三子过孔，该第三子过孔与第二子过孔、第一子过孔连通，形成第一过孔V1。
S84、形成厚度为200～1200nm的MoNb/Cu叠层，或MTD/Cu叠层， 或MoNb/Cu/MTD叠层。并对叠层进行构图工艺，形成转接电极15和栅极11，转接电极15通过第二过孔V2与半导体层连接，并通过第一过孔V1与源极13连接。
S85、对半导体层12a进行导体化处理，形成有源层12，该有源层12包括第一导电部121和第二导电部122以及位于二者之间的沟道部120，第一导电部121即为与转接电极15连接的部分，第二导电部122用作漏极14。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (30)

  1. 一种薄膜晶体管，其中，包括：
    设置在衬底上的栅极、有源层、源极和漏极，所述有源层位于所述源极远离所述衬底的一侧，所述栅极位于所述有源层远离所述衬底的一侧；所述源极和所述漏极均与所述有源层连接；
    缓冲层，设置在所述有源层与所述源极所在层之间；
    栅极绝缘层，设置在所述有源层与所述栅极所在层之间，所述栅极绝缘层具有镂空部；
    转接电极，位于所述有源层远离所述衬底的一侧，所述转接电极的一部分通过所述镂空部与所述有源层电连接，且另一部分通过第一过孔与所述源极电连接，其中，所述第一过孔至少贯穿所述有源层和所述缓冲层；所述第一过孔在所述衬底上的正投影与所述镂空部在所述衬底上的正投影存在交叠。
  2. 根据权利要求1所述的薄膜晶体管，其中，所述镂空部为贯穿所述栅极绝缘层的第二过孔；所述第一过孔在所述衬底上的正投影为第一投影，所述第二过孔在所述衬底上的正投影为第二投影；
    所述第一投影位于所述第二投影范围内；或者，所述第一投影的一部分位于所述第一投影范围内，另一部分位于所述第二投影范围外。
  3. 根据权利要求2所述的薄膜晶体管，其中，所述转接电极在所述衬底上的正投影覆盖所述第二投影。
  4. 根据权利要求1至3中任一项所述的薄膜晶体管，其中，所述转接电极与所述栅极同层设置。
  5. 根据权利要求4所述的薄膜晶体管，其中，所述转接电极与所述栅极沿第一方向排布；
    所述转接电极与所述栅极在所述第一方向上的距离为1μm～3μm。
  6. 根据权利要求1至5中任一项所述的薄膜晶体管，其中，所述薄膜晶体管还包括：遮光件，所述遮光件位于所述有源层与所述衬底之间，所述遮光件在所述衬底上的正投影与所述有源层在所述衬底上的正投影至少部分交叠。
  7. 根据权利要求6所述的薄膜晶体管，其中，所述镂空部为贯穿所述栅极绝缘层的第二过孔；
    所述遮光件在所述衬底上的正投影与所述第二过孔在所述衬底上的正投影部分交叠。
  8. 根据权利要求6或7所述的薄膜晶体管，其中，所述遮光件在所述衬底上的正投影与所述转接电极在所述衬底上的正投影部分交叠。
  9. 根据权利要求6至8中任一项所述的薄膜晶体管，其中，所述遮光件与所述源极同层设置。
  10. 根据权利要求9所述的薄膜晶体管，其中，所述遮光件与所述源极沿第一方向排布；
    所述遮光件与所述源极在所述第一方向上的距离为1μm～3μm。
  11. 根据权利要求1至10中任一项所述的薄膜晶体管，其中，所述有源层包括第一导体部、第二导体部以及位于二者之间的沟道部，所述 第一过孔贯穿所述第一导体部，所述第二导体部用作所述漏极。
  12. 根据权利要求11所述的薄膜晶体管，其中，所述沟道部和所述第二导体部沿第一方向排布，所述第一导电部呈条形且沿第一方向延伸。
  13. 根据权利要求11或12所述的薄膜晶体管，其中，
    所述第一导电部与所述转接电极相接触的部分在所述衬底上的正投影，与所述沟道部在所述衬底上的正投影，二者在所述第一方向上的间距为1μm～4μm。
  14. 根据权利要求11至13中任一项所述的薄膜晶体管，其中，所述转接电极通过所述镂空部与所述有源层相连接的部分，与所述转接电极通过第一过孔与所述源极相连接的部分，二者沿第一方向排布。
  15. 根据权利要求1至14中任一项所述的薄膜晶体管，其中，所述第一过孔靠近所述衬底的端部的口径小于2μm；
    所述缓冲部具有被所述有源层覆盖的第一部分，以及与所述有源层无接触的第二部分，所述第一部分具有朝向所述第一过孔的第一坡面，所述第二部分具有朝向所述第一过孔的第二坡面，所述第一坡面的坡度在70～90°之间，所述第二坡面的坡度不大于60°。
  16. 根据权利要求1至15中任一项所述的薄膜晶体管，其中，所述第一过孔的底部在所述衬底上的正投影，位于所述源极在所述衬底上的正投影所覆盖区域之内；
    所述源极在第一方向上的长度与所述第一过孔的底部在第一方向上的长度的差值大于等于0.5μm。
  17. 根据权利要求1至16中任一项所述的薄膜晶体管，所述缓冲层上覆盖所述源极靠近于所述有源层的沟道部的一侧的部分形成有凸起部。
  18. 根据权利要求17所述的薄膜晶体管，其中，所述凸起部在垂直所述衬底方向上的厚度为1000μm～20000μm。
  19. 根据权利要求17或18所述的薄膜晶体管，其中，所述凸起部背向所述衬底的一侧表面为弧面，所述弧面的弧度为15°～90°。
  20. 根据权利要求1至19中任一所述的薄膜晶体管，其中，所述转接电极位于所述第一过孔内的部分为第三部分；
    所述第三部分背向所述衬底的一侧表面为朝背向所述衬底的一侧外凸的凸面。
  21. 根据权利要求20所述的薄膜晶体管，其中，所述第三部分在垂直与所示衬底方向上的最大厚度与最小厚度之差为0.3μm～0.6μm。
  22. 根据权利要求1至21中任一所述的薄膜晶体管，其中，所述镂空部为贯穿所述栅极绝缘层的第二过孔；
    所述栅极绝缘层上朝向所述第二过孔的坡面的坡度，与所述有源层上朝向所述第一过孔的同侧坡面的坡度，二者之差大于等于0°且小于等于30°。
  23. 根据权利要求1至15中任一项所述的薄膜晶体管，其中，所述有源层的材料包括金属氧化物材料。
  24. 一种显示基板，其中，包括：权利要求1至23中任一项所述的薄膜晶体管。
  25. 根据权利要求24所述的显示基板，其中，包括：位于所述衬底上的多条沿第一方向延伸的栅线和多条沿第二方向延伸的数据线，多条所述栅线和多条所述数据线交叉限定出多个像素区，所述薄膜晶体管位于所述像素区；
    所述薄膜晶体管的栅极与对应的所述栅线连接，所述薄膜晶体管的源极与对应的所述数据线连接；
    所述遮光件在所述衬底上的正投影与所述栅线在所述衬底上的正投影无交叠。
  26. 一种显示装置，其中，包括权利要求24或25所述的显示基板。
  27. 一种如权利要求1至23中任一项所述的薄膜晶体管的制作方法，其中，包括：
    在衬底上分别形成源极、缓冲层、有源层、漏极和栅极绝缘层，其中，所述漏极与所述有源层连接；所述栅极绝缘层位于所述有源层远离所述衬底的一侧，所述栅极绝缘层具有镂空部；
    在所述有源层远离所述衬底的一侧形成转接电极，所述转接电极的一部分通过所述镂空部与所述有源层电连接，且另一部分通过第一过孔与所述源极电连接，其中，所述第一过孔至少贯穿所述有源层和所述缓冲层；所述第一过孔在衬底上的正投影与所述镂空部在所述衬底上的正投影存在交叠；
    在所述栅极绝缘层远离所述衬底的一侧形成栅极。
  28. 根据权利要求27所述的薄膜晶体管的制作方法，其中，形成所述栅极绝缘层的步骤包括：
    形成栅极绝缘材料层；
    对所述栅极绝缘材料层进行构图工艺，以形成具有镂空部的所述栅极绝缘层，其中，所述镂空部为贯穿栅极绝缘层的第二过孔，所述第一过孔在所述衬底上的正投影为第一投影，所述第二过孔在所述衬底上的正投影为第二投影；
    所述第一投影位于所述第二投影范围内；或者，所述第一投影的一部分位于所述第一投影范围内，另一部分位于所述第二投影范围外。
  29. 根据权利要求28所述的薄膜晶体管的制作方法，其中，所述有源层包括：第一待处理部、第二待处理部和位于二者之间的沟道部，所述第一待处理部的一部分被所述第二过孔暴露出；
    所述制作方法还包括：对所述第一待处理部的被所述第二过孔暴露的部分进行导体化；
    对所述第一待处理部和所述第二待处理部进行导体化，导体化后的第二待处理部作为所述漏极。
  30. 根据权利要求27所述的薄膜晶体管的制作方法，其中，所述制作方法还包括：形成遮光件，所述遮光件与所述源极同步形成。
CN202380008916.9A 2022-10-31 2023-04-28 薄膜晶体管及其制作方法、显示基板和显示装置 Pending CN118284985A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202211353473.0A CN117954495A (zh) 2022-10-31 2022-10-31 薄膜晶体管及其制作方法、显示基板和显示装置
CN2022113534730 2022-10-31
PCT/CN2023/091627 WO2024093171A1 (zh) 2022-10-31 2023-04-28 薄膜晶体管及其制作方法、显示基板和显示装置

Publications (1)

Publication Number Publication Date
CN118284985A true CN118284985A (zh) 2024-07-02

Family

ID=90796851

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202211353473.0A Pending CN117954495A (zh) 2022-10-31 2022-10-31 薄膜晶体管及其制作方法、显示基板和显示装置
CN202380008916.9A Pending CN118284985A (zh) 2022-10-31 2023-04-28 薄膜晶体管及其制作方法、显示基板和显示装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202211353473.0A Pending CN117954495A (zh) 2022-10-31 2022-10-31 薄膜晶体管及其制作方法、显示基板和显示装置

Country Status (2)

Country Link
CN (2) CN117954495A (zh)
WO (1) WO2024093171A1 (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6417125B2 (ja) * 2014-06-25 2018-10-31 株式会社ジャパンディスプレイ 半導体装置
JP2020027133A (ja) * 2018-08-09 2020-02-20 株式会社ジャパンディスプレイ 表示装置
KR102689232B1 (ko) * 2018-09-20 2024-07-29 삼성디스플레이 주식회사 트랜지스터 기판, 이의 제조 방법, 및 이를 포함하는 표시 장치
CN109742158A (zh) * 2019-01-31 2019-05-10 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管、阵列基板及制备方法、显示装置
CN111897168A (zh) * 2020-08-21 2020-11-06 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN113889526B (zh) * 2021-09-30 2024-04-26 合肥鑫晟光电科技有限公司 薄膜晶体管、显示基板及显示基板的制备方法

Also Published As

Publication number Publication date
CN117954495A (zh) 2024-04-30
WO2024093171A1 (zh) 2024-05-10

Similar Documents

Publication Publication Date Title
US11257957B2 (en) Thin film transistor, method of fabricating the same, array substrate and display device
CN109360828B (zh) 显示基板及其制造方法、显示装置
CN111668242A (zh) Oled显示面板及其制备方法
CN110148601B (zh) 一种阵列基板、其制作方法及显示装置
CN109686794B (zh) 薄膜晶体管及其制造方法、显示装置
CN105702744A (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
CN111293127B (zh) 一种显示面板及其制备方法
US20230317826A1 (en) Method for manufacturing thin film transistor, and thin film transistor
KR20110067765A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
CN112490254B (zh) 一种阵列基板、显示面板及其制备方法
CN110854175B (zh) 阵列基板及其制备方法、显示面板
KR20030016051A (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
US20080048191A1 (en) Organic light emitting display device and method of fabricating the same
CN111276527A (zh) 一种显示面板及其制作方法
CN105374827A (zh) 显示设备和用于制造该显示设备的方法
US10818798B2 (en) Display panel, array substrate, thin film transistor and method for manufacturing the same
CN113782616B (zh) 一种薄膜晶体管及其制备方法、阵列基板、显示装置
WO2017190567A1 (zh) 阵列基板及其制造方法和显示装置
KR20020080559A (ko) 박막 트랜지스터 기판 및 그 제조 방법
CN118284985A (zh) 薄膜晶体管及其制作方法、显示基板和显示装置
TW584908B (en) Method of manufacturing IPS-LCD by using 4-mask process
CN114883370A (zh) 显示面板及其制备方法、显示终端
KR20100069935A (ko) 박막 트랜지스터 어레이 기판 및 이의 제조 방법
CN215644387U (zh) 薄膜晶体管
CN216288456U (zh) 显示面板

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination