CN117954495A - 薄膜晶体管及其制作方法、显示基板和显示装置 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 115
- 239000010409 thin film Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 238000009413 insulation Methods 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 212
- 239000004065 semiconductor Substances 0.000 description 28
- 238000003475 lamination Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000002184 metal Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000002161 passivation Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 102100021334 Bcl-2-related protein A1 Human genes 0.000 description 2
- 101000894929 Homo sapiens Bcl-2-related protein A1 Proteins 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
本公开提供一种薄膜晶体管及其制作方法、显示基板、显示装置，薄膜晶体管包括：设置在衬底上的栅极、有源层、源极和漏极，有源层位于源极远离衬底的一侧，栅极位于有源层远离衬底的一侧；源极和漏极均与有源层连接；缓冲层，设置在有源层与源极所在层之间；栅极绝缘层，设置在有源层与栅极所在层之间，栅极绝缘层具有镂空部；转接电极，位于有源层远离衬底的一侧，转接电极的一部分通过镂空部与有源层电连接，且另一部分通过第一过孔与源极电连接，其中，第一过孔至少贯穿有源层和缓冲层；第一过孔在衬底上的正投影与镂空部在衬底上的正投影存在交叠。
Description
技术领域
本公开涉及显示技术领域，具体涉及一种薄膜晶体管及其制作方法、显示基板和显示装置。
背景技术
在显示基板上，不同层的导电结构之间进行电连接时，需要通过过孔来连接。其中，过孔是通过构图工艺形成的，过孔的大小影响着产品的分辨率、边框大小、透过率等等。
发明内容
本公开提供一种薄膜晶体管及其制作方法、显示基板和显示装置。
第一方面，本公开提供一种薄膜晶体管，包括：
设置在衬底上的栅极、有源层、源极和漏极，所述有源层位于所述源极远离所述衬底的一侧，所述栅极位于所述有源层远离所述衬底的一侧；所述源极和所述漏极均与所述有源层连接；
缓冲层，设置在所述有源层与所述源极所在层之间；
栅极绝缘层，设置在所述有源层与所述栅极所在层之间，所述栅极绝缘层具有镂空部；
转接电极，位于所述有源层远离所述衬底的一侧，所述转接电极的一部分通过所述镂空部与所述有源层电连接，且另一部分通过第一过孔与所述源极电连接，其中，所述第一过孔至少贯穿所述有源层和所述缓冲层；所述第一过孔在所述衬底上的正投影与所述镂空部在所述衬底上的正投影存在交叠。
在一些实施例中，所述镂空部为贯穿所述栅极绝缘层的第二过孔；所述第一过孔在所述衬底上的正投影为第一投影，所述第二过孔在所述衬底上的正投影为第二投影；
所述第一投影位于所述第二投影范围内；或者，所述第一投影的一部分位于所述第一投影范围内，另一部分位于所述第二投影范围外。
在一些实施例中，所述有源层的材料包括金属氧化物材料。
在一些实施例中，所述转接电极与所述栅极同层设置。
在一些实施例中，所述薄膜晶体管还包括：遮光件，所述遮光件位于所述有源层与所述衬底之间，所述遮光件在所述衬底上的正投影与所述有源层在所述衬底上的正投影至少部分交叠。
在一些实施例中，所述遮光件与所述源极同层设置。
在一些实施例中，所述有源层包括第一导体部、第二导体部以及位于二者之间的沟道部，所述第一过孔贯穿所述第一导体部，所述第二导体部用作所述漏极。
在一些实施例中，所述第一过孔靠近所述衬底的端部的口径小于2μm；
所述缓冲部具有被所述有源层覆盖的第一部分，以及与所述有源层无接触的第二部分，所述第一部分具有朝向所述第一过孔的第一坡面，所述第二部分具有朝向所述第一过孔的第二坡面，所述第一坡面的坡度在70～90°之间，所述第二坡面的坡度不大于60°。
第二方面，本公开还提供一种显示基板，包括第一方面提供的薄膜晶体管。
第三方面，本公开还提供一种显示装置，包括第二方面提供的显示基板。
第四方面，本公开还提供一种薄膜晶体管的制作方法，包括：
在衬底上分别形成源极、缓冲层、有源层、漏极和栅极绝缘层，其中，所述漏极与所述有源层连接；所述栅极绝缘层位于所述有源层远离所述衬底的一侧，所述栅极绝缘层具有镂空部；
在所述有源层远离所述衬底的一侧形成转接电极，所述转接电极的一部分通过所述镂空部与所述有源层电连接，且另一部分通过第一过孔与所述源极电连接，其中，所述第一过孔至少贯穿所述有源层和所述缓冲层；所述第一过孔在衬底上的正投影与所述镂空部在所述衬底上的正投影存在交叠；
在所述栅绝缘层远离所述衬底的一侧形成栅极。
在一些实施例中，形成所述栅极绝缘层的步骤包括：
形成栅极绝缘材料层；
对所述栅极绝缘材料层进行构图工艺，以形成具有镂空部的所述栅极绝缘层，其中，所述镂空部为贯穿栅极绝缘层的第二过孔，所述第一过孔在所述衬底上的正投影为第一投影，所述第二过孔在所述衬底上的正投影为第二投影；
所述第一投影位于所述第二投影范围内；或者，所述第一投影的一部分位于所述第一投影范围内，另一部分位于所述第二投影范围外。
在一些实施例中，所述有源层包括：第一待处理部、第二待处理部和位于二者之间的沟道部，所述第一待处理部的一部分被所述第二过孔暴露出；
所述制作方法还包括：对所述第一待处理部的被所述第二过孔暴露的部分进行导体化；
对所述第一待处理部和所述第二待处理部进行导体化，导体化后的第二待处理部作为所述漏极。
在一些实施例中，所述制作方法还包括：形成遮光件，所述遮光件与所述源极同步形成。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1为本公开的一些实施例中提供的薄膜晶体管的平面图。
图2A为沿图1中A-A'线的一种剖视图。
图2B为沿图1中A-A'线的另一种剖视图。
图3A为本公开的一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图。
图3B为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图。
图3C为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图。
图3D为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图。
图3E为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图。
图4为本公开的一些实施例中提供的第一过孔纵截面的扫描电镜图(SEM)。
图5为本公开的一些实施例中提供的显示基板的平面图。
图6为本公开的一些实施例中提供的显示基板的剖视图。
图7为本公开的一些实施例中提供的薄膜晶体管与栅线、数据线的连接示意图。
图8A至图8H为本公开的第一个示例中提供的薄膜晶体管的制作过程示意图。
图9为本公开的第三个示例中提供的薄膜晶体管的制作过程示意图。
图10为本公开的第四个示例中提供的薄膜晶体管的制作方法示意图。
图11为本公开的第五个示例中提供的薄膜晶体管的制作过程示意图。
图12为本公开的第六个示例中提供的薄膜晶体管的制作过程示意图。
图13为本公开的第七个示例中提供的薄膜晶体管的制作方法示意图。
具体实施方式
以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
这里用于描述本公开的实施例的术语并非旨在限制和/或限定本公开的范围。例如，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。应该理解的是，本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。除非上下文另外清楚地指出，否则单数形式“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。
在显示基板上，不同层的导电结构之间进行电连接时，需要通过过孔来连接。其中，过孔是通过构图工艺形成的。当过孔的面积较大时，导致薄膜晶体管整体所占的面积较大，从而会影响产品的分辨率、边框大小、透过率等等。
图1为本公开的一些实施例中提供的薄膜晶体管的平面图，图2A为沿图1中A-A'线的一种剖视图，图2B为沿图1中A-A'线的另一种剖视图，如图1至图2B所示，薄膜晶体管10包括：设置在衬底20上的栅极11、有源层12、源极13和漏极14，其中，有源层12位于源极13远离衬底20的一侧，栅极11位于有源层12远离衬底20的一侧；源极13和漏极14均与有源层12连接。
另外，如图2A和图2B所示，薄膜晶体管10还包括：缓冲层BFL、栅极绝缘层GI和转接电极15，缓冲层BFL设置在衬底20上，并位于有源层12与源极13所在层之间。其中，缓冲层BFL可以用于防止或减少金属原子和/或杂质从衬底20扩散到有源层12中。缓冲层BFL的材料可以包括氮化硅、氧化硅、氮氧化硅中的一者或多者。缓冲层BFL的厚度在100nm～700nm之间。
栅极绝缘层GI设置在有源层12与栅极11所在层之间，栅极绝缘层GI具有镂空部VL，该镂空部VL可以为过孔，也可以是相邻薄膜晶体管10的栅极绝缘层GI之间的镂空部分。栅极绝缘层GI可以包括诸如氧化硅、氮化硅和/或氮氧化硅的无机材料，并且可以形成为多层或单层。
转接电极15位于有源层12远离衬底20的一侧，转接电极15与有源层12电连接，且通过第一过孔V1与源极13电连接，其中，第一过孔V1至少贯穿有源层12和缓冲层BFL；第一过孔V1在衬底20上的正投影与镂空部在衬底20上的正投影存在交叠。例如，相邻的薄膜晶体管10的栅极绝缘层GI连接为一体结构，如图2A所示，该一体结构上具有第二过孔V2，第二过孔V2和第一过孔V1在衬底20上的正投影存在交叠，或者，如图2B所示，不同的薄膜晶体管10的栅极绝缘层GI彼此独立，形成块状膜层，块状膜层周围的镂空部分与第一过孔V1在衬底20上的正投影存在交叠。
在一些实施例中，有源层12的材料包括金属氧化物材料，例如IGZO，或者IGTO，或者IGZTO，或者IGZYO，或者ITZO。转接电极15和源极13均可以采用金属材料。当有源层12的材料采用金属氧化物时，如果直接将有源层12通过过孔与源极13连接，那么容易在有源层12与源极13之间的接触界面产生氧化物，从而增大有源层12与源极13之间的接触电阻；而本公开实施例中，借助于转接电极15，该转接电极15位于有源层12远离衬底20的一侧，且与有源层12、源极13电连接，这种情况下，在制作过程中，可以在形成有源层12之后，对有源层12对应于转接电极15的表面进行处理，以防止有源层12与转接电极15之间的界面产生氧化物，从而减小有源层12与转接电极15之间的接触电阻，进而保证有源层12与源极13之间的连接可靠性。另外，在本公开实施例中，第一过孔V1与栅极绝缘层GI的镂空部VL在衬底20上的正投影存在交叠，从而可以减小镂空部VL和第一过孔V1整体所占的面积，进而有利于提高分辨率，减小边框宽度、增大透光率等等。
在一些实施例中，第一过孔V1同时贯穿栅极绝缘层GI、有源层12和缓冲层BFL；镂空部为贯穿栅极绝缘层GI的第二过孔V2。图3A为本公开的一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图，图3B为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图，图3C为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图，图3D为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图，图3E为本公开的另一些实施例中提供的第一过孔、第二过孔和有源层的位置示意图，如图3A至图3E所示，第一过孔V1在衬底20上的正投影为第一投影，第二过孔V2在衬底20上的正投影为第二投影，第一投影和第二投影交叠，如图3A所示，第一投影位于第二投影范围内，或者，如图3B至图3E所示，第二投影的一部分位于第一投影范围内，另一部分位于第一投影范围外。另外，如图3A和图3B所示，第一投影可以位于有源层12在衬底20上的正投影范围内，且与有源层12在衬底10上的正投影边界间隔。或者，如图3C至图3E所示，第一投影可以位于有源层12在衬底20上的正投影的边角位置。
本公开实施例对第一过孔V1和第二过孔V2的形状不作特别限定，例如，第一过孔V1在衬底20上的正投影可以为圆形、矩形、半圆形或其他不规则形状。另外，第一过孔V1在衬底20上的正投影可以位于有源层12在衬底20上的正投影范围内，也可以超出有源层12在衬底20上的正投影。
在一些实施例中，转接电极15与所述栅极11同层设置。需要说明的是，本公开实施例中的“同层设置”是指，指两个结构是由同一个材料层经过构图工艺形成的，故二者在在层叠关系上是处于同一个层之中的；但这并不表示二者与衬底20之间的距离必定相同。
在一些实施例中，如图1至图2B所示，薄膜晶体管10还包括遮光件16，该遮光件16位于有源层12与衬底20之间，遮光件16在衬底20上的正投影与所述有源层12在所述衬底20上的正投影至少部分交叠。例如，有源层12包括第一导电部121、第二导电部122和位于二者之间的沟道部120，遮光件16在衬底20上的正投影至少覆盖沟道部120在衬底20上的正投影。遮光件16可以防止有源层12的沟道部120因光照而产生大量的漏电流，从而防止薄膜晶体管10的特性受到影响。
在一些实施例中，遮光件16与源极13同层设置。在一个示例中，遮光件16和源极13均可以采用Mo/Al/Al的金属叠层，或MoNb/Cu的金属叠层，或MTD/Cu的金属叠层，或MoNb/Cu/MTD的金属叠层。遮光件16和源极13的厚度均可以在之间。
在一些实施例中，有源层12的第一导电部121和第二导电部122均通过对半导体材料进行掺杂的方式形成。第一过孔V1贯穿第一导电部121，第二导电部122用作漏极14。
图4为本公开的一些实施例中提供的第一过孔纵截面的扫描电镜图(SEM)，在图4中，第一过孔V1在衬底20上的正投影位于有源层12在衬底20上的正投影之外，如图4所示，缓冲层BFL具有被有源层12覆盖的第一部分BFL1和与有源层12无接触的第二部分BFL2，第一部分具有朝向第一过孔V1的第一坡面，第一坡面的坡度α在70°～90°之间；第二部分BFL2具有朝向第一过孔V1的第二坡面，第二坡面的坡度角β小于或等于60°。在进行第一过孔V1的刻蚀时，第二部分BFL2上方被光刻胶所覆盖，而第一部分BFL1上方被有源层12覆盖，因此，最终形成的第一过孔V1的形貌会出现上述不同的坡度角。第一过孔V1靠近衬底20的端部的口径d小于2μm，例如，口径d在1.6μm～1.8μm之间，例如，口径d为1.65μm。
本公开实施例还提供一种显示基板，图5为本公开的一些实施例中提供的显示基板的平面图，图6为本公开的一些实施例中提供的显示基板的剖视图，图7为本公开的一些实施例中提供的薄膜晶体管与栅线、数据线的连接示意图，如图5至图7所示，显示基板包括上述实施例中的薄膜晶体管10。
在一个示例中，显示基板可以用于液晶显示面板中，显示基板包括：设置在衬底20上的多条栅线GL和多条数据线DL，多条栅线GL和多条数据线DL交叉设置，限定出多个像素区P，每个像素区P中均设置有上述实施例中的薄膜晶体管10。其中，薄膜晶体管10的栅极11与相应的栅线GL连接，源极13与相应的数据线DL连接，漏极14与所在像素区P中的像素电极30连接。在一些实施例中，薄膜晶体管10的栅极11与栅线GL形成为一体结构，薄膜晶体管10的源极13与数据线DL形成为一体结构。
在一些实施例中，薄膜晶体管10的栅极11远离衬底20的一侧还设置有钝化层PVX和平坦化层PLN，平坦化层PLN位于钝化层PVX远离衬底20的一侧，钝化层PVX的材料可以包括氧化硅、氮化硅、氮氧化硅中的一者或多者，厚度可以在200～400nm之间。平坦化层PLN的厚度可以在2～3μm之间，材料可以为有机材料。像素电极30位于平坦化层PLN远离衬底20的一侧，并通过至少贯穿平坦化层PLN和钝化层PVX的第三过孔V3与漏极14连接。像素电极30的材料可以采用IGZO或IZO等透明导电材料，厚度可以在400～1000A之间。
在一些实施例中，显示基板还包括：绝缘间隔层(未示出)和公共电极(未示出)，绝缘间隔层位于像素电极30远离衬底20的一侧，其材料可以包括氮化硅、氧化硅、氮氧化硅中的至少一种，厚度可以在1000～3000A之间。公共电极位于绝缘间隔层远离衬底20的一侧，其材料可以包括ITO、IZO等透明导电材料，厚度可以为40nm或135nm。
本公开实施例还提供一种显示装置，其包括上述实施例中的显示基板。该显示装置可以为手机、平板电脑、导航仪、电子纸、OLED面板等具有显示功能的产品或部件。
本公开实施例还提供一种上述薄膜晶体管的制作方法，包括：
S11、在衬底上分别形成源极、缓冲层、有源层、漏极和栅极绝缘层。其中，源极、漏极均与有源层电连接。
S12、形成转接电极，所述转接电极位于所述有源层远离所述衬底的一侧，所述转接电极与所述有源层电连接，且通过第一过孔与所述源极电连接，其中，所述第一过孔至少贯穿所述有源层和所述缓冲层；其中，所述第一过孔的至少部分被所述栅极绝缘层暴露出。
S13、在所述栅绝缘层远离所述衬底的一侧形成栅极。
在一些实施例中，形成所述栅极绝缘层的步骤包括：形成栅极绝缘材料层；之后，对所述栅极绝缘材料层进行构图工艺，以形成所述栅极绝缘层。其中，所述栅极绝缘层具有第二过孔，所述转接电极通过所述第二过孔与所述有源层连接；所述第一过孔在所述衬底上的正投影为第一投影，所述第二过孔在所述衬底上的正投影为第二投影，所述第二投影位于所述第一投影范围内；或者，所述第二投影的一部分位于所述第一投影范围内，另一部分位于所述第一投影范围外。
在一些实施例中，有源层包括：第一待处理部、第二待处理部和位于二者之间的沟道部，所述第一待处理部的一部分被所述第二过孔暴露出。所述制作方法还包括：对所述第一待处理部的被所述第二过孔暴露的部分进行导体化；对所述第一待处理部和所述第二待处理部进行导体化，导体化后的第二待处理部作为所述漏极。
在一些实施例中，所述制作方法还包括：形成遮光件，该遮光件与所述源极同步形成。
图8A至图8H为本公开的第一个示例中提供的薄膜晶体管的制作过程示意图，如图8A至图8H所示，薄膜晶体管10的制作方法包括：
S20、提供衬底20，并对衬底20进行清洗。
S21、如图8A所示，形成源极13和遮光件16。其中，源极13和遮光件16均可以采用Mo/Al/Al的金属叠层，或MoNb/Cu的金属叠层，或MTD/Cu的金属叠层。遮光件16和源极13的厚度均可以在之间。
S22、如图8B所示，形成缓冲层BFL，其中，缓冲层BFL可以采用化学气相沉积(CVD)工艺形成，缓冲层BFL的材料可以包括氮化硅、氧化硅、氮氧化硅中的一者或多者。缓冲层BFL的厚度在100nm～700nm之间。
S23、如图8C所示，形成半导体层12a，半导体层12a可以采用溅射工艺形成，其材料可以为IGZO，厚度在10～80nm之间。
S24、如图8D所示，形成栅极绝缘层GI，该栅极绝缘层GI可以通过CVD或原子层沉积工艺(ALD)形成。栅极绝缘层GI的材料可以包括氮化硅、氧化硅、氮氧化硅中的一者或多者，厚度在之间。
S25、如图8E所示，对栅极绝缘层GI进行构图工艺，以形成贯穿栅极绝缘层GI的第二过孔V2，该第二过孔V2暴露出半导体层12a。
S26、对半导体层12a进行导体化处理，以使半导体层12a中被第二过孔V2暴露出的部分形成为导体。
S27、如图8F所示，形成第一过孔V1，该第一过孔V1至少贯穿半导体层12a和缓冲层BFL，并暴露出源极13的至少部分。
S28、如图8G所示，形成厚度为200～1200nm的MoNb/Cu叠层，或MTD/Cu叠层，或MoNb/Cu/MTD叠层。并对叠层进行构图工艺，形成转接电极15和栅极11，转接电极15通过第二过孔V2与半导体层12a连接，并通过第一过孔V1与源极13连接。
S29、对半导体层12a进行导体化处理，形成有源层12，如图8H所示，该有源层12包括第一导电部121和第二导电部122以及位于二者之间的沟道部120，第一导电部121即为与转接电极15连接的部分，第二导电部122用作漏极14。
在第二个示例中，薄膜晶体管10的制备方法包括：上述步骤S20～S29，之后，还包括：S30、对栅极绝缘层GI进行刻蚀，刻蚀后的栅极绝缘层GI与转接电极15无接触，另外，栅极绝缘层GI在衬底20上的正投影可以与栅极11在衬底20上的正投影一致，或者略超出栅极11在衬底20上的正投影。
图9为本公开的第三个示例中提供的薄膜晶体管的制作过程示意图，如图9所示，薄膜晶体管10的制备方法包括：上述步骤S20～S24，之后，还包括：
S41、同步形成第一过孔V1和第二过孔V2。具体地，首先在栅极绝缘层GI上形成光刻胶层，之后，利用半色调掩膜版对光刻胶层进行曝光并显影，从而去除第一区域的光刻胶，并将第二区域的光刻胶去除一部分，保留第三区域的光刻胶；其中，第一区域为对应于第一过孔V1的区域，第二区域为第二过孔V2所在区域中除第一过孔V1之外的区域；第三区域为第一区域和第二区域之外的部分；之后进行第一次刻蚀，以形成第一过孔V1；再对光刻胶层进行灰化，从而去除第二区域的光刻胶；之后进行第二次刻蚀，从而形成贯穿栅极绝缘层GI的第二过孔V2。
S42、以光刻胶层为掩膜，对半导体层进行导体化处理，从而使半导体层被第二过孔V2露出的部分进行导体化。
S43、形成厚度为200～1200nm的MoNb/Cu叠层，或MTD/Cu叠层，或MoNb/Cu/MTD叠层。并对叠层进行构图工艺，形成转接电极15和栅极11，转接电极15通过第二过孔V2与半导体层连接，并通过第一过孔V1与源极13连接。
S44、对半导体层进行导体化处理，形成有源层12，该有源层12包括第一导电部121和第二导电部122以及位于二者之间的沟道部120，第一导电部121即为与转接电极15连接的部分，第二导电部122用作漏极14。
图10为本公开的第四个示例中提供的薄膜晶体管的制作方法示意图，如图10所示，薄膜晶体管10的制备方法包括上述步骤S20～S24，之后，还包括：
S51、同步形成第一过孔V1和第二过孔V2。具体参见上述步骤S41的描述，这里不再赘述。
S52、以光刻胶层为掩膜，对半导体层进行导体化处理，从而使半导体层被第二过孔V2露出的部分进行导体化。
S53、形成厚度为200～1200nm的MoNb/Cu叠层，或MTD/Cu叠层，或MoNb/Cu/MTD叠层。并对叠层进行构图工艺，形成转接电极15和栅极11，转接电极15通过第二过孔V2与半导体层12a连接，并通过第一过孔V1与源极13连接。
S54、对半导体层12a进行导体化处理，形成有源层12，该有源层12包括第一导电部121和第二导电部122以及位于二者之间的沟道部120，第一导电部121即为与转接电极15连接的部分，第二导电部122用作漏极14。
S55、对栅极绝缘层GI进行刻蚀，刻蚀后的栅极绝缘层GI与转接电极15无接触，另外，栅极绝缘层GI在衬底20上的正投影可以与栅极11在衬底20上的正投影一致，或者略超出栅极11在衬底20上的正投影。
图11为本公开的第五个示例中提供的薄膜晶体管的制作过程示意图，如图11所示，薄膜晶体管10的制作方法包括上述步骤S20～S24，之后，还包括：
S61、对栅极绝缘层GI对应于源极13的位置进行刻蚀，从而形成贯穿栅极绝缘层GI的第二过孔V2，之后继续刻蚀，从而在第二过孔V2的位置形成贯穿半导体层12a和缓冲层BFL的第一过孔V1。由于半导体层12a和栅极绝缘层GI的刻蚀速率不同，因此，刻蚀形成的第一过孔V1的孔径小于第二过孔V2的孔径。半导体层12a的一部分会被第二过孔V2暴露出。
S62、以制备第一过孔V1、第二过孔V2时的掩膜版为掩膜，对半导体层12a被第二过孔V2暴露出的部分进行导体化处理。
S63、形成厚度为200～1200nm的MoNb/Cu叠层，或MTD/Cu叠层，或MoNb/Cu/MTD叠层。并对叠层进行构图工艺，形成转接电极15和栅极11，转接电极15通过第二过孔V2与半导体层连接，并通过第一过孔V1与源极13连接。
S64、对半导体层进行导体化处理，形成有源层12，该有源层12包括第一导电部121和第二导电部122以及位于二者之间的沟道部120，第一导电部121即为与转接电极15连接的部分，第二导电部122用作漏极14。
图12为本公开的第六个示例中提供的薄膜晶体管的制作过程示意图，如图12所示，薄膜晶体管10的制作方法包括上述步骤S20～S24、S61～S63，之后，还包括：
S71、对半导体层进行导体化处理，形成有源层12，该有源层12包括第一导电部121和第二导电部122以及位于二者之间的沟道部120，第一导电部121即为与转接电极15连接的部分，第二导电部122用作漏极14。
S72、对栅极绝缘层GI进行刻蚀，刻蚀后的栅极绝缘层GI与转接电极15无接触，另外，栅极绝缘层GI在衬底20上的正投影可以与栅极11在衬底20上的正投影一致，或者略超出栅极11在衬底20上的正投影。
图13为本公开的第七个示例中提供的薄膜晶体管的制作方法示意图，如图13所示，薄膜晶体管10的制作方法包括上述步骤S20～S22，之后，还包括：
S81、对缓冲层BFL进行刻蚀，形成第一子过孔。
S82、形成具有第二子过孔的半导体层12a，半导体层12a可以采用溅射工艺形成，其材料可以为IGZO，厚度在10～80nm之间。
S83、形成栅极绝缘层GI，具体参见上述步骤S24，这里不再赘述。之后对对栅极绝缘层GI进行刻蚀，形成贯穿栅极绝缘层GI的第二过孔V2，第二过孔V2包括与第一子过孔交叠的第三子过孔，该第三子过孔与第二子过孔、第一子过孔连通，形成第一过孔V1。
S84、形成厚度为200～1200nm的MoNb/Cu叠层，或MTD/Cu叠层，或MoNb/Cu/MTD叠层。并对叠层进行构图工艺，形成转接电极15和栅极11，转接电极15通过第二过孔V2与半导体层连接，并通过第一过孔V1与源极13连接。
S85、对半导体层12a进行导体化处理，形成有源层12，该有源层12包括第一导电部121和第二导电部122以及位于二者之间的沟道部120，第一导电部121即为与转接电极15连接的部分，第二导电部122用作漏极14。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。
Claims (14)
1.一种薄膜晶体管，其特征在于，包括：
设置在衬底上的栅极、有源层、源极和漏极，所述有源层位于所述源极远离所述衬底的一侧，所述栅极位于所述有源层远离所述衬底的一侧；所述源极和所述漏极均与所述有源层连接；
缓冲层，设置在所述有源层与所述源极所在层之间；
栅极绝缘层，设置在所述有源层与所述栅极所在层之间，所述栅极绝缘层具有镂空部；
转接电极，位于所述有源层远离所述衬底的一侧，所述转接电极的一部分通过所述镂空部与所述有源层电连接，且另一部分通过第一过孔与所述源极电连接，其中，所述第一过孔至少贯穿所述有源层和所述缓冲层；所述第一过孔在所述衬底上的正投影与所述镂空部在所述衬底上的正投影存在交叠。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述镂空部为贯穿所述栅极绝缘层的第二过孔；所述第一过孔在所述衬底上的正投影为第一投影，所述第二过孔在所述衬底上的正投影为第二投影；
所述第一投影位于所述第二投影范围内；或者，所述第一投影的一部分位于所述第一投影范围内，另一部分位于所述第二投影范围外。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述有源层的材料包括金属氧化物材料。
4.根据权利要求1至3中任一项所述的薄膜晶体管，其特征在于，所述转接电极与所述栅极同层设置。
5.根据权利要求1至3中任一项所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括：遮光件，所述遮光件位于所述有源层与所述衬底之间，所述遮光件在所述衬底上的正投影与所述有源层在所述衬底上的正投影至少部分交叠。
6.根据权利要求5所述的薄膜晶体管，其特征在于，所述遮光件与所述源极同层设置。
7.根据权利要求1至3中任一项所述的薄膜晶体管，其特征在于，所述有源层包括第一导体部、第二导体部以及位于二者之间的沟道部，所述第一过孔贯穿所述第一导体部，所述第二导体部用作所述漏极。
8.根据权利要求1至3中任一项所述的薄膜晶体管，其特征在于，所述第一过孔靠近所述衬底的端部的口径小于2μm；
所述缓冲部具有被所述有源层覆盖的第一部分，以及与所述有源层无接触的第二部分，所述第一部分具有朝向所述第一过孔的第一坡面，所述第二部分具有朝向所述第一过孔的第二坡面，所述第一坡面的坡度在70～90°之间，所述第二坡面的坡度不大于60°。
9.一种显示基板，其特征在于，包括：权利要求1至8中任一项所述的薄膜晶体管。
10.一种显示装置，其特征在于，包括权利要求9所述的显示基板。
11.一种薄膜晶体管的制作方法，其特征在于，包括：
在衬底上分别形成源极、缓冲层、有源层、漏极和栅极绝缘层，其中，所述漏极与所述有源层连接；所述栅极绝缘层位于所述有源层远离所述衬底的一侧，所述栅极绝缘层具有镂空部；
在所述有源层远离所述衬底的一侧形成转接电极，所述转接电极的一部分通过所述镂空部与所述有源层电连接，且另一部分通过第一过孔与所述源极电连接，其中，所述第一过孔至少贯穿所述有源层和所述缓冲层；所述第一过孔在衬底上的正投影与所述镂空部在所述衬底上的正投影存在交叠；
在所述栅绝缘层远离所述衬底的一侧形成栅极。
12.根据权利要求11所述的制作方法，其特征在于，形成所述栅极绝缘层的步骤包括：
形成栅极绝缘材料层；
对所述栅极绝缘材料层进行构图工艺，以形成具有镂空部的所述栅极绝缘层，其中，所述镂空部为贯穿栅极绝缘层的第二过孔，所述第一过孔在所述衬底上的正投影为第一投影，所述第二过孔在所述衬底上的正投影为第二投影；
所述第一投影位于所述第二投影范围内；或者，所述第一投影的一部分位于所述第一投影范围内，另一部分位于所述第二投影范围外。
13.根据权利要求12所述的制作方法，其特征在于，所述有源层包括：第一待处理部、第二待处理部和位于二者之间的沟道部，所述第一待处理部的一部分被所述第二过孔暴露出；
所述制作方法还包括：对所述第一待处理部的被所述第二过孔暴露的部分进行导体化；
对所述第一待处理部和所述第二待处理部进行导体化，导体化后的第二待处理部作为所述漏极。
14.根据权利要求11所述的制作方法，其特征在于，所述制作方法还包括：形成遮光件，所述遮光件与所述源极同步形成。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211353473.0A CN117954495A (zh) | 2022-10-31 | 2022-10-31 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
| CN202380008916.9A CN118284985A (zh) | 2022-10-31 | 2023-04-28 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
| PCT/CN2023/091627 WO2024093171A1 (zh) | 2022-10-31 | 2023-04-28 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211353473.0A CN117954495A (zh) | 2022-10-31 | 2022-10-31 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117954495A true CN117954495A (zh) | 2024-04-30 |
Family
ID=90796851
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211353473.0A Pending CN117954495A (zh) | 2022-10-31 | 2022-10-31 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
| CN202380008916.9A Pending CN118284985A (zh) | 2022-10-31 | 2023-04-28 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202380008916.9A Pending CN118284985A (zh) | 2022-10-31 | 2023-04-28 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (2) | CN117954495A (zh) |
| WO (1) | WO2024093171A1 (zh) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6417125B2 (ja) * | 2014-06-25 | 2018-10-31 | 株式会社ジャパンディスプレイ | 半導体装置 |
| JP2020027133A (ja) * | 2018-08-09 | 2020-02-20 | 株式会社ジャパンディスプレイ | 表示装置 |
| KR20200034083A (ko) * | 2018-09-20 | 2020-03-31 | 삼성디스플레이 주식회사 | 트랜지스터 기판, 이의 제조 방법, 및 이를 포함하는 표시 장치 |
| CN109742158A (zh) * | 2019-01-31 | 2019-05-10 | 京东方科技集团股份有限公司 | 低温多晶硅薄膜晶体管、阵列基板及制备方法、显示装置 |
| CN111897168A (zh) * | 2020-08-21 | 2020-11-06 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
| CN113889526B (zh) * | 2021-09-30 | 2024-04-26 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管、显示基板及显示基板的制备方法 |
-
2022
- 2022-10-31 CN CN202211353473.0A patent/CN117954495A/zh active Pending
-
2023
- 2023-04-28 WO PCT/CN2023/091627 patent/WO2024093171A1/zh unknown
- 2023-04-28 CN CN202380008916.9A patent/CN118284985A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| WO2024093171A1 (zh) | 2024-05-10 |
| CN118284985A (zh) | 2024-07-02 |
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|---|---|---|---|
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