TWI544633B - 半導體元件及其製作方法 - Google Patents

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Description

半導體元件及其製作方法
本發明是有關於一種半導體元件及其製作方法，且特別是有關於一種具有側邊閘極(side-gate)的半導體元件及其製作方法。
一般顯示器主要是由薄膜電晶體陣列基板、彩色濾光基板與位於兩基板之間的顯示介質層所構成，其中薄膜電晶體陣列基板具有多個以矩陣的方式排列的畫素單元，每個畫素單元包括一薄膜電晶體以及一與薄膜電晶體電性連接畫素電極(pixel electrode)。薄膜電晶體是用來作為顯示單元的開關元件，而薄膜電晶體之汲極電流的大小主要由通道寬度與長度的比值決定。目前，頂閘極(top gate)式的薄膜電晶體結構或底閘極(bottom gate)式的薄膜電晶體結構的製作大都採用微影蝕刻製程(photolithography)。
當使用微影蝕刻製程時，薄膜電晶體結構會嚴重地受到微影解析度的限制(即受限於設備光源的波長)，而使其內之元件無法有效地微小化。因此，薄膜電晶體之半導體通道層的通道長度就無法有效地縮小，而使得驅動電流無法有效地增加。再者，隨著顯示器的提高解析度、降低反應時間、增加開口率(aperture)等要求下，薄膜電晶體結構已逐漸朝向降低尺寸的趨勢。然而，薄膜電晶體結構之微小化，將會不利於半導體通道層的製作，因為其將不 利於通道長度的縮減，且更直接的影響到薄膜電晶體的汲極電流大小，進而影響顯示器的顯示品質。此外，閘極為單一平面之結構，因此對半導體通道層而言只有單側開關及遮光作用，無法提供全面作用。若採用雙閘極的設計，則會增加製程光罩數，進而提高生產成本。因此，如何使薄膜電晶體結構的尺寸能夠縮小且又可提升元件效能，已成為顯示器重要的課題之一。
本發明提供一種半導體元件，具有較佳的元件效能。
本發明提供一種半導體元件的製作方法，用以製作上述之半導體元件。
本發明提出一種半導體元件，適於配置於一基板上。半導體元件包括一畫素電極、一汲極、一半導體通道層、一源極、一閘絕緣層以及一側邊閘極。畫素電極配置於基板上。汲極配置於畫素電極上且暴露出部分畫素電極。半導體通道層配置於汲極上。源極配置於半導體通道層上。閘絕緣層配置於基板上，且至少包覆源極並環繞半導體通道層。側邊閘極配置於閘絕緣層上，且沿著閘絕緣層的至少一側延伸覆蓋於基板上，其中部分側邊閘極的延伸方向與汲極、半導體通道層以及源極的堆疊方向相同。
在本發明之一實施例中，上述之半導體元件更包括一犧牲層，配置於汲極上，其中犧牲層包覆半導體通道層，且犧牲層的一上表面與半導體通道層的一上表面齊平。
在本發明之一實施例中，上述之源極更延伸配置於犧牲層上。
在本發明之一實施例中，上述之源極於基板上的正投影面積重疊並小於汲極於基板上的正投影面積。
在本發明之一實施例中，上述之閘絕緣層包覆源極與半導體通道層。
在本發明之一實施例中，上述之半導體元件更包括一保護層，包覆側邊閘極、閘絕緣層、汲極與部分畫素電極。
本發明還提出一種半導體元件的製作方法，其包括以下步驟。形成一畫素電極以及一位於畫素電極上方的第一金屬層於一基板上。形成一覆蓋基板與第一金屬層的犧牲材料層，其中犧牲材料層具有一開口，且開口暴露出部分第一金屬層。形成一半導體材料層於開口內且覆蓋犧牲材料層，其中半導體材料層覆蓋被開口所暴露出的部分第一金屬層，而位於開口內的部份半導體材料層定義為一半導體通道層。移除位於犧牲材料層上的部分半導體材料層，而暴露出半導體通道層的一上表面。形成一源極於半導體通道層的上表面上。以源極為一蝕刻罩幕，至少移除暴露於源極之外的犧牲材料層。形成一閘絕緣層於基板上，閘絕緣層至少包覆源極並環繞半導體通道層。以閘絕緣層為一蝕刻罩幕，移除暴露於閘絕緣層之外的第一金屬層而暴露出部分畫素電極，且定義出一汲極。形成一側邊閘極於閘絕緣層上，側邊閘極沿著閘絕緣層的至少一側延伸覆蓋於基板上，其中部分側邊閘極的延伸方向與汲極、半導體 通道層以及源極的堆疊方向相同。
在本發明之一實施例中，上述之形成半導體材料層的方法包括溶膠凝膠(Sol-Gel)法、化學氣相沉積(Chemical Vapor Deposition,CVD)或物理氣相沉積(Physical Vapor Deposition,PVD)。
在本發明之一實施例中，上述之半導體材料層填滿開口，且犧牲材料層的一上表面與半導體通道層的上表面齊平。
在本發明之一實施例中，上述之於形成源極時，源極更延伸覆蓋犧牲層，而於移除暴露於源極之外的犧牲材料層後，形成一犧牲層且犧牲層包覆半導體通道層。
在本發明之一實施例中，上述之於形成源極時，源極於基板上的正投影面積重疊並小於半導體通道層於基板上的正投影面積，而於移除暴露於源極之外的犧牲材料層時，移除部份半導體材料層。
在本發明之一實施例中，上述之閘絕緣層包覆源極與半導體通道層。
在本發明之一實施例中，上述之半導體通道層的長度等於半導體通道層的厚度。
在本發明之一實施例中，上述之源極於基板上的正投影面積重疊並小於汲極於基板上的正投影面積。
在本發明之一實施例中，上述之半導體元件的製作方法，更包括：於形成側邊閘極於閘絕緣層上之後，形成一保護層以包覆側邊閘極、閘絕緣層、汲極與部分畫素電極。
基於上述，本發明的實施例之汲極、半導體通道層以及源極依序垂直堆疊於基板上，因此半導體通道層的通道長度會等於半導體通道層的厚度。相較於習知受限於微影解析度所形成之半導體通道層而言，本發明的實施例之半導體通道層的製作不受製程限制且其通道長度可有效減少。再者，由於半導體通道層的通道長度可相對於習知技術具有較短的長度，因此本發明的實施例之半導體元件所需的操作電壓可大幅降低。此外，本發明的實施例之驅動電流的流動方向與源極、半導體通道層以及汲極的垂直堆疊方向相同，因此半導體通道層中的電流不受晶界(grain boundary)的影響，可提高本發明的實施例之半導體元件的載子遷移率(mobility)。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1G繪示為本發明之一實施例之一種半導體元件的製作方法的剖面示意圖。圖1H繪示圖1G之半導體元件的立體示意圖。為了方便說明起見，圖1H中省略繪示部分構件。請先參考圖1A，依照本實施例的半導體元件的製作方法，首先，形成一畫素電極110以及一位於畫素電極110上方的第一金屬層120於一基板10上，其中畫素電極110暴露出部分基板10。基板10例如是一玻璃基板或一塑膠基板，於此並不加以限制。畫素電極110的材 質例如是銦錫氧化物(Indium Tin Oxide,ITO)、銦鋅氧化物(Indium Zinc Oxide,IZO)等透明導電材料或金屬材料。第一金屬層120的材質例如是鉬鈮合金、鉬鈮合金/鋁釹合金或是鉬鈮合金/鋁釹合金/鉬鈮合金。
接著，請參考圖1B，形成一覆蓋基板10與第一金屬層120的犧牲材料層130，其中犧牲材料層130具有一開口132，且開口132暴露出部分第一金屬層120。詳細來說，犧牲材料層130覆蓋未被畫素電極110所覆蓋的部分基板10，且直接延伸覆蓋至第一金屬層120上。此處，犧牲材料層130的材質包括光阻材料。
接著，請參考圖1C，形成一半導體材料層140於開口132內且覆蓋犧牲材料層130，其中半導體材料層140覆蓋被開口132所暴露出的部分第一金屬層120，而位於開口132內的部分半導體材料層140定義為一半導體通道層140a。此處，半導體通道層140a的形狀例如是矩形立方體，請參考圖1H。形成半導體材料層140的方法例如是溶膠凝膠(Sol-Gel)法、化學氣相沉積(Chemical Vapor Deposition,CVD)或物理氣相沉積(Physical Vapor Deposition,PVD)。其中，溶膠凝膠法的製程方式為利用旋轉塗法、浸入塗佈法、噴霧法、電泳法、噴墨法、滾壓塗佈法等方法在基材表面產生膜層。在此，形成半導體材料層140的方法是以溶膠凝膠(Sol-Gel)法為例說明，因此半導體材料層140是完全填滿開口132且具有一實質厚度於犧牲材料層130上。當然，於其他未繪示的實施例中， 若採用化學氣相沉積(CVD)或物理氣相沉積(PVD)的方式來形成半導體材料層，則所形成之半導體材料層會與犧牲層的表面以及開口共形(conformally)設置，即半導體材料層不會填滿開口，僅會沿著開口的內壁沈積半導體材料層。此外，半導體材料層140的材質例如是非晶矽(amorphous silicon，簡稱a-Si)、多晶矽(poly-silicon)、有機半導體(organic semiconductor)或是金屬氧化物半導體(metal oxide semiconductor)。
接著，請參考圖1D，移除位於犧牲材料層130上的部分半導體材料層140，而暴露出半導體通道層140a的一上表面141。此時，犧牲材料層130的一上表面131與半導體通道層140a的上表面141實質上齊平。此處，移除位於犧牲材料層130上的部分半導體材料層140的方法包括掀離製程、灰化(ashing)、乾式剝除法與濕式剝除法。
接著，請再參考圖1D，形成一源極150a於半導體通道層140a的上表面141與犧牲材料層130的上表面131上，其中源極150a直接覆蓋半導體通道層140a的上表面141與犧牲材料層130的上表面131。當然，於其他未繪示的實施例中，若採用化學氣相沉積(CVD)或物理氣相沉積(PVD)的方式來形成半導體材料層，則源極僅設置於半導體通導層的上表面上。此外，源極150a的材質可與第一金屬層120的材質相同，其例如是鉬鈮合金、鉬鈮合金/鋁釹合金或是鉬鈮合金/鋁釹合金/鉬鈮合金。
接著，請參考圖1E，以源極150a為一蝕刻罩幕，至 少移除暴露於源極150a之外的犧牲材料層130，形成一犧牲層130a。此時，犧牲層130a包覆半導體通道層140a，意即半導體通道層140a被犧牲層130a所環繞。
之後，請參考圖1F，形成一閘絕緣層160a於基板10上，其中閘絕緣層160a至少包覆源極150a並環繞半導體通道層140a。此處，閘絕緣層160a包覆源極150a與犧牲層130a。此外，閘絕緣層160a的材質例如是氧化矽(SiO2)、氮化矽(SiNx)或是聚合物(Polymer)。
最後，請參考圖1G，以閘絕緣層160a為一蝕刻罩幕，移除暴露於閘絕緣層160a之外的第一金屬層120而暴露出部分畫素電極110，且定義出一汲極120a。此處，源極150a於基板10上的正投影面積重疊並小於汲極120a於基板10上的正投影面積。接著，形成一側邊閘極170a於閘絕緣層160a上，其中側邊閘極170a沿著閘絕緣層160a的至少一側162延伸覆蓋於基板10上，且部分側邊閘極170a的延伸方向與汲極120a、半導體通道層140a以及源極150a的垂直堆疊方向相同。此處，側邊閘極170a是由位於源極150a上方的閘絕緣層160a沿著閘絕緣層160a的一側162延伸覆蓋至基板10上。當然，為了使元件具有較佳的元件特性，亦可於形成側邊閘極170a於閘絕緣層160a上之後，選擇性地形成一保護層180以包覆側邊閘極170a、閘絕緣層160a、汲極130a與部分畫素電極110。至此，已大致完成半導體元件100a的製作。
在結構上，請參考圖1G與圖1H，本實施例之半導體 元件100a適於配置於基板10上，其中半導體元件100a包括畫素電極110、汲極120a、犧牲層130a、半導體通道層140a、源極150a、閘絕緣層160a以及側邊閘極170a。畫素電極110配置於基板10上。汲極120a配置於畫素電極110上且暴露出部分畫素電極110，而犧牲層130a與半導體通道層140a配置於汲極120a上，且源極150a配置於半導體通道層140a與犧牲層130a上。也就是說，汲極120a、半導體通道層140a與源極150a依序堆疊於畫素電極110上。犧牲層130a包覆半導體通道層140a，且犧牲層130a的上表面131與半導體通道層140a的上表面141實質上齊平。此時，源極150a於基板10上的正投影面積重疊並小於汲極120a於基板10上的正投影面積。閘絕緣層160a配置於基板10上，且包覆源極150a與犧牲層130a並環繞半導體通道層140a。側邊閘極170a配置於閘絕緣層160a上，且沿著閘絕緣層160a的一側162延伸覆蓋於基板10上，其中部分側邊閘極170a的延伸方向與汲極120a、半導體通道層140a以及源極150a的垂直堆疊方向相同。當然，為了使元件具有較佳的元件特性，本實施例之半導體元件100a更可選擇性地包括保護層180，其中保護層180包覆側邊閘極170a、閘絕緣層160a、汲極120a與部分畫素電極110。
由於本實施例是以犧牲材料層130的開口132作為一對位標誌，而透過溶膠凝膠(Sol-Gel)法、化學氣相沉積(CVD)或物理氣相沉積(PVD)等方式將半導體通道層 140a形成於其內。相較於習知半導體通道層採用微影蝕刻製程(photolithography)而受限於微影解析度而言，本實施例之半導體通道層140a的製作可不受微影解析度製程限制且可隨不同需求來調整。再者，本實施例之汲極120a、半導體通道層140a以及源極150a依序垂直堆疊於畫素電極110上，因此半導體通道層140a的通道長度L會等於半導體通道層140a的厚度T。故，本實施例之半導體通道層140a的通道長度L不受微影解析度製程限制，即可依據需求而可有效減少，因此本實施例之半導體元件100a所需的操作電壓可大幅降低。
此外，當半導體元件100a導通時，源極150a與汲極120a之間會形成通道區，而驅動電流(driving current)便藉由通道區自源極150a流至汲極120a。傳統上，半導體通道層140a中存在著與驅動電流之方向互相垂直的晶界(grain boundary)，而這些晶界會對通道區中的驅動電流造成阻礙，且阻礙的程度會隨著晶界個數的增加而提高。然而，在本實施例中，由於驅動電流的流動方向與源極150a、半導體通道層140a以及汲極120a的垂直堆疊方向相同，即兩個方向相互平行，因此流入半導體通道層140a中的電流不受晶界的影響，可提高本實施例之半導體元件100a的載子遷移率(mobility)。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部 分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2A至圖2D繪示為本發明之另一實施例之一種半導體元件的製作方法的局部步驟的剖面示意圖。請先同時參考圖2D與圖1G，圖2D之半導體元件100b與圖1G之半導體元件100a相似，其不同之處在於：半導體元件100b沒有圖1G之半導體元件100a的犧牲層130a。也就是說，本實施例之半導體元件100b的源極150b僅位於半導體通道層140b上，且閘絕緣層160b直接包覆源極150b與半導體通道層140b。側邊閘極170b是由位於源極150b上方的閘絕緣層160b沿著閘絕緣層160b的一側164延伸覆蓋至基板10上。
在製程上，本實施例的半導體元件100b可以採用與前述實施例之半導體元件100a大致相同的製作方式，且於圖1D之移除位於犧牲材料層130上的部分半導體材料層140之後，參考圖2A，形成一源極150b於半導體通道層140b的一上表面142上。此時，源極150b於基板10上的正投影面積重疊並小於半導體通道層140b於基板10上的正投影面積，也就是說，源極150b並未完全覆蓋半導體通道層140b的上表面142。
接著，請參考圖2B，以源極150b為一蝕刻罩幕，移除暴露於源極150b之外的犧牲材料層130與部分半導體通道層140b。此時，半導體通道層140b的側邊與源極150b的側邊實質上切齊。之後，請參考圖2C，形成一閘絕緣層160b於基板10上，其中閘絕緣層160b覆源極150b與半 導體通道層140b，並環繞半導體通道層140b。最後，以閘絕緣層160b為一蝕刻罩幕，移除暴露於閘絕緣層160b之外的第一金屬層120而暴露出部分畫素電極110，且定義出一汲極120b。此處，源極150b於基板10上的正投影面積重疊並小於汲極120b於基板10上的正投影面積。接著，形成一側邊閘極170b於閘絕緣層160b上，其中側邊閘極170b沿著閘絕緣層160b的至少一側164延伸覆蓋於基板10上，且部分側邊閘極170b的延伸方向與汲極120b、半導體通道層140b以及源極150b的垂直堆疊方向相同。當然，為了使元件具有較佳的元件特性，亦可於形成側邊閘極170b於閘絕緣層160b上之後，選擇性地形成一保護層180以包覆側邊閘極170b、閘絕緣層160b、汲極130b與部分畫素電極110。至此，已大致完全半導體元件100b的製作
由於本實施例之汲極120b、半導體通道層140b以及源極150b依序垂直堆疊於畫素電極110上，因此半導體通道層140b的通道長度L會等於半導體通道層140b的厚度T。故，本實施例之半導體通道層140b的通道長度L不受微影解析度製程限制，即可依據需求而可有效減少，因此本實施例之半導體元件100b所需的操作電壓可大幅降低。此外，由於本實施例之驅動電流的流動方向與源極150b、半導體通道層140b以及汲極120b的垂直堆疊方向相同，即兩個方向相互平行，因此流入半導體通道層140b中的電流不受晶界的影響，可提高本實施例之半導體元件 100b的載子遷移率(mobility)。
值得一提的是，本發明並不限定側邊閘極170b的配置位置，雖然此處所提及的側邊閘極170b具體化為由源極150b上方的閘絕緣層160b沿著閘絕緣層160b的一側164延伸覆蓋至基板10上。但，於其他實施例中，請參考圖2E，側邊閘極170c亦可由包覆且環繞半導體通道層140b的周圍，此仍屬於本發明可採用的技術方案，不脫離本發明所欲保護的範圍。
需說明的是，本發明亦並不限定半導體通道層140a、140b的結構形態，雖然此處所提及的半導體通道層140a、140b具體化為單層結構。但，於其他實施例中，請參考圖3A，採用化學氣相沉積(CVD)或物理氣相沉積(PVD)的方式來形成第一半導體材料層144以及堆疊於其上之第二半導體材料層146，其中所形成第一半導體材料層144與第二半導體材料層146會與犧牲層130的表面131以及開口132共形(conformally)設置，即第一半導體材料層144與第二半導體材料層146並不會填滿開口，僅會沿著開口132的內壁沈積第一半導體材料層144與第二半導體材料層146。之後，源極150c設置於開口132內，且以源極150c為一蝕刻罩幕，移除暴露於源極150c之外的第一半導體材料層144與第二半導體材料層146，即可形成位於汲極上的半導體通道層。也就是說，本實施例之半導體通道層是由第一半導體材料層144與第二半導體材料層146所組成。此處，第一半導體材料層144例如是n型半 導體材料層，而第二半導體材料層146例如是p型半導體材料層。
或者是，請參考圖3B，可透過溶膠凝膠(Sol-Gel)法來形成半導體通道層140d，其中此處之半導體通道層140d是由第一半導體通道層144d以及堆疊於其上之第二半導體通道層146d所組成，而源極150d配置於第二半導體通道層144d上且完全覆蓋該第二半導體通道層144d。此處，第一半導體通道層144d例如是n型半導體通道層，而第二半導體通道層146d例如是p型半導體通道層。上述實施例仍屬於本發明可採用的技術方案，不脫離本發明所欲保護的範圍。
綜上所述，本發明的實施例之汲極、半導體通道層以及源極依序垂直堆疊於基板上，因此半導體通道層的通道長度會等於半導體通道層的厚度。相較於習知受限於微影解析度所形成之半導體通道層而言，本發明的實施例之半導體通道層的製作不受製程限制且其通道長度可有效減少。再者，由於半導體通道層的通道長度可相對於習知技術具有較短的長度，因此本發明的實施例之半導體元件所需的操作電壓可大幅降低。此外，本發明的實施例之驅動電流的流動方向與源極、半導體通道層以及汲極的垂直堆疊方向相同，因此半導體通道層中的電流不受晶界的影響，可提高本發明的實施例之半導體元件的載子遷移率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離 本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板
100a、100b、100c‧‧‧半導體元件
110‧‧‧畫素電極
120‧‧‧第一金屬層
120a‧‧‧汲極
130‧‧‧犧牲材料層
130a‧‧‧犧牲層
131‧‧‧上表面
132‧‧‧開口
140‧‧‧半導體材料層
140a、140b、140d‧‧‧半導體通道層
141、142‧‧‧上表面
144‧‧‧第一半導體材料層
146‧‧‧第二半導體材料層
144d‧‧‧第一半導體通道層
146d‧‧‧第二半導體通道層
150a、150b、150c、150d‧‧‧源極
160a、160b、160c‧‧‧閘絕緣層
162、164‧‧‧一側
170a、170b、170c‧‧‧閘極
180‧‧‧保護層
L‧‧‧通道長度
T‧‧‧厚度
圖1A至圖1G繪示為本發明之一實施例之一種半導體元件的製作方法的剖面示意圖。
圖1H繪示圖1G之半導體元件的立體示意圖。
圖2A至圖2D繪示為本發明之另一實施例之一種半導體元件的製作方法的局部步驟的剖面示意圖。
圖2E繪示為本發明之一實施例之半導體元件的剖面示意圖。
圖3A與圖3B分別繪示為本發明之兩個實施例之形成半導體通道層的剖面示意圖。
10‧‧‧基板
100a‧‧‧半導體元件
110‧‧‧畫素電極
120a‧‧‧汲極
130a‧‧‧犧牲層
131‧‧‧上表面
132‧‧‧開口
140a‧‧‧半導體通道層
141‧‧‧上表面
150a‧‧‧源極
160a‧‧‧閘絕緣層
162‧‧‧一側
170a‧‧‧閘極
180‧‧‧保護層
L‧‧‧通道長度
T‧‧‧厚度

Claims (15)

  1. 一種半導體元件，適於配置於一基板上，包括：一畫素電極，配置於該基板上；一汲極，配置於該畫素電極上，且暴露出部分該畫素電極；一半導體通道層，配置於該汲極上；一源極，配置於該半導體通道層上，其中該汲極、該半導體通道層以及該源極垂直堆疊於該畫素電極上，且該半導體通道層的通道長度等於該半導體通道層的厚度；一閘絕緣層，配置於該基板上，且至少包覆該源極並環繞該半導體通道層；以及一側邊閘極，配置於該閘絕緣層上，且沿著該閘絕緣層的至少一側延伸覆蓋於該基板上，其中部分該側邊閘極的延伸方向與該汲極、該半導體通道層以及該源極的堆疊方向相同。
  2. 如申請專利範圍第1項所述之半導體元件，更包括：一犧牲層，配置於該汲極上，其中該犧牲層包覆該半導體通道層，且該犧牲層的一上表面與該半導體通道層的一上表面齊平。
  3. 如申請專利範圍第2項所述之半導體元件，其中該源極更延伸配置於該犧牲層上。
  4. 如申請專利範圍第1項所述之半導體元件，其中該源極於該基板上的正投影面積重疊並小於該汲極於該基板 上的正投影面積。
  5. 如申請專利範圍第1項所述之半導體元件，其中該閘絕緣層包覆該源極與該半導體通道層。
  6. 如申請專利範圍第1項所述之半導體元件，更包括：一保護層，包覆該側邊閘極、該閘絕緣層、該汲極與部分該畫素電極。
  7. 一種半導體元件的製作方法，包括：形成一畫素電極以及一位於該畫素電極上方的第一金屬層於一基板上；形成一覆蓋該基板與該第一金屬層的犧牲材料層，其中該犧牲材料層具有一開口，且該開口暴露出部分該第一金屬層；形成一半導體材料層於該開口內且覆蓋該犧牲材料層，其中該半導體材料層覆蓋被該開口所暴露出的部分該第一金屬層，而位於該開口內的部份該半導體材料層定義為一半導體通道層；移除位於該犧牲材料層上的部分該半導體材料層，而暴露出該半導體通道層的一上表面；形成一源極於該半導體通道層的該上表面上；以該源極為一蝕刻罩幕，至少移除暴露於該源極之外的該犧牲材料層；形成一閘絕緣層於該基板上，該閘絕緣層至少包覆該源極並環繞該半導體通道層； 以該閘絕緣層為一蝕刻罩幕，移除暴露於該閘絕緣層之外的該第一金屬層而暴露出部分該畫素電極，且定義出一汲極；以及形成一側邊閘極於該閘絕緣層上，該側邊閘極沿著該閘絕緣層的至少一側延伸覆蓋於該基板上，其中部分該側邊閘極的延伸方向與該汲極、該半導體通道層以及該源極的堆疊方向相同。
  8. 如申請專利範圍第7項所述之半導體元件的製作方法，其中形成該半導體材料層的方法包括溶膠凝膠法、化學氣相沉積或物理氣相沉積。
  9. 如申請專利範圍第7項所述之半導體元件的製作方法，其中該半導體材料層填滿該開口，且該犧牲材料層的一上表面與該半導體通道層的該上表面齊平。
  10. 如申請專利範圍第9項所述之半導體元件的製作方法，其中於形成該源極時，該源極更延伸覆蓋該犧牲材料層，而於移除暴露於該源極之外的該犧牲材料層後，形成一犧牲層且該犧牲層包覆該半導體通道層。
  11. 如申請專利範圍第7項所述之半導體元件的製作方法，其中於形成該源極時，該源極於該基板上的正投影面積重疊並小於該半導體通道層於該基板上的正投影面積，而於移除暴露於該源極之外的該犧牲材料層時，移除部份該半導體材料層。
  12. 如申請專利範圍第11項所述之半導體元件的製作方法，其中該閘絕緣層包覆該源極與該半導體通道層。
  13. 如申請專利範圍第7項所述之半導體元件的製作方法，其中該半導體通道層的長度等於該半導體通道層的厚度。
  14. 如申請專利範圍第7項所述之半導體元件的製作方法，其中該源極於該基板上的正投影面積重疊並小於該汲極於該基板上的正投影面積。
  15. 如申請專利範圍第7項所述之半導體元件的製作方法，更包括：於形成該側邊閘極於該閘絕緣層上之後，形成一保護層以包覆該側邊閘極、該閘絕緣層、該汲極與部分該畫素電極。
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