JPH02226774A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性半導体記憶装置に係り、詳しくは、
ＦＬＡＳＨＢＥＰＲＯＭと称される不揮発性半導体記憶
装置に適用される不揮発性半導体記憶装置に関する。

近年、不揮発性半導体記憶装置（不揮発性半導体メモリ
）の新しい素子としてＦＬＡＳＨＥＥＰ　ＲＯＭ　（７
ラｙ　シｓ　Ｅ　Ｅ　Ｐ　ＲＯＭ　）が登場している。

そこで、まず最初に本発明の詳細な説明する。

ｉ＋し１最 不揮発性半導体メモリとしては従来からＥＦＲＯＭが多
く利用されており、そのメモリセルは、例えば第３図（
ａ）　（ｂ）のように示される。同図（ａ）はメモリセ
ルの平面図、同図（ｂ）は同図（ａ）のＡ−Ａ’断面図
を示している。これらの図において、ｌはＰ形のシリコ
ン基板、２はＳｉＯ□からなる絶縁層、３はポリシリコ
ンよりなるフローティングゲート、４はポリシリコンよ
りなり、フローティングゲート３と容量的に結合してい
るコントロールゲート、５はＮ膨拡散層よりなるドレイ
ン、６はＮ膨拡散層よりなるソース、７はドレイン５と
接続される金属（例えば、ｊｌ）の配線、８はドレイン
５と配線７を接続するコンタクトホール、９はソース６
と接続される金属（例えば、Ａｆ）の配線、ｌＯはソー
ス６と配線９を接続するコンタクトホール、１１は、例
えばＰＳＧからなる絶縁層であり、メモリセルはいわば
ＮチャンネルＭＯＳトランジスタのゲートの下にフロー
ティングゲート３があるような構造になっている。なお
、同図（ａ）の平面図では説明の都合上、一部を実線で
表し、見やすくしているが、実際上は同図（ｂ）に示す
ような断面関係にあるものである。このような平面図示
は後述の図面についても同様である。

かかる構造のもとで、紫外線を照射するとフローティン
グゲート３から電荷が逃げ、フローティングゲート３の
電荷がＯになる。この状態でコントロールゲート４に適
当な電圧を印加すると、トランジスタは導通状態になる
。一方、コントロールゲート４とドレイン５に高電圧を
印加すると、アバランシェ・ブレーク・ダウンが起き高
エネルギーを得た電子の一部がフローティングゲート３
に補われる。この場合、フローティングゲート３には電
荷が蓄積されているため、コントロールゲート４に電圧
を印加してもトランジスタは導通しない、このようにし
て２値情報を記憶する。

ＥＦＲＯＭはシステムの制御プログラムを格納するため
に利用されることが多（、最近ではチップ上に、Ｉ　Ｍ
ビットから４Ｍビットの記憶容量をもつようになってき
たが、このように大きなプログラムともなると、内容の
変更が何度も行われるようになっている。内容を変更す
るためには、紫外線を照射して情報を消去し、再度新し
いデータを書き込まなければならない、この紫外線照射
には２０分〜３０分の時間が必要であることや、装置に
組み込んである場合には装置から外さなければならない
ことなどから、電気的に消去できるＥＦＲＯＭが強、（
求められるようになってきた。

そのため、電気的に内容を変更できる不揮発性メモリが
開発され、これがＥＥＦＲＯＭである。

ＥＥＲＰＯＭは書込みも消去もトンネル現象を利用する
。したがって、この素子のメモリセルはどうしてもＥＦ
ＲＯＭに比べて大きく、ビット単価が安くならない０例
えば、現在のところ市場に出回っているＥＥＦＲＯＭは
６４にビットから２５６にビットの容量であることから
も、記憶密度がＥＦＲＯＭにはかなわないことが伺い知
れる。

そこで、ＥＦＲＯＭのように書き込んで、電気的に一括
消去できる不揮発メモリが考え出された。

それがフラッシュ　ＥＥＦＲＯＭである。フラッシュ　
ＥＥＰＲＯＭのメモリセルの場合、書込みは従来のＥＦ
ＲＯＭのメモリセルと同じくアバランシェ・インジェク
シヨンを利用し、消去はトンネル現象を利用する。これ
により、ＥＦＲＯＭと同じ程度の大きさのメモリセルが
実現できるので、大容量化が容易である。

本発明は上記事項を技術的背景としている。

Ｃ従来の技術〕 フラッシュ　ＥＥＦＲＯＭのメモリセルはＥＥＰＲＯＭ
のメモリセルに消去ゲート（ＥＧＩＲＡＳＥ　　ＧＡＴ
Ｅ）を付加するタイプと、コントロールゲートを低電圧
にしておいてドレインに高電圧を印加するタイプとがあ
る。

前者は書込みや消去が確実に行えるものの、消去ゲート
を有するためにセルサイズが太き（なるという特徴を持
つ。後者は逆に、消去ゲートがないのでセルサイズは小
さいが、書込み時に非選択のメモリセルが消去される心
配がある。小さなメモリセルが実現できるのであれば、
前者のタイプ、すなわち消去ゲートを有するメモリセル
の方がすぐれている。

消去ゲートを付加する従来のフラッシュ　ＥＥＦＲＯＭ
のメモリセルとしては、例えば第４図（ａ）（ｂ）に示
すようなものが知られている。

同図は前記第３図と同様にメモリセルの平面図とＢ−Ｂ
　’断面図を示している。これらの図において、２１は
Ｐ形のシリコン基板、２２は５ｉＯ１からなる絶縁層、
２３はポリシリコンよりなる消去ゲート、２４はポリシ
リコンよりなるフローティングゲート、２５はポリシリ
コンよりなるコントロールゲート、２６はＮ膨拡散層か
らなるドレイン、２７はＮ膨拡散層からなるソース、２
８はコンタクトホール２９を介してドレイン２６と接続
されるＡＩ配線、３０はコンタクトホール３１を介して
ソース２７と接続されるＡ！配線、３２は、例えばＰＳ
Ｇからなる絶縁層である。なお、２４ｂは他のメモリセ
ルのフローティングゲートである。

このようなメモリセルは、次のように動作する。

まず、コントロールゲート２５をＯＶとし、消去ゲート
２３に２７Ｖを印加する。このとき、ドレイン２６やソ
ース２７はＯｖにしておく、そうすると、トンネル現象
でフローティングゲート２４に電子が蓄積されている場
合は電子が消去ゲート２３に逃げる。

蓄積されていなければ状態は変わらない。これが消去で
ある。消去後はフローティングゲート２４に電子がいな
いか、いても少量なので、コントロールゲート２５に５
■程度の電圧を印加すると、このトランジスタは導通状
態になる。

一方、消去ゲート２３をＯＶにし、コントロールゲート
２５に１８ｖ１　ドレイン２６に１７Ｖを印加する。

このとき、ソース２７は０■にする。そうすると、いわ
ゆるアバランシェ・インジェクシヨンによりフローティ
ングゲート２４に電子が注入される。これが書込みであ
る。書込み後、コントロールゲート２５に５■程度の電
圧を印加しても、フローティングゲート２４の電圧はマ
イナスなので、トランジスタは非導通状態になる。この
ようにして情報を記憶する。

〔発明が解決しようとする課題〕

しかしながら、このような従来の不揮発性半導体記憶装
置にあっては、消去ゲート２３、フローティングゲート
２４およびコントロールゲート２５について３層のポリ
シリコンを利用する構造であるため、メモリセルを作る
ときのマスクが位置合わせずれを起こすと、メモリセル
の特性が大きく変化し、不揮発性半導体記憶装置として
の性能が低下するという問題点があった。

例えば、第５図は位置合わせずれを起こした状態を示す
図であり、特にフローティングゲート２４．２４ｂがコ
ントロールゲート２５に対して図中下方に大きくずれて
いる様子を示している。

一方、上記位置合わせずれを防ぐためには、セルサイズ
を大きくする必要があるが、これでは前述したようなセ
ルサイズの縮小という近時の要求に沿わず、大容量化が
困難である。また、設計上でマスクの位置合わせずれを
防ぐ方法も考えられるが、設計が複雑になったり、製造
プロセスが複雑になることが予想され、好ましくない。

そこで本発明は、位置合わせずれによる特性変化が少な
く、かつ製造プロセスも簡単でセルサイズの小さい不揮
発性半導体記憶装置を提供することを目的としている。

（課題を解決するための手段〕 本発明による不揮発性半導体記憶装置は上記目的を達成
するため、−導電形の半導体基板に、反対導電形の不純
物を有する拡散層によって形成されソース、ドレインお
よび消去ゲートと、該ソースとドレインの間の半導体基
板の上面に消去ゲートに対して少な（でも一部が重なり
合うように形成されたフローティングゲートと、該フロ
ーティングゲートの上面に形成され、フローティングゲ
ートを容量結合により制御するコントロールゲートとを
有するメモリセルを具備するように構成している。

〔作用〕

本発明では基板上に、不純物の拡散層によってソース、
ドレインおよび消去ゲートが形成され、該ソースとドレ
インの間には消去ゲートと一部が重なり合うようにフロ
ーティングゲートが形成され、さらに、その上面にコン
トロールゲートが形成される。この場合、消去ゲートは
拡散層であるため、実際上はフローティングゲートをコ
ントロールゲートによりセルフアライメントでパターニ
ングすることができる。

したがって、フローティングゲートとコントロールゲー
ト間に位置を合わせずれが生じることがなく、メモリセ
ルとしての特性の変化が少なく、また製造プロセスも簡
単でかつセルサイズも小さく保つことができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１．２図は本発明に係る不揮発性半導体記憶装置の一
実施例を示す図である。第１図（ａ）（ｂ）は消去ゲー
トを有するフラッシュ　ＥＥＦＲＯＭのメモリセルの構
造を示す図であり、特にその平面図（同図（ａ））とｃ
−ｃ’断面図（同図（ｂ））を示している。

第１図（ａ）（ｂ）において、４１はＰ形（−導電形に
相当）のシリコン基板、４２はＳｉＯ□からなる絶縁層
、４２はＮ形の（反対導電形に相当）の拡散層によりな
る消去ゲート（この点が特徴である）であり、消去ゲー
ト４３はシリコン基板４１の内部にＮ形不純物（図中Ｘ
印で示す）を拡散により注入して形成される。４４はポ
リシリコンよりなるフローティングゲート、４４ｂは他
のメモリセルのフローティングゲート、４５はポリシリ
コンよりなるコントロールゲート、４６はＮ膨拡散層よ
りなるドレイン、４７はＮ膨拡散層からなるソース、４
８はコンタクトホール４９を介してドレイン４６と接続
されるＡｆ配線、５０はコンタクトホール５１を介して
ソース４７と接続されるＡｎ配線、５２はコンタクトホ
ール５３を介して消去ゲート４３と接続される／１配綿
、５４はＰＳＧからなる絶縁層である。

次に、上記構造のメモリセルを製造する際のプロセスに
ついて説明する。

第２図（ａ）は第１図に示す構造のメモリセルが完成し
た平面図であり、この図においては、説明の都合上主要
部を示している。かかる構造のメモリセルの製造プロセ
スは第２図（ｂｌ）（ｂ２）〜（ｈｌ）（ｈ２）のよう
に示され、特に（ｂｌ）〜（ｈｌ）は第２図（ａ）のｃ
−ｃ’断面図、（ｂ２）〜（ｈ２）は第２図（ａ）のＤ
−Ｄ’断面図である。

１上♀工互（第２図（ｂｌ：１（ｂ２））まず、Ｐ形の
シリコン基板４１の上面に保護用のＳｉｎ、からなる絶
縁層４２を成長させ、その上にＳｉ＊Ｎａからなる膜６
１を成長させ、この膜６１をマスク（図示路）によりト
ランジスタのドレイン、チャンネル、ソース、消去ゲー
トとなる領域のみ残るようにエツチングする。

策ｌ曵工■（第２図（ｃｌ）（ｃ２））次いで、酸化処
理により膜６１の無い領域に５ｔＯ８を厚り（８０００
人程度除去長させて絶縁層４２を厚くし、その後膜６１
を全面除去し、さらにＳｉｎ。

を２０００人程度除去する。

１１豊工且（第２図（ｄｉ）（ｄ２））次いで、絶縁層
４２の上面を薄＜　（３００人程除去酸化し、その後Ｍ
Ｏ３）ランジスタのしきい値■ｈ　ＩＩ制御用のＰ形不
純物としてボロン（Ｂ゛）をイオン注入する。これによ
り、−例として領域６２に示すようにシリコン基板４１
にボロンが注入され、Ｐ形の薄い濃度となる。

星工亘工■（第２図（ｅＬ）（ｅ２））マスク（図示路
）により消去ゲート４３となる部分のみ絶縁層４２であ
るＳｉｎ、をエツチングし、再度薄＜　（１００人程除
去酸化する。

玉ｌ■工程（第２図（［１）（ｆ２））フローティング
ゲート４４となるべき１層目のポリシリコンロ３を全面
成長させ、マスクにより選択的にエツチングする。この
段階では１層目のポリシリコンロ３はフローティングゲ
ート４４の形状にはなっていない。次いで、１ｍ目のポ
リシリコンロ３を薄＜　（３５０人程除去酸化して酸化
膜６４を成長させ、マスクにより選択的にエツチングす
る。

第■曵工■（第２図（ｇｌ）（ｇ２））次いで、コント
ロールゲート４５となるべき２層目のポリシリコンロ５
を全面成長させ、その後マスクよりコントロールゲート
４５の形状にエツチングする。このとき、セルフアライ
ンメントによりコントロールゲート４５が残らない部分
は１層目のポリシリコンロ３についても同時にエツチン
グされる。

したがって、両者は全く位置ずれを起こさず、重なり合
う。

１１重工程（第２図（ｈｌ）（ｈ２））次いで、Ｎ形不
純物としてのひ素（Ａｓ”）をマスクを介してシリコン
基板４１にイオン注入してＮ膨拡散領域６６〜６８を形
成する。Ｎ膨拡散領域６６．６７はそれぞれドレイン４
６、ソース４７に対応する。

また、６８は消去ゲート４３に対応する。その後、ＰＳ
Ｇからなる絶縁層５４を全面成長させ、マスクによりコ
ンタクトホールを開け、／ｌを全面成長させ、マスクに
より配線４８．５０．５２の領域を残してエツチングす
る。これにより、フラッシュ　ＥＥＦＲＯＭのメモリセ
ルが完成する。

次に、メモリセルの動作を説明する。

コントロールゲート４５を０■とし、消去ゲート４３に
１２．８Ｖ程度の電圧を印加する。このとき、ドレイン
４６およびソース４７はＯｖにしてお（。そうすると、
トンネル現象でフローティングゲート４４に電子が蓄積
されている場合は電子が消去ゲート４３に逃げる。蓄積
されていなければ、状態は変わらない。これが消去であ
る。消去後はフローティングゲート４４に電子がいない
か、いても少量なので、コントロールゲート４５に５Ｖ
程度の電圧を印加すると、このトランジスタは導通状態
になる。

一方、消去ゲート４３をＯＶにし、コントロールゲート
４５に１２．５Ｖ程度、ドレイン４６に７Ｖ程度の電圧
を印加する。このとき、ソース４７はＯｖにする。そう
すると、アバランシェ・インジェクシリンによりフロー
ティングゲート４４に電子が注入される。これが書込み
である。書込み後、コントロールゲート５に５Ｖ程度の
電圧を印加しても、フローティングゲート４４の電圧は
マイナスなので、トランジスタは非導通状態になる。こ
のようにして情報の記憶が行われる。

ここで、本実施例では消去ゲート４３がＮ形の拡散層で
形成され、かつ消去ゲート４３とオーバランプする形で
フローティングゲート４４およびコントロールゲート４
５がセルフアラインメントによりバターニングされる構
造となっている。したがって、仮にフローティングゲー
ト４４とコントロールゲート４５には位置合わせずれが
おきないので変化が少なく、フラッシュ　ＥＥＰＲＯＭ
としての性能の低下が防止される。また、製造プロセス
も簡単で設計の複雑化を招くこともな（、しかも位置合
わせずれによる特性変化が少ないから、セルサイズも小
さくすることができる。

（発明の効果〕 本発明によれば、各ゲートの位置合わせずれによる特性
変化を少なくすることができ、製造プロセスも簡単でセ
ルサイズの小さい不揮発性半導体記憶装置を得ることが
できる。

【図面の簡単な説明】

第１．２図は本発明に係る不揮発性半導体記憶装置の一
実施例を示す図であり、 第１図はそのメモリセルの構造を示す図、第２図はその
メモリセルの製造プロセスを示す図、 第３図は従来のＥＦＲＯＭのメモリセルの構造を示す図
、 第４図は従来のＥＥＦＲＯＭのメモリセルの構造を示す
図、 第５図は従来のＥＥＦＲＯＭのメモリセルが位置合わせ
ずれを起こした状態を示す図である。 ４１・・・・・・シリコン基板、 ４２・・・・・・絶縁層、 ４３・・・・・・消去ゲート、 ４４・・・・・・フローティングゲート、４５・・・・
・・コントロールゲート、４６・・・・・・ドレイン、 ４７・・・・・・ソース、 ４８．５０．５２・・・・・・配線、 ４９．５１５３・・・・・・コンタクトホール、５４・
・・・・・絶縁層、 ６３．６５・・・・・・ポリシリコン、６６．６７．６
８・・・・・・Ｎ膨拡散領域。

Claims (1)

1. 【特許請求の範囲】 一導電形の半導体基板に、反対導電形の不純物を有する
   拡散層によって形成されソース、ドレインおよび消去ゲ
   ートと、 該ソースとドレインの間の半導体基板の上面に消去ゲー
   トに対して少なくても一部が重なり合うように形成され
   たフローティングゲートと、該フローティングゲートの
   上面に形成され、フローティングゲートを容量結合によ
   り制御するコントロールゲートとを有するメモリセルを
   具備することを特徴とする不揮発性半導体記憶装置。