KR100293755B1 - 고체상태파일용고집적eeprom - Google Patents

Abstract

NOR 타입 아키텍쳐의 EEPROM은 고집적도로 형성되고 저장 트랜지스터 채널(storage transistor channel)에 핫 전자 전류(hot electron current)를 선택적으로 발생시키는 일없이 선택적인 프로그램을 할 수 있다. 공통 트랜지스터 채널 도체들(common transistor channel conductor)은 최소 리쏘그라픽 피쳐 사이즈의 폭(a width of minimum lithographic feature size)을 가지며 얕은 트렌치 절연 구조(shallow trench isolation structure)에 의해 분리되어 있는 비트 라인들에 평행하게 있는 n-웰(n-well)로서 형성되어 있다. 비트 라인과 n-웰로부터 각각의 트랜지스터로의 접속은 부유 게이트(floating gate)와 제어 게이트/워드 라인 도체(control gate/word line conductor)를 포함하는 계층 구조의 측벽에 대해 자기 정렬된 방식으로 형성된 서브-리쏘그라피 금속 플러그(sub-lithographic metal plugs formed in a self-aligned manner to sidewalls of a layered structure)에 의해 형성된다. 이와 같이, 최소 리쏘그라픽 피쳐 사이즈의 4배보다 약간 더 큰 셀 사이즈가 생성될 수 있다. 비트 라인 및 그와 관련된 n-웰을 접속하는 트랜지스터를 제공하는 것은 내구성을 증가시키기 위해 프로그램밍과 어떤 논리 상태로의 플래시소거 모두 동안에 게이트 산화물에서의 핫 전자 전류 집중을 무조건적으로 방지하게 된다. 어떤 논리 상태로의 소거와 함께 프로그램 하는 것은 메모리셀의 내구성을 더욱 배가시킨다.

Description

고체 상태 파일용 고집적 EEPROM

본 발명은 전기적 소거가능 프로그램가능 판독 전용 메모리(electrically erasable programmable read only memory, EEPROM)에 관한 것으로서, 보다 상세하게는 고속 자기 기억 장치(high speed magnetic storage device)를 에뮬레이트(emulate)하기에 적합한 고밀도 EEPROM 구조 및 EEPROM 동작 모드에 관한 것이다.

기본적인 컴퓨터 기능들은 처리를 위해 데이터와 명령어를 그로부터 독출(retrive)해오고 이러한 처리의 결과를 그에 저장할 수도 있는 기억 장치에 의해 지원되어야만 한다. 단일의 데이터 프로세서는 요구되는 억세스 및 저장 동작 속도(the required speed of access and storage operations)와 요구되는 기억 용량(the storage capacity required)에 따라 복수의 여러 가지 메모리 장치들에 의해 지원될 수도 있다. 예를 들면, 소위 퍼스널 컴퓨터에서의 프로세서는 각각이 비교적 작은 용량을 갖는 극도로 고속인 램덤 억세스 메모리(RAM)와 판독 전용 메모리(ROM)와 RAM이나 ROM에 비해 비교적 느리나 용량이 아주 큰 소위 하드디스크(a hard disk)라고 하는 대용량 기억 장치(a mass storage device)에 의해 직접 지원될 수도 있다. 일반적으로, 기억 장치의 단가("비트당" 단가)는 억세스 속도에 역비례하며, 용량이 큰 보다 저속의 기억 장치(a slower storage device of large capacity)로부터 데이터 또는 명령어를 프로세스가 필요로 하게 될 때 이들을 보다 빠르게 페치(fetch)해올 수도 있는 다른 기억 장치로 데이터 또는 명령어의 블록을 전송할 수 있게 함으로써 더 맣은 양의 초고속 메모리(larger amounts of very high speed memory)를 효과적으로 시뮬레이트(simulate)하기 위해 수많은 캐싱 방식들(caching schemes)이 개발되어 왔다.

또한, 일반적으로 기억 장치의 용량이 더 커질수록 데이터 변경 횟수는 더 적어진다고 생각된다. 예를 들면, 대용량 기억 장치로 일단 로드(load)되면, 단지 작은 수의 응용 프로그램 파일들이 변경될 뿐이며 그것도 비교적 드물게 일어나게 된다. 예를 들면, 응용 프로그램을 커스터마이즈하기 위한 셋-업 파일들(setup files for customization)은 응용 프로그램의 일생에 걸쳐 한번만 변경될 뿐이다. 응용 프로그램에서 아주 적은 수의 파일들만이 일시적인 백업 파일(temporary back-up files)보다 더 빈번하게 변경되어진다. 이와 같이, 대용량 기억 장치의 기억 용량의 대부분은 ROM으로서 기능 한다. 그러나, 소망의 응용 그로그램들을 로드만 할 수 있도록 하는 경우에는 일반적으로 파일들을 변경시키기 위한 용량이 준비되어 있어야만 한다.

하드디스크나 플로피 디스크(floppy disk)가 작은 데이터 프로세서(small data processors)에 적절한 기억 매체였었고 현재의 기술 상태에서는 아주 신뢰성이 있지만, 이러한 장치들은 기억 매체의 물리적 이동(physical movement)에 의존하고 있으며, 이러한 이동이 일어나게 하는데 사용되는 메커니즘은 진동(vibration)이나 충격(impact) 등으로부터의 가속도에 의해 마모(wear)나 손상(damage)을 입게된다. 게다가, 자기 기억 매체 그 자체는 특히 가속을 받을 때 매체 상의 자기 구역(the magnetic domains on the medium)을 판독하는데 사용되는 헤드와의 접촉으로, 또는 매체 상에 부착되어 있거나 자기 매체와 헤드 사이에 끼여있을 수 있는 입자들에 의해 손상을 입게 된다.

휴대용 컴퓨터, 특히 소위 노트북 컴퓨터와 펜컴퓨터(notebook and pen computers)의 개발로 손에 들고 있거나 이동하는 차량 내에서 등의 충격이나 진동등의 가속을 받을 수도 있는 환경에서 컴퓨터를 사용하게 되었다. 사용하지 않을 때에도, 이러한 장치의 휴대성(portability)은 일반적으로 이 장치들이 가속이나 기억 매체에 손상을 일으킬 수 있는 다른 환경적 조건의 영향을 받게 한다. 따라서, 대용량 기억 장치 또는 기억 매체의 손상 가능성을 줄인 대용량 기억 장치를 제공하기 위해 그 대안이 되는 기억 장치의 개발에 상당한 관심을 가져왔다. 고체 상태 기억 매체(a solid state storage medium)는 물론 기계 부품들의 물리적 손상, 마모나 오염의 문제를 없애며, 그와 함께 부가적으로 물리적 크기를 감소시킬 수 있다.

그러나, 몇 가지 아주 기본적이고 실제적인 차이점들이 자기 기억 매체와 경쟁하기에 적당한 고체 상태 기억 장치의 개발에 방해가 되어왔다. 가장 기본적인 문제가 데이터 소멸성(date volatility)의 문제이다. 랜덤 억세스 메모리는 정적타입(static type)이나 동적 타입(dynamic type)일 수도 있지만, 이 양자는 모두가 그에 저장되어 있는 데이터를 유지하기 위해 계속하여 전원을 주어야만 한다. 정적 타입의 RAM과 동적 타입의 RAM 중에서 동적 RAM은 용량이 비교적 크지만(예를 들면, 메모리 셀 당 적은 수의 전기 소자를 가짐) 비교적 높은 주파수로 계속적으로 리프레시(refresh)해야만 한다. 정적 RAM은 주기적으로 리프레시할 필요가 없도록 하기 위해 기억 장치의 비트 당 더 많은 수의 소자들을 필요로 하며 따라서 대용량 기억 장치로는 거의 실용성이 없다.

다른 문제점은 저장된 데이터의 변경성(alterability)에 대한 요건이다. 이 2가지 타입의 RAM은 기억 장치의 각 비트로의 억세스를 제공하기 위해 상당량의 칩공간을 사용한다. 이것은 어떤 특정 어드레스를 평균하여 볼 때 그다지 자주 억세스하지 않는 대용량 메모리에서는 상당히 비효율적으로 된다. 개념적으로 비교해보면 자기 기억 장치는 매체 상의 모든 어드레스를 억세스하기 위해 동일한 구조물을 사용하기 때문에 훨씬 더 효율적이다. 판독 전용 메모리는 저장된 비트를 변경할 수 없기 때문에 대용량 저장 장치에는 부적합하다.

상기한 적어도 2가지 기준을 충족시키는 것으로 볼 수 있는 공지된 구조의 하나로서 소위 버블 메모리(bubble memory)가 있는데, 이 메모리는 전원이 제거되어도 비소멸성(non-volatile)이며, 기계 부품을 이동시키지 않고 자기 구역(magnetic domain)의 이동을 달성하는 반면 임의의 어드레스를 판독하기 위해 공통 구조를 사용한다. 그러나, 버블 메모리에 있어서의 어려움은 기억 용량이 비교적 제한되어 있고(예를 들면, 칩 당 수 킬로비트), 특정 어드레스를 억세스하기 위해서 판독/기록 구조물(the read/write structure)을 지나 저장된 모든 데이터를 순회(circulate)하여야만 할 수도 있으며, 이로 인해 최악의 경우의 억세스 시간이 현재 이용되고 있는 하드디스크에 대한 것과 비교할 때 용납할 수 없을 정도로 길어질 수 있다.

소위 프로그램가능 판독 전용 메모리(programmable read only memory, PROM)에 대한 수많은 구조들이 공지되어 있으며 이들은 비교적 비소멸성이되로록 되어 있으며(소량의 대기 전원(stand-by power)이 필요할 수도 있음), 비교적 드물게 데이터를 변경하도록 되어 있어 임의의 어드레스로의 고속 억세스를 제공한다. 초기의 PROM 설계는 저장된 데이터를 변경하기 위해 비전기적인 효과(non-electrical effect)(예를 들면, 자외선으로 방사함)에 의존하고 있었지만, 최근의 설계는 소거 및 기록을 외부 장치 없이 전기적으로 달성할 수 있도록 하고 있다. 이러한 프로그램가능 메모리를 전기적 소거가능 프로그램가능 판독 전용 메모리(electrically erassable programmable read only memory, EEPROM)이라고 한다.

EEPROM에서는, 데이터가 전계 효과 트랜지스터(field effect transistor) 내의 부유 게이트(floating gate) 상에 전하로서 저장되어 있다. 부유 게이트(FG)는 다른 모든 구조물로부터 절연되어 있으며, 보통은 부유 게이트 위에 있는 워드 라인(word line, WL)으로서 구현되어 있는 제어 게이트(CG) 상의 전압에 의해 발생된 전계에 응답하여 기판으로의 또는 기판으로부터의 전자 터널링 효과(electron tunnelling effects to or the substrate)(예를 들면, 채널 핫 전자(channel hot electron, CHE) 주입, 파울러-노르드하임 주입 등)에 의해 그 위에 전하가 놓인다(예를 들면, 기록된다). 그러나, 이러한 터널링 현상은 터널링이 일어나는 조건에 따라 부유 게이트의 절연을 열화시킨다.

예를 들면, 채널 핫 전자 주입은 트랜지스터의 채널에 핫 전자(hot electron)를 발생시키기에 충분한 전압(예를 들면, 5 볼트)을 트랜지스터 양단에 인가함으로써 달성되지만 제어 게이트 상의 전압(예를 들면, 12 볼트)이 핫 전자 전류로부터의 전자들을 유전체를 통해 부유 게이트로 주입시키게 된다. 전류의 발생은 다른 어떤 선택성의 메커니즘도 가능하지 않은 어떤 EEPROM 아키텍쳐에서 선택적으로 행해질 수 있다. 기록은 일반적으로 핫 전자 주입에 의해 비교적 짧은 시간 내에(약 1μsec) 달성될 수 있다. 그러나, 채널 핫 전자(CHE)에 요구되는 대전류(high current)는 실제의 전원 공급 장치(power supply)와 전력 소모 설비(power dissipation facilities)의 용량 내에서 동시에 기록될 수 있는 셀의 수를 제한한다. 이 결과 프로그램 속도가 느려지게 된다.

이와 대조적으로, 파울러-노르드하임(FN) 터널링은 주입을 달성하기 위해 제어 전극 상에서는 더 높은 전압을 요구하지만 트랜지스터 채널에서는 어떤 전류도 필요하지 않다. 그러나, 제어 게이트를 단 하나만 선택할 수 있어야 하는 것(unique selectability of the control gates)이 요구되며, 기록 속도는 CHE 주입에 비해 상당히 더 낮다(약 10 μsec). 그럼에도 불구하고, 채널 핫 전자 전류가 요구되지 않기 때문에 통상의 전원 공급 장치 용량 내에서 특정의 EEPROM 설계에 이용할 수 있는 선택성의 한계까지는 병렬 동시 기록(parallel concurrent writing)을 수행할 수 있다.

소거 동작은 채널 전류에 의해 촉진될 수 없는 부유 게이트로부터의 전자의 제거를 수반하기 때문에 FN 터널링으로 행해야만 한다. 그러나, 소거 동작 동안에 전압을 인가하는 방법은 터널 유전체 열화의 정도(the degree of tunnel dielectric degradation)에 영향을 준다. 종래의 NOR 타입 어레이(와 이하에 기술하게 될 DINOR 어레이)에서는, 소오스에는 높은 정극성(positive) 전압을 인가하는 반면 기판 또는 웰은 접지시키고 드레인은 부유 상태로 함으로써 부유 게이트 내의 전자들을 뽑아내 버린다(pull out). 이러한 조건하에서는, 소오스와 기판간의 전압 차가 크게 되어 소오스 영역에서의 대역간 터널링(band-to-band tunnelling)에 의해 생성된 핫 호울(hot hole)을 발생시키게 된다. 산화물은 호올 주입에 아주 약하기 때문에, 이러한 메커니즘에 의한 FN 터널링에 의해 소거하는 것은 게이트 유전체 열화를 가속화시킨다.

반면에, NAND 타입 어레이에서는, 기판 또는 웰 전압은 소거를 위해 고전압으로 상승되어 있는 반면, 워드 라인은 접지에 보유되어 있다. 기판에 인가된 전압은 또한 소오스와 드레인에도 인가되며 핫 호올은 발생되지 않는다. 따라서 이 동작은 상기한 NOR이나 DINOR 어레이에서의 동작에 비해 터널 유전체 내구성(tunnel dielectric endurance)을 증가시킬 수 있다. NAND 타입 어레이에서는 프로그램 또는 기록 동안에 소오스와 드레인과 기판에 동일한 전압이 인가되므로 유전체 내구성을 더욱 증가시키게 된다.

다른 배열들이 기록 또는 소거를 달성할 수 있고, 기록과 소거 모두에 대해 동일한 전자 주입 메커니즘을 사용할 필요가 없으며 때로는 사용할 수 없다는 것을 알아야한다. 예를 들면, 상기한 바와 같이, 채널 핫 전자 주입은 기록 동작에 대해서만 사용될 수 있지만, 플래시 소거에 대해서는 선택성이 요구되지 않기 때문에 플래시 소거를 위해서는 파울러-노르드하임 터널링이 가능할 수도 있다. 그럼에도 불구하고, "기록" 또는 "프로그래밍"이 일반적으로는 부유 게이트 상에 전자들을 두는 것을 의미하는데 사용되고 "소거"는 일반적으로 부유 게이트로부터 전자들을 제거하는 것을 의미하는데 사용되고 있지만, 부유 게이트 상에 전하를 두는 것이 기록 또는 소거 중 어느 하나에 대응할 수 있고 마찬가지로 부유 게이트로부터 전하를 제거하는 것이 기록 또는 소거 중 어느 하나에 대응할 수 있으며 이용된 특정 메커니즘은 기록 또는 소거에 있어서 선택성에 대한 필요를 수용해야만 한다는 것에 주의해야 한다.

EEPROM의 성능은 상기한 바와 같이 재기록 이전에 어드레스의 여러 범위의 공통 또는 플래시 소거를 제공(providing for common or flash erasure of ranges of addresses)함으로써 향상되어 왔다. 이러한 메모리를 플래시 EEPROM이라고 한다. 플래시 EEPROM은 또한 소거 동작에 대해 선택성을 허용하지 않는 공통 접속(common connection)이 사용될 수도 있기 때문에 집적도를 용이하게 증가시켜 주는(favor increased integration density) 몇 가지 구조적인 이점을 준다. 반면에, 비선택적인 소거(non-selective erasure)는 특정 메모리셀의 상태의 변화가 요구되지 않는 때에도 데이터를 재기록해야만 한다는 것을 의미하기 때문에, 메모리 셀의 내구성이 떨어질 수도 있다. 그러나, 이러한 장치의 기억 용량이 최근 몇 년간 증가되어 왔지만, 기억 장치의 비트 당 단가(the cost per bit of storage)는 비교적 높게 유지되어 왔고, 기억 용량은 많은 수의 칩들을 이용하지 않고 하드디스크 또는 그 밖의 대용량 기억 장치 구조와 성공적으로 경쟁하기에는 너무 낮았다. 게다가, 최근에 이용 가능한 EEPROM에서 기록 동작에 대한 억세스 및 사이클 시간도 현재 이용 가능한 하드디스크를 경쟁하기에는 너무 느리다. 예를 들면, 일반적인 퍼스널 컴퓨터용 하드디스크의 데이터 버스트 전송 레이트(the data burst transfer rate)는 200ns 사이클(버스 폭에 따라 5 MB/sec 내지 20 MB/sec)에까지 이르며 몇 밀리초 정도의 대기 시간을 갖는다. EEPROM의 기록 속도도 또한 전하가 저장되어 저장된 데이터를 판독할 수 있다는 것을 확인할 필요성에 의해 떨어진다. 게다가, 고체 상태 대용량 메모리(solid-state mass memory) 또는 소위 고체 상태 파일(solid-state file, SSF)을 제공할 수 있는 경우에는, 캐싱 박스(caching scheme)의 복잡성으로 인해 프로세서가 처리 실행 속도(예를 들면, 현재로는 70 나노초 이하)에 가까운 사이클 시간 내에 처리하기 위해서는 명령어를 억세스하기 위해 DRAM에 억세스하는 것과 같은 시간 내에 SSF의 일부분을 판독할 수 있도록 하는것이 요망된다.

게다가, 상기한 바와 같이, EEPROM은 채널 핫 전자(CHE) 터널링이나 파울러-노르드하임 터널링, 항복 전압 근처에서의 동작 등의 몇 가지 공지된 메커니즘들에 의한 터털링 효과에 의존하고 있기 때문에, 절연체 열화로 인한 고장 이전의 기록 동작의 횟수는 제한되어 왔고 자기 매체와는 비교할 수도 없었다. 즉, 저장된 데이터의 변경을 수반하는 각각의 기록 또는 소거 동작은 전하가 저장되어 있는 부유 게이트에 인접한 유전체층(소위 터널 유전체)에 작지만 한정된 양의 손상을 일으켜 전자들이 집중될 수 있는 소위 트랩(trap)을 형성하게 되고 전하 누설(charge leakage)과 항복 전압의 저하(reduced breakdown vlotage)를 야기하게 된다. 반복된 기록과 소거 동작의 효과가 누적되고 항복 전압이 시스템의 동작 전압 이하로 갑자기 떨어질 수도 있어 메모리셀에 고장이나 데이터의 손실을 야기하며 보통은 칩 전체를 사용할 수 없게 만든다. 즉, EEPROM의 단일 셀 또는 비교적 적은 수의 셀의 기록/소거 사이클의 수가 많아지게 되면 칩 전체의 신뢰성을 떨어뜨릴 수도 있게 된다.

종종 고체 상태 파일이라고 하는 대용량 기억 매체와의 경쟁에 관련이 있는 EEPROM 성능을 여러 가지 측면에서 향상시키는데 있어서, 이전에는 해결책을 찾지 못하였던 여러 가지 득실(trade-off)이 기술 뷴야에서 인식되어왔다. 상세히 말하면, 성능 및 집적도에 있어서의 여러 가지 측면들이 EEPROM 및 그와 관련된 구동/어드레싱 회로(driving/addressing circuits)에 대해 채택된 아키텍쳐에 의존하고 있다. 현재로는, 물론 메모리셀의 내부 구성 및 상호 접속을 보완해야만 하는 어드레싱에 사용된 논리 기능(logical function used for addressing which must complement the internal organization and interconnection of the memory cells)에 따라 각각 NOR 타입과 NAND 타입이라고 하는 EEPROM 메모리 셀 어레이에 대한 2가지 기본적인 아키텍쳐가 있다.

NOR 타입 아키텍쳐는 일반적으로 쌍으로 배열되어 있는 저장 트랜지스터를 가지며, 이 쌍으로된 각각의 트랜지스터의 드레인은 비트 라인(BL)에 접속되어 있다. 제어 게이트는 각각의 트래지스터 쌍의 각 트랜지스터에 대한 각 워드 라인(WL)에 의해 형성된다. 워드 라인은 일반적으로 비트 라인에 직교하여 지나가고 있다(run orthogonally to the bit lines). 비트 라인이 기판 표면상에 또는 그 상부에(above or on the substrate surface) 위치하고 있기 때문에, 트랜지스터의 드레인 확산 영역(diffused drain region)으로의 접촉점(contact)이 있어야만 한다. 이러한 접촉점은 일반적으로 비트 라인의 폭 또는 가능한 워드 라인의 간격(the potential spacing of word lines)보다 측방 규모가 더 크며(larger in lateral dimensions), 따라서 달성될 수 있는 집적도에 제한을 가하게 된다.

NOR 타입 EEPROM에서 각 쌍의 트랜지스터들의 소오스는 특정의 워드 라인 쌍에 대응하는 모든 트랜지스터 쌍의 소오스들과 함께 기판의 불순물 확산 영역(a diffused impurity region)에 의해 형성된 도체에 공통으로 접속되어 있다. 불순물 확산 영역은 어레이 내의 기판 표면상에 접촉점 또는 공간이 필요하지는 않지만, 그 위에 가해지는 전압의 영향을 없애기 위해 워드 라인으로부터 측방으로 거리를 두는 것(lateral spacing from the word lines)이 필요하다. 필요한 측방 거리는 또한 워드 라인이 불순물 확산 커넥터(the diffused impurity connector)와 중첩하는 것을 피하기 위하여 제조 공차를 위한 여유(a margin for manufacturing tolerances)도 포함하여야 한다.

이 공통으로 접속된 확산 커넥터는 저항이 낮아서 NOR 타입 EEPROM의 고속 판독을 가능하게 한다. 그러나, 이 공통 접속은 또한 CHE 주입에서와 같이 선택성을 유발시키는 다른 메커니즘(other mechanisms engendering selectivity)을 제공하지 않는 파울러-노르드하임 터널링 등의 터널링 효과를 사용하지 못하게 한다.

NAND 타입 EEPROM 구조는 일반적으로 복수의 직렬 접속된 메모리 셀 구조를 포함하는 아키텍쳐로 형성된다. 이 아카텍쳐에서는 각각의 트래지스터 쌍에 대해 접촉점을 형성할 필요는 없고 각각의 직렬 접속된 트래지스터 열(each series connected transistor string)-각 트랜지스터는 별도의 워드 라인에 해당함-에 대한 단일 비트 라인 접속부에 대해서만 접촉점을 형성하면 된다. 모든 비트 라인들은 일반적으로 메모리 셀 외부에 있는 공통 소오스 라인에 종단점을 갖는다. 마찬가지로, 이 직렬 접속으로 NOR 타입 EEPROM에 형성되는 트랜지스터 쌍들의 공통 접속부(a common connection)가 필요 없게 된다. 이 공통 접속부는 기록 동작동안에는 각 어레이와 어레이들에 대한 공통 접속부 사이에 위치한 어레이 선택 트랜지스터(the array select transistors)를 사용함으로서 전기적으로 분리될 수 있다. 따라서, NAND 타입 EEPROM은 집적도를 더욱 높이는데 알맞으며 완전한 선택성(full selectivity)을 유지하지만 직렬 접속된 트랜지스터의 높은 저항으로 인해 판독 속도가 떨어진다. 직렬 접속된 트랜지스터들을 제어하기 위해 트랜지스터들이 접속부, 워드 라인 상의 기록 및 차단 전압을 사용하여(using connection, writing and blocking voltageson the word lines) 비트 라인을 따라 순차적으로 기록되어야만 하기 때문에 기록 속도도 또한 실제로 떨어진다. 이와 같이, NOR 타입 EEPROM 아키텍쳐에서 현재의 자기 매체와 경쟁하기에 충분히 유효 속도를 증가시키기 위해 대규모 병렬 방식의 선택적인 기록(selective writing in a massively parallel fashion)은 사용할 수가 없다.

따라서, 고체 상태가 대용량 기억 장치와의 경쟁을 위해서는, 저 단가로 많은 기억 용량을 가지며 고속 억세스를 할 수 있고 고장 이전에 많은 횟수의 기록/소거 동작에 걸쳐 적절히 내구성을 갖는 저장 구조에 대한 필요성이 오랫동안 지속돼왔다. 이 필요성은 특히 파울러-노르드하임 터널링과 공지된 NOR 타입 EEPROM 아키텍쳐가 서로 배타적이기 때문에 해소시키기가 어렵다(intractable). 게다가, 그의 다른 모든 가능한 이점들을 위해 공지된 NOR 타입 플래시 EEPROM 아키텍쳐들은 적당한 수의 칩으로 요구된 메모리 용량을 제공하는데 필요한 집적도를 방해하는 레이아웃을 요청해왔다.

기술 분야에서 DINOR 어레이라고 하는 NOR 타입 어레이에서 기록과 소거 동작 모두에 대해 FN 주입을 사용하는 어레이 아키텍쳐에 대한 한 제안이 있다. 그러나, 상기한 바와 같이, DINOR 어레이에서 소거 동작 시에 사용되는 전압 조건은 호올 주입을 야기하며, 셀 내구성은 NAND 어레이 정도로 크지는 않다.

하드디스크 교체 이외에도, EEPROM 또는 플래시 EEPROM을 사용하는 SSF는 그의 판독 억세스 시간이 빠르기 때문에 프로세스가 요구하는 실행 코드 또는 데이터를 저장하기 위한 메모리 장치로서도 사용할 수 있다. NOR 타입 어레이의 판독 억세스 시간은 통상적으로 DRAM에 필적한다. 따라서, 프로세서는 동적으로 필요한 실행 코드 또는 데이터를 가져오기 위해 DRAM에 그 신호들을 먼저 로드하지 않고 특정 어드레스를 호출할 수 있다. 이 동작은 SSF의 직접 실행(direct execution option)이라고 한다. NAND 타입 어레이는 이러한 억세스에 더 긴 시간을 필요로 하며, 이러한 직접 실행 응용에 효과적으로 사용될 수 없다.

요약하면, 아래의 모든 기능들을 수행할 수 있는 새로운 형태의 EEPROM은 이전에 본 기술 분야에서 달성되지 못하였다.

1. 핫 호올 주입(hot hole injection)을 억압하고 셀로부터 이용 가능한 기록/소거 사이클의 수를 늘리기 위해 기록과 소거 동작 모두에 대해 FN 주입동안에 셀 트랜지스터들의 기판과 소오스와 드레인에 동일한 전압을 이용하는 것.

2. 적당한 전력 소모의 한계 내에서 많은 셀들에 대한 동시적인 기록 동작(concurrent write operation)을 위해 FN 주입을 이용함으로써 현재의 하드디스크와 같거나 그를 초과하는 빠른 기록 동작 레이트.

3. 하드디스크와 경쟁이 되는 가격으로 대용량 기억 장치에 대한 저장 요건을 충족시키기 위해 비트 당 단가를 낮추기 위한 작은 셀 사이즈.

4. DRAM으로의 데이터 전송을 위한 시간을 절약하기 위해 NOR 타입 어레이를 사용할 필요가 있는 직접 실행 타입의 동작을 지원하기 위해 DRAM에 필적하는 고속 판독 동작.

따라서, 본 발명의 목적은 극도로 높은 집적도로 제조될 수 있는 EEPROM 구조를 제공하는 데 있다.

본 발명의 다른 목적은 EEPROM 구조가 지원하는 프로세서의 폐기 이전에(5년 이상) 합리적으로 예상될 수 있는 모든 기록/소거 동작을 신뢰성 있게 수행할 수 있는 EEPROM 구조를 제공하는데 있다.

본 발명의 또 다른 목적은 적당한 수의 칩들에 대해 현재 구입할 수 있는 하드디스크에 필적하는 기억 용량과 기록 동작을 위한 억세스 시간을 제공할 수 있는 EEPROM 구조를 제공하는데 있다.

본 발명의 또 다른 목적은 직접 실행 모드 동작이 가능하게 하기 위해(to enable direct execution mode operation) DRAM 필적하는 초고속 판독 동작(very fast read operation)을 할 수 있는 EEPROM을 제공하는데 있다.

본 발명의 또 다른 목적은 증가된 기록/소거 사이클 횟수에 걸쳐 메모리 구조의 내구성을 더욱 향상시키는(further enhance durability of a memory structure over an increased number of write/erase cycles) 메모리 동작 방법들을 제공하는데 있다.

본 발명의 이들 및 그 밖의 목적들을 달성하기 위하여, 기판과, 상기 기판내에서 상기 기판의 표면에 형성된 복수의 가늘고 긴 도체들(elongated conductors)과, 상기 가늘고 긴 도체들에 직교하여 뻗어 있는 복수의 게이트 계층 구조들(layered gate structures)-계층 구조들은 가늘고 긴 도체들 중 하나와 계층 구조와의 교차점(intersection)에 있는 부유 게이트(a floating gate)와, 부유 게이트 각각의 위에 있으나 상기 각각의 부유 게이트 각각의 위에 있으나 상기 각각의 부유 게이트로부터 절연되어 있는 제어 게이트 전극(a control gate electrode)을 포하하며, 계층 구조들은 따라서 각각의 교차점에서 한 개의 메모리 트랜지스터의 특징을 만들어줌-와, 상기 계층 구조의 위에 있으며 가늘고 긴 도체들의 방향으로 뻗어 있는 비트 라인(a bit line)을 구비하는 전기적 소거가능 프로그램가능 판독 전용 메모리(electrically erassble programmable read only momory, EEPROM)가 제공된다.

본 발명의 다른 측면에 따르면, 한 구역(a partition) 내의 한 개의 선택된 메모리셀의 논리 상태(logical state)를 데이터에 따라서 제1 논리 상태에서 제2 논리 상태로 변경해주는 단계와, 상기 EEPROM의 상기 구역 내의 나머지 모든 셀들을 전부 제2 논리 상태로 변경해주는 단계와, 상기 구역 내의 한 개의 메모리셀의 논리 상태를 데이터에 따라서 제2 논리 상태에서 제1 논리 상태로 변경해주는 단계와, 상기 EEPROM의 상기 구역 내의 나머지 모든 셀들을 제1 논리 상태로 변경해주는 단계를 상기 순서로 행하는 EEPROM을 구동하는 방법이 제공된다.

제 1a도 및 제 1c도는 각각 공지된 NOR 타입과 NAND 타입 EEPROM의 레이아웃(layout)의 일례를 나타낸 평면도.

제 1b도는 제1a도의 EEPROM을 단면 1-1을 따라 절취한 단면도.

제 1d도는 본 발명에 따른 EEPROM의 양호한 레이아웃의 개략도.

제 2도는 본 발명의 일례로서의 한 쌍의 EEPROM 메모리셀의 등각 절단도(isometric cut-away view).

제 3도는 본 발명에 따른 메모리셀의 개략 평면도.

제 4도는 본 발명의 여러 가지 동작 모드에서의 전압 변화를 그래프로 나타낸 도면.

제 5 도는 본 발명에 따른 웰 전압 제어 장치(well voltage control arrangement)의 부분 평면도.

제 6a, 6b, 6c도 및 6d도는 본 발명에 따른 금속 플러그(metal plug)와 비트 라인(bit line)의 형성을 설명하는 저장 어레이(storage array)의 가장자리에서의 본 발명의 일부분을 나타낸 단면도.

* 도면의 주요 부분에 대한 부호의 설명

24 : 전도 채널 26 : 선택 트랜지스터

28 : 비트 라인 접촉점 110 : p-형 기판

114 : 얕은 트렌치 절연부 구조 116 : n-웰

118 : 게이트 절연체 124 : 블랭킷 절연층

126, 128 : 금속 플러그

상기한 목적, 특징 및 이점과 그 밖의 목적, 특징 및 이점은 도면을 참조하여 본 발명의 양호한 실시예에 대해 상세히 기술한 이하의 내용을 보면 더 잘 이해될 것이다.

이제부터 도면, 보다 상세하게는 도 1a 및 도 1c를 참조하면, 자기 정렬된 비트 라인 접촉점(self-aligned bit line contacts)을 각각 포함하고 있는 NOR 타입 및 NAND 타입 EERPOM의 레이아웃의 일례들이 평면도로 도시되어 있다. 이들 도면에 도시된 레이아웃들은 본 발명의 이점들을 이해하는데 중요한 것으로서 종래 기술은 아니지만 본 발명과의 비교를 돕기 위해 나타낸 자기 정렬된 비트 라인 접촉점들을 포함하고 있는 공지된 설계의 특징들을 보여주도록 배열되어 있다. 이 자기 정렬된 비트 라인 접촉점 그 자체가 본 발명의 일부인 것으로 생각하지는 않지만 접촉점을 위해 필요한 영역을 감소시키기 위해 종래 기술의 NOR 어레이 EERPOM을 포함한 여러 가지 종류의 어레이 구조에 사용될 수는 있다. 이들 도면의 어떤 부분도 본 발명에 대해 종래 기술이라고 할 수는 없다.

자기 정렬된 비트 라인 접촉점을 채택함으로써, 서로 인접해 있고 그 중간에는 공통의 비트 라인 접촉점(a common intervening bit line contact)을 가지고 있는 워드 라인들(예를 들면, WL1과 WL2 또는 WL3과 WL4)이 최소 피치(minimum pitch)로 설계될 수 있다. 그러나, 기생 커패시턴스(a large parastic capacitance)를 유발하는 중첩(overlap)을 피하기 위해서는 이상에서 언급한 바와 같이 워드 라인과 공통 소오스 라인(common source lines) 사이에 공간이 필요하게 된다. 따라서, NOR 어레이에서의 최소 셀 영역은 (2d+2x)*(2d+x)가 되며, 여기서 d는 워드 라인 또는 비트 라인의 폭이고, x는 정렬 공차(alignment tolerance)를 위해 필요한 최소 공간이다. 자기 정렬된 비트 라인 접촉점을 사용하지 않는 경우에는, 접촉점에 대한 부가적인 정렬 공차를 고려하기 위한 부가적인 공간이 요구되기 때문에 (2d+2x)*(2d+3x)가 최소 셀 영역이 된다.

도 1b는 도 1a에 도시한 자기 정렬된 접촉점을 갖는 NOR 타입 EERPOM의 일부분의 단면도이다. 상기한 바와 같이, 트랜지스터 드레인 D와 공통 소오스 라인 SL은 일반적으로 기판, 웰 또는 층(10)의 표면 아래에 형성되어 있다. 트랜지스터 드레인 및 소오스 라인 사이의 기판, 웰 또는 층(10)으로 된 영역 위에는 부유 게이트(a floating gate) FG 및 부유 게이트 FG 위에 있는 제어 게이트(a control gate) CG와 이들 사이에 있는 절연체층(intervening insulator layers)(12')을 포함하는 게이트 스택(gate stack)이라고 하는 계층 구조(a layered structure)가 있다. 복수의 트랜지스터의 제어 게이트들은 WL1 및 WL2 등의 연속한 워드 라인들로서 형성되어있다. 이 게이트 스택이 자기 정렬 방식으로 WL 패턴으로 에칭된 이후에, 소오스 라인(SL1, SL2) 및 드레인 확산부(drain diffusions)는 게이트 스택 및 전계 산화물 영역(field oxide areas)에 자기 정렬된 이온 주입에 의해 형성된다. 이온 주입 이후의 어닐링(annealing)은 워드 라인 아래의 불순물을 확산시키며 그 결과 도시된 바와 같이 약간의 중첩이 일어나게 된다. 드레인으로의 접속부(connections; 16)는 그 다음에 비아 형태의 구조(via-like structures)를 이루도록 자기 정렬 방식으로 증착된다. 절연체(12)와 계층 게이트 스택 및 복수의 트랜지스터의 드레인들로의 접속부(16) 위에 있는 BL1과 BL2 등의 연속한 비트 라인들은 그 다음에 증착된 층으로부터 패턴화된다.

판독 동작의 경우, 비트 라인은 프리차아지(precharge)되어 선택된 워드 라인은 판독 전압(즉, 5 볼트)으로 되고, 공통 소오스 라인은 접지(ground)에 연결된다. 부유 게이트 전하(예를 들면, FG1 상의 전하)가 트랜지스터가 전류를 전도시킬 수 있기에 충분할 정도로 정극성(positive)일 경우, 비트 라인 상의 프리차아지 전압이 떨어지게 되며, 이 전압 강하는 센스 증폭기(sense amplifier; 14)에 의해 검출된다. 부유 게이트 전압이 전도를 막기에 충분할 정도로 부극성(negative)일 경우에는, 비트 라인 전압은 변하지 않으며, 센스 증폭기 상태(양호하게는 프리차아지 되어 있음)는 비트 라인 프리차아지 전압(bit line precharge voltage)에 의해 정반대 상태로 변하지 않는다. 즉 정반대 상태로 구동되지 않는다.

프로그램 또는 기록 동작동안에는, 상기한 바와 같이 소오스 라인들이 워드 라인에 평행하게 지나가고 있기 때문에 종래의 NOR 어레이에 대해서는 FN 주입을 사용할 수 없으며, 이 이유로 기록 전압을 어레이의 단 하나의 셀에 선택적으로 인가할 수는 없다. 따라서, 선택성(selectivity)을 달성하기 위해서는 핫 전자 주입(hot electron injection)을 사용해야만 한다. 소거 동안에는, 플래시 소거(flash erase)를 위해 공통 소오스 라인에 높은 전압을 인가하는 것이 통상적이다. 공통 소오스 라인이 인접한 워드 라인 쌍과 관련된 셀들에 접속되어 있기 때문에, 공통 소오스 라인을 갖는 블록들이 플래시 소거의 최소 단위가 된다.

도 1c는 이상에서 논의하고 도 1a에 도시한 NOR 타입 어레이의 레이아웃과의 비료를 위한 NAND 타입 EERPOM 아키텍쳐를 나타낸 것이다. 이 설명에서는, 자기 정렬된 접촉점들도 도시되어 있으나 이들이 종래 기술인 것은 아니다. 이 경우에, 어레이의 전도 채널(conduction channel; 24)은 양호하게는 기판 내의 불순물 웰(imputity well)에 형성되고, 비트 라인 접속부(28)는 어레이 외부에 형성되어 있다. NAND 타입 어레이의 셀은 이와 같이 어레이 내에 어떤 접속부도 만들 필요가 없기 때문에 아주 작게((d+x)*2d) 만들 수 있다. 주변 요소로서 선택 트랜지스터(select transistor; 26)가 하나 또는 2개의 선택 라인(예를 들면, SL1 및 SL2) 아래에 형성되어 있다. 공통 소오스 라인 접속부 CS는 판독 동작동안에는 접지 라인(ground line)에 접속되어 있다. 비트 라인(BL1, BL2)은 어레이 외부에 형성되어 있는 14'으로 나타낸 각각의 센스 증폭기에 접속되어 있다. 다수의 워드 라인들이 제공될 수 있기 때문에, 주변 요소들은 메모리 구조 칩 영역의 단지 작은 부분만을 필요로 하며 완전히 셀 어레이의 외부에 위치한다. 어레이의 트랜지스터들 사이의 완벽한 선택성(full selectivity)은 워드 라인들(WL1, WL2, WL3, …, WLn)에 인가된 전압 및 이같이 둘러싸인 메모리셀의 어레이 블록(an array block of the momory cells)을 정의하기 위해 어레이의 양단에 있는 SL1, SL2에 형성된 선택 트랜지스터(26)에 의해 제공된다.

판독 동작의 경우, 선택된 어레이 블록에 접속된 모든 비트 라인들은 프리차아지 된다. 선택된 어레이 블록에서, 예를 들면 접지되어 있는 선택된 워드 라인을 제외한 모든 WL과 SL은 판독 전압(예를 들면, 전하 저장 상태(charge storage state)와 상관없이 전도 가능하게 하기 위하여 5 볼트)으로 된다. 선택된 셀이 부유 게이트 상의 충분한 양극성 전하로 인해 전류를 전도하게 되는 경우, BL은 비트라인 접촉점(28)으로부터 공통 소오스 라인 CS로의 전류에 의해 방전되고, 전압 강하는 센스 증폭기(14')에 의해 로우 상태로 검출된다. 부유 게이트가 방전 전류를 저지시키기에 충분할 정도로 부극성일 경우에는 전압 강하는 일어나지 않으며 프리차아지 전압은 센스 증폭기에 의해 하이 상태로 검출된다.

NAND 타입 어레이는 가능한 집적도에 있어서 이점을 제공할 수 있는 반면, 한가지 단점으로는 비트 라인의 커패시턴스로 인한 비트 라인 방전 시간이 비교적 길고 비트 라인을 따라서 직렬 접속되어 있는 개개의 메모리셀의 트래지스터들의 저항이 비교적 높다는 것이다. 따라서, 판독 억세스 시간(read access time)은 종종 10μsec를 넘는다. 용량이 증가된 NAND 타입 메모리의 경우, 직렬로 되어 있는 메모리 셀 또는 트랜지스터의 수가 증가되어야만 하며 따라서 판독 억세스 시간이 길어지게 된다.

프로그램 또는 기록 동작에 있어서는, NAND 타입 어레이는 일반적으로 채널과 워드 라인 사이의 전압 차를 사용한다. 선택된 어레이 블록에서 SL1과 선택되지 않은 워드 라인들은 중간 레벨의 전압(예를 들면, V_mid=10 볼트)으로 되며, SL2는 어레이를 CS로부터 단절(disconnect)시키기 위해 접지된다. 채널 전압을 제어하기 위하여, 비트 라인 전압이 선택적으로 인가된다. 즉, 선택된 비트 라인은 접지로되는 반면, 선택되지 않은 비트 라인들은 V_mid로 된다. 이들 저압은 SL1과 워들 라인들 아래의 확산부(the diffusions)에 의해 모든 셀들로 전달된다. 선택된 워드라인은 하이 전압(high voltage)(예를 들면, V_high= 20 볼트)으로 된다. 이와 같이, 하이 전압은 채널과 선택된 셀의 워드 라인 사이에만 인가된다. 그 밖의 모든 셀들은 채널과 워드 라인 사이에서 V_mid를 보게 되거나(하프-선택된 경우(if half-selected)) 또는 전혀 전압을 보지 못한다. 셀 디바이스들은 V_mid가 부유 게이트 FG를 충전하기에 충분한 FN 전류를 발생시키기에는 불충분하고 이 목적에 충분한 전류는 V_high에서 발생되도록 설계되어 있다.

이 특정의 전압 세트는 이와 같이 가장 큰 동작 여유(the greatest possible operating margins)를 제공하지만, 프로그램된 셀이 V_mid보다 더 큰 전도 문턱값(conduction threshold) V_t를 가지게 되기 때문에, SL2에 인접한 어레이 측으로부터 순서대로 SL1쪽으로 프로그램 해야만 한다. 셀 트랜지스터에 의해 전도될 수 있는 최대 전압은 V_gate-V_t이다. 따라서, 비트 라인을 따라 선택된 셀로 V_mid를 전도하기 위해서는, V_t는 V_gate도 V_mid이기 때문에 제로 또는 부극성이어야만 한다. 본질적으로는, 이로 인해 블록 내의 임의의 데이터를 변경시킬 때는 블록 내의 모든 데이터를 순서대로 소거하고 재기록해야 하는 것이 요구된다.

플래시 소거(flash erasure)는 비교적 덜 복잡하다. 부유 게이트로부터 전자들을 끌어내기 위해, 어레이가 양호하게 형성되어 있는 기판 및 불순물 웰은 V_high로 된다. 웰 내에서의 확산은 이와 같이 정극성 바이어스(positively biased)되어 있고 V_high에 가까운 전압에 있게 된다. 선택된 블록에 대한 워드 라인들은 접지로 되는 반면 선택되지 않은 블록들의 워드 라인들은 부유 상태로 되거나(float), V_high로 될 수 있다. 주변 회로들은 어레이가 양호하게 형성되어 있는 어레이 및 불순물 웰 외부에 있게 되며, 양호하게도 V_high가 전도되고 있지 않고 접지로 될 수도 있는 별도의 불순물 웰들 내에 형성됨으로써 보호되어 있다. 이 디바이스를 CMOS 기술을 사용하여 제조하는 경우에는, 상보형 전도성 타입의 트랜지스터(transistors of complementary conductivity types)를 형성하기 위해 보호용 불순물 웰 내에 또다른 불순물 웰이 제공되어야만 한다.

본 발명에 따른 EEPROM의 개략도가 도 1d에 도시되어 있다. 도 1a에 예시된 EEPROM의 레이아웃과 본 발명의 레이아웃간의 기본적인 차이는 공통 소오스 라인이 비트 라인과 동일 방향으로, 도 1d의 제어 게이트/워드 라인과는 직교로 지나가고 있다는 점이다. 이러한 것은 도 1a의 EEPROM 아키텍쳐에서는 행해질 수 없다. 종래의 와이어링 기술을 사용하여 도 1d에 도시한 바와 같이 트랜지스터 소오스들을 열 모양으로 접속(connect in a column)시키기 위해서는, 비트 라인에 평행하게 지나가는 또 다른 금속 라인이 필요하게 되어 워드 라인과 공통 소오스 라인간의 측방 간격(lateral spacing)(예를 들면, 평면도에서)을 유지하고 레이스트레이션 공차(registration tolerance)를 조절하더라도 NOR 타입 EPROM 레이아웃에서의 최소 셀 사이즈를 도 1a의 레이아웃 최소 셀 사이즈 이상으로 증가시키게 된다.

본 발명에서는 도 2로부터 명백한 바와 같이 트래지스터들을 비트 라인과 워드 라인의 교차점들에만 한정시키기 위해 양호하게는 얕은 트렌치 분리부(shallow trench isolation)에 의해 서로 분리되어 있는 복수의 평행하고 가는 도체들을 양호하게는 n-웰로서 최소 피쳐 사이즈로 형성함으로써(by the formation of a plurality of parallel elongated conductors, preferably as n-wells, at minimum feature size) 이러한 제약 요건이 제거되며 여러 가지 이점들이 얻어진다. 게다가, 각 n-웰의 전압은 선택성(selectivity)을 제공하고 도 1a의 아키텍쳐의 공통 소오스 라인에 의해 배제되어 있는 파울러-노르드하임 터널링(Fowler-Nordheim tunnelling)을 허용하기 위해 독립적으로 제어될 수 있다.

이제 도 2를 참조하면, 본 발명에 따른 메모리셀의 일례의 등각 절단도가 도시되어 있다. 본 발명에 따른 EEPROM은 양호하게는 직선상의 얕은 트렌치 절연부(shallow trench isolation, STI) 구조들(114)의 어레이가 종래의 리쏘그라피 방법에 의해 이들 사이에 배치된 좁은 n-웰(narrow n-well; 116)과 함께 형성되어 있는 p-형 기판(110)을 사용한다. n-웰을 형성하기 위해 더 얕은 깊이에 대한 마스킹된 주입(masked implantation to a shallower depth)을 위한 마스크를 이쏘그라픽적으로 형성하기 이전에 평탄화(planarization)가 가능하도록 STI 구조를 먼저 형성하는 것이 선호된다. 복수의 부유 게이트 FG 및 산화물, 질화물 또는 합성물 등의 절연체로 된 층들에 의해 n-웰과 서로에 대해 분리되어 있는 제어 게이트/워드 라인 CG를 포함하는 계층 구조도 종래의 방식으로 형성된다. 부유 게이트 및 게이트 절연체(118)는 n-웰에 의해 정의된 활성 영역보다 약간 더 큰 스트립 모양으로(instrips slightly larger than the active area) 형성된다. 또 다른 절연체층(예를 들면, ONO) 및 제어 게이트 폴리실리콘이 증착된 이후에, 제어 게이트가 패턴화된다. 제어 게이트를 패턴화시키기 위한 에칭 공정은 또한 부유 게이트와 제어 게이트 사이의 절연체를 에칭하며, 부유 게이트도 에칭한다; 게이트 절연체(118)는 이 공정에 대한 에치 스톱(etch stop)으로서 가능하다. 이와 같이 부유 게이트는 제어 게이트 라인에 의해 덮인 영역에 한정되어 있다. 소오스와 드레인 주입 및 측벽은 종래의 방식으로 제어 게이트 패턴(요망되는 경우, 약하게 도핑된 드레인(lightly doped drain, LDD)을 포함함)에 대해 자기 정렬되어 행해질 수 있다.

집적도의 증가에 유리한 본 발명의 양호한 형태의 또 다른 특징은 n-웰과 비트 라인에 대한 금속 플러그 접속부(metal plug connections)를 자기 정렬 방식으로 형성하는 것이다. 자기 정렬은 물론 레지스트레이션 공차를 고려할 필요가 없으며 금속 플러그(126, 128)를 서브-리쏘그라피 사이즈로 형성될 수 있도록 해준다. 도 1a의 비트 라인 접속부는 리쏘그라픽 최소 피쳐 사이즈(lithographic minimum feature size)로 한정되어 있었고, 확대 패드(enlarged pads, 18)는 정렬 공차를 조절하기 위해 필요했었다는 것을 상기해 보자.

금속 플러그(1)는 양호하게는 금속인 제어 게이트 도체에 대해 자기 정렬된 RIE 산화물 에칭으로부터 시작하는 2가지 단계의 에칭 공정에 의해 형성된다. 양호하게는 셀 어레이 영역에만 개구를 갖는 또 다른 마스크가 그 다음에 붙여서 실리콘을 소망의 깊이로 추가적으로 에칭하고 금속 플러그(126)를 형성하기 위해 금속이 증착된다. 그 다음에 블랭킷 절연체층(a blanket layer of insulator, 124)(제어 게이트를 덮고 있는 절연체 및 측벽을 그다지 에칭하지 않고 선택적으로 에칭될 수 있음)이 증착되고, 평탄화 되며 패턴화된다. 금속 플러그(128)의 증착을 위한 개구(aperture)를 형성하기 위한 추가의 에칭이 측벽(122)에 대해 자기 정렬되어 있기 때문에 정렬을 중요한 것이 아니다. 비트 라인(132)은 그 위의 블랭킷 금속 또는 폴리실리콘층으로서 도포되어 패턴화되고 절연체(130)가 증착될 수 있다. 또다시, 금속 플러그(128)는 비트 라인 및 트랜지스터 드레인에 신뢰성 있는 접촉점을 형성하게 되기 때문에 특별히 중요한 것은 아니며, 비트 라인이 적어도 폭에 있어서 최소 피쳐 사이즈를 가지며 금속 플러그(128)와 비트 라인(132) 양자 모두가 도시된 바와 같이 어느 정도 얕은 트렌치 절연부에 중첩할 수 있기 때문에, 레지스트레이션 공차의 사실상 조절이 본 발명의 유익한 효과로서 내재되어 있다.

이 결과 생기는 메모리셀의 평면도가 도 3에 도시되어 있다. 이제 공통 소오스 라인은 도 1a에 도시한 바와 같이 제어 게이트/워드 라인에 평행하다기 보다는 오히려 비트 라인 아래를 지나가며 트랜지스터들은 ST1에 의해 n-웰에 한정되어 있기 때문에, 공통 소오스 라인 또는 클리어런스(clearance)나 레지스트레이션 공차의 조절에 대해 부가적인 공간을 할당할 필요가 없게 되며 메모리 셀 사이즈의 최소화가 가능하게 된다. 도 3에 도시한 바와 같이, 리쏘그라픽적으로 종속된 클리어런스 x(도 1a의 아키텍쳐에서의 레지스트레이션 공차를 포함하고 있어야함)는 트랜지스터 구조상의 측벽의 두께로 감소되며 자기 정렬된 금속 플러그의 서브-리쏘그라픽 규모에 의해 부분적으로 보상된다(n-웰 길이의 방향으로). 그러므로, 본 발명에 따른 NOR 타입 어레이에 대한 총 메모리 셀 사이즈는 2d(2d+2x)로 감소될 수 있으며 이는 도 1c의 NAND 타입 EEPROM의 셀 사이즈와는 아주 비교 우위에 있으면서 (본질적으로 NOR 타입 EEPROM 아키텍쳐의 더 빠른 판독 응답 시간-70ns 이하-에 부가하여) 평균 기록 속도의 증가를 위해 병렬 기록을 할 수 있다.

그 외에도, 본 발명은 내구성(durability)을 향상시키는 2가지의 추가 기능을 제공한다. 도 1b의 설명으로부터 부유 게이트로부터 전자를 끌어내는 것은 게이트 산화물의 가장자리에 전류가 집중되는 것을 야기하며 그 영역에서의 손상을 증가시킨다. 이러한 핫 전자의 집중은 본 발명에서는 소오스와 드레인을 서로 접속하여 같은 전압을 받도록 할 수 있게 함으로써 제거된다. 게다가, 본 발명에서는 도 1d에 도시한 바와 같이 비트 라인과 n-웰이 프로그래밍(예를 들면 데이타에 따른 선택적인 기록 또는 소거) 또는 플래시 소거 동안에 함께 접속될 수 있다. 비트 라인과 n-웰을 접속시키는 것은 이와 같이 기록 또는 소거를 위한 핫 호올 전류(hot hole current)의 발생을 방지하게 되며, 소거가 선택적으로 행해지던지 그렇지 않던 지간에 이와 같이 공지된 EEPROM 아키텍쳐에 내재하는 것에 비해 게이트 산화물에 대한 손상을 감소시킨다. 본 발명에 따른 메모리셀의 내구성은 이와 같이 대체로 전자 전류의 집중 및 핫 호올 전류의 발생, 특히 이 양자를 함께 방지하기 때문에 약 10⁶-10⁷기록 및 소거 사이클로 증가되어진다.

간단한 계산으로 현재 이용되는 하드디스크에 비교되는 성능 레벨에서 이 내구성 레벨은 무제한이라는 것을 설명할 수 있음을 알아야 한다. 예를 들면, 8개의 256 메가비트 EERPOM과 초당 20 메가바이트의 기록 버스트 레이트를 갖는 256 메가바이트의 디스크 공간의 에뮬레이션을 가정할 때, 전체 메모리 저장 공간은 전체 메모리를 기록하는데 12.8초 걸린다. 따라서, 그 중간의 소거 동작을 고려하지 않더라도 고장 이전에 전체 메모리를 10⁷번 기록하는 데는 1.28 ×10⁸초 즉 약 4년이 걸린다. 이 기간은 현재의 기술 개발 속도로 볼 때 프로세서의 노후 기간(the period of obsolescence)보다 더 길며, 이러한 데이터 버스트 레이트는 사실상 정상적인 프로세스 동작 동안에 유지되지 않기 때문에 실제상의 메모리 동작 모드를 나타내는 것이 아닌 최악의 경우(a worst case)를 나타낸 것이기도 하다. 게다가, 메모리 용량이 더 커지면 그에 비례하여 주어진 기간 내에 수행되는 기록 및 소거 사이클의 수가 감소하게 된다. 따라서, 본 발명에 따른 EEPROM 메모리셀의 내구성은 기록 및 소거가 메모리 용량에 걸쳐 알맞게 분포되는 한 사실상 무제한적이라고 생각할 수 있다.

게다가, 상기에서 언급한 바와 같이 본 발명이 기록 및 소거 동안에 비트 라인과 n-웰을 접속할 수 있는 것은 석택적이든 선택적이 아니든 프로그래밍 및 플레시 소거에 있어서 유연성이 있는 부가적인 이점을 제공한다는 것도 알아야 한다. 상세히 말하면, 이하의 메모리셀의 여러 가지 다자들에 인가된 전압 표를 살표보자.

표에서, 프로그램 1은 FG로의 선택적인 전자 주입(selective injection of electrons)을 나타내며, 프로그램 2는 FG로부터의 선택적인 전자 추출(selective extraction of electrons)을 나타낸 것이며, 소거 1은 FG로의 비선택적인 전자 주입(non-selective injection of electrons)을 나타낸 것이며, 소거 2는 FG로부터의 비선택적인 전자 추출(no-selective extraction of electrons)을 나타낸 것이다. 소거 1과 소거 2가 모두 존재하는 것은 도 1a 또는 도 1c의 아키텍쳐에서 이용할 수 없는 기능성(functionality)을 나타낸 것이라는 것을 알아야 한다. 이 두 기능은 이러한 핫 전자의 집중이 없는 본 발명에 의해 제공된다. 마찬가지로, 프로그램 1과 프로그램 2 모두가 공지된 EEPROM, 특히 기록전 소거 모드로(in an erase-before-write mode) 일반적으로 동작하는 플래시 EEPORM 아키텍쳐에서 꼭 제공되지는 않는다.

[표 1]

상기 표에서 L은 예를 들면 접지 전위이고, H는 파울러-노르드하임 터널링을 일으키기에 충분한 전압이며, M은 이들간의 중간 전압이고, Vcc는 전원 전압이며, R은 판독 동작을 위한 Vcc보다 약간 낮은 전압(예를 들면, Vcc-1.5v(이다.

비선택적 소거 1과 소거 2 동작 모두의 경우, TR-SW가 온이고 비트 라인 전압은 제어 게이트 전압이 하이 또는 로우일 때 각각 로우 또는 하이이므로, 비트라인 및 n-웰은 접속되어 있다는 것에 주목한다. 이와 같이 플래시 소거 동작 소거1과 소거2는 대칭적(symmetrical)이고 상보적(complementary)이며 어레이의 모든 메모리 셀 또는 그의 일부를 "1" 또는 "0" 상태로 하기 위해 수행될 수 있다. 프로그램 1과 프로그램 2도 마찬가지로 대칭적이고 상보적이다.

이러한 능력이 본 발명을 완벽하게 해주는 특징으로서(as a perfecting feature) 메모리셀의 내구성이 배가될 수 있는 동작 모드를 제공한다. 예를 들면, 어레이가 초기에 각 셀이 "0"을 포함하고 있는 상태에 있다고 생각하자. "0"이 셀의 부유 게이트 FG 상에 전자의 저장 또는 결핍을 나타내는지는 본 설명에서는 중요하지 않다. 그 다음에, 예를 들어 바이트 0011010100010101이 메모리 내로 정상적인 방식으로 프로그램 된다. 이 바이트가 예를 들어 1110100001010100으로 재프로그램되는 것이 요망될 때, 바이트는 바이트 1110100001010100을 프로그램하기 이전에 1111111111111111 상태로 플래시 소거(또는 선택적으로 프로그램)될 수 있다. 이 2가지 선택적 프로그래밍 동작은 각 셀의 단 하나의 기록 및 소거 사이클동안에 수행되었으며, 기록 및 소거는 그 바이트의 각 셀에 대해 정확히 한번 일어났다는 것에 주목한다. 게다가, 소거는 클럭-정의된 메모리 사이클(clock-defined memory cycle)동안에는 일어날 필요가 없지만 백그라운드 메모리 동작(badkground memory opertion)에서는 행해질 수 있다는 것을 알아야 한다. 프로그램된 바이트들 중 어느 하나 또는 둘 모두가 표시된 데이터 또는 명령어의 실제값 또는 보수인지는 중요하지 않지만(It does not matter if either or both of the programmed bytes represent the true or complement of the data or instruction represented), 이러한 동작을 지원하기 위한 인코더/디코더-이의 설계는 본 발명을 실시하는데 중요한 것은 아니며 적당한 설계는 기술 분야의 전문가에게는 자명할 것임-는 임의의 비트(예를 들면, 그 바이트의 첫 번째 비트)를 임의의 주어진 시간에 사용 중인 기록 소거 사이클의 일부분이라는 것을 나타내는 플래그(예를 들면, 가장 최근의 플래시 소거의 결과 메모리셀의 상태)로서 저장하고 데이터를 소거 1 또는 소거 2 중 어느 하나 다음에 오는 보수(complement)로서 저장함으로서 아주 간단히 설계될 수도 있다고 생각된다. 2 비트 상태 플래그를 사용하게 되면 모두가 "1"인 신호 및 모두가 "0"인 신호를 소거된 상태(the erased state)와 구별할 수 있게 된다.

플래그 비트 또는 비트들은 그 다음에 소거 1과 소거 2 중 어느 것을 그 다음 플래시 소거동안에 사용할 지를 결정하는데 사용될 수 있다. 게다가, 산화물을 통과하는 전류의 양은 셀들이 플래시 소거에 의해 일정 상태(a consistent state)로 복귀될 때 블록 소거를 위해 사용된 전류의 절반으로 된다. 이와 같이, 여러가지 유익한 효과들을 제공하기 위하여 본 발명을 성공적으로 실시할 필요는 없지만, 이 특정의 동작 모드는 본질적으로 메모리셀의 내구성을 배가시키면 전 메모리 용량에 걸친 기록 및 소거 동작의 분포(the distribution of write and erase operations over the full memory capacity)를 메모리의 개개의 바이트들 내에서 보수화(complement)한다.

이제 도 4를 참조하면, 부유 게이트 전압 범위 및 그에 따른 상대 전류(the floating gate voltage ranges and resulting relative currents)가 본 발명의 여러 가지 동작 모드 각각에 대해 도시되어 있다. 상세히 말하면, 대기 모드(the stand-by mode)에서는, V_FG는 접지 전위 근방에 있으며, 전하 저장 상태(charge storage state)에 관계없이 모든 트랜지스터들은 오프 상태에 있다. 판독 모드에서는, n-웰 트랜지스터는 턴 온되고, 비트 라인과 n-웰은 TR-SW를 턴 오프시키고 TR-well을 턴 온시킴으로써 접속이 끊긴다(disconnect). n-웰에서의 전도를 제어하는 FG 전압을 천이(shift)시키는 선택된 제어 게이트는 표 1에 나타낸 바와 같이 로우 상태(예를 들면, 접지)로 된다. 이와 같이, 전자가 저장되어 있는 셀만이 턴온되고, 비트 라인 전압 R은 센스 증폭기에 의해 감지된다.

셀 상태가 하이에서 로우로 천이되는 프로그램 1과 소거 1의 경우(for progl and erasel which is a high to low transition of cell state), 선택된 제어 게이트(또는 소거 1에 대한 모든 제어 게이트)는 전압 H로 상승된다. 선택된(또는 모든) 비트 라인들은 L로 되는 반면, 선택되지 않은 비트 라인들은 전압 M으로 된다. 따라서, 선택된(또는 모든) 셀들만이 게이트 산화물 양단에 파울러-노르드하임 터널링을 일으키고 FG 전압의 하이에서 로우로의 천이를 일으키기에 충분히 높은 전계를 가지며, 그 결과 게이트 전류 Ig가 정극성이 된다. 이미 로우 상태에 있는 셀들은 전압을 변경시키지 않으며, 선택되지 않은 셀들은 게이트 산화물 양단에 파울러-노르드하임 터널링을 일으키기에 충분히 강한 전계를 갖지 않는다. 둘 다 로우에서 하이로의 천이 동작인 프로그램 2와 소거 2의 경우, 이 동작들은 정확히 말하면 H와 L 전압이 아직도 하이 상태에 있지 않은 선택된 셀들로부터 전자들을 추출(extract)하기 위해 서로 바뀌는 것을 제외하고는 같다.

이제 도 5를 참조하면, 본 발명의 양호한 실시예가 N-웰에 인가된 전압을 제어하는 트랜지스터들을 포함한 그의 레이아웃을 명확히 나타내기 위해 평면도로 도시한 것이다. 비트 라인, 비트 라인 트랜지스터 및 금속 플러그(128)는 명료함을 위해 도 5에서 생략되어 있다. 비트 라인 트렌지스터는 금속 플러그 공정의 적용에 의해 웰 제어 스위칭 트랜지스터 TR-WL과 유사하게 형성될 수 있지만, 일반적으로는 이러한 트랜지스터는 비트 라인 디코더(도시 안됨)의 일부로서 형성되어 메모리 어레이 외부에 위치하는 것이 바람직하다. 그러나, 금속 플러그(126)는 점선으로 도시된 바와 같이 n-웰에 접속되어 있으며, 금속 플러그(128)는 트랜지스터 TR-SW와 CG1에 대한 게이트 전극들 사이 및 어레이와 교차하여 교대로 있는 제어 게이트 전극들(alternating control gate electrodes across the array) 사이에(예를 들면, 우수 번호가 매겨진 제어 게이트 전극 다음에) 위치한다는 것을 알아야 한다. TR-SW와 CG1 사이에 배치된 금속 플러그에 의해, 트랜지스터 TR-SW는 모든 트랜지스터의 n-웰, 소오스 및 드레인을 전자 터널링을 위해 동일 전위로 하기 위해 n-웰을 비트 라인에 접속시킬 수 있으며, 그에 따라 게이트 산화물(118)에 걸쳐 전자의 균일한 주입 또는 추출이 산화물 열화(oxide degradation)를 감소시키게 된다.

웰 제어 트랜지스터의 형성을 고려하여 어레이를 제조하는 공정의 일부분에 대해서는 2단계의 반응성 이온 에칭 공정으로서 상기 기술하였다 이 2단계 에칭 공정은 도 6a 내지 도 6d를 참조하여 지금부터 설명하게 되는 바와 같이 스위칭 트랜지스터 어레이와 함께 메모리 셀 어레이의 형성을 위한 본 발명의 양호한 형태의 실시에 중요하다.

메모리 어레이 게이트 도체 CG 및 TR-SW와 TR-WL에 대한 게이트 도체를 양호하게는 그 위에 질화물 캡을 씌워(with nitride caps thereover) 완성하고 양호하게는 도 6a에 도시한 바와 같이(트랜지스터 게이트와 메모리 셀 게이트 스택에 대해) 자기 정렬된 이온 주입 및 확산에 의해 소오스와 드레인을 형성한 후에, 트랜지스터는 양호하게는 에칭 선택성을 위해 질화물인 층간 유전체로(an interlayer dielectric which is preferably nitride for etch selectivity) 덮여진다. 질화물은 그 다음에 층으로된 FG/CG 게이트 스택 구조(the layered FG/CG gate stack structure) 및 트랜지스터 TR-SW와 TR-WL의 게이트 상에 측벽을 형성하기 위해 증착된다. 블랭킷 산화물층은 그 다음에 이 구조 위에 증착되며, 양호하게는 평탄화된다.

그 다음에 금속 플러그(126, 도 2)를 형성하기 위하여, 메모리 셀 트랜지스터 쌍들 사이 및 메모리 셀 어레이 n-웰을 기판의 n-웰들의 실리콘 표면 내에서 일정 깊이로 TR-WL이 형성되어 있는 p-웰로부터 분리시키는 STI 상부의 산화물을 패턴화하기 위해 산화물의 반응성 이온 에칭이 수행된다. p-웰은 양호하게는 n-웰보다 기판 내로 더 깊이 뻗어 있을 수 있다는 것에 주목해야 한다. 이 반응성 이온 에칭은 대부분이 비등방성(anisotropic)이고 층으로된 FG/CG 구조상의 질화물 측벽을 실질적으로 그대로 남겨두기 때문에 자기 정렬된 것으로 간주된다. 이 반응성 이온 에칭은 메모리 어레이의 트랜지스터들에 대해서 뿐만 아니라 트랜지스터 TR-WL과 TR-SW의 확산 영역에도 가해진다. 산화물이 에칭된 이후에, 산화물 RIE을 위한 레지스트(resist)가 제거되고 개구 내에 있는 실리콘과 질화물 상에 증착된 금속은 도 6c에 도시한 바와 같이 산화물에서 에칭되고 에치 백(etch back)에 의해 패턴화된다. 그 대신에, 금속의 선택적 증착이 가능하다. 보호 산화물(protective oxide, 124)은 그 다음에 금속 플러그(126, 126') 상에 형성되며, 후자는 TR-SW, n-웰과 TR-WL 사이에 접속을 형성한다. 그 다음에, 도 6d에 도시한 바와 같이, 또 다른 블록-아웃 레지스트(block-out resist)가 도포되어 메모리 셀어레이 및 TR-SW 트랜지스터의 영역에서만 마스크로 패턴화되지만 TR-WL에 대해서는 그렇지 않다. 금속 플러그(128)와 비트 라인(132)을 형성하기 위해 또 다른 금속층이 이제 증착되어 패턴화될 수 있다. 이 증착도 마찬가지로 산화물의 선택적 RIE 이후에 남아 있는 어레이 트랜지스터와 TR-SW의 질화물 측벽에 대해 자기 정렬되어 있는 것으로 본다.

이상의 내용을 살펴볼 때, 본 발명에 따른 EEPROM은 특별히 고체 상태 파일(solid state file)의 형성에 적당하고 특히 데이터 처리 시스템에서의 하드디스크의 대용량 기억(hard disk mass storage)과 경쟁하기(emulation) 위한 전자 기억 장치(an electronic storage device)를 제공함을 알 수 있다. EEPROM은 비트 라인 방향으로 향하고 있으며 얕은 트렌치 절연부에 의해 분리되어 있느 좁은 n-웰을 사용함으로써 메모리 셀 당 단가를 크게 절감하기 위해 극도로 높은 집적도로 제조될 수 있다. 판독 동작은 그의 NOR 타입 아키텍쳐에 의해 70ns 이하로 수행될 수 있는 반면 핫 전자 전류를 선택적으로 발생시키는 일없이 n-웰 레이아웃에 의한 선택성을 허용함으로써 파울러-노르드하임 터널링을 이용할 수 있게 된다. 빠른 판독 동작 억세스 시간(the fast read operation access time)은 명령어 및 데이터가 랜덤 억세스 메모리(예를 들면, DRAM)로 먼저 전송되는 일없이 프로세서에 의해 EEPROM으로부터 직업 억세스될 수 있는 직접 실행 모드 동작(direct execution mode operation)을 지원한다. 저전류 파울러-노르드하임 터널링(low current Fowler-Nordheim tunnelling)은 내구성을 증가시키며 초당 2 메가비트를 넘는 고속의 버스트 데이터 레이트(high burst data rates)와 경쟁하기 위해 통상의 전원의 용량 내에서 수백 개의 메모리셀의 동시 프로그램(simultaneous programming)을 가능하게 한다. 게다가, (특히, 양호한 레이아웃에서는) 비트 라인과 n-웰의 선택적인 접속을 제공함으로써, 셀 구성이 10⁶내지 10⁷기록 및 소거 사이클을 초과하도록 핫 전자 전류의 집중이 선택적이든 비선택적이든 간에 기록 및 소거동안 모두 무조건적으로 없어진다. 셀 사이즈는 특히 n-웰/STI 레이아웃과 함께 자기 정렬된 금속 플러그를 형성함으로써 최소 리쏘그라픽 피쳐 사이즈(the minimum lithographic feature size)의 4배를 약간 넘을 정도로 감소된다. 이와 같이 현재 구입할 수 있는 자기 기억 매체에 대해 비교 우위에 있는 기억 용량, 억세스 시간 및 데이터 버스트 레이트가 본 발명에 의한 고체 상태 메모리 구조에서 제공된다. 판독 억세스 시간은 현재 이용 가능한 DRAM에 대해 비교 우위에 있다. 게다가, 이들 동작의 대칭성 및 상보성이 본 발명을 완벽하게 해주는 특징으로서 본 발명에 따라 크게 향상되는 셀 내구성을 배가시키기 위해 단일 기록 및 소거 사이클 내에 메모리를 2번 프로그램할 수 있는 동작 모드를 가능하게 한다.

본 발명이 단 하나의 양호한 실시예와 관련하여 기술되어 있지만, 기술 분야의 전문가라면 본 발명이 첨부된 특허 청구의 범위의 정신 및 범위 내에서 변경을 하여 실시될 수 있다는 것을 잘 알 것이다.

내용 없음

Claims (9)

1. 전기적 소거가능 프로그램가능 판독 전용 메모리(an electrically erasable programmable read only memory, EEPROM)에 있어서,

   ① 기판(a substrate),

   ② 상기 기판 내에서 상기 기판의 표면에 형성된 복수의 가늘고 긴 도체들(elongated conductors),

   ③ 상기 가늘고 긴 도체들에 직교하여 뻗어 있는 복수의 계층 구조들(layered structures)-상기 계층 구조들은 상기 가늘고 긴 도체들 중 하나와 상기 계층 구조와의 교차점(intersection)에 있는 부유 게이트(a floating gate)와 상기 부유 게이트 각각의 위에 있으나 상기 각각의 부유 게이트로부터 절연되어 있는 제어 게이트 전극(a control gate electrode)을 포함하며, 상기 계층 구조들은 상기 각각의 교차점에서 한 개의 메모리 트랜지스터의 특징을 만들어줌(define)-,

   ④ 상기 계층 구조의 위에 있으며 상기 가늘고 긴 도체들의 방향으로 뻗어 있는 비트 라인(a bit line)

   을 포함하는 EEPROM.
2. 제 1 항에 있어서,

   상기 가늘고 긴 도체와 상기 부유 게이트 사이에 핫 전자 전류가 집중하는 것(concentration of hot electron current)을 방지하는 수단을 더 포함하는 EEPROM.
3. 제2항에 있어서, 상기 핫 전자 전류가 집중하는 것을 방지하는 수단은 상기 가늘고 긴 도체들 중 하나를 상기 가늘고 긴 도체들 중 상기 하나 위에 있는 대응하는 비트 라인에 선택적으로 접속시키는 수단을 포함하는 EEPROM.
4. 제1항에 있어서, 상기 각각의 트랜지스터는 소오스와 드레인을 포함하며,

   비트 라인과 드레인의 접속부(connection)와 상기 가늘고 긴 도체와 소오스의 접속부 중 적어도 하나는 금속 플러그(metal plug)를 포함하는 EEPROM.
5. 제4항에 있어서, 상기 금속 플러그는 상기 계층 구조에 대해 자기 정렬(self-aligned)되어 있는 EEPROM.
6. 제1항에 있어서, 상기 EEPROM의 복수의 메모리 셀들을 동시에 프로그램(program)하는 수단을 더 포함하는 EEPROM.
7. 제1항에 있어서, 상기 EEPROM은 NOR 타입 아키텍쳐로 되어 있는 EEPROM.
8. 제3항에 있어서, 상기 비트 라인과 상기 가늘고 긴 도체를 접속하는 상기 수단은,

   ① 트랜지스터,

   ② 금속 플러그

   를 포함하는 EEPROM.
9. 제2항에 있어서, 핫 전자 전류가 집중하는 일없이 상기 EEPROM의 일구획(portition)을 2가지 논리 상태 중 어느 하나를 플래시 소거(flash erase)시키는 수단을 더 포함하는 EEPROM.

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