JPH02240969A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02240969A JPH02240969A JP1063048A JP6304889A JPH02240969A JP H02240969 A JPH02240969 A JP H02240969A JP 1063048 A JP1063048 A JP 1063048A JP 6304889 A JP6304889 A JP 6304889A JP H02240969 A JPH02240969 A JP H02240969A
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- 238000002955 isolation Methods 0.000 claims abstract description 14
- 239000002344 surface layer Substances 0.000 claims abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 10
- 239000010410 layer Substances 0.000 description 8
- 238000000926 separation method Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
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- 229920005591 polysilicon Polymers 0.000 description 2
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Landscapes
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体技術さらにはウェル分離を必要とする
半導体装置の形成に適用して特に有効な技術に関するも
ので、例えば、ＭＮＯＳからなるＥＥＰＲＯＭを含んで
構成される半導体記憶ｖｉａの形成に利用して有効な技
術に関するものである。
半導体装置の形成に適用して特に有効な技術に関するも
ので、例えば、ＭＮＯＳからなるＥＥＰＲＯＭを含んで
構成される半導体記憶ｖｉａの形成に利用して有効な技
術に関するものである。
［従来の技術］
ＭＮＯＳからなるＥ Ｅ Ｐ ＲＯＭを含んで構成され
る半導体記憶装置においては、メモリ素子がウェル層内
に形成されている。そして、この半導体記憶装置にあっ
ては、メモリ消去の際、メモリのゲート電極にＯｖ、ウ
ェル層に正の高電圧（例えば＋１５Ｖ程度）を印加し、
酸化膜とナイトライド膜との界面付近に正の電荷を蓄積
し、メモリのしきい値電圧（Ｖｔｈ）を負としている。
る半導体記憶装置においては、メモリ素子がウェル層内
に形成されている。そして、この半導体記憶装置にあっ
ては、メモリ消去の際、メモリのゲート電極にＯｖ、ウ
ェル層に正の高電圧（例えば＋１５Ｖ程度）を印加し、
酸化膜とナイトライド膜との界面付近に正の電荷を蓄積
し、メモリのしきい値電圧（Ｖｔｈ）を負としている。
ところで、上記半導体記憶装置においては、ストレス等
の回避のため、一部のメモリだけを消去する動作が要求
される。そこで、従来１分離を必要とするＭＮＯ８ｉ子
を別々のウェルに設けるようにしていた。
の回避のため、一部のメモリだけを消去する動作が要求
される。そこで、従来１分離を必要とするＭＮＯ８ｉ子
を別々のウェルに設けるようにしていた。
［発明が解決しようとする課題］
上記のように構成した場合、ウェル同士の間の距離を十
分数る必要がある。なぜなら、半導体本体の濃度は一般
にウェル濃度より低いため、ウェル間の距離が小さいと
半導体本体側に空乏層が拡がり易く、その空乏層の拡が
りを通じて両ウェル間にリーク電流が流れ誤動作を起こ
す危険性があるからである。
分数る必要がある。なぜなら、半導体本体の濃度は一般
にウェル濃度より低いため、ウェル間の距離が小さいと
半導体本体側に空乏層が拡がり易く、その空乏層の拡が
りを通じて両ウェル間にリーク電流が流れ誤動作を起こ
す危険性があるからである。
ちなみに、ウェル間の分離にはウェルの拡散深さの２倍
程度の間隔（幅）を必要とした。つまり。
程度の間隔（幅）を必要とした。つまり。
ウェルの拡散深さを５〜８μｍ程度とすれば、ウェル分
離に１０〜１６μｍ程度の間隔を必要とした。
離に１０〜１６μｍ程度の間隔を必要とした。
そのため、チップサイズの小型化にも限界があり、上記
問題点を解消し得る技術の出現が望まれていた。
問題点を解消し得る技術の出現が望まれていた。
本発明は、このような要望に答えるべくなされたもので
、チップサイズの小型化に資する構造を持つ半導体装置
を提供することを目的とする。
、チップサイズの小型化に資する構造を持つ半導体装置
を提供することを目的とする。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
即ち、隣合う回路ブロックをウェル分離を通じて電気的
に分離する構造を持つ半導体装置において、上記隣合う
回路ブロックを同一ウェル内に構成し、上記隣合う回路
ブロック間の上記ウェル表層に半導体本体と同じ導電型
を持つ半導体領域を設け、この半導体領域および半導体
本体の双方に該半導体領域および半導体本体と上記ウェ
ルとが逆バイアスされるような電圧を印加することによ
って上記ウェルを分離するものである。
に分離する構造を持つ半導体装置において、上記隣合う
回路ブロックを同一ウェル内に構成し、上記隣合う回路
ブロック間の上記ウェル表層に半導体本体と同じ導電型
を持つ半導体領域を設け、この半導体領域および半導体
本体の双方に該半導体領域および半導体本体と上記ウェ
ルとが逆バイアスされるような電圧を印加することによ
って上記ウェルを分離するものである。
［作用］
上記した手段によれば、ウェル層内に設けた半導体領域
および半導体本体の双方に、上記半導体領域および半導
体本体とウェルとが逆バイアスされるような電圧を印加
することによって、ウェル分離を行うようにしているの
で、ウェル分離に要する間隔を上記半導体領域の幅程度
に抑えられ、その結果、チップサイズの小型化に資する
構造を持つ半導体装置の提供という上記目的が達成され
ることになる。
および半導体本体の双方に、上記半導体領域および半導
体本体とウェルとが逆バイアスされるような電圧を印加
することによって、ウェル分離を行うようにしているの
で、ウェル分離に要する間隔を上記半導体領域の幅程度
に抑えられ、その結果、チップサイズの小型化に資する
構造を持つ半導体装置の提供という上記目的が達成され
ることになる。
［実施例］
以下１本発明に係る半導体記憶装置の実施例を図面に基
づいて説明する。
づいて説明する。
第３図にはＭＮＯＳからなるＥＥＰＲＯＭを含んで構成
された半導体記憶装置の一部平面図が示され、第４図に
はそれと等価な回路図が示されている。また、第１図に
は第３図のＩ−Ｉ線に沿う縦断面図が示されている。
された半導体記憶装置の一部平面図が示され、第４図に
はそれと等価な回路図が示されている。また、第１図に
は第３図のＩ−Ｉ線に沿う縦断面図が示されている。
第１図において、符号Ｑ １ ｍおよびＱ１□とＱ２１
およびＱ。はそれぞれ別のビット線に接続されるＭＮＯ
Ｓを表わシテおり、それらＭ Ｎ ＯＳ Ｑｔｚ −Ｑ
ｌｌ ｔ Ｑｚｘ ｓ ＱｓｚはＭＯ８Ｑ、、 、Ｑ
、、 、Ｑ２゜Ｑ２□″と共にメモリセルを構成して
いる。
およびＱ。はそれぞれ別のビット線に接続されるＭＮＯ
Ｓを表わシテおり、それらＭ Ｎ ＯＳ Ｑｔｚ −Ｑ
ｌｌ ｔ Ｑｚｘ ｓ ＱｓｚはＭＯ８Ｑ、、 、Ｑ
、、 、Ｑ２゜Ｑ２□″と共にメモリセルを構成して
いる。
上記ＭＮＯ８Ｑ、、？ Ｑ ｉ ２９ Ｑ ２１ ｅ
Ｑ ！ ’Ａ Ｉ Ｑ １１Ｑ １２ ｅ Ｑ２Ｌ
ｅ Ｑｚ＊＃はＮ型半導体基板５内に設けられた同一
のＰ型ウェル６内に構成されている。また、ウェル６の
表層には、互いに隔てられた状態で、ＬＯＧＯ８酸化膜
７ａ、７ｂが設けられている。さらに、ウェル６の表層
には、ＬＯＧＯ８酸化膜７ａ、７ｂの間に、ウェル分離
用のＮ１半導体領域８が設けられている。
Ｑ ！ ’Ａ Ｉ Ｑ １１Ｑ １２ ｅ Ｑ２Ｌ
ｅ Ｑｚ＊＃はＮ型半導体基板５内に設けられた同一
のＰ型ウェル６内に構成されている。また、ウェル６の
表層には、互いに隔てられた状態で、ＬＯＧＯ８酸化膜
７ａ、７ｂが設けられている。さらに、ウェル６の表層
には、ＬＯＧＯ８酸化膜７ａ、７ｂの間に、ウェル分離
用のＮ１半導体領域８が設けられている。
そして、このＮ＋半導体領域８とＮ型半導体本体５との
間には、上記半導体領域８および半導体本体５とウェル
６とが逆バイアスされるような電圧を印加できるように
されており、この電圧の印加によってウェル６内の空乏
層を拡がらせ、第２図に示すように、電気的に分離され
た分離ウェル６ａ、６ｂを構成し、その状態で、分離ウ
ェルに別々の電圧を印加し１例えばＭＮＯ８Ｑ、８．Ｑ
４２に蓄積された情報（メモリ）のいずれか一方のみを
消去できるようになっている。
間には、上記半導体領域８および半導体本体５とウェル
６とが逆バイアスされるような電圧を印加できるように
されており、この電圧の印加によってウェル６内の空乏
層を拡がらせ、第２図に示すように、電気的に分離され
た分離ウェル６ａ、６ｂを構成し、その状態で、分離ウ
ェルに別々の電圧を印加し１例えばＭＮＯ８Ｑ、８．Ｑ
４２に蓄積された情報（メモリ）のいずれか一方のみを
消去できるようになっている。
なお、ちなみに、上記ＭＮＯ８の構成について説明すれ
ば下記のとおりである。
ば下記のとおりである。
即ち、ＭＮＯＳは、ソースあるいはドレインを構成する
Ｎ型半導体領域１ａと、極めて薄い酸化１［１ｂと、こ
の酸化膜１ｂの上に形成された比較的厚いナイトライド
膜１ｃと、このナイトライド膜１ｃの上に形成されたゲ
ート電極１ｄを含んで構成されている。ここで、ゲート
電極１ｄは不純物含有のポリシリコンから構成されてい
る。
Ｎ型半導体領域１ａと、極めて薄い酸化１［１ｂと、こ
の酸化膜１ｂの上に形成された比較的厚いナイトライド
膜１ｃと、このナイトライド膜１ｃの上に形成されたゲ
ート電極１ｄを含んで構成されている。ここで、ゲート
電極１ｄは不純物含有のポリシリコンから構成されてい
る。
次に、例えばＭ Ｎ ＯＳ Ｑ ｈ ＊ −Ｑｓ−のう
ちＭＮＯＳ Ｑ、、のみ消去する場合について説明する
。
ちＭＮＯＳ Ｑ、、のみ消去する場合について説明する
。
この場合、半導体領域８と半導体本体５の双方にそれぞ
れ１５Ｖを印加する。すると、ウェル６内に空乏層が延
びウェル６は第２図に示すように分離ウェル６ａ、６ｂ
に分離される。その後、ワード線を介してゲート電極１
ｄ、２ｄに一１０ｖ。
れ１５Ｖを印加する。すると、ウェル６内に空乏層が延
びウェル６は第２図に示すように分離ウェル６ａ、６ｂ
に分離される。その後、ワード線を介してゲート電極１
ｄ、２ｄに一１０ｖ。
ウェル６ａに５Ｖ、ウェル６ｂに一１Ｏｖを印加する。
これによりＭＮＯ８Ｑ□□のみのメモリが消去される。
一方、ＭＮＳＯＱ、、、Ｑ２□の双方のメモリ消去の場
合にはウェル分離を行なう必要はなく、ウェル６全体に
５ｖの電圧を印加するようにすれば良い。
合にはウェル分離を行なう必要はなく、ウェル６全体に
５ｖの電圧を印加するようにすれば良い。
なお１以上のような半導体記憶装置における半導体領域
８は次の工程にて形成される。以下１ＭＮＯ３の製造と
の関連で説明する。
８は次の工程にて形成される。以下１ＭＮＯ３の製造と
の関連で説明する。
先ず、Ｎ型の半導体本体５内にＰ型ウェル６を形成する
０次に、半導体本体５の表層の素子分離領域４： Ｌ
ＯＣＯＳ酸化Ｉｌ！Ｉ７ａ、７ｂを形成する。
０次に、半導体本体５の表層の素子分離領域４： Ｌ
ＯＣＯＳ酸化Ｉｌ！Ｉ７ａ、７ｂを形成する。
次いで、半導体本体５の表面に酸化膜１ｂを形成する。
その後、該酸化膜ｉｂの上にナイトライド膜１ｃを形成
し、さらに、その上にポリシリコンを堆積させ、不純物
の添加を行った後、パターンニングを行ってゲート電極
１ｄを形成する０次いで、このゲート電極１ｄおよび上
記ＬＯＣＯ５酸化ｌｌｌ１７ａ、７ｂをマスクにＮ型不
純物の打込みを行って半導体領域１ａ、８を形成する。
し、さらに、その上にポリシリコンを堆積させ、不純物
の添加を行った後、パターンニングを行ってゲート電極
１ｄを形成する０次いで、このゲート電極１ｄおよび上
記ＬＯＣＯ５酸化ｌｌｌ１７ａ、７ｂをマスクにＮ型不
純物の打込みを行って半導体領域１ａ、８を形成する。
なお、選択ゲート及びワード線をメモリマットの両端ま
で延在させるため、上記のようにゲート電極１ｄの形成
の後半導体領域８を形成する場合には、該半導体領域８
上にＡΩ等の繋ぎ線を設ける必要がある。繋ぎ線を設け
ていない場合には、ゲート電極１ｄの形成前に半導体領
域８を形成しておけば良い。
で延在させるため、上記のようにゲート電極１ｄの形成
の後半導体領域８を形成する場合には、該半導体領域８
上にＡΩ等の繋ぎ線を設ける必要がある。繋ぎ線を設け
ていない場合には、ゲート電極１ｄの形成前に半導体領
域８を形成しておけば良い。
上記のように構成された半導体記憶装置によれば下記の
ような効果を得ることができる。
ような効果を得ることができる。
即ち、上記構成の半導体記憶装置によれば、ウェル内に
ウェル分離用の半導体領域８を設け、この半導体領域８
と半導体本体５との間に、上記半導体領域８および半導
体本体５とウェル６とが逆バイアスされるような電圧を
印加してウェル分離を行なっているので、ウェル分離に
栗する間隔（幅）が半導体領域８程度の幅に減少すると
いう作用によって、チップサイズの小型化を図ることが
可能となる。
ウェル分離用の半導体領域８を設け、この半導体領域８
と半導体本体５との間に、上記半導体領域８および半導
体本体５とウェル６とが逆バイアスされるような電圧を
印加してウェル分離を行なっているので、ウェル分離に
栗する間隔（幅）が半導体領域８程度の幅に減少すると
いう作用によって、チップサイズの小型化を図ることが
可能となる。
ちなみに、ウェルの拡散深さが５〜８μｍ程度の場合、
ウェル分離には半導体領域８の幅つまり２〜３μｍ程度
の間隔で済むことになる。その結果、従来の１７５程度
の間隔でウェル分離が行なえることになる。
ウェル分離には半導体領域８の幅つまり２〜３μｍ程度
の間隔で済むことになる。その結果、従来の１７５程度
の間隔でウェル分離が行なえることになる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＮＯＳからなるＥ
Ｅ Ｆ ＲＯＭを含んで構成される半導体記憶装置を
例に説明してきたが、本発明はウェル分離を必要とする
半導体装置一般に利用できる。
をその背景となった利用分野であるＭＮＯＳからなるＥ
Ｅ Ｆ ＲＯＭを含んで構成される半導体記憶装置を
例に説明してきたが、本発明はウェル分離を必要とする
半導体装置一般に利用できる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
即ち、隣合う回路ブロックをウェル分離を通じて電気的
に分離する構造を持つ半導体装置において、上記隣合う
回路ブロックを同一ウェル内に構成し、上記隣合う回路
ブロック間の上記ウェル表層に半導体本体と同じ導電型
を持つ半導体領域を設け、この半導体領域および半導体
本体の双方に、該半導体領域および半導体本体と上記ウ
ェルとが逆バイアスされるような電圧を印加することに
よって上記ウェルを分離するようにしたので、ウェル分
離に要する間隔（Ｉｌｌ）が上記半導体領域の幅程度ま
で減少するという作用によって、チップサイズの小型化
を図ることが可能となる。
に分離する構造を持つ半導体装置において、上記隣合う
回路ブロックを同一ウェル内に構成し、上記隣合う回路
ブロック間の上記ウェル表層に半導体本体と同じ導電型
を持つ半導体領域を設け、この半導体領域および半導体
本体の双方に、該半導体領域および半導体本体と上記ウ
ェルとが逆バイアスされるような電圧を印加することに
よって上記ウェルを分離するようにしたので、ウェル分
離に要する間隔（Ｉｌｌ）が上記半導体領域の幅程度ま
で減少するという作用によって、チップサイズの小型化
を図ることが可能となる。
第１図は本発明に係る半導体記憶装置（半導体装置）の
実施例主要部を表わす縦断面図。 第２図は第１図の半導体記憶装置の作用状態を示す縦断
面図。 第３図は実施例の半導体記憶装置の一部平面図、第４図
は第３図に示す半導体記憶装置と等価な回路図である。 ５・・・・半導体本体、６・・・・ウェル、８・・・・
半導体領域。
実施例主要部を表わす縦断面図。 第２図は第１図の半導体記憶装置の作用状態を示す縦断
面図。 第３図は実施例の半導体記憶装置の一部平面図、第４図
は第３図に示す半導体記憶装置と等価な回路図である。 ５・・・・半導体本体、６・・・・ウェル、８・・・・
半導体領域。
Claims (1)
- 【特許請求の範囲】 １、隣合う回路ブロックをウェル分離を通じて電気的に
分離する構造を持つ半導体装置において、上記隣合う回
路ブロックを同一ウェル内に構成し、上記隣合う回路ブ
ロック間の上記ウェル表層に半導体本体と同じ導電型を
持つ半導体領域を設け、この半導体領域および半導体本
体の双方に、該半導体領域および半導体本体と上記ウェ
ルとが逆バイアスされるような電圧を印加することによ
って上記ウェルを分離するようにされたことを特徴とす
る半導体装置。 ２、隣合う回路ブロックにはそれぞれＥＥＰＲＯＭが構
成されていることを特徴とする請求項１記載の半導体装
置。 ３、ＥＥＰＲＯＭはＭＮＯＳから構成されていることを
特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063048A JPH02240969A (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063048A JPH02240969A (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02240969A true JPH02240969A (ja) | 1990-09-25 |
Family
ID=13218059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063048A Pending JPH02240969A (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02240969A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717635A (en) * | 1996-08-27 | 1998-02-10 | International Business Machines Corporation | High density EEPROM for solid state file |
-
1989
- 1989-03-14 JP JP1063048A patent/JPH02240969A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717635A (en) * | 1996-08-27 | 1998-02-10 | International Business Machines Corporation | High density EEPROM for solid state file |
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