KR20010024178A - 플래쉬 메모리 어레이 - Google Patents

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Abstract

본 발명은 복수의 터미널을 가진 부동 게이트 메모리 트랜지스터의 각 메모리 셀 어레이를 가지는 플래쉬 메모리 어레이에 관한 것이다. 메모리 셀은 동일한 행에서 메모리 셀을 연결하는 워드 라인과 함께, 복수의 행과 열에 배열된다. 행 디코더는 메모리 어레이의 한측에 인접하여 배치되며 어드레스 신호를 수신하고 저전압 신호를 제공하기 위하여 복수의 워드 라인들에 연결된다. 복수의 프로그래밍 라인들(D0-D7)이 동일한 행에서 메모리 셀에 연결된 프로그래밍 라인을 가지며 어레이의 복수 메모리 셀 행에 연결된다. 복수의 프로그래밍 라인들은 복수의 워드 라인들과 동일 선상에 있으나 떨어져 있으며 행 디코더에만 연장된다. 고전압 회로는 어레이 한 측의 반대측에 인접하여 배치되고, 어드레스 신호를 수신하고 이에 대응하여 복수의 프로그래밍 라인들에 고전압 신호를 제공하기 위하여 복수의 프로그래밍 라인들에 연결된다.

Description

플래쉬 메모리 어레이{Flash Memory Array}
플래쉬 메모리 셀은 주지의 기술이다. 일반적으로 이러한 셀들은 복수의 행과 열을 가진 어레이에 배열된다. 플래쉬 메모리 셀의 예는 참증으로 병합된 현재 진행중인 1998년 7월 2일 출원된 미국 특허 출원 번호 09/110,096에 개시되어 있다. 어레이의 일예는 미국 특허 5,493,534에 개시된다. 비휘발성 메모리용 음 전하 펌프는 주지의 기술이다. 이에 대한 예는 미국 특허 4,673,829, 5,406,517, 5,282,170를 참조한다.
본 출원은 1997년 9월 19일 출원된 미국 잠정 출원 번호 60/059,349 "플래쉬 메모리 어레이", 1997년 9월 19일 출원된 미국 잠정 출원 번호 60/059,683 "음 전압 펌프 회로", 1997년 9월 23일 출원된 미국 잠정 출원 번호 60/059,797 "플래쉬 메모리 프로그래밍 및 테스팅"에 연관된 출원이다.
본 발명은 비휘발성 메모리 셀의 프로그래밍과 테스팅을 위한 비휘발성 메모리 어레이 구조에 관한 것이다. 본 발명은 또한 비휘발성 메모리 어레이에 사용되는 네가티브 펌프용 회로에 관한 것이다.
도1a는 본 발명에서 사용된 메모리 셀의 실시예1의 개략적인 단면도.
도1b는 1㎛ CMOS 설계 공식을 이용하여 도1a에 도시된 셀의 실시예1의 상면도.
도2는 주 결합 커패시터를 도시한, 도1a에 도시된 실시예1의 메모리 셀의 개략적인 단면도.
도3은 본 발명에서 사용된 메모리 셀의 실시예2의 개략적인 단면도.
도4는 본 발명에서 사용된 메모리 셀의 실시예3의 개략적인 단면도.
도5a는 본 발명에서 사용된 메모리 셀의 실시예4의 개략적인 단면도.
도5b는 1㎛ CMOS 설계 공식을 이용하여 도5a에 도시된 본 발명의 셀의 실시예4의 상면도.
도6은 본 발명에서 사용된 메모리 셀의 실시예5의 개략적인 단면도.
도7a 및 도 7b는 본 발명에서 사용된 메모리 셀의 실시예6의 개략적인 단면도.
도8은 상기 도1a 내지 도7b에서 도시된 메모리 셀을 이용한 메모리 어레이 구조의 일 실시예를 도시한 평면도.
도9는 도8에 도시한 어레이의 일부 상세 회로도.
도10은 도8에 도시한 메모리 어레이 구조의 상세 평면도.
도11은 도10에 도시한 어레이의 일부 상세 회로도.
도12a는 도10에 도시한 메모리 어레이의 메모리 셀을 테스팅하기 위한 메모리 어레이의 일부분과, 프로그래밍이 실시되는 동안에만 활성화되는 AC 코드 회로의 상세도, 도12b는 설계의 간편성을 도시한 AC 코드 회로의 배치를 도시한 평면도.
도13은 메모리 어레이에서 폴리실리콘 워드 라인들의 금속 라인들로의 스트래핑을 도시한 상면도.
도14는 메모리 어레이에서 확산 회로를 금속 라인에 스트래핑함을 도시한 상면도.
도15는 메모리 어레이에서 사용된 제어 게이트에 고전압을 제공하기 위한 전압 생성기의 회로도.
도16은 메모리 어레이에서 메모리 셀의 소스에 제공된, ARVSS에 제공된 전압을 생성하는 회로도.
도17은 프로그램/삭제/판독 작용에서 선택 및 비선택된 셀에 제공된 전압을 요약해서 도시한 챠트.
도18은 로컬 전하 펌프가 메모리 셀의 각 페이지 또는 섹터에 연관된 로컬 음 전하 펌프를 도시한 블럭도.
도19는 메모리 어레이에서 사용된 글로벌 전하 펌프와 로컬 전하 펌프의 분포를 도시한 블럭도.
도20은 도18에 도시한 로컬 전하 펌프의 일부분의 상세 회로도.
도21은 전하 펌프에 의한 펌프 동작을 도시한, 시간 함수로서 메모리 어레이에서 사용된 다양한 신호들의 전압을 도시한 그래프.
도22는 전하 펌프에 의한 펌프 동작을 도시한, 시간 함수로서 메모리 어레이에서 사용된 좀더 다양한 신호들의 전압을 도시한 그래프.
신규 플래쉬 메모리 어레이의 다양한 특징들이 개시된다. 이러한 특징들중 하나는 각 메모리 셀이 복수의 터미널을 가지는 부동 게이트 메모리 트랜지스터를 포함하며, 메모리 셀이 복수의 행과 열로 배열된다는 것이다. 복수의 워드 라인들은 동일한 행으로 메모리 셀에 연결된 워드 라인을 가진 복수 열의 메모리 셀에 연결된다. 행 디코더는 메모리 어레이 한 측에 인접하여 위치하며, 어드레스 신호를 수신하고 그에 대한 응답으로 복수의 워드 라인들에 저전압 신호를 제공하기 위하여 복수의 워드 라인들에 연결된다. 복수의 프로그래밍 라인들이 상기 어레이의 복수 행의 메모리셀에 연결된다. 상기 복수의 프로그래밍 라인들은 복수의 워드 라인들과 동일 선상에 있으나 떨어져 있으며 열 디코더에만 연장된다. 고전압 생성 회로는 어레이 한 측의 반대측에 인접하여 위치하며 어드레스 신호를 수신하고 그에 대한 응답으로 복수의 프로그래밍 라인에 고전압 신호를 제공하기 위하여 복수의 프로그래밍 라인들에 연결된다.
본 발명의 다른 특징은 보다 나은 도전성을 제공하기 위하여 다양한 워드 또는 열 라인들을 금속 라인들에 스트래핑(연결)하고; 비휘발성 메모리 셀에 테스트 패턴을 제공하고; 비휘발성 메모리 셀에 스트레스 테스트를 제공하고; 삭제와 프로그래밍을 위하여 섹터의 동일한 페이지의 모든 열에서 디코딩 회로를 공유하고; 모든 비선택된 셀에 비프로그래밍 전압을 제공하기 위하여 콤팩트 디코딩 회로를 제공하고; 음 전압 펌프를 제공하는 단계를 포함한다.
본 발명에서는 플래쉬 메모리 어레이가 개시된다. 이것은 모든 유형의 플래쉬 메모리 셀과 함께 사용가능하지만, 특히 아래에 설명된 플래쉬 메모리 셀에 적합하다.
플래쉬 메모리 셀
메모리 셀(10)의 일 실시예가 도1a에 도시되었다. 메모리 셀(10)은 소스(14), 드레인(16), 이들을 분리하는 채널(18)을 가진 반도체 기판(12)을 구비한다. 선택 게이트(20)는 채널(18)의 제1영역에 위치하며 제1절연층(22)에 의해 분리된다. 도1a에서 선택 게이트(20)는 드레인(16)의 일부와 중복되는 것처럼 도시되었으나, 선택 게이트(20)가 반드시 드레인(16)과 중복되는 것은 아니다. 선택 게이트(20)는 기판(12)상에 도포될 제1 다결정 실리콘층이다. 미국 특허 4,462,090에 도시되고 설명된 어드레싱 게이트와 달리, 메모리 셀(10)에 사용된 선택 게이트(20)는 평면이므로 부정합(misalignment)될 염려가 없다. 제1 절연층(22)은 실리콘 산화물과 같은 종래의 절연물로 구성될 수 있다.
제2 다결정 실리콘층으로 구성된 부동 게이트(24)는 두 개의 영역을 가진다. 제1 영역은 선택 게이트(20) 상위 부분이며 제2 절연층(26)에 의해 분리되고, 제2 영역은 기판(12) 상위 부분이며 제3 절연층(28)에 의해 분리된다. 부동 게이트(24)의 제2 부분은 선택 게이트(20)와 소스(14)사이에서 채널(18)의 일부 상에 연장되어있다. 또한, 부동 게이트(24)의 제2 영역은 소스(14) 상에 연장된다.
제어 게이트(30)는 선택 게이트(20), 부동 게이트(24) 상에 배치되며 제4 절연층(32)으로 분리된다. 메모리 셀(10)은 4개의 터미널에, 즉, 소스(14), 드레인(16), 선택 게이트(20), 제어 게이트(24)에, 제공된 전압에 의해 제어된다.
도1b는 1μm CMOS 기술의 설계 공식을 근거로 작성되었으며 메모리셀(10)의 구성을 도시한다. 셀의 비례축소에 대해서는 후에 언급될 것이며, 셀 크기는 측정된 기술의 라인 폭에 근접한 비례로 축소될 수 있다. 예를 들면, 1μm CMOS 기술을 이용하여, n+ 드레인 영역(16)은 0.3μm의 깊이를 가지며, n+ 소스 드레인(14)은 0.6-0.8μm의 깊이를 가지며, 제1 절연막 영역(22)은 180Å 열성장 SiO2막이며, 제3 절연막 영역(28)은 100Å 열성장 SiO2막이며, 제2 절연막 영역(26)은 250Å와 동일한 두께를 가진 ONO막이며, 제4 절연막(32)은250Å와 동일한 두께를 가진 또 다른 ONO막이다. 선택 게이트(20)의 길이는 1μm이며, 부동 게이트(24)의 총 길이는 1.1μm이며, 이중 0.5μm은 선택 게이트와 중복되며 나머지 0.6μm은 기판상에 직접 배치된다. 제어 게이트(30)의 길이는 1.1μm이며, 0.25μm은 선택 게이트(20)와 중복되며 0.85μm은 부동 게이트(24)와 중복된다.
메모리 셀(10)은 일반적으로 아래의 단계에 따라 제조된다.
a) 분리된 액티브 기기 영역을 제1 도전 영역의 반도체 기판(12)상에 형성한다.
b) 반도체 기판(12)의 액티브 기기 영역상에 제1 절연막(22)을 형성한다.
c) 제1 채널 영역을 정의하는 기판의 액티브 기기 영역상에 제1 절연막(22)을 통하여 선택 게이트(20)을 형성한다.
d) 선택 게이트(20)가 덮지 않은 액티브 기기 영역상에 제3 절연막(28)을 형성하고 선택 게이트(20)상에 제2 절연막(26)을 형성한다.
e) 제2 채널 영역을 정의하는 반도체 기판(12)상에 제3 절연막(28)을 통하여, 그리고 선택 게이트(20)상에 제2 절연막(26)을 통하여 부동 게이트(24)를 형성한다.
f) 선택 게이트(20)와 부동 게이트(24)상에 제4 절연막(32)을 형성한다.
g) 선택 게이트(20)과 부동 게이트(24)상에 제4 절연막(32)을 통하여 제어 게이트(30)를 형성한다.
(h) 비소(arsenic)와 같은 제2 전도유형의 이온 주입법에 의하여 소스 및 드레인 영역들(14, 16)을 각각 도핑하여 소스 영역(14)과 드레인 영역(16)을 형성한다. 일반적으로 스페이서는 부동 게이트(24)와 선택 게이트(20)에 인접하여 배치된다. 비소는 약 1 x 1015에서 1 x 1016ions/cm2의 농도로, 30kev에서 80kev의 주입 전압으로 주입된다. 단 채널 트랜지스터의 열전자 효과를 감소시키기 위한 주변 트랜지스터의 LDD 접합을 형성하기 위해 요구되는 스페이서의 존재로 인하여, 주입된 비소는 부동 게이트(24)와 중복되지 않는다. 그러므로, 비소 주입의 측면 확산은 비소 도핑제를 부동 게이트(24)와 선택 게이트(20)의 측벽에 실질적으로 근접하도록 하는 결과를 가져온다. 그러나, 부동 게이트(24)와 소스 영역(14)사이의 중복되는 부분은 셀의 작동을 위해 요구되는 Fowler-Nordheim 터널링 규모를 허용할 만큼 충분하지는 않다. 그러므로, 부동 게이트(24)와 상당한 정도로 중복되는 보다 깊은 소스 영역(14)를 형성하기 위해 제2 주입이 요구된다.
i) 부동 게이트(24)의 측벽에 인접한 스페이서를 구비하거나 구비하지 않으며, 인(P)과 같은 제2 전도 유형의 이온을 주입하고, 이로 인해 열 확상을 통해 소스 영역(14)에서 이온 주입의 측면 확산을 유발함으로써, 부동 게이트(24)의 일부에 의해 중복되는 소스 영역(14)을 형성한다. 인은 약 1 x 1014에서 1 x 1016ions/cm2의 농도로, 약 30에서 80 kev의 전압으로 주입된다. 주입된 인은 드레인 영역(16)보다 깊은 소스 영역(14)을 형성하는데, 이것은 인이 비소보다 1.5배에서 2배 깊은 주입 범위와 2배에서 3배 높은 확산 상수를 가지기 때문이다. 소스 접합이 깊어지면, 부동 게이트(24)와 보다 많이 중복되며, 이는 삭제 작동을 위한 터널링 영역을 제공한다. 소스 영역에 높은 농도의 인이 주입되면, 소스 노드와 소스-터널 산화물 연결 영역 사이의 전압 하강을 최소화할 수 있으며, 보다 높은 터널링 전류가 유도될 수 있다. 소스 접합의 깊이가 깊어야 하는 다른 이유는 고접지된 게이트 또는 네가티브 게이트 지원 접합 파괴 전압(breakdown voltage)을 가능하게 하기 때문이다. 보다 중요한 이유는, 소스 접합에서 기판으로의 누설을 유발하는 대역-대역(band-to-band) 터널링 저전류를 가능하게 때문이다. 대역-대역 터널링 전류는 저전압 Vcc작동에 어려움을 발생시키며 온칩 전압 승산기에 과도한 부하를 유발시킨다.
"1" 쓰기 또는 삭제
메모리 셀(10)을 도전 상태에 있도록 하는 "1"을 기입하거나 메모리 셀(10)을 삭제하기 위해, 예를 들면, 12V의 높은 전압이 소스 S14에 인가된다. 드레인 D16, 선택 게이트 SEL20, 제어 게이트 CG30은 모두 접지 포텐셜(ground potential) 상태이다. 부동 게이트(24)와 선택 게이트(20)사이, 또한 부동 게이트(24)와 제어 게이트(30)사이의 높은 정전 결합(capacitive coupling)으로 인해, 또한 소스 영역(14)과 부동 게이트(24) 사이의 낮은 정전 결합으로 인해, EH한, 소스 영역(16)과 부동 게이트(24)사이의 중복으로 인해, 인가된 전압의 많은 부분들이 소스(14)와 부동 게이트(24)에 걸쳐 나타난다. 이것은 전자가 부동 게이트(24)로부터 소스(14)까지 터널링(tunneling)할 수 있도록 하지만, Fowler-Nordheim 터널링 메카니즘을 통하여 기판까지는 터널링할 수 없다.
도2는 정전 결합 요소를 도시한다. 부동 게이트와 소스간 전압 차이 ΔVf-g는 아래와 같이 나타낼 수 있다.
ΔVf-g=Vs(C(f-cg)+C(f-sel))/(C(f-cg)+C(f-sel)+C(f-s))
=VsRe
여기에서,
Re 는 삭제 작동중의 결합율이고,
Re=(C(f-g)+C(f-sel))/(C(f-cg)+C(f-sel)+C(f-s))
Vs는 소스 전압,
C(f-cg)는 부동게이트와 제어게이트사이의 총결합 커패시턴스,
C(f-sel)은 부동게이트와 선택게이트사이의 총결합 커패시턴스,
C(f-s)는 부동게이트 및 소스사이의 총 결합 커패시턴스이다.
상기에 주어진 크기에서, 삭제 결합율 Re는 89%이다. Vs는 12V이므로 총 10.68V가 100Å 터널링 산화물(즉, 제3 절연막(28))에 나타나며 이것은 소스(14)로부터 부동 게이트(24)까지의 터널링을 위한 주요 전류를 유도하기에 충분하며, 부동 게이트(24)를 양 전하 충전할 수 있도록 한다.
12V의 소스 전압에서, 대역-대역 터널링 메카니즘은 소스 전류의 규모를 증가시킬 소스 접합에서 발생한다. 온칩 전압 승산기는 일반적으로 고전압을 제공하기 위하여 사용되며, 대역 간의 터널링 전류는 보다 강력히 설계된 전압 승산기를 요구한다.
셀(10)을 삭제하는 다른 방법으로는 선택 게이트(20)를 접지 포텐셜 또는 제어 게이트(30)과 동일한 네가티브 게이트 바이어스에 유지하면서 네가티브 바이어스(-8에서-10V)를 제어 게이트(30)에 인가하고 소스(14)에서의 전압을 5V 또는 Vcc에 근접하도록, 즉 6-7V까지 상승시키는 것이다. 이러한 방법의 잇점은 소스 전압이 낮은 전위에 있다는 것이다. 소스 전압을 감소시킴으로써, 고전류 공급 기능을 위하여소스 전압을 Vcc 파워 공급기 또는 펌핑 단계가 간단한 전압 승산기로부터 직접 공급할 수 있다.
"0" 쓰기 또는 프로그램
메모리 셀(10)의 비도전 상태를 유발하는 메모리 셀(10)에 "0"을 쓰기 위하여, 예를 들면 5에서 6V의 고전압을 소스 S14에 인가한다. 10V에서 12V의 제2 고전압이 제어 게이트(30)에 인가된다. 드레인 전압은 0V 또는 0.3V에서 1.0V의 작은 바이어스 전압에서 유지된다. 선택 게이트(20)아래의 트랜지스터의 임계 전압 Vt 바로위의 작은 전압, 예를 들면 Vt + ΔV (여기에서 ΔV ~ 0.1V에서 .5V)가 선택 게이트(20)에 인가된다. 선택 게이트(20)의 전압은 트랜지스터가 드레인(16)으로부터 소스(14)로 마이크로 암페어정도의 작은 전류로 전도되도록 한다. 제어 게이트(30)과 소스 영역(14)에 인가된 고전압으로 인하여, 부동 게이트(24)의 전위는 높게 결합된다. 이러한 부동 게이트 전압 Vf는 아래의 수식에 의해 구할 수 있다.
Vf = (Vcg*C(f-cg)+Vsel*C(f-sel)+Vs*C(f-s))/(C(f-cg)+C(f-sel)+C(f-s))
여기에서,
Vcg는 제어 게이트(30)에 인가된 전압,
Vsel은 선택 게이트(20)에 인가된 전압,
Vs는 소스(14)에 인가된 전압,
C(f-cg), C(f-sel), C(f-s)는 앞에서 정의한 바와 동일하다.
Vcg=12V, Vs=8V, Vsel=1V를 적용하면, Vf는 9.1V이다. 이러한 전위는 영역(34)에 인접한 채널을 상승시킨다. 채널(18) 위의 부동 게이트(24)의 일부의 좌측 가장자리 바로 아래의 기판(12)의 표면 전위는 부동 게이트 전압보다 1볼트 아래 또는 8v로 측정된다. 선택 트랜지스터가 임계 전압 바로 위로 바이어스되므로, 선택 게이트(20)아래의 채널 전위는 앞에서 언급한 0V또는 작은 바이어스 전압인 드레인 전압의 채널 전위에 근접한다. 그러므로, 약 8V의 전압 차이는 선택 게이트(20) 바로 아래의 채널(18)의 영역과 부동 게이트(24) 바로 아래의 채널(18)의 영역에서 더욱 커진다. 선택 게이트(20) 바로 아래의 채널 영역과 부동 게이트(24) 바로 아래의 채널 영역 사이의 갭 폭은 약 200에서 400Å이다. 그러므로, 2에서 4 MV/cm의 전계가 발전되며, 이것은 채널(18)에서 부동 게이트(24)까지의 열전자 주입을 유발하고 부동 게이트(24)를 비전도 상태로 만들만큼 충분하다.
메모리 셀(10)의 정전 결합 소자들은 선택 게이트(20)와 부동 게이트(24) 사이의, 부동 게이트(24)와 제어 게이트(30)사이의, 소스 영역(14)과 부동 게이트(24)사이의 중복 영역에 의해 형성된다. 이러한 영역들은 수직 스택되거나 측벽을 따라 형성된다. 수직 스택된 요소들의 비율이 비율 축소와는 상관없으며 측벽 구성 요소들의 커패시턴스는 축소의 규모가 아닌 폴리실리콘 게이트의 두께에 따라 달라지므로 메모리 셀(10)의 결합율은 비율 축소로 인하여 종래의 셀의 결합율 만큼 저하되지 않는다.
선택 게이트(20)와 제어 게이트(30)에 의해 부동 게이트(24)에 공급된 높은 결합율로 인하여, 부동 게이트(24)의 폭은 도1b에 도시된 액티브 확산 영역의 폭보다 넓지 않아도 된다. 이러한 이유로, 메모리 셀(10)의 크기는 결합율을 높이기 위하여 부동 게이트와 필드 산화물 영역사이의 중복된 부분을 요구하는 종래의 스택-게이트 유형의 플래쉬 셀의 크기와 유사하거나 작다.
또한, 분할 게이트 구조로 인하여, 메모리 셀(10)은 스택-게이트 셀의 과도 삭제 문제를 가지고 있지 않다. 또한, 메모리 셀(10)의 고유 특징은 선택 게이트(20)의 길이가 최소 라인폭으로 정의된다는 것이다. 종래의 분할 게이트 구조와 달리, 메모리 셀(10)은 정합의 다양성으로부터 완전히 자유롭다. 이것은 종래의 분할 게이트 유형의 플래쉬 메모리 셀에서 흔히 발견되는 펀치쓰루(punch-through)와 누설 문제점을 해결해 준다. 이러한 문제점은 미국 특허 5,028,130에 나타나 있다. 그러므로, 메모리 셀(10)은 종래의 스택 및 분할 게이트 셀보다 우수하다.
낮은 프로그래밍 및 삭제 전압의 특징으로 인하여, 프로그래밍과 삭제를 위해 요구되는 고전압을 온칩 전압 승산기에 의해 제공될 수 있다. 전압 승산기는 5V, 3.3V 또는 이하의 전원으로부터 작동 가능하다. 그러므로, 이러한 셀은 메모리 어레이가 5V, 3.3V 또는 그 이하 전압의 단일 전원으로부터 작동될 수 있도록 한다.
메모리 셀(10)의 제2실시예는 도3의 단면도에 도시되었다. 메모리 셀(110)은 도1a에 도시된 실시예와 동일한 구성 요소들을 가진다. 그러므로, 동일한 부분에는 동일한 참조번호를 사용할 것이다. 도3의 제2실시예와 도1a의 제1실시예의 유일한 차이점은 제어 게이트(30)가 부동 게이트(24)를 감싸고 있으며 소스 영역(14)에 연장되어있으나 그로부터 절연되어있다는 것이다. 메모리 셀(110)의 잇점은 두가지이다. (1) 제어 게이트(30)와 부동 게이트(24) 사이의 부정합이 셀(110)의 결합율에 영향을 주지 않도록 제어 게이트(30)는 부동 게이트(24)를 완전히 감싸고 있다. (2) 소스 영역(14) 위의 터널 산화물 영역, 즉, 부동 게이트(24)의 가장자리에 근접한 제3 절연층(28)의 일부는 소스 영역 이온 주입 과정에 의해 쉽게 손상된다. 커머(comer)를 포함하여 부동 게이트(24)를 완전히 감싼 제어 게이트(30)를 이용하여, 터널 산화물을 보호하는 작용을 한다. 그러나, 소스 접합이 터널 산화물 영역 아래의 레벨에 도달하기 위하여, n 영역(14a)이 제어 게이트(30)의 도포이전에 형성된다. n영역(14a)의 형성은 부동 게이트(24)가 형성되고 제4 절연층(32)이 형성되기 전 또는 후에 직접 이온 주입에 의해 이루어진다. 주입된 물질의 종류는 AS 또는 P'이다. 주입된 물질이 부동 게이트 아래의 영역으로 확산되도록 열처리가 후속된다.
메모리 셀(210)의 제3실시예는 도4의 단면도에 도시되었다. 메모리 셀(210)은 메모리 셀(110)과 메모리 셀(10)과 유사하므로, 동일한 구성 요소들에 대하여 동일한 참조번호를 사용한다. 메모리 셀(110, 10)과 메모리 셀(210)의 차이는 1) 메모리 셀(210)의 제어 게이트(30)의 한 가장자리가 드레인 영역(16)에서 선택 게이트(20)의 가장자리와 정합되며 2) 메모리 셀(210)의 제어 게이트(30)의 다른 하나의 가장자리가 소스 영역(14)에서 부동 게이트(24)의 가장자리와 정합된다는 것이다.
제어 게이트(30)의 형성 전에, 선택 게이트(20)와 부동 게이트(24)는 선택 게이트(20)의 좌측 가장자리와 부동 게이트(24)의 우측 가장자리가 제어 게이트(30)의 제1 크기 이상으로 연장되도록 정의된다. 제어 게이트(30)가 정의된 후, 제어 게이트(30)는 에칭 마스크로 사용되어 선택 게이트(20)의 좌측 가장자리와 부동 게이트(24)의 우측 가장자리를 에칭한다. 메모리 셀(210)의 주요 잇점은 셀 크기가 메모리 셀(110, 10)보다 작다는 것이다. 단점은 선택 게이트(20)의 길이가 제어 게이트(30)와 선택 게이트(20)사이의 부정합 함수이며, 부동 게이트(24)의 길이는 제어 게이트(30)와 부동 게이트(24) 사이의 부정합 함수라는 것이다.
메모리 셀(310)의 제4실시예는 도5a의 단면도에 도시된 바와 같다. 메모리 셀(310)은 메모리 셀(210, 110, 10)과 동일하므로, 동일한 구성요소는 동일한 참조번호를 사용한다. 차이점은 채널(18)이 3개의 영역으로 나누어진다는 것이다. 앞서 설명한 바와 같이, 선택 게이트(20)는 채널(18)의 제1영역(38)에 위치하며 제1 절연층(22)에 의해 분리된다. 부동 게이트(24)는 선택 게이트(20) 상에 제1 영역을 가지며 그로부터 절연되며, 선택 게이트(20)와 소스(14)사이에서, 기판(12)상에 제2 영역을 가지며 그로부터 절연되며 채널(18)의 제2 영역(37)으로 연장된다. 제어 게이트(30)의 일부는 부동 게이트(24) 상에 형성되며 그로부터 절연되며, 일부는 선택 게이트(20) 상에 형성되며 그로부터 절연되며, 일부는 채널(18)의 제3 부분(36) 상에 형성되며 그로부터 절연된다. 또한, 제어 게이트(30)는 드레인 영역(16) 위로 연장되며 드레인 영역(16)으로의 접점은 삭제된다. 드레인 영역(16)으로의 접근은 기판(12)에서 드레인에 의해 이루어진다. 제4 실시예의 구성은 도5b에 도시되었다. 메모리 셀(310)을 이용하여, 제어 게이트(30)는 메모리 어레이의 워드 라인으로 작용한다. 메모리 셀(310)은 제어 게이트(30)가 제어 게이트(30) 바로 아래에서 채널(18)의 일부(38)를 턴온하는 고전압 Vcc으로 바이어스될 때 선택된다. 선택 게이트(20)는 채널(18)의 일부(38)가 판독중 항상 온(on) 상태에 있도록 바이어스 된다. 메모리 셀(310)은 메모리 셀(210, 110, 10)에서 설명된 동일한 메카니즘에서 프로그래밍되고 삭제된다.
도6의 단면도는 메모리 셀(410)의 제5실시예를 도시한다. 메모리 셀(410)은 메모리 셀(310)과 유사하다. 유일한 차이는 메모리 셀(210)에서 설명된 자기 정합 기술을 이용하여 선택 게이트(20)의 가장자리가 부동 게이트(24)의 가장자리와 정합되었다는 것이다. 이렇게 하여, 제어 게이트(30)는 부동 게이트(24)와 채널(18) 바로 위에 위치하나 선택 게이트(20)의 바로 위에는 위치하지 않는다. 메모리 셀(310)의 실시예와 마찬가지로, 메모리 셀(410)은 3개의 부분들(36, 37, 38)로 구성된 채널과 이러한 3개의 부분들 각각의 위에 선택 게이트(20), 부동 게이트(24), 제어 게이트(30)를 가진다. 메모리 셀(410)의 작동 원리는 메모리 셀(310)의 작동 원리와 동일하다.
도7a에 메모리 셀(510)의 제6실시예가 도시된다. 메모리 셀(510)은 메모리 셀(210)과 유사하다. 차이점은 제어 게이트(30)가 제1 가장자리와, 메모리 셀(210)에서 설명한 자기 정합 기술을 이용하여 이 제1 가장자리와 부동 게이트(24)의 제2 가장자리에 정합된 제2 가장자리를 가진다는 것이다. 이렇게 하여, 제어 게이트가 부동 게이트(24)의 두 가장자리에 정합된 두 가장자리를 가지므로, 구조는 자기 정합된다. 메모리 셀(510)의 작동 원리는 메모리 셀(210)의 작동 원리와 동일하다. 또한, 메모리 셀(510)은 메모리 셀(10)에 연관하여 앞에서 설명한 방법에 의하여 형성된 소스 영역(14)과 드레인 영역(16)을 가진다.
도7b에 메모리 셀(610)의 제6실시예가 도시된다. 메모리 셀(610)은 메모리 셀(510)과 유사하다. 차이점은 선택 게이트(20)가 부동 게이트(24)의 가장자리와 제어 게이트(30)의 가장자리에 정합된 가장자리를 가진다는 것이다. 이렇게 하여, 제어 게이트(30)가 부동 게이트(24)의 제1 가장자리와 선택 게이트(20)의 한 가장자리에 정합된 제1 가장자리를 가진다. 제어 게이트(30)는 또한 부동 게이트(24)의 제2 가장자리에 정합된 제2 가장자리를 가진다. 메모리 셀(610)은 메모리 셀(10)에 연관하여 앞에서 설명한 방법에 의하여 형성된 소스 영역(14)과 드레인 영역(16)을 가진다. 메모리 셀(510)의 작동 원리는 메모리 셀(510)의 작동 원리와 동일하다.
메모리 셀(510, 610)의 이점은 부동 게이트(24)의 제1 가장자리와 제2 가장자리에 정합된 제1 가장자리와 제2 가장자리를 가진 제어 게이트(30)를 구비함으로써, 제어 게이트(30)와 부동 게이트(24) 사이의 부정합에 기인한 민감성(sensitivity)을 없앨 수 있다는 것이다. 제어 게이트(30)가 이방성 에칭될 때, 부동 게이트(24)가 두 개의 가장자리에 의해 정의된 바대로 완전히 에칭될 때까지, 제어 게이트(30)와 부동 게이트(24) 사이의 절연층(32)을 통하여, 에칭 과정은 제어 게이트(30)가 될 폴리실리콘층을 통하여 진행된다. 그런 다음, 에칭이 부동 게이트(24)와 선택 게이트(20) 사이의 절연 영역(26)까지 진행되면, 절연층(28)(일반적으로 실리콘 이산화물)이 에칭 중지제로 사용될 수 있으므로 에칭은 중지된다. 에칭이 실리콘 이산화물(28)까지 진행되면, 에칭 속도는 느려지며 에칭 과정이 종결됨을 나타낸다. 메모리 셀(610)을 이용하여, 선택 게이트(20)와 기판 채널(18) 사이의 산화물 층(22)은 자기 정합 에칭 과정에서 에칭 중단제로 사용될 수 있다. 그러나, 선택 게이트(20)까지 에칭하기 위하여, 메모리 셀의 나머지 부분, 셀을 일부로 가지는 메모리 어레이, 선택 게이트(20)에 의해 커버되지 않는 주변 영역을 보호하기 위하여 마스킹 단계가 요구된다.
마지막으로, 메모리 셀(510)의 다른 이점은 단계적인 높이 전환이 가능하다는 것이다. 메모리 셀(510)에서, 선택 게이트(20)으로부터 부동 게이트(240, 제어 게이트(30)에 이르기까지 점진적인 높이 변화가 있다. 이로 인하여, 갑작스러운 단계 변화가 없으며, 전위 단차(step coverage) 문제를 최소화한다. 한편, 메모리 셀(610)은 단차 문제가 발생하며 선택 게이트(20)의 길이는 제어 게이트(30)와 선택 게이트(20) 사이의 정합에 의해 영향을 받는다. 그러나, 메모리 셀(610)은 메모리 셀(510)보다 작은 영역을 차지한다.
메모리 셀들(10, 110, 210, 310, 410, 510, 610)은 본원에서 참증으로 병합된 1996년 3월 18일 출원된 미국 특허 출원 번호 08/819.258에 개시된 어레이에서 사용가능하다. 또는, 메모리 셀들(10, 110, 210, 310, 410, 510, 610)은 도8에 도시된 어레이에서 사용가능하다. 메모리 셀들은 우측, 좌측 어레이(40a, 40b)에 각각 구성될 수 있다.
실시예에서, 메모리 셀들은 어레이들(40a, 40b) 각각에서 한 행의 512 셀들로 구성된다. 플래쉬 셀들의 8행으로 이루어진 그룹이 하나의 페이지를 구성한다. 어레이(40a, 40b) 각각에는 256 페이지의 셀 또는 2048(8 x 256)행이 있다. 그러므로, 어레이(40a, 40b) 각각은 총 약 1 Meg(8 x 258 x 512) 셀을 가지며 두 어레이들 합하면 2 Meg 셀을 가진다. 워드 라인 디코더(42)는 우측 메모리 어레이(40a)와 좌측 메모리 어레이(40b) 사이에 위치하며 이들을 분리한다. 워드 라인 디코더(42)는 한번에 하나의 메모리 어레이만을 활성화한다. 워드 라인 디코더(42)는 어드레스 신호(44)를 디코딩하며 256 페이지 라인들중 하나를 선택하며 선택된 페이지의 8 워드 라인내에서 하나의 워드 라인을 선택한다. 이렇게 하여, 각 페이지 라인은 8행의 셀 또는 (8 x 512) 또는 4096 셀을 활성화한다. 선택된 페이지 라인은 다시 8개의 워드 라인으로 디코딩되며 각 워드 라인은 그 행의 각 셀의 선택 게이트(20)에 연결된다.
마찬가지로, 제어 게이트와 AVSS 구동기(46a, 46b) 각각은 우측 메모리 어레이(40a) 또는 좌측 메모리 어레이(40b)에 인접하게 배치된다. 메모리 어레이(40a, 40b) 중 하나의 페이지들중 하나에 제공된 어드레스 신호(44)에 대응하여, 제어 게이트와 AVSS 구동기(46a, 46b) 각각은 제어 게이트 신호 congx와 접지 신호 agndx를 생성한다 (여기에서 x는 0에서 255이다). 이렇게 하여, 제어 게이트와 AVSS 구동기(46a)는 256개의 제어 게이트 신호와 접지 신호를 생성하며, 각 제어 게이트 신호는 우측 메모리 어레이(40a)의 한 페이지의 셀들의 제어 게이트(30)으로 제공되며, 각 접지 신호는 우측 메모리 어레이(40a)의 한 페이지의 셀들의 소스(14)로 제공된다. 제어 게이트 및 AVSS 구동기(46b)는 또한 256 제어 게이트 신호와 접지 신호를 생성하며, 이들은 좌측 메모리 어레이(40b)의 한 페이지에 제공된다. 이것은 도9에 도시되어 있다. 도9는 각각 두 개의 트랜지스터를 가진 메모리 셀을 도시하였으나, 이것은 도면의 편의성을 위한 것이며, 메모리 셀은 지금까지 설명된 바와 같다.
cong 신호에는 도15에 도시한 바와 같이 전하 펌프(100)에 의해 고전압 신호가 공급된다. 도8에 도시된 메모리 어레이가 두 개의 전하 펌프(100)을 가지며, 이들은 각각 제어 게이트 구동기(46a, 46b)를 위한 것이다. 하나의 전하 펌프(100)가 고전압 신호를 제어 게이트 구동기(46a, 46b) 모두에 공급할 수 있음은 자명하다.
ARVSS 신호는 도16에 도시한 바와 같이 소스(82)에 의해 제공된다. 전하 펌프(100)와 마찬가지로, 도8에 도시된 메모리 어레이에는 각 제어 게이트 구동기 및 AVSS 구동기(46a, 46b)를 위한 하나의 소스(82)가 제공되거나, 단일 소스(82)는 제어 게이트 구동기 및 AVSS 구동기(46a, 46b) 모두에 전압 신호를 제공한다. 소스(82)는 삭제 또는 프로그래밍중 ARVSS에 제공된 6-8 볼트를 제공한다. 판독중, 3.5 볼트의 전압이 VDD로부터 제공되며 트랜지스터(84)를 통하여 제공된다.
셀의 각 페이지내에는 8개의 congx 라인들이 있으며, 각 라인들은 메모리 셀의 하나의 행에 제공된다. 그러나, 셀의 각 페이지 내에는 단지 4개의 agndx만이 있으며 각각은 메모리 셀의 두 행에 제공된다. 메모리 셀은 서로 연결된 소스(14)들을 가진 인접 셀 행으로 구성된다. 이렇게 하여, 4개의 agndx 라인들만이 각 페이지의 8행의 셀에 제공된다.
메모리 어레이(40a, 40b) 각각을 위한 8개의 센스 증폭기(50)가 있다. 이렇게 하여, 각 센스 증폭기(50)는 메모리 셀의 하나의 I/O 블록으로 작동하며, 메모리 어레이(40a, 40b)의 64비트 라인으로 구성된다. 앞에서 언급한 바와 같이, 메모리 서브어레이(40a, 40b) 각각은 512 열의 메모리 셀을 가지므로, 메모리 어레이(40a, 40b)에는 8개의 I/O 블록이 있다. 제1 센스 증폭기(50a)는 메모리 I/O 블록으로 작용하며, 비트 라인 0-63에 연결된 메모리 셀을 가진다. 제2 센스 증폭기(50a2)는 메모리 I/O블록2로 작용하며 비트라인 64-127에 연결된 메모리 셀을 가진다. 판독 또는 프로그래밍 도중에 I/O 블록 각각의 64 비트라인들중 특정한 하나를 선택하는 것은 어드레스 라인들 A0...A5에 의해 실행된다. 또는, 센스 증폭기(50a, 50b)는 어드레스 라인 A17와 함께 메모리 어레이(40a) 또는 메모리 어레이(40b)중 하나를 선택하여 메모리 어레이(40a, 40b)를 위한 8개의 센스 증폭기들에 결합된다.
판독 동작중, Y 통과 회로(60)는 적절한 센스 증폭기에 선택된 비트 라인을 연결한다. A/C 코드 회로(70)은 판독중 비활성화 된다. 바이트 프로그래밍중 Y 통과 회로(60)는 선택된 비트라인을 적절한 데이터 버퍼(80)에 연결하며, A/C 코드 디코딩회로(70)은 비선택된 셀에서 전류의 흐름을 막기 위하여 각 메모리 I/O블럭에서 비선택된 비트라인을 전압 Vcc의 소스에 연결한다.(도 11,12 참조)
도9에서 A/C 코드 회로(70)이 메모리 어레이(40a 또는 40b)의 상단 근처, 즉,Y 통과회로(60), 센스 증폭기(50), 데이터 버퍼(80)이 위치한 측과 반대되는 측 에 위치하여 도시되었으나, 이것은 도면의 편의상 도시된 것이다. 사실은, A/C 코드회로(70)은 도10과 도12a 및 도 12b에서 도시된 바와 같이 메모리 서브어레이(40a,40b)에 배치된다.
도10에 도시된 바와 같이 I/O 블럭에서 64비트 라인 각각은 통과 트랜지스터인 Y 통과회로(60)에 제공된다. Y 통과 트랜지스터(60) 각각은 열(column)선택신호 Yx(x=0-63)를 수신한다. 열(column) 선택신호 Yx는 좌측 또는 우측 메모리 어레이(50a,50b)를 선택하는 어드레스 신호 A0...A5및 A17로부터 디코드된다. Y 통과 트랜지스터(60)각각은 I/O 블럭의 각 비트라인을 그 I/O 블럭에 연관된 센스 증폭기(50)에 연결한다. 좌측 센스 증폭기(50b) 또는 우측 센스 증폭기(50a)의 선택은 어드레스 라인 A17에 의해 실행된다.
어드레스 신호 A0...A5의 고유의 조합으로 I/O블럭에서 특정 비트라인을 선택할 때, 나머지 각 I/O 블럭의 대응하는 비트라인이 또한 선택된다. 예를 들면, 어드레스 라인 A0...A5상의 어드레스 신호가 I/O 블럭 1(0-63 비트라인)으로부터의 비트라인이 선택되도록 하면, I/O 블럭2(64-127 비트라인)로부터의 비트라인 74와 I/O 블럭3(128-193 비트라인)로부터의 비트라인 138이 또한 선택된다. 간단히 말하면, 메모리 서브어레이로부터의 프로그래밍 또는 판독작용이 발생하여 Y 통과회로를 활성화하면, 8개의 데이터 신호가 동시에 프로그래밍 또는 판독된다.
도11은 I/O 블럭 1의 64비트라인(0-63)과 연관된 A/C 코드 디코딩회로(70), Y 통과 트랜지스터(60), 센스 증폭기(50), 데이터 버퍼(80)를 도시한다.
도12는 도11에 도시한 A/C 코드 디코딩 회로(70)의 실시예를 보다 상세히 도시한다. A/C 코드 디코딩 회로(70)은 보수 신호라인0...5뿐만 아니라, 어드레스 라인 A0...A5을 수신한다. 이렇게 하여, 12개의 어드레스 라인들이 A/C 코드 디코딩 회로(70) 각각에 제공된다. 어드레스 신호중 어느 것이 통과 트랜지스터의 게이트에 제공되는 가에 따라 연관된 비트라인이 전압 소스 Vcc에 연결되거나 연결되지 않는다. 예를 들면, 비트라인 0을 Vcc에 연결하기 위해서는 어드레스 신호 A0,A1,A2,A3,A4및 A5중 하나는 "하이" 상태여야 한다. 비트라인 1에 대해서는, 어드레스 신호0,A1,A2,A3,A4및 A5중 하나가 "하이"상태여야한다. 앞에서 언급한 바와 같이 프로그래밍중에 A/C 코드 회로(70)은 비선택된 비트라인을 Vcc에 연결한다. 그러므로, 바이트 프로그래밍중, A17만이 메모리 어레이(50a) 또는 (50b)를 인에이블한다. 또한, 각 I/O 블럭내에서 64비트라인의 63은 A/C 코드 회로(70)을 통하여 Vcc에 연결된다.
도12b는 A/C 코드 회로(70)의 일부를 형성하는 비트라인과 연관된 트랜지스터를 도시한다. 도12b에서 도시한 바와 같이 A/C 코드 회로(70)의 구성은 ROM 코드 배치와 같이 매우 간단하다.
마찬가지로, Y 통과 트랜지스터(60) 각각은 열선택 신호 Yx (어드레스 신호A0,A1,A2,A3,A4및 A5,및 A17으로부터 디코드됨)를 수신하며, 선택된 비트라인을 데이터 버퍼(80)에 연결한다. 데이터 버퍼(80)에 제공된 신호 D가 "하이"이면 (또는 입력 데이터가 1이면), 동일한 I/O 블럭에서의 나머지 63개 비트라인과 마찬가지로 선택된 비트라인은 Vcc에 연결된다. 입력 데이터가 1이면, 셀은 삭제된 상태에 머무른다. 데이터 버퍼(80)에 제공된 신호 D가 "로우"이면 (또는 입력 데이터가 0이면), 선택된 비트라인은 Vss에 연결된다. 이것은 선택된 셀을 프로그래밍한다.
각 워드라인은 폴리실리콘 1(폴리1)층으로 이루어진다. 각 셀의 각 부동 게이트(24)는 폴리실리콘 2(폴리2)층으로 이루어진다. 셀의 제어 게이트(30)에 연결되는 congx 라인 각각은 폴리실리콘 3(폴리3)층으로 이루어진다. 소스(14)에 연결된 agndx 라인 각각은 기판의 확산층으로 이루어진다. 마지막으로, 셀의 드레인(16)에 연결된 각 비트라인은 금속 1(금속1)층으로 이루어진다.
congx 라인(폴리3)은 프로그래밍 및 삭제 작동중에 어레이(40a 또는 40b)의 주변, 즉, 제어 게이트 및 AVSS 구동기(46a 또는 46b)로부터 워드라인 디코더(42)로 공급되어 고전압을 전하며, 워드라인 (폴리1)과 평행하다. 그것들은 워드라인을 가로지르지 않으며, 어레이(40a,40b) 사이에 위치한 워드라인 디코더(42)를 가로지르지 않는다. 또한, agndx 라인(확산)이 프로그래밍 및 삭제 작동중에 어레이(40a 또는 40b)의 주변, 즉, 제어 게이트 및 AVSS 구동기(45a 또는 45b)로부터 워드 디코더(42)로 공급되어 고전압을 전하며, 워드라인(폴리1)에 평행하므로, 워드라인을 가로지르지 않으며, 어레이(40a,40b) 사이에 위치한 워드라인 디코더(42)를 가로지르지 않는다. 나아가, 주변으로부터의 congx 라인(폴리3)과 agndx 라인(확산)이 각각의 메모리 서브어레이에만 제공되며, 어레이(40a,40b) 사이에 위치한 워드라인 디코더(42)를 가로지르지 않으므로, 제어 게이트/avss구동기(46a 또는 46b)의 설계에서 회로는 Y 방향(폴리1/폴리3/확산라인에 직교하는 방향)의 메모리 셀의 피치의 2배를 갖는다. 이렇게 하면, 제어 게이트 어레이 접지 또는 AGNDx 구동기(46a 또는 46b)의 설계를 용이하게 한다. 워드라인 디코더(42)와 워드라인들을 메모리 어레이를 사이에 두고 고전압 및 고전압 소스(100)로부터 이동하는 congx라인으로부터 분리함으로써, 고전압의 역효과를 최소화할 수 있다.
워드라인(폴리1)과 어레이 Vss(또는 AGND) 라인(확산) 저항을 감소시키기 위하여 제 2금속층(금속2)이 사용된다. 금속2층은 단독으로 사용되어 여러가지 라인들을 서로 스트랩 또는 연결한다. 금속2층은 행라인(폴리1), congx라인(폴리3), agndx라인(확산)에 평행하며 비트라인(금속1)에 직교하도록 배치된다. 이렇게 함으로써, 금속2층은 폴리1,폴리3,확산라인위로 배치되며, 금속1라인을 가로지른다. 제어 게이트라인(폴리3인 congx라인)의 작동에서 저항은 중요하지 않다. 그러므로, 각 페이지의 제어 게이트 라인(congx 또는 폴리3)은 메모리 어레이의 말단에서 단축된다.
어레이(40a,40b) 각각은 복수의 페이지로 구성되므로, 다양한 라인들의 스트래핑은 하나의 페이지에 연관하여 설명될 것이다. 페이지에서 워드라인(폴리1)의 스트래핑은 도3에 도시되며 아래와 같다. 한 페이지에는 WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7로 지정된 8개의 워드라인이 있다. 4개의 금속2라인 각각은 워드라인 셀0,셀64,셀128 등의 근처에서 WL0,WL2,WL4,WL6 각각에 연결된다. 다른 4개의 금속2라인 각각은 워드라인 셀32,셀96,셀160 등의 근처에서 WL1,WL3,WL5,WL7 각각에 연결된다. 이렇게 하여, 홀수와 짝수의 워드라인들이 교대로 스트래핑되며, 각각 32셀만큼 떨어져있다. 금속2에서 폴리1까지의 스트래핑은 인접한 금속1에서 폴리1까지 접촉함으로써 금속2로부터 금속1을 통하여 실행된다.
각 페이지의 확산 라인 또는 AGND의 스트래핑은 도14에 도시되었으며, 아래와 같다. 각 페이지에는 4개의 확산 라인 또는 AGND라인이 있으며, 각각은 하나의 확산 라인에 연결된 소스(14)를 가진 인접 셀 행을 포함한 2행의 메모리 셀에 제공된다. 단일 금속2부분은 4개의 확산라인에 평행하게 배치된다.
각 페이지에서 확산 라인의 금속2로의 스트래핑은 다음과 같다. 복수의 영역을 가진 금속1이 제공된다. 금속1라인은 확산 라인에 직교하도록 베치되며, 서로 32셀 만큼 떨어져 있다. 금속1라인은 셀0,셀32,셀64 등에 인접하여 배치된다. 또한, 각 페이지의 금속1 부분들은 다른 페이지 금속1의 부분으로부터 떨어져 있다. 각 확산 라인은 페이지의 금속1 부분들로의 콘택홀(contact hole)을 가진다. 금속1은 금속1과 확산 사이의 콘택홀에 인접한 홀을 통하여 금속2에 연결된다.
그러므로, 요약하면 각 페이지내에 9개의 금속2라인이 있으며, 그 모두는 8개의 워드라인과 평행하다. 32셀(또는 스트래핑 위치)마다 9개의 금속2 라인중 5개가 사용된다. 5개의 금속2라인들중 4개는 8개의 워드라인중 4개로 스트래핑하기 위하여 사용되며, 5번째의 금속2라인은 확산 라인 AGND로의 스트래핑을 위해 사용된다. 후속 스트래핑 위치에서, 즉, 32셀 떨어진 지점에서 또 다른 4개의 금속2 라인들이 다른 8개의 워드라인중 4개로의 스트랩을 위하여 사용된다. 5번째 금속2라인은 확산 라인 AGND로의 스트래핑을 위해 사용된다.
앞에서 설명한 바와 같이, 각 어레이(40a 또는 40b) 내에 512열이 있으며, 8개의 I/O블럭으로 나누어 진다. 각 블럭은 64비트라인을 가진다.(도9 참조) 64비트라인 각각은 8개의 어드레스 신호중 하나에 의해 활성화된다. 비트라인들중 하나가 활성화되면, 나머지 비트라인은 선택되지 않는다.
페이지 삭제중 페이지의 8x512셀은 동시에 삭제된다. 이것은 4개의 agndx라인에 인가된 6볼트와 연관된다. 여기에서 x는 선택된 페이지(0-256)이다. 8개의 대응하는 congx라인(x는 0-255)은 인가된 -10.0볼트를 가진다. 선택된 어레이의 모든 비트라인은 3.5볼트이며, 선택된 어레이의 워드라인은 접지된다.
판독중, 선택된 페이지의 다양한 라인상의 전압은 다음과 같다. 4개의 AVSS 라인 또는 agndx 라인은 모두 접지된다. 동일한 선택된 페이지의 congx 라인은 1.5V에서 바이어스된다. 선택된 비트라인은 1.5V의 소스에 연결된다. 동일한 I/O블럭 내의 모든 비선택된 비트라인들은 부동하거나 인가된 0V를 가진다. 선택된 워드라인은 Vcc에서 바이어스된다. 모든 다른 워드라인들은 0V에서 바이어스된다. 선택된 비트라인의 선택된 메모리 셀을 흐르는 전류는 Y 통과 트랜지스터(60)를 통하여 선택된 비트라인에 연결된 연관 센스 증폭기(50)에 의하여 감지된다.
마지막으로 바이트 프로그래밍중 선택된 페이지(x는 0-255)의 선택된 agndx 라인은 6볼트의 소스에 연결된다. 동일한 선택된 페이지(x는 0-255)의 모든 8개의 congx 라인들은 10볼트의 소스에 연결된다. 동일한 선택된 페이지(x는 0-255)의 워드라인의 8개 라인(0-7)중 하나는 +1.5V의 소스에 연결된다. 이때, 동일한 선택된 행의 모든 512셀에는 아래의 전압이 인가된다. 워드라인상에 +1.5V, 제어 게이트 라인상에 10V, 선택된 행의 셀의 소스(14)상에 6V가 인가된다. 선택된 페이지에서 비선택된 행의 다른 메모리 셀에는 아래의 전압이 인가된다. 워드라인상에 0.0V, 제어 게이트 라인상에 10V, 행의 셀의 소스(14)상에 6V가 인가된다. 비선택된 페이지의 모든 행에는 아래의 전압이 인가된다. 워드라인상에 0.0V, 제어 게이트 라인상에 0.0V, 소스(14)상에 0.0V가 인가된다. 선택된 비트라인 전압은 입력 데이터에 따라 달라진다. 데이터가 0이면, 전압은 0.0V이다. 데이터가 1이면 전압은 약 3.5V이다. 비선택된 비트라인상의 전압은 약 3.5V이다.
테스팅
체커판 테스트 패턴
A/C 코드 회로(70)과 함께 본 발명의 메모리 어레이는 또한 테스팅에 적합하다. 바이트 프로그래밍 작동중, 외부로부터의 데이터는 메모리 어레이에 제공되며, 선택된 셀로 프로그래밍된다. 바이트 프로그래밍에서 각각 약 10 마이크로암페어를 소비하여 총 약 80마이크로 암페어를 소비하는 8비트가 선택된다. 또한, 바이트 프로그래밍 시간은 약 10-20마이크로초이다.
메모리 셀(10,110,210,310,410,510,610)은 프로그래밍에서 매우 낮은 전류를 사용하므로, 테스팅을 위한 선택된 페이지의 512바이트인 고정 테스트 패턴을 동시에 프로그래밍할 수있다. 이것은 테스팅 과정의 속도를 향상시킨다. 특히, 100마이크로초가 프로그래밍에 할당되었다면, 테스팅중에 프로그래밍될 각 셀을 위한 전류 소비는 약 1마이크로암페어 정도이다. 페이지당 4K비트이며, 약 총 4밀리암페어가 요구되며, 이것은 온-보드(on-board) 전압 펌프의 용량을 초과하지 않는다. 이렇게하여,테스팅중에 고정된 패턴을 이용한 512바이트 프로그래밍을 위해서는 100마이크로초가 필요하다. 대조적으로 테스팅이 바이트 프로그래밍기술을 이용하여 실행된 경우, 최소한 약 5120마이크로초의 시간이 소요된다. 이렇게하여, 50x의 시간 절약이 온-보드 테스팅에 의해 가능하다.
온-보드 테스팅은 도12a에 도시된 A/C 코드 회로(70)에 의해 실행된다. 특히, 테스트 신호 즉, 테스트1, 테스트2, 테스트3, 또는 테스트4의 선택을 통하여, 선택된 전압은 비트라인에 인가된다. 제어 게이트라인, 워드라인, AGND에 인가된 적절한 전압과 함께, 선택된 페이지의 메모리 셀은 동시에 프로그래밍된다. 테스트1,테스트3은 홀수 비트라인에 인가되며, 테스트2,테스트4는 짝수 비트라인에 인가된다.
어드레스 라인 A0는 모든 짝수 비트라인, 예를 들면, BL0,BL2,BL4...BL62에서 트랜지스터에 연결되며, 각각의 보수는 모든 홀수 비트라인 예를 들면, BL1,BL3,BL5...BL63에서 연결된다. 어드레스 라인 A1은 모든 연속적인 비트라인에서 BL0에서 시작하여, 예를들면, BL0,BL1,BL4,BL5...BL61의 순서로 트랜지스터에 연결된다. 이들의 보수는 물론, 모든 2개의 연속 비트라인에서 BL2에서 시작하여, 예를들면, BL2,BL3,BL6,BL7,...,BL62,BL63의 순서로 트랜지스터에 연결된다. 어드레스 라인 A2는 모든 4개의 연속 비트라인에서 BL0에서 시작하여, 예를들면, BL0,BL1,BL2,BL3,...,BL59의 순서로 트랜지스터에 연결된다. 이들의 보수는 물론, 모든 4개의 연속 비트 라인에서 BL4에서 시작하여, 예를 들면, BL4,BL5,BL6,BL7,...,BL60,BL61,BL62,BL63 의 순서로 트랜지스터에 연결된다. 어드레스 라인 A4는 모든 16개의 연속 비트라인에서 BL0에서 시작하여, 예를 들면, BL0,BL15,...,BL47의 순서로 트랜지스터에 연결된다. 이들의 보수는 물론, 모든 16개의 연속 비트라인에서 BL16에서 시작하여, 예를 들면, BL16,BL31,...,BL48-BL63의 순서로 트랜지스터에 연결된다. 마지막으로, 어드레스 라인 A5는 모든 32개의 연속 비트라인에서 BL0에서 시작하여, 예를 들면, BL0, BL31의 순서로 트랜지스터에 연결된다. 이들의 보수는 물론, 모든 32개의 연속 비트라인에서 BL32에서 시작하여, 예를 들면, BL32-BL63의 순서로 트랜지스터에 연결된다.
도12b는 도12a에 도시된 테스트 회로용 트랜지스터를 포함한 A/C 코드(70)의 구성을 보여준다. 확산의 컷(cut)은 산화물 영역을 나타낸다. 폴리실리콘의 어드레스 라인(또는 테스트1,테스트2.테스트3.테스트4 라인)이 확산 영역을 교차하면 트랜지스터가 형성된다.
예를 들면(예1), 비트 패턴이 아래와 같을 때,
짝수 워드라인: 00000000 등
홀수 워드라인: 11111111 등
선택된 페이지에서 I/O 포트중 하나가 요구되면, 테스트1 과 테스트2는 "로우"이며, 테스트3과 테스트4는 "하이"이다. 짝수 워드라인은 1.5V이다. 홀수 워드라인은 접지된다. 선택된 페이지의 모든 제어 게이트는 10V이다. 선택된 페이지의 모든 AGND라인은 6V의 프로그래밍 전압을 가진다.
다른 예(예2)는 아래의 비트 패턴을 가진다.
홀수 워드라인: 00000000 등
짝수 워드라인: 11111111 등
이것은 예1의 역이다. 차이점은 홀수 워드라인상의 전압과 짝수 라인상의 전압이 교환되었다는 것이다.
다른 예(예3)는 아래의 비트 패턴을 가진다.
짝수 워드라인: 10101010 등
홀수 워드라인: 11111111 등
이 경우, 테스트1과 테스트4는 "하이"이고, 테스트2와 테스트3은 "로우"이다. 짝수 워드라인은 1.5V이고, 홀수 워드라인은 0.0V이다.
다른 예(예4)는 아래의 비트 패턴을 가진다.
홀수 워드라인: 10101010 등
짝수 워드라인: 11111111 등
이것은 예3의 역이다. 차이점은 홀수 워드라인상의 전압과 짝수 라인상의 전압이 교환되었다는 것이다.
예3과 예4를 조합하면 아래의 비트패턴이 나타난다.
홀수 워드라인: 10101010 등
짝수 워드라인: 01010101 등
기타 테스트 비트패턴은 아래와 같다.
홀수 워드라인: 01010101 등
짝수 워드라인: 11111111 등 (예5)
및
짝수 워드라인: 01010101 등
홀수 워드라인: 11111111 등 (예6)
및
짝수 워드라인: 00000000 등
홀수 워드라인: 00000000 등 (예7)
선택된 페이지에서 테스트 패턴을 생성하기 위해 사용된 전압은 아래와 같다.
Data
"0" "1" "1" "1"
AGND 6V 6V 6V 6V
CONG 10V 10V 10V 10V
WL 1.5V 1.5V 0V 0V
BL 0V 3.6V 0V 3.5V
스트레스 테스트
테스팅 중의 셀은 신뢰성 판단을 위하여 강조되는 경우가 있다. 상기에 설정된 프로그래밍 전압은 메모리 셀의 스트레스를 증가시키기 위하여 증가된다. 선택된 페이지의 비선택된 행의 셀의 CONG에 인가된 전압은 약 1.5V만큼 증가한다. 도15에 도시된 회로에서, 전압펌프(90)은 약 13.0V의 출력 신호 VPG를 생성한다. 이러한 고전압은 트랜지스터(98)(게이트가 드레인에 연결됨)을 통하여 제공되어 약 1.5V의 다이오드 하강을 유발한다. 그러므로, 정상 작동중에, 약 10.0V가 출력 신호 VCONG로서 제공된다. 그러나, 테스팅중에 HPGM신호는 "하이"이다. 이것은 레벨 쉬프터(94)를 활성화시키며, 트랜지스터(96)을 턴온한다. 트랜지스터(96)이 "온"이면 (그의 게이트가 약 13V이면), 펌프로부터의 전압이 트랜지스터(92)를 바이패스하도록하여 11.5V를 CONG 라인에 제공하도록 한다. 이것은 테스팅중 삭제된 셀에 전압 스트레스가 부가되도록 한다. 이렇게 하여, 테스트 시간이 감소되며 동일한 스트레스 효과를 얻을 수 있다.
음전압 회로
도17은 프로그래밍,페이지 삭제,판독 등의 다양한 작동중에 메모리 셀에 인가된 전압을 보여준다. 셀 A,B,C,E,G로 표시된 셀은 도9에 도시된 셀을 나타낸다.
제어 게이트 및 AVSS 구동기(46) 각각은 256개의 제어단위(48)을 구비한 것으로 도시된다. 제어단위 각각은 도18에서 블럭도로서 도시되었다. 제어 게이트 및 AVSS 구동기(45a,45b) 각각은 입력 페이지 주소로부터 생성되며 3개의 그룹(xp1V;0-3, xp2;4-11, xp3;12-19)으로 나누어진 20개의 페이지 전(pre)디코더 출력 라인을 수신한다. xp1으로부터의 페이지 전디코더라인의 출력중 하나, xp2로부터의 페이지 전디코더라인의 출력중 하나, xp3으로부터의 페이지 전디코더라인의 출력중 하나는 각 제어단위(48)의 3개의 입력 NAND 게이트(69)로 제공된다. NAND 게이트(69)의 출력은 인버터(72)에 의하여 역변환된다. NAND 게이트(69)에 제공된 3개의 선택된 신호가 "하이"이면 인버터(72)의 출력은 "하이"가 된다. 이것은 클럭 신호 clk가 입력 신호로 제공되는 제2 NAND 게이트(52)에 입력으로서 제공된다. 제2 NAND 게이트(52)의 출력은 디코딩된 clk 신호인 신호 pumpb이며, 즉, 제어단위(48)이 선택되거나 디코딩된 제어단위인 경우, 신호 pumpb는 클럭 신호이다. 제어단위(48)이 선택되지 않으면, 신호 pumpb는 "하이"상태에 머무르면 클럭화되지 않는다. 신호 pumpb는 회로 블럭(49)에 제공된다.
회로 블럭(49)의 출력은 신호 agnd,cong이다. 신호 cong는 삭제중 상기 설명한 플래쉬 셀(10,110,210,310,410,510 또는 610)의 제어 게이트에 제공되는 펌프된 음전압이다. 실시예에서, 상기 플래쉬 셀은 동일한 페이지의 동일한 8개의 행에서 512 X 8셀의 제어 게이트를 연결하는 공통 제어 게이트를 가진 어레이에서 배열된다. 도19에 도시한 바와 같이 공통 제어 게이트 라인은 제어 게이트 구동기(45a 또는 45b)로부터 메모리 어레이 부분(40a 또는 40b)으로 연장되며, 워드라인 디코더(42)로는 연장되지 않는다.
출력 신호 agnd는 동시에 동일한 페이지(또는 8행의 메모리 셀)에서 메모리 셀의 소스에 제공된다. 이렇게 함으로써, 동일한 8행(또는 페이지)에 배열된 셀의 소스에 전압(6-7V)전압을 인가함으로써, 그리고, 동일한 8행에 배열된 동일한 셀의 제어 게이트로 음전압(-10V)을 인가함으로써 8행의 셀은 디코딩된 어드레스 신호와 클럭 신호를 근거로 동시에 삭제된다.
도20에 도시한 바와 같이, 회로 블럭 49는 프로그래밍과 삭제중 공급된 전원공급 신호(5-7V)인 신호 arvss를 수신하는 제1 래치회로(54)를 구비한다. 또한, 회로 블럭(49)는 인에이블 신호 en,enb 또는 en(상위바 첨부)을 수신한다. 이에 대응하여 회로 블럭(49)는 agnd 신호를 생성한다. 제 1회로(54)는 신호 arvss를 수신하고, 인에이블 신호(인버터 72와 NAND 게이트(69)의 출력)가 각각 공급되는 2개의 평행한 전류경로를 가진다. 인에이블 신호 en 또는 en(상위바 첨부)중 하나가 "하이"이면 나머지 하나는 "로우"이다. 이것은 제 1회로(54)의 한 측만을 "하이"상태가 되도록 한다. 2개의 PMOS 트랜지스터(15,17)는 교차연결되어 그 중 하나가 "온"상태이면 나머지 하나가 "오프"상태이다. 인에이블 신호 en이 하이이면 선택된 페이지가 프로그램 또는 삭제를 위한 것이라는 의미이며, 이것은 트랜지스터(148)가 전도되도록 하며 agnd(상위바 첨부)를 "로우"상태가 되도록 하여, PMOS 트랜지스터(17)을 턴온한다. 이것은 arvss 신호가 출력 agnd 신호로서 제공되도록 한다. 인에이블 신호 en이 "로우"이면 판독 모드이거나 프로그래밍 또는 삭제를 위해 페이지가 선택되지 않았음을 의미하고 트랜지스터(150)은 전도 상태가 된다. 이것은 enb 또는 en(상위바 첨부)이 "하이"이기 때문이다. 이것은 agnd 를 접지되도록 한다.
인에이블 신호 en,en(상위바 첨부)은 래치 회로(66)에 또한 제공된다. 래치 회로(66)은 한 쌍의 PMOS 트랜지스터를 결합하는 2개의 평행한 전류 경로를 가지고 있다는 점에서 제 1회로(54)와 유사하다. 신호 Vcong는 2개의 PMOS 트랜지스터의 소스에 제공된다. Vcong는 프로그래밍중 10-12V이며, 선택된 페이지의 메모리 셀의 제어 게이트로 제공되며, 판독 모드중에는 약 3.5V이며, 삭제 모드중에는 1.5V이다. PMOS 트랜지스터(116)의 드레인은 출력신호 vo를 제공한다. 이러한 구성에서, 래치 회로(66)는 D.C 전류 흐름을 방해한다. en이 "하이"이면 트랜지스터(125)는 턴온되며, 신호 sig를 vob에 연결한다. 프로그래밍중 sig는 1.5V이다. 그러나, PMOS 트랜지스터(116)의 소스에 제공된 전압은 약 10V이다. 그러므로, en이 "하이"이면 약 10V가 프로그래밍중 vo에 제공된다. en이 "로우"이면 enb는 "하이"이다. 이렇게 되면, vo를 sig 또는 약 1.5V에 연결하는 트랜지스터(126)을 턴온한다. 판독모드중에 모든 제어 게이트는 1.5V이다.
회로 블럭(49)는 삭제 모드중에, 선택된 페이지의 메모리 셀의 제어 게이트에 음고전압을 제공하는 제 2회로(58)를 구비한다. 프로그래밍 및 판독 모드중에, 회로 58의 트랜지스터(132)는 메모리 셀의 제어 게이트에 연결된 V0전압을 cong로 통과시키기 위하여 전도된다. 삭제 모드중에 트랜지스터(132,54)는 오프되며, 제어 게이트 전압은 회로 블럭(58)에 의해 제공된다. 제 2회로(58)은 펌프 신호 pumpb와 래치 회로(56)으로부터의 출력신호 vo를 수신한다. 제 2회로(58)은 또한, 삭제 모드중에는 약 -10V이고 프로그래밍중에는 +10V이며, 판독중에는 3.5V인 음전압 신호 neghi를 수신하는 개시 회로(61)를 포함한다.
개시 회로(61)는 게이트, 소스, 드레인을 포함하고, 소스는 입력 신호 neghi를 수신하도록 연결되며, 게이트는 입력 신호 ngate를 수신하도록 연결된 PMOS 유형의 트랜지스터(61)을 가진다. 개시 회로(61)는 아래와 같이 작동된다. 입력 신호 ngate가 삭제 모드중 약 -4V일 때, PMOS 트랜지스터(61)은 전도된다. 그러나, PMOS 트랜지스터(61)의 소스에 제공된 전압(신호 neghi)은 PMOS 트랜지스터(61)의 게이트 상의 전압(신호 ngate)보다 더욱 음극이므로 드레인에서의 PMOS 트랜지스터(61)의 출력은 -1V + |Vth| 또는 약 -2.75V가 된다. 이것은 신호 phb이다. 이 신호는 신호 neghi가 드레인에 제공되는 PMOS 트랜지스터(68)의 게이트에 제공된다. PMOS 트랜지스터(68)의 게이트 전압(약 -2.75V)은 드레인 전압(약 -10V)에 비해 덜 음극이므로 소스 전압은 약 -2.75 + |Vthp| 또는 약 -1.5V이다. 이것은 출력 신호 cong이다.
비선택된 제어 게이트에 있어서 펌프 신호 pumpb는 클럭화 되지않는다. cong의 출력 전압은 -1.5V이다. 선택된 제어 게이트에 있어서, 신호 pumpb는 클럭화되며 신호 phb를 보다 음극화 되도록 한다. 펌프 신호 pumpb가 펌프를 시작하면, 신호 phb는 보다 음극화 되기 시작한다. 이렇게 되면, 출력 신호 cong가 보다 음극화 된다. cong신호는 또한, 트랜지스터(68)에 연결되며, 클럭 오프 주기동안 노드phb에 보다 음극화된 전압을 제공하게 된다. 이러한 바람직한 피드백이 cong를 neghi로 펌프하도록 계속된다. 신호 phb와 cong의 펌핑작용의 파형은 도22에 나타나있다. cong1은 -10V로 펌프된다.
도21은 선택된 신호와 선택되지 않은 신호의 파형을 도시한다. 비선택된 제어 게이트에 있어서 phb는 클럭화하지 않는다. 이렇게 하여, 비선택된 메모리 셀에 대한 cong의 전압은 약 1.5V 또는 (-2.75 + |Vthp|)이다.
삭제, 프로그래밍, 판독의 3가지 모드의 작동에서 설명된 다양한 신호들에 대한 전압은 아래와 같다.
삭제 프로그래밍 판독
arvss 6V 6V 3.5V
vcong 1.5V 10V 3.5V
neghi -10V 10V 3.5V
ngate -4V 10V 3.5V
vgate 1.5V 0V 0V
sig 0V 1.5V 1.5V
agnd 6V-s 6V-s 0
0V-n 0V-n 0
cong -10V-s 10V-s 1.5V
-1.5V-n 1.5V-n
여기에서 s는 선택된 메모리 셀, n은 비선택된 메모리 셀이다.

Claims (49)

  1. 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이에 있어서,
    각 메모리 셀이 복수의 터미널을 가진 부동 게이트 메모리 트랜지스터를 가지며, 복수의 행(row)과 열(column)로 배열된 메모리 셀 어레이;
    상기 메모리 셀 어레이의 상기 복수의 행에 연결되며 동일한 행에서 메모리 셀에 연결된 워드 라인을 가진 복수의 워드 라인;
    상기 어레이의 한측에 인접하여 배치되고, 어드레스 신호를 수신하고 이에 대응하여 상기 복수의 워드 라인에 저전압 신호를 공급하기 위하여 상기 복수의 워드 라인에 연결된 행 디코더;
    상기 메모리 셀 어레이의 복수의 행에 연결된 복수의 프로그래밍 라인;
    상기 어레이 한 측에 반대되는 상기 어레이 다른 측에 인접하여 배치되며 상기 어드레스 신호를 수신하고 이에 대응하여 상기 복수의 프로그래밍 라인들에 고전압 신호를 제공하기 위하여 상기 복수의 프로그래밍 라인에 연결된 고전압 생성 회로를 포함하고;
    상기 복수의 프로그래밍 라인들은 상기 복수의 워드 라인들에 평행하나 간격을 두고 배치되며 상기 행 디코더에로만 연장되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  2. 제 1항에 있어서,
    상기 메모리 셀 어레이는 메모리 셀의 제1 서브어레이이며, 상기 복수의 워드 라인은 복수의 제1 워드 라인이며, 상기 복수의 프로그래밍 라인은 복수의 제1 프로그래밍 라인이며, 상기 고전압 생성 회로는 제1 고전압 생성 회로인 것을 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  3. 제 2항에 있어서,
    각 메모리 셀이 복수의 터미널을 가지는 부동 게이트 메모리 트랜지스터를 구비하며, 복수의 행과 열로 배열된 제2 메모리 셀 서브어레이;
    상기 제2 메모리 셀 서브어레이의 상기 복수의 행에 연결되며, 동일한 행에서 메모리 셀에 연결된 제2 워드 라인들 가지는 복수의 제2 워드 라인;
    상기 제2 서브어레이의 메모리 셀의 상기 복수의 행에 연결된 복수의 제2 프로그래밍 라인;
    상기 제2 서브어레이의 상기 한 측에 반대되는 다른 한 측에 인접하여 배치되며, 상기 어드레스 신호를 수신하고 이에 대응하여 상기 복수의 제2 프로그래밍 라인에 고전압 신호를 제공하기 위해 상기 복수의 제2 프로그래밍 라인에 연결된 제2 고전압 생성 회로를 추가로 포함하고;
    상기 제2 메모리 셀 서브어레이는 상기 행 디코더에 인접한 한 측을 가지며;
    상기 제2 워드 라인 각각은 상기 제1 서브어레이 메모리의 상기 제1 워드 라인중 하나와 실질적으로 평행하며 동일 선상에 있으며;
    상기 복수의 제2 프로그래밍 라인들은 상기 복수의 제1 프로그래밍 라인들과 동일 선상에 있으나 간격을 두고 배치되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  4. 제3항에 있어서, 각 메모리 셀은,
    채널이 개재된 제1 영역과 제2 영역을 가지며, 제2 영역은 제1 영역보다 도핑 농도가 높은 반도체 기판;
    상기 기판상에 배치되며 이로부터 절연되며 상기 채널의 제1 부분상에 연장되는 선택 게이트;
    상기 제1 선택 게이트상에 제1 부분을 가지며 이로부터 절연되며, 상기 기판으로부터 절연된 제2 부분을 가지며 상기 채널의 제2 부분과 상기 제2 영역 일부상에 연장되며 상기 선택 게이트와 상기 제2 영역사이에 배치된 부동 게이트;
    상기 부동 게이트상에 배치되며 이로부터 절연된 제어 게이트를 포함하는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  5. 제4항에 있어서,
    상기 제1, 제2 워드 라인 각각은 상기 메모리 셀의 선택 게이트에 연결되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  6. 제5항에 있어서,
    상기 제1, 제2 프로그래밍 라인 각각은 상기 메모리 셀의 제어 게이트에 연결되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  7. 제2항에 있어서,
    상기 제1 서브어레이의 상기 복수의 메모리 셀 행에 연결된 복수의 제2 프로그래밍 라인을 더 구비하며,
    상기 복수의 제2 프로그래밍 라인은 상기 제1 프로그래밍 라인들과 평행하나 간격을 두고 배치되며, 상기 고전압 생성 회로에 연결되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  8. 제7항에 있어서,
    제1 프로그래밍 라인과 제2 프로그래밍 라인은 동일한 행에서 메모리 셀에 연결되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  9. 제3항에 있어서,
    상기 제1 서브어레이의 메모리 셀의 상기 복수의 행에 연결된 복수의 제3 프로그래밍 라인;
    상기 제2 서브 어레이의 상기 복수의 메모리 셀 행에 연결된 복수의 제4 프로그래밍 라인을 포함하고;
    상기 복수의 제3 프로그래밍 라인은 상기 복수의 제1 프로그래밍 라인과 평행하나 간격을 두고 배치되며, 상기 제1 고전압 생성 회로에 연결되며;
    상기 복수의 제4 프로그래밍 라인은 상기 복수의 제2 프로그래밍 라인과 평행하나 간격을 두고 배치되며, 상기 제2 고전압 생성 회로에 연결되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  10. 제9항에 있어서,
    제1 프로그래밍 라인과 제3 프로그래밍 라인은 상기 제1 서브어레이의 동일한 행에서 메모리 셀에 연결되며, 제2 프로그래밍 라인과 제4 프로그래밍 라인은 상기 제2 서브어레이의 동일한 행에서 메모리 셀에 연결되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  11. 메모리 어레이에 있어서,
    복수의 행과 열로 어레이에 배열된 복수의 메모리 셀;
    도핑된 실리콘으로 형성되며, 동일한 행에서 메모리 셀에 연결된 실리콘 라인으로 상기 복수의 메모리 셀 행에 연결된 복수의 실리콘 라인;
    실리콘 라인에 각각 평행인 복수의 금속 스트래핑 라인;
    싱기 실리콘 라인을 그에 연관된 금속 스트래핑 라인에 전기적으로 연결하기 위해 각 실리콘 라인과 연결되며, 서로 떨어진 복수의 커넥터를 구비하며,
    상기 서로 떨어진 커넥터 각각은 인접한 실리콘 라인에 인접한 실리콘 라인의 서로 떨어진 커넥터와 동일한 열에 배열되지 않으며,
    상기 서로 떨어진 커넥터 각각은 인접한 실리콘 라인에 인접한 실리콘 라인의 서로 떨어진 커넥터와 동일한 열에 배열되는 메모리 어레이.
  12. 제11항에 있어서,
    상기 실리콘 라인 각각은 도핑된 실리콘으로 형성되는 메모리 어레이.
  13. 제11항에 있어서,
    상기 메모리 셀 각각은 비휘발성 메모리 셀인 메모리 어레이.
  14. 메모리 어레이에 있어서,
    복수의 행과 열로 어레이에 배열된 복수의 메모리 셀;
    도핑된 실리콘으로 형성되며, 동일한 행에서 메모리 셀에 연결된 실리콘 라인으로 상기 복수의 메모리 셀 행에 연결되며, 각 그룹이 복수의 실리콘 라인들 가지는 복수의 그룹으로 나누어지는 복수의 실리콘 라인;
    실리콘 라인에 각각 실질적으로 직교하며, 제1 금속 스트래핑 라인이 상기 복수의 실리콘 라인의 각 그룹에 연결되는 복수의 금속 스트래핑 라인;
    싱기 복수의 실리콘 라인을 상기 그룹에 연관된 제1 금속 스트래핑 라인에 전기적으로 연결하기 위해 실리콘 라인과 각각 연결되는 복수의 커넥터;
    제1 금속 스트래핑 라인에 각각 실질적으로 직교하며 그에 연결되며, 하나의 제2 금속 스트래핑 라인이 상기 복수의 실리콘 라인의 각 그룹에 연결된 복수의 제2 금속 스트래핑 라인을 구비하는 메모리 어레이.
  15. 제14항에 있어서,
    상기 실리콘 라인 각각은 도핑된 단결정 실리콘으로 형성되는 메모리 어레이.
  16. 제14항에 있어서,
    상기 메모리 셀 각각은 비휘발성 메모리 셀인 메모리 어레이.
  17. 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이에 있어서,
    각 메모리 셀은 복수의 터미널을 가진 부동 게이트 메모리 트랜지스터를 가지며, 복수의 행과 열로 배열된 비휘발성 메모리 셀의 어레이로서, 상기 복수의 단말기중 하나는 프로그래밍중에 상기 메모리 셀 각각에 데이터를 제공하는 데이터 터미널인, 상기 비휘발성 메모리 셀의 어레이;
    동일한 열에 배열된 상기 복수의 메모리 셀의 상기 데이터 터미널에 연결된 복수의 열 라인; 및
    상기 복수의 열 라인을 테스트 신호에 대응하여 전압 소스에 연결하는 테스트 회로를 포함하는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  18. 제17항에 있어서, 상기 테스트 회로는,
    제1, 제2 테스트 신호에 대응하여 홀수 번호의 열 라인을 제1, 제2 전압 소스에 연결하는 제1 테스트 회로; 및
    제3, 제4 테스트 신호에 대응하여 짝수 번호의 열 라인을 제3, 제4 전압 소스에 연결하는 제2 테스트 회로를 포함하는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  19. 제18항에 있어서,
    상기 제1, 제3 전압 소스는 동일한 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  20. 제19항에 있어서,
    상기 제2, 제4 전압 소스는 동일한 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  21. 제20항에 있어서, 상기 제1 테스트 회로는,
    채널을 개재하며 서로 떨어진 제1, 제2 터미널과, 상기 제1, 제2 터미널 사이의 전류 전도를 제어하는 제3 터미널을 가진 제1 MOS 트랜지스터로서, 상기 제3 터미널은 제1 테스트 신호를 수신하며, 상기 제1 터미널은 상기 제1 전압 소스에 연결되며, 상기 제2 터미널은 상기 홀수 번호의 열 라인에 연결되는, 상기 제1 MOS 트랜지스터; 및
    채널을 개재하며 서로 떨어진 제1, 제2 터미널과, 상기 제1, 제2 터미널 사이의 전류 전도를 제어하는 제3 터미널을 가진 제2 MOS 트랜지스터로서, 상기 제3 터미널은 제2 테스트 신호를 수신하며, 상기 제1 터미널은 상기 제2 전압 소스에 연결되며, 상기 제2 터미널은 상기 홀수 번호의 열 라인에 연결되는, 상기 제2 MOS 트랜지스터를 포함하는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  22. 제21항에 있어서, 상기 제2 테스트 회로는,
    채널을 개재하며 서로 떨어진 제1, 제2 터미널과, 상기 제1, 제2 터미널 사이의 전류 전도를 제어하는 제3 터미널을 가진 제3 MOS 트랜지스터로서, 상기 제3 터미널은 제3 테스트 신호를 수신하며, 상기 제1 터미널은 상기 제3 전압 소스에 연결되며, 상기 제2 터미널은 상기 짝수 번호의 열 라인에 연결되는, 상기 제3 MOS 트랜지스터; 및
    채널을 개재하며 서로 떨어진 제1, 제2 터미널과, 상기 제1, 제2 터미널 사이의 전류 전도를 제어하는 제3 터미널을 가진 제4 MOS 트랜지스터로서, 상기 제3 터미널은 제4 테스트 신호를 수신하며, 상기 제1 터미널은 상기 제4 전압 소스에 연결되며, 상기 제2 터미널은 상기 짝수 번호의 열 라인에 연결되는, 상기 제4 MOS 트랜지스터를 포함하는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  23. 제22항에 있어서,
    상기 열 라인은 도핑된 단결정 반도체로 형성되며, 상기 제1, 제2, 제3, 제4 MOS 트랜지스터 각각은 상기 열 라인과 일체인 제1, 제2 터미널을 구비하며, 상기 제3 터미널은 폴리??리콘으로 형성되며 상기 채널로부터 절연되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  24. 제22항에 있어서,
    복수의 제1 테스트 회로를 추가로 구비하며, 각 제1 테스트 회로는 홀수 번호의 열 라인에 연결되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  25. 제23항에 있어서,
    복수의 제2 테스트 회로를 추가로 구비하며, 각 제2 테스트 회로는 짝수 번호의 열 라인에 연결되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  26. 메모리 셀을 프로그래밍하는 프로그래밍 터미널을 가진 복수의 터미널을 가진 각각의 메모리 트랜지스터를 가진 부동 게이트 메모리 트랜지스터를 가진 유형의 비휘발성 메모리 셀을 테스트하는 방법에 있어서, 상기 방법은,
    상기 메모리 트랜지스터를 프로그래밍하기에 충분한 제1 전압을 생성하는 단계;
    상기 메모리 트랜지스터의 작동중에 상기 프로그래밍 터미널에 상기 제1 전압을 제공하는 단계;
    상기 메모리 트랜지스터를 프로그래밍하기에 충분하여 상기 제1 전압보다 큰 제2 전압을 생성하는 단계; 및
    상기 메모리 트랜지스터의 테스팅 동안 상기 프로그래밍 터미널에 상기 제2 전압을 제공하는 단계를 포함하는 비휘발성 메모리 셀 테스트 방법.
  27. 제26항에 있어서,
    상기 각 유형의 비휘발성 메모리 셀은 메모리 셀을 프로그래밍하는 프로그래밍 터미널을 가진 복수의 터미널을 가진 각각의 메모리 트랜지스터를 가진 부동 게이트 메모리 트랜지스터를 가지며, 상기 복수의 비휘발성 메모리 셀은 복수의 행과 열로 배열되는 비휘발성 메모리 셀 테스트 방법.
  28. 제27항에 있어서,
    상기 제2 전압을 제공하는 단계는 상기 제2 전압을 비선택된 메모리 셀에 제공하는 비휘발성 메모리 셀 테스트 방법.
  29. 제27항에 있어서,
    상기 제2 전압을 제공하는 단계는 상기 제2 전압을 선택된 메모리 셀에 제공하는 비휘발성 메모리 셀 테스트 방법.
  30. 제27항에 있어서,
    상기 제1 전압은 상기 제2 전압을 감소시킴으로써 생성되는 비휘발성 메모리 셀 테스트 방법.
  31. 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이에 있어서,
    각 메모리 셀은 복수의 터미널을 가진 부동 게이트 메모리 트랜지스터를 가지며, 복수의 행과 열로 배열된 비휘발성 메모리 셀의 어레이로서, 상기 복수의 단말기중 하나는 상기 메모리 셀을 프로그래밍하기 위하여 전압이 제공되는 프로그래밍 터미널인, 상기 비휘발성 메모리 셀의 어레이;
    제1 전압을 생성하는 제1 회로;
    입력, 출력, 입력과 출력 사이에 두 개의 전류 경로를 가지는 바이패스 회로로서, 상기 두 개의 전류 경로중 하나는 상기 입력과 출력 사시에 전압 하강을 가지며, 다른 하나는 상기 출력에 연결된 상기 입력이며, 상기 바이패스 회로는 제어 신호에 대응하여 상기 다른 전류 경로를 따라 상기 입력에 제공된 전압의 방향을 정하는, 상기 바이패스 회로;
    테스트 모드중에 상기 제어 신호를 생성하는 제어 신호 생성기를 포함하고;
    상기 제1 전압은 상기 바이패스 회로의 상기 입력에 제공되며;
    상기 바이패스 회로의 출력은 상기 프로그래밍 터미널에 연결되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  32. 제31항에 있어서,
    동일한 행에 있는 복수의 상기 메모리 셀의 상기 프로그래밍 터미널은 서로 연결되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  33. 제32항에 있어서,
    상기 제1 전압은 테스팅중에 동일한 선택된 행에 있는 메모리 셀의 모든 프로그래밍 터미널에 제공되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  34. 제32항에 있어서,
    상기 제1 전압은 테스팅중에 선택된 복수의 행에 있는 메모리 셀의 모든 프로그래밍 터미널에 제공되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  35. 제31항에 있어서, 상기 바이패스 회로는,
    채널을 개재한 제1, 제2 터미널을 가진 제1 트랜지스터와, 상기 제1, 제2 터미널 사이에 전류 전도를 제어하기 위한 게이트로서, 상기 게이트는 상기 제1 터미널에 연결되며, 상기 하나의 전류 경로는 상기 트랜지스터의 채널을 통하여 흐르고, 상기 다른 전류 경로는 제1 터미널에서 상기 게이트로 향하는, 상기 제 1 트랜지스터 및 상기 게이트;
    채널을 개재한 제1, 제2 터미널을 가진 제어 트랜지스터와, 상기 제1, 제2 터미널 사이에 전류 전도를 제어하기 위한 게이트로서, 상기 게이트는 상기 제어 신호를 수신하며, 상기 제1 터미널은 상기 제1 트랜지스터의 상기 제1 터미널에 연결되는, 상기 제어 트랜지스터 및 상기 게이트를 포함하고;
    상기 제어 트랜지스터의 상기 제2 터미널과 상기 제1 트랜지스터의 상기 제2 터미널은 상기 출력에서 서로 연결되는 전기적 소거 및 프로그래밍가능 판독전용 메모리 어레이.
  36. 메모리 어레이에 있어서,
    각 메모리 셀은 복수의 터미널을 가진 부동 게이트 메모리 트랜지스터를 가지며, 복수의 행과 열로 배열된 비휘발성 메모리 셀 어레이로서, 상기 메모리 트랜지스터는 최소한 제1, 제2 터미널을 가진 유형이며, 소거 작용중, 소거 전압이 상기 제1, 제2 터미널에 인가되며, 프로그래밍중, 프로그래밍 전압이 상기 제1, 2 터미널에 인가되는, 상기 비휘발성 메모리 셀 어레이;
    동일한 행에 메모리 셀의 제1 터미널을 각각 연결하는 복수의 제1 라인;
    동일한 행에 메모리 셀의 제2 터미널을 각각 연결하는 복수의 제2 라인;
    상기 소거 전압을 생성하는 제1 회로;
    상기 프로그래밍 전압을 생성하는 제2 회로; 및
    어드레스 신호를 수신하고 선택된 상기 제1, 제2 라인에 상기 소거 전압 또는 프로그래밍 전압을 제공하는 디코딩 회로를 구비하고;
    상기 메모리 셀은 각 그룹이 복수의 메모리 셀 행을 가지는 복수의 그룹에 배치되는 메모리 어레이.
  37. 제36항에 있어서, 상기 메모리 셀 각각은,
    제3 터미널;
    제4 터미널;
    동일한 행에서 상기 메모리 셀의 제3 터미널을 각각 연결하는 복수의 제3 라인;
    동일한 열에서 상기 메모리 셀의 제4 터미널을 각각 연결하는 복수의 제4 라인을 추가로 구비하며,
    선택된 그룹에서 메모리 셀의 상기 제3, 제4 터미널에 인가된 선택된 전압의 조합은 상기 선택된 그룹에서 프로그래밍 또는 선택된 메모리 셀을 결정하는 메모리 어레이.
  38. 제37항에 있어서,
    상기 디코딩 회로는 제1 디코딩 회로이며, 상기 어레이는
    상기 어드레스 신호를 수신하고, 상기 선택 그룹에서 상기 복수의 제3 라인들중 하나의 제3 라인들 선택하기 위하여 선택 전압을 공급하는 제2 디코딩 회로로서, 상기 선택 메모리 셀은 상기 선택 제3 라인에 연결되는 상기 제 2 디코딩 회로;
    상기 선택 메모리 셀로 프로그래밍될 데이터를 저장하며, 선택 제4라인에 연결된 데이터 스토리지 버퍼를 추가로 포함하고;
    상기 선택 제4 라인은 상기 선택 메모리 셀의 제4 터미널을 연결하는 메모리 어레이.
  39. 제38항에 있어서,
    비선택된 전압을 생성하는 제1 회로; 및
    상기 비선택된 전압을 선택 메모리 셀의 제4 터미널에 연결되지 않은 복수의 제4라인에 연결하는 제2 회로를 더 포함하는 메모리 어레이.
  40. 메모리 어레이에 있어서,
    각 메모리 셀은 복수의 터미널을 가진 부동 게이트 메모리 트랜지스터를 가지며, 복수의 행과 열로 배열된 비휘발성 메모리 셀 어레이로서, 상기 메모리 트랜지스터는 최소한 하나의 터미널을 가진 유형이며, 프로그래밍중, 소거 전압이 선택 메모리 셀의 상기 하나의 터미널에 인가되며, 비선택 전압이 상기 선택 메모리 셀에 연결되지 않은 메모리 셀의 상기 하나의 터미널에 제공되는, 상기 비휘발성 메모리 셀 어레이;
    동일한 열에서 각각 메모리 셀의 제1 터미널을 연결하는 복수의 제1 라인; 및
    어드레스 신호를 수신하고 상기 선택 메모리 셀의 제1 터미널에 연결되지 않은 상기 제1 라인들에 상기 비선택 전압을 제공하는 디코딩 회로를 포함하는 메모리 어레이.
  41. 제40항에 있어서, 상기 디코딩 회로는,
    채널이 개재된 제1 터미널과 제2 터미널과, 성가 제1, 제2 터미널 사이에 전류 전도를 제어하는 게이트를 각각 가진 복수의 트랜지스터를 더 포함하며,
    상기 복수의 트랜지스터 각각은 상기 제1 라인중 하나에 연결된 상기 제1 터미널, 상기 비선택 전압에 연결된 상기 제2 터미널, 상기 어드레스 신호레 연결된 상기 게이트를 가지는 메모리 어레이.
  42. 제41항에 있어서,
    상기 제1 라인들은 도핑된 단결정 실리콘으로 형성되며, 상기 트랜지스터 각각은 상기 제1 라인에 컷(cut)을 가지며, 상기 컷 위로 게이트로서 상기 채널을 형성하는 메모리 어레이.
  43. 제42항에 있어서,
    상기 게이트는 도핑된 다결정 실리콘으로 형성되는 메모리 어레이.
  44. 음전압 펌프 회로에 있어서,
    디코딩된 클럭 신호를 수신하는 제1 입력;
    음전압을 수신하는 제2 입력;
    채널이 개재된 제1, 제2 터미널과, 상기 제1, 제2 터미널 사이에 전류 흐름을 제어하는 게이트를 가지는 제1, 제2 PMOS 트랜지스터를 구비하며,
    상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 상기 제1 터미널은 서로 연결되고 상기 제2 입력에 연결된 상기 펌프 회로의 출력이 되며, 상기 PMOS 트랜지스터의 제2 터미널은 상기 제2 PMOS 트랜지스터의 상기 게이트에 연결되며, 상기 제1 PMOS 트랜지스터의 상기 게이트는 상기 제2 PMOS 트랜지스터의 상기 제2 터미널과 상기 제1입력에 연결되는 음전압 펌프 회로.
  45. 제44항에 있어서,
    상기 음전압을 수신하기 위하여 상기 제2 입력에 연결되며 개시 전압을 상기 제1입력에 제공하는 개시 회로를 추가로 포함하는 음전압 펌프 회로.
  46. 제45항에 있어서,
    상기 디코딩된 클럭 신호가 정전압인 경우 상기 개시 전압은 상기 음전압 펌프 회로의 출력이며 비선택된 신호를 나타내는 음전압 펌프 회로.
  47. 메모리 어레이에 있어서,
    복수의 터미널을 가지는 부동 게이트 메모리 트랜지스터를 각각 가지는 복수의 메모리 셀을 각각 가지는 복수의 그룹에 배열된 비휘발성 메모리 셀 어레이로서, 상기 메모리 트랜지스터는 최소한 하나의 터미널을 가지는 유형이며 소거 작용중 소거 전압이 선택된 그룹의 메모리 셀의 상기 하나의 터미널에 제공되며, 비선택 전압이 나머지 전압의 상기 하나의 터미널에 제공되는, 상기 비휘발성 메모리 셀 어레이;
    어드레스 신호와 클럭 신호를 수신하며, 이에 대응하여 디코딩된 신호를 생성하는 디코딩 회로로서, 상기 디코딩된 신호는 상기 선택 그룹의 메모리 셀에 제공될 디코딩된 클럭 신호 또는 나머지 그룹들에 제공된 디코딩된 비클럭 신호인, 상기 디코딩 회로;
    각각의 그룹에 각기 연결되는 복수의 네가티브 펌프 회로로서, 각각
    상기 디코딩된 신호를 수신하는 제1 입력,
    음전압을 수신하는 제2 입력,
    채널을 개재한 제1, 제2 터미널과, 제1, 제2 터미널 사이의 전류 흐름을 제어하기 위한 게이트를 각각 가지는 제1, 제2 PMOS 트랜지스터를 포함하는, 상기 네가티브 펌프 회로를 구비하고;
    상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 상기 제1 터미널은 서로 연결되고 상기 제2 입력에 연결된 상기 펌프 회로의 출력이 되며, 상기 PMOS 트랜지스터의 제2 터미널은 상기 제2 PMOS 트랜지스터의 상기 게이트에 연결되며, 상기 제1 PMOS 트랜지스터의 상기 게이트는 상기 제2 PMOS 트랜지스터의 상기 제2 터미널과 상기 제1입력에 연결되며,
    상기 펌프 회로의 상기 출력은 각 그룹에서 상기 메모리 셀의 상기 하나의 터미널에 연결되는 메모리 어레이.
  48. 제47항에 있어서,
    상기 음전압을 수신하기 위하여 상기 제2 입력에 연결되며 개시 전압을 상기 제1입력에 제공하는 개시 회로를 추가로 포함하는 메모리 어레이.
  49. 제48항에 있어서,
    상기 디코딩된 신호가 디코딩된 비클럭 신호인 경우 상기 개시 전압은 상기 음전압 펌프 회로의 출력인 메모리 어레이.
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