CN1560873A - 闪速存储器阵列 - Google Patents

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Abstract

一种新型闪速存储器阵列具有存储器单元(41a，40b)的阵列，每个存储器单元是具有多个端子的浮栅存储器晶体管。该存储器单元(40a，40b)配置成多行和多列，用字线连接相同行中的存储器单元。行解码器(44)位于靠近一侧存储器阵列并连接到多个字线，用于接收地址信号和用于提供低电压信号。多个编程线(D0－D7)连接到阵列的多行存储器单元(41a，41b)，一个编程线连接到相同行中的存储器单元。该多个编程线(D0－D7)与多个字线成直线但空间分开，并且仅仅伸展到行解码器(44)。高电压发生电路(100)位于靠近阵列的另一侧，即相对的一侧，并且被连接到多个编程线(D0－D7)，用于接收地址信号和用于在此响应给多个编程线提供高电压信号。

Description

闪速存储器阵列
本申请要求名称为闪速存储器阵列的1997年9月19日申请的美国临时申请60/059349、名称为负电压泵电路的1997年9月19日申请的美国临时申请60/059683、名称为闪速存储器阵列的编程和测试的1997年9月23日申请的美国临时申请60/059797的权益。
技术领域
本发明涉及用于编程和测试非逸失性存储器单元的非易失性存储器阵列结构。本发明还涉及用在非易失性存储器阵列中的负性泵的电路。
背景技术
闪速存储器单元在本领域是公知的。通常它们以包括多个列和行的阵列形式构成。在1998年7月2日申请的美国待审专利申请序号09/110,096中公开了闪速存储器单元的例子，在此作为参考。存储器单元一般配置成阵列。在美国专利U.S.5,493,534中公开了阵列的一个例子。用在非易失性存储器阵列中的负电荷泵在本领域也是公知的。例如参见U.S.4,673,829；U.S.5,406,517和U.S.5282,170。
发明内容
公开了新型闪速存储器阵列的各种方案。本发明的一种电可擦除和可编程只读存储器阵列，所述阵列包括：
存储器单元阵列，每个存储器单元包括具有多个端子的浮栅存储器晶体管，所述存储器单元阵列配置成多行和多列；
连接到所述阵列的所述多行存储器单元的多个字线，同时一条字线连接到相同行中的存储器单元；
行解码器，其位于靠近所述阵列一侧并连接到所述多个字线，用于接收地址信号和用于将低电压信号提供给在此响应的所述多个字线；
连接到所述阵列的所述多行存储器单元的多个编程线，
所述多个编程线与所述多个字线平行但空间分开，并且仅仅扩展到所述行解码器；和
高电压发生电路，其位于靠近所述阵列的另一侧，即相对的一侧，并且连接到所述多个编程线，用于接收所述地址信号和用于将高电压信号提供给在此响应的所述多个编程线。
新型阵列的一个方案是：每个存储器单元包括具有多个端子的浮栅存储器晶体管，存储器单元以多列和多行配置。多个字线被连接到存储器单元的多个行，同时一个字线连接到相同行的存储器单元。行解码器位于靠近存储器阵列的一侧并被连接到多个字线，用于接收地址信号和用于将低电压信号供给在此响应的多个字线。多个编程线被连接到所述阵列之存储器单元的多个行。该多个编程线与该多个字线共线但相互分开并且仅仅伸展到行解码器。高电压发生电路位于靠近阵列的另一侧，即相对的一侧，并且被连接到该多个编程线，用于接收地址信号和用于将高电压信号供给在此响应的多个编程线。
本发明的其它方案，包括各种字线或行线搭接到金属线以提供较好的导电性；在非易失性存储器单元上提供测试图形；在非易失性存储器单元上提供应力测试；相同页或扇区的所有行共用解码电路用于擦除和编程；提供将非编程电压供给所有非选择单元的小型解码电路；和提供负电压泵。
附图说明
图1(a)是用在本发明存储器单元第一实例的剖面示意图；
图1(b)是使用1μmCMOS设计规则的图1(a)所示单元第一实例的顶部布置图；
图2是图1(a)所示存储器单元第一实例的剖面示意图，表示了耦合电容的原理；
图3是用在本发明存储器单元第二实例的剖面示意图；
图4是用在本发明存储器单元第三实例的剖面示意图；
图5(a)是用在本发明存储器单元第四实例的剖面示意图；
图5(b)是使用1μmCMOS设计规则的图5(a)所示用在本发明单元第四实例的顶部布置图；
图6是用在本发明存储器单元第五实例的剖面示意图；
图7(a-b)是用在本发明存储器单元第六实例的剖面示意图；
图8是使用图1-7所示存储器单元之存储器阵列结构的一个实例的平面示意图；
图9是图8所示一部分阵列的详细电路示意图；
图10是图8所示存储器阵列结构的详细平面示意图；
图11是图10所示一部分阵列的详细电路示意图；
图12a是用于测试存储器阵列之存储器单元的图10所示的该部分存储器阵列以及仅仅在编程期间通电的AC码电路系统的详细示意图；图12b是AC码电路系统布置的平面示意图，其表示了设计的小型化；
图13是存储器阵列中多晶硅字线搭接到金属线上的顶视图；
图14是存储器阵列中扩散线搭接到金属线上的顶视图；
图15是用在存储器阵列中的用于将高电压提供给控制栅的电压发生器的电路图；
图16是产生供给ARVSS之电压的电路示意图，该电压供给存储器阵列中存储器单元的源极；
图17是概括在编程/擦除/读出操作中供给选择和非选择单元之电压的图表；
图18是局部负电荷泵的方框图，其中局部电荷泵是与存储器单元的每页或扇区相联系的；
图19是表示用在存储器阵列中的全局电荷泵和局部电荷泵分布的方框图；
图20是图18所示一部分局部电荷泵的详细电路图；
图21是用在存储器阵列中各种信号电压作为时间的函数的曲线，表示了因电荷泵导致的泵浦作用；
图22是用在存储器阵列中另外的各种信号电压作为时间的函数的曲线，表示了因电荷泵导致的泵浦作用。
具体实施方式
本发明中，公开了闪速存储器阵列。能够使用具有任何类型的闪速存储器单元。但是，特别适合使用下述闪速存储器单元。
闪速存储器单元
图1(a)示出存储器单元10的一个实例。存储器单元10包括半导体基片12，具有在其间分开的源极14，漏极16和沟道18。选择栅20位于沟道18的第一部分38上，其由第一绝缘层22分开。尽管在图1(a)中选择栅20示为重叠一部分漏极16，但是选择栅20重叠漏极16不是主要的。选择栅20是被沉积在基片12上的第一多晶硅层。不同于US4462090中所说明的寻址栅，用在存储器单元10中的选择栅20是平面的，因此不需要经过不对中。第一绝缘层22能够是诸如氧化硅的传统绝缘材料。
由第二多晶硅层构成的浮栅24具有两个部分：在选择栅20上的并由第二绝缘层26分开的第一部分，和在基片12上的并由第三绝缘层28分开的第二部分。浮栅24的第二部分扩充到在选择栅20和源极14之间的一部分沟道18上。另外，浮栅24的第二部分扩充到源极14上。
控制栅30在选择栅20和浮栅24上，由第四绝缘层32分开。存储器单元10由供给在四个端子即源极14、漏极16、选择栅20和浮栅24上的电压控制。
图1(b)示出存储单元10的布置图，其是基于使用1μmCMOS技术设计规则设计的。由于下面要讨论的单元的可量测性，单元尺寸可以减小到接近直接正比于定标技术(scaled technology)的线宽。例如使用1μmCMOS技术，n+漏极区16能够是0.3μm深；n+源极区14能够是0.5-0.6μm深；第一绝缘膜区22能够是180的热生长SiO2膜；第三绝缘膜区28能够是100的热生长SiO2膜；第二绝缘膜区26能够是具有250SiO2等价厚度的ONO膜；第四绝缘膜区32能够是另一具有250SiO2等价厚度的ONO膜。选择栅20的长度能够是1μm；全部浮栅24的长度能够是1.1μm，具有0.5μm在选择栅上的重叠和0.6μm直接在基片上；控制栅30的长度能够是1.1μm，具有0.25μm重叠选择栅20和0.85μm重叠浮栅24。
通常根据下述步骤制造存储器单元10：
a)在第一导电类型的半导体基片12上形成绝缘的有源器件区；
b)在半导体基片12的有源器件区上形成第一绝缘膜22；
c)在定义第一沟道区的基片的有源器件区上通过第一绝缘膜22形成选择栅20；
d)在没有被选择栅20覆盖的有源器件区上形成第三绝缘膜28，在选择栅20上形成第二绝缘膜26；
e)在定义第二沟道区的半导体基片12上通过第三绝缘膜28和在选择栅20上通过第二绝缘膜26形成浮栅24；
f)在选择栅20和浮栅24上形成第四绝缘膜32；
g)在选择栅20和浮栅24上通过第四绝缘膜32形成控制栅30；
h)利用第二导电类型诸如砷的离子注入，利用分别掺杂源极和漏极区14和16，形成源极区14和漏极区16。通常，隔离体(spacer)靠近浮栅24和选择栅20放置。砷以大约为1×1015到1×1016个离子/cm2的浓度注入，并且注入电压为30Kev到80Kev。由于形成周边晶体管LDD结用以减小短沟道晶体管热电子效应所要求的隔离体的出现，注入的砷将很少或没有与浮栅24重叠。此后，砷注入的横向扩散将使砷杂质到达基本上接近浮栅24和选择栅20侧壁的区域。但是，浮栅24和源极区14之间的重叠不足以允许单元工作所要求的Fowler-Nordheim隧穿幅值。因此，要求第二注入以形成较大程度重叠浮栅24的较深源极区14；
i)利用第二导电类型诸如磷的离子注入，在有或没有隔离体靠近浮栅24侧壁放置并引起在源极区14中离子注入通过热扩散的横向扩散的情况下，形成被一部分浮栅24重叠的源极区14。磷以大约为1×1014到1×1016个离子/cm2的浓度注入，并且注入电压大约为30Kev到80Kev。由于鳞比砷具有1.5到2倍的较深注入范围和2到3倍的较高扩散常数，注入的鳞形成了比漏极区16较深的源极区14。较深的源极结引起与浮栅24较大的重叠，其提供了用于擦除操作的隧道效应区。具有鳞注入的源极区的较高浓度还使在源极结和源极到隧道氧化物界面区之间的电压降最小化，使得能够感应出较高的隧道电流。具有较深源极结的另一原因是其将具有较高的接地栅或负栅加速结击穿电压，更重要的是，其具有较低的引起从源极结到基片漏电的带到带隧道电流。带到带隧道电流将使过负载出现在共芯片的乘法器上，引起低Vcc工作困难。
擦除或写入“1”
为了写入“1”或者擦除存储器单元10，使得存储单元10处于导电状态，将例如为12V的高电压加到源极S14。漏极D16，选择栅SEL20和控制栅CG30都处于地电势。由于在浮栅24和选择栅20之间和在浮栅24和控制栅30之间的高电容性耦合，由于在源极区14和浮栅24之间很低的电容性耦合以及在源极区16和浮栅24之间的重叠，很大比例的所加电压出现在源极区14和浮栅24上。这引起通过Fowler-Nordheim隧道效应机制电子从浮栅24隧穿到源极区14，但不会到达基片。
图2示出了电容耦合元件。浮栅和源极之间的电压差ΔVf-g可以表示为：
ΔVf-g＝Vs(C(f-Cg)+C(f-sel))/(C(f-Cg)+C(f-sel)+C(f-s))＝VsRe
这里Re是擦除操作期间的耦合比率，和
Re＝(C(f-Cg)+C(f-sel))/(C(f-Cg)+C(f-sel)+C(f-s))
Vs是源极电压；C(f-Cg)是在浮栅和控制栅之间的总的耦合电容；C(f-sel)是在浮栅和选择栅之间的总的耦合电容；C(f-s)是在浮栅和源极之间的总的耦合电容。
根据上述给出的尺寸，擦除耦合比率Re为89％。由于Vs是12V，10.68V的总电压出现在100A隧道效应的氧化物(即第三绝缘膜28)上，其足以感应出从源极区14和浮栅28的足够的隧道电流，并引起浮栅28正向充电。
在源极电压为12V时，在源极结上可以发生带到带的隧道效应机制，其将增加源极电流的幅值。由于共芯片电压乘法器通常用作为供应高电压，带到带的隧道电流将要求更强的电压乘法器设计。
擦除单元10的一种方法是给控制栅30加负偏置(-8到-10V)，同时保持选择栅20为地电势或者为与控制栅30相同的负偏置，并且将源极14上的电压仅仅升高到5V或接近Vcc，例如为6-7V。该方法的优点是源极电压现在处于较低的电势。通过减小源极电压，人们可以直接从Vcc电源或从仅具有较少泵浦级的电压乘法器中供给该源极电压，有较高的电流供应能力。
编程或写入“0”
为了将“0”写入存储器单元10，使得存储单元10处于非导电状态，将例如为5到8V的高电压加到源极S14。将10到12V的第二高电压加到控制栅30。漏极电压保持在0V或者在0.3到1.0V量级的较小偏置电压上。选择栅20下面的恰好在晶体管阈值电压Vt之上的小电压例如Vt+ΔV(这里ΔV为0.1到0.5V)加到选择栅20上。选择栅20上的电压使晶体管在微安量级上从漏极16到源极14流过一个小电流。由于加在控制栅30和源极区14上的高电压，在浮栅24上的电势耦合很高。浮栅电压Vf由下述方程可以得到：
Vf＝(Vcg*C(f-Cg)+Vsel*C(f-sel)+Vs*C(f-s))/(C(f-Cg)+C(f-sel)+C(f-s))
这里Vcg是加到控制栅30上的电压；Vsel是加到选择栅20上的电压；Vs是加到源极14上的电压；
C(f-Cg)，C(f-sel)和C(f-s)与前述定义相同。
施加Vcg＝12V，Vs＝8V和Vsel＝1V，则Vf＝9.1V。该电势引起沟道近区34被拉高。在沟道18上面的浮栅24左边沿下面的基片12的表面电势被估计为大约1V，低于浮栅电压或8V。由于选择晶体管恰好被偏置在阈值电压之上，选择栅20下面的沟道电势接近于为0V或小的偏置电压的漏极电压，正如前述。因此，在紧靠选择栅20下面的沟道18中的区域和紧靠浮栅24下面的沟道18中的区域上产生了近似为8V的电压差。在紧靠选择栅20下面的沟道的区域和紧靠浮栅24下面的沟道的区域之间的间隙宽度近似为200到400。因此就产生了2到4MV/cm的电场，其高得足以引起热电子从沟道18注入到浮栅24并且将浮栅24充电到非导电状态。
在浮栅24和选择栅20之间，在浮栅24和控制栅30之间和源极区14和浮栅24之间的重叠区域形成了存储单元的电容性耦合元件。这些区域是垂直堆积或者沿侧壁形成。由于垂直堆积元件的比率与定标无关以及侧壁元件的电容仅仅依赖于多晶硅栅的厚度而非定标尺寸，存储器单元10的耦合比率将不随定标的传统单元的耦合比率发生衰减。
由于由选择栅20和控制栅30提供的对浮栅24的高耦合比率，浮栅24的宽度并不比图1(b)所示的有源扩散区的宽度宽。由于这个原因，存储器单元10的尺寸可以与传统堆积栅型闪速单元尺寸相比或小于它，传统堆积栅型闪速单元要求在浮栅和场氧化物区之间有某些重叠以增加耦合比率。
另外，由于分栅结构，存储器单元10不具有堆积栅单元的过擦除问题。此外，存储器单元10的一个独特的特性是选择栅20的长度能够被限定在最小的线宽上。不同于传统的分栅结构，存储器单元10对对准变化是完全不灵敏的。这消除了在传统分栅型闪速存储器单元中常见的穿通和漏电问题，这在美国专利US5,029,130中进行了示例。因此，存储器单元10优越于传统的堆积和分栅单元。
由于低的编程和擦除电流的性质，编程和擦除操作所要求的高电压可以有共芯片电压乘法器提供。电压乘法器可以在单一的5V，3.3V或者更低的电源下工作。因此，该单元允许存储器阵列在5V，3.3V或者更低电压的单一电源下工作。
存储器单元110的第二实例示于图3的示意剖面图中。存储器单元110具有与图1(a)所示实例的相同元件。因此，相同的数字用于指定类似的部件。图3所示的第二实例和图1(a)所示的第一实例之间的差别仅仅是控制栅30包裹着浮栅24，并且扩展到源极区14，但是从那里被绝缘。存储器单元110的优点是两方面：(1)控制栅30完全包裹着浮栅24使得在控制栅30和浮栅24之间的不对准将不影响单元110的耦合比率。(2)源极区14上的隧道氧化物区即位于靠近浮栅24边沿的第三绝缘层28部分通常非常脆弱，在源极区离子注入工艺诱导下损坏。借助完全包裹着浮栅24的控制栅30包括弯角，其用作为保护隧道氧化物的完整性。但是，为了使源极结到达隧道氧化物区下面的层次，在沉积控制栅30之前就形成n区14a。n区14a的形成是在形成浮栅24之后和在形成第四绝缘层32之前或之后通过直接离子注入完成的。注入离子的种类可以是AS或P+。随后进行热激发使注入离子扩散到浮栅下面的区域中。
图4中示出了存储器单元210第三实例的剖面示意图。同样，由于存储器单元210类似于存储器单元110和存储器单元10，因此类似部件被指定为类似的数字表示。存储器单元210与存储器单元110和存储器单元10之间的差别仅仅是：1)存储器单元210的控制栅30在漏极区16上具有一个与选择栅20的边沿对准的边沿；和2)存储器单元210的控制栅30在源极区14上具有另一个与浮栅24的边沿对准的边沿。
在控制栅30形成之前，限定选择栅20和浮栅24，使得选择栅20的左边沿和浮栅24的右边沿伸过控制栅30的极限尺寸。在控制栅30确定之后，控制栅30用作为刻蚀掩膜以刻蚀选择栅20的左边沿和浮栅24的右边沿。存储单元210的主要优点是单元尺寸小于存储器单元110和10。缺点是选择栅20的长度是控制栅30和选择栅20之间非对准的函数，以及浮栅24的长度是控制栅30和浮栅24之间非对准的函数。
图5(a)中示出了存储器单元310第四实例的剖面示意图。同样，由于存储器单元310类似于存储器单元210，110和10，因此类似部件被指定为类似的数字表示。差别是沟道18被分成三个区。正如前述，选择栅20定位在沟道18的第一部分38上，通过第一绝缘层22从那里分开。浮栅24具有在选择栅20上面的第一部分并且从那里进行绝缘，和具有在基片12上面的第二部分并且从那里进行绝缘以及扩展到在选择栅20和源极区14之间的沟道18的第二部分37上。控制栅30具有在浮栅24上面的部分并且从那里进行绝缘，和具有在选择栅20上面的部分并且从那里进行绝缘，以及是在沟道18的第三部分36上并且从那里进行绝缘。另外，控制栅30伸展到漏极区16的上面，与漏极区16不接触。对漏极区16的访问是通过基片12上的漏极线完成的。图5(b)中示出了第四实例的布置图。借助存储器单元310，控制栅30还用作为存储器阵列的字线。选择存储器单元310，当控制栅30偏置在高电压或Vcc时，其接通直接在控制栅30下面的沟道18的部分36。偏置选择栅20使得沟道18的部分38在读期间总是接通。存储器单元310是按与存储器单元210，110和10相同的机制进行编程和擦除的。
图6中示出了存储器单元410第五实例的剖面示意图。存储器单元410类似于存储器单元310。存储器单元410与存储器单元310之间的差别仅仅是选择栅20具有一个与浮栅24的边沿对准的边沿，使用说明存储器单元210时说明的类似的自对准技术。因此，控制栅30直接在浮栅24和沟道18上，但不直接在选择栅20上。类似于存储器单元310的实例，存储器单元410具有包括三部分38，37和36的沟道，在该三部分38，37和36上分别具有选择栅20，浮栅24和控制栅30。存储器单元410的工作原理与存储器单元310的工作原理相同。
参考图7a，其示出了存储器单元510第六实例。存储器单元510类似于存储器单元210。存储器单元510与存储器单元210之间的差别仅仅是控制栅30具有与浮栅24的第一边沿和第二边沿对准的第一边沿和第二边沿，使用说明存储器单元210时说明的类似的自对准技术。因此，控制栅30直接在浮栅24和沟道18上，但不直接在选择栅20上。另外，由于控制栅具有与浮栅24的两个边沿对准的两个边沿，该结构是自对准的。存储器单元510的工作原理与存储器单元210的工作原理相同。另外，存储器单元510具有按前述存储器单元10所说明的方法形成的源极区14和漏极区16。
参考图7b，其示出了存储器单元610第六实例的另一种变化。存储器单元610类似于存储器单元510。存储器单元610与存储器单元510之间的差别仅仅是选择栅20还具有与浮栅24边沿和控制栅30边沿对准的边沿。因此，控制栅30具有与浮栅24第一边沿和选择栅20的一个边沿对准的第一边沿。控制栅30具有与浮栅24第二边沿对准的第二边沿。存储器单元610还具有按前述存储器单元10所说明的方法形成的源极区14和漏极区16。存储器单元610的工作原理与存储器单元510的工作原理相同。
存储器单元510和610的优点是控制栅30具有与浮栅24的第一边沿和第二边沿对准的第一边沿和第二边沿，由此能够消除在控制栅30和浮栅24之间因未对准导致的敏感性。当控制栅30非均质地刻蚀时，刻蚀工艺能够通过要变成控制栅30的多晶硅层、通过在控制栅30和浮栅24之间的绝缘层32进行，直到浮栅24按上述两个边沿的限定被完全刻蚀为止。然后，当刻蚀进行到浮栅24和选择栅20之间的绝缘区26时，由于绝缘区26(一般为二氧化硅)能够用作为刻蚀阻挡，在此刻蚀停止。当刻蚀进行到二氧化硅26时，刻蚀减慢，由此表明刻蚀工艺的结束。对于存储器单元610，选择栅20和基片沟道18之间的氧化物层22能够用作为自对准刻蚀工艺中的刻蚀阻挡。但是，为了刻蚀通过选择栅20，需要掩膜步骤以保护剩余的存储器单元、单元是其一部分的存储器阵列、以及周边区域，这些未被选择栅20覆盖。
最后，存储器单元510的另一优点是可以有逐步阶梯高度转变(gradual step height transition)。在存储器单元510中，从选择栅20到浮栅24和控制栅30具有在高度上的逐次变化。由于有在高度上的逐次变化，不存在突变步骤，使潜在阶梯覆盖区问题(potentialstep coverage problem)最小化。另一方面，存储器单元610将具有不利阶梯覆盖区问题(worse step coverage problem)，并且选择栅20的长度将受到控制栅30和选择栅20之间对准的影响。但是，存储器单元610可以在面积上比存储器单元510小。
存储器单元10，110，210，310，410，510或610能够用在1996年3月18日申请的美国专利申请08/619,258公开的阵列中，其公开在此作为参考。另外，存储器单元10，110，210，310，410，510或610能够用在图8所示的阵列中。存储器单元分别以右阵列和左阵列40a和40b布置。
在优选实例中，存储器单元在每一个阵列40a和40b中以每行512个单元布置。一组八行的闪速单元构成一页。在每一个阵列40a和40b中有256页，或者2048(8×256)行的单元。因此，每一个阵列40a和40b中全部包含了大约为1兆(8×256×512)个单元，两个阵列40a和40b结合具有2兆个单元。字线解码器42置于右存储器阵列40a和左存储器阵列40b之间，并将它们分开。字线解码器42在一个时间仅仅启动存储器阵列40a或40b的一个。字线解码器42解码地址信号44和选择256页线的一个，以及在所选择页的八个字线中选择一个字线。因此，每个页线启动八行单元或(8×512)个或4096个单元。所选择页线还被进一步解码为八个字线，每个字线被连接到在那个行中的每个单元的选择栅20上。
类似地，靠近右边存储器阵列40a或靠近左边存储器阵列40b分别是控制栅和AVSS驱动器46a和46b。响应地址信号44，每个控制栅和AVSS驱动器46a和46b产生控制栅信号congx和地信号agndx(这里x是从0到255)，其施加到一个存储器阵列40a或40b的一页上。因此，控制栅和AVSS驱动器46a产生256个cong信号和256个agnd信号，每个cong信号施加到右边存储器阵列40a一页的单元的控制栅30上，每个agnd信号施加到右边存储器阵列40a一页的单元的源极14上。控制栅和AVSS驱动器46b还产生256个cong和agnd信号，每个cong和agnd信号施加到左边存储器阵列40b一页上。这示于图9中。尽管图9示出了具有两个晶体管的每个存储器单元，应当注意这仅仅是为说明的目的，并且至此是说明存储器单元。
Cong信号由电荷泵100提供具有高电压，如图15所示。尽管图8中所示的存储器阵列是两个电荷泵100，对于控制栅驱动器46a和46b中的每个各带有一个(电荷泵100)，但是很清楚，一个单电荷泵100能够给两个控制栅驱动器46a和46b提供高电压信号。
ARVSS信号通过电源82提供，如图16所示。类似于电荷泵100，图8中所示的存储器阵列能够为每个控制栅驱动器和AVSS驱动器46a和46b提供一个电源82，或者单电源82能够给两个控制栅驱动器和AVSS驱动器46a和46b提供电压信号。电源82提供6-8V电压，其在擦除和编程期间提供给ARVSS。在读出期间，3.5V的电压从VDD提供并且通过晶体管84提供。
在单元的每一页中，有8个cong线，每个都提供电给一行的存储器单元。但是，在单元的每一页中，仅有4个agndx线，每个都提供电给两行的存储器单元。存储器单元配置为具有源极14相互连接在一起的相邻行的单元。因此，在每页中仅仅需要4个agndx线以给8行的单元供电。
对于每个存储器阵列40a和40b有八(8)个传感放大器50。因此，每个传感放大器50用作存储器单元列的一个I/O块，其由64位线的存储器阵列40a或40b构成。由于正如前面所说明的，每个存储器子阵列40a和40b包括512列的存储器阵列，在每个存储器阵列40a或40b中有8个I/O块。第一传感放大器50a1将用作存储器I/O块1，其包括连接到位线0-63的存储器单元。第二传感放大器50a2将用作存储器I/O块2，其包括连接到位线64-127的存储器单元，等等。在读出或编程期间，在每个I/O块中选择64位线的特定一个是由地址线A0...A5完成的。另外，传感放大器50a和50b能够被结合成仅仅为8个传感放大器用于存储器阵列40a和40b，其带有选择存储器阵列40a或存储器阵列40b的地址线A17。
在读出操作期间，Y通电路60将所选择的位线连接到合适的传感放大器。在读出操作期间A/C码电路70是不工作的。在字节编程期间，Y通电路60将所选择的位线连接到合适的数据缓存器80，同时A/C码解码电路70将每个存储器I/O块中没有选择的位线连接到电压源Vcc(见图11和12(a和b))以防止电流在没有选中单元中的流动。
尽管图9所示的A/C码电路70是作为接近存储器阵列40a或40b的“顶部”定位的，即在定位在Y通电路60和传感放大器50和数据缓存器80一侧的相反侧上，这仅仅是为了说明而示例性的。实际上，A/C码电路70布置在存储器子阵列40a和40b上，如图10和12(a和b)所示。
正如图10中所示，I/O块中的每个64位线也向为通道晶体管(passtransistor)的Y通电路60供电。每个Y通电路60接收列选择信号Yx(x＝0-63)。列选择信号Yx是从选择左边或右边存储器阵列50a和50b的地址信号A0...A5和A17解码来的信号。每个Y通电路60将I/O块的每个位线连接到传感放大器50，与该I/O块相关。选择左传感放大器50b或选择右传感放大器50a是由地址线A17完成的。
当地址信号A0...A5的一个组合选择了I/O块中的特定位线时，在其它七个I/O块之一个中的对应位线也被选择了。例如，如果地址线A0...A5上的地址信号使得选中了来自I/O块1(0-63位线)的位线10，则也选中来自I/O块2(64-127位线)的位线74和来自I/O块3(128-193位线)的位线138等。简言之，当来自存储器子单元的编程或读出操作发生了给Y通电路通电时，就能够同时进行8个数据信号的编程或读出操作。
参考图11，其示出了A/C码解码电路70，Y通晶体管60，传感放大器50和与64位线的I/O块1相联系的数据缓存器80的示意图。
参考图12，其较详细示出了图11中所示的A/C码解码电路70的一个例子。A/C码解码电路70接收地址线A0...A5以及求反信号线A0... A5。因此，12个地址线给每个A/C码解码电路70供电。依赖于每个地址信号是否给通道晶体管的栅极供电，相关位线被连接到或不被连接到电压源Vcc。例如，为了将位线0连接到Vcc，地址信号A0，A1，A2，A3，A4和A5之一个将不得不为高。对于位线1，地址信号 A0，A1，A2，A3，A4和A5之一个将不得不为高。正如前面所讨论的，A/C码电路70在字节编程期间将没有选中的位线连接到Vcc。因此，在字节编程期间，仅仅A17使能存储器阵列50a或存储器阵列50b。而且，在每个I/O块中，64位线的63将通过A/C码电路70被连接到Vcc。
参考图12(b)，其示出了位线布置和形成一部分A/C码电路70之相关晶体管的平面图。从图12(b)可以看出，A/C码电路70的布置是非常紧凑的，很象ROM码布置图。
类似地，每个Y通晶体管60接收列选择信号Yx(其也是从地址信号A0，A1，A2，A3，A4和A5及A17解码来的)并且将选择的位线连接到数据缓存器80。如果供给数据缓存器80的信号D为高，(或者输入数据＝“1”)，则选择的位线被连接到Vcc----恰好与相同I/O块中所有剩余的63位线一样。当输入数据＝“1”时，单元保持在被擦除状态。如果供给数据缓存器80的信号D为低，(或者输入数据＝“0”)，则选择的位线被连接到Vcc。这编程所选择的单元。
每个字线是由多晶硅1(多晶1)层做成的。每个单元的每个浮栅24是由多晶硅2(多晶2)层做成的。连接到单元控制栅30的每个congx线是由多晶硅3(多晶3)层做成的。连接到单元源极14的每个agndx线是由基片上的扩散层做成的。最后，连接到单元漏极16的每个位线是由金属1(金属1)层做成的。
Congx线(多晶3)是从阵列40a或40b的周边即从控制栅和AVSS驱动器46a或46b上向字线解码器42供电的，并且在编程和擦除期间带有高电压，和与字线(多晶1)平行。它们不交叉字线，它们也不交叉位于阵列40a和40b之间的字线解码器42。而且，由于agndx线(扩散)是从阵列40a或40b的周边即从控制栅和AVSS驱动器46a或46b上向字线解码器42供电的，并且在编程和擦除期间带有高电压以及与字线(多晶1)平行，它们不交叉字线，它们也不交叉位于阵列40a和40b之间的字线解码器42。而且，由于cognx线(多晶3)和agndx线(扩散)仅从周边从向对应的存储器子阵列供电，不交叉位于存储器于阵列40a和40b之间的字线解码器42，因此控制栅/AVSS驱动器46a或46b的设计允许该电路具有在Y方向(与多晶1/多晶3/扩散线的垂直方向)上为双倍的存储器单元的节距。这允许对控制栅阵列接地或AGNDx驱动器46a或46b有较容易的布图设计。通过将字线解码器42和字线从congx线分开，其带有相互来的高电压和高电压源100，借助其间的存储器阵列，能够使高电压的有害影响最小。
为了减小字线(多晶1)和阵列Vss(或AGND)线(扩散)电阻，采用了第二金属层(金属2)。金属2层完全用作各种线的相互搭接或连接。金属2层与行线(多晶1)，cognx线(多晶3)和agndx线(扩散)平行对准，与位线(金属1)垂直。因此，金属2层定位在每个多晶1，多晶3和扩散线上并交叉金属1线。在控制栅线(congx线，其是多晶3)工作时，电阻不是关键。因此，每页的控制栅线(congx，或多晶3)在存储器阵列的结尾是短路的。
由于每个阵列40a和40b是由多页构成的，因此相对于一页来解释各种线的搭接。一页中字线(多晶1)的搭接示于图13中，并如下所述。一页中有八个字线，指定为WL0，WL1，WL2，WL3，WL4，WL5，WL6和WL7。四个金属2线的每一个都连接到靠近单元0，单元64，单元128等的字线WL0，WL2，WL4和WL6的每一个。另外四个金属2线的每一个都连接到靠近单元32，单元96，单元160等的字线WL1，WL3，WL5和WL7的每一个。因此，奇数和偶数字线交替地搭接空间32分开的单元。金属2到多晶1的搭接是经过从金属2到金属1用从金属1到紧靠近它的多晶1之接触实现的。
对于在每页中扩散线或AGND的搭接，图14示出了该搭接，并且按照下述。在每页中，有4个扩散线或AGND线，每一个都供给具有连接到一个扩散线之源极14的相邻行单元的两行存储器单元。单金属2部分平行对准四个扩散线。
每页中扩散线对金属2的搭接如下所述。提供有多个金属1部分。金属1线垂直于扩散线放置，并且通过32单元彼此在空间上分开。金属1线靠近单元0，单元32，单元64等放置。另外，用于每页的金属1部分与用于其它页的金属1的每个部分空间上分开。每个扩散线具有对在该页中金属1部分的接触孔。金属1依次通过临近在金属1和扩散线之间接触孔的通路孔连接到金属2。
因此，总之，在每页内有9个金属2线，它们都平行于8个字线。在每个32单元中(或者搭接位置)，使用了9个金属2线的的5个。5个金属2线的的4个用于搭接到8个字线的4个上。并且第五个金属2线用于搭接到扩散线AGND。在随后的搭接位置即32单元分开处，另一4个金属2线用于搭接到其它8个字线的4个上。第5金属2线用于搭接扩散线AGND。
正如前述，在每个阵列40a或40b中，有512列，被分成8个I/O块，每个I/O块包括64位线(图9中所示)。64位线的每一个是由6个地址信号的一个通电的。当通电了一个位线时，不选择所有其它的位线。
在页擦除期间，一页的所有8×512个单元是同时被擦除的。这含有被施加到4个agndx线的6V电压，这里x是所选择页(0-255)。8个对应的congx线(x＝0-255)将具有在其上施加的-10.0V的电压。所选择阵列的所有位线处于3.5V电压，而所选择阵列的所有字线接地。
在读出期间，所选择页的各种线上的电压按照下述。四个AVSS线或agndx线都接地。相同选择页中的congx线偏置在1.5V。所选择的位线将连接到1.5V的电源。相同I/O块中的所有没有选择的位线将悬浮或在其上加0电压。选择的字线偏置在Vcc。所有其它的字线偏置在0V。流过所选择位线的所选择存储器单元(如果存储器单元导电)的电流由相关的通过Y通晶体管60连接到所选择位线的传感放大器50检测。
最后在字节编程期间，所选择页的所选择agndx线(x＝0-255)连接到6V的电源。相同选择页的所有8个congx线(x＝0-255)连接到10V的电源。相同选择页字线的8个线(0-7)之一个(x＝0-255)连接到+1.5V的电源。在此，相同选择行的所有512个单元将具有下列电压：字线上为+1.5V，控制栅线上为10V和选择行中单元的源极14上为6V。选择页中没有选中行的所有其它存储器单元将具有下述电压：字线上为0.0V，控制栅线上为10V和行中单元的源极14上为6V。最后，没有选中页的所有行将具有下述电压：字线上为0.0V，控制栅线上为0.0V和源极14上为0.0V。选中的位线电压依赖于输入数据。当数据＝“0”时，电压为0V。当数据＝“1”时，电压大约为3.5V。没有选中位线上的电压大约为3.5V。
测试
                       格盘测试图
具有AC码电路70的本发明存储器阵列还特别适合于容易测试。在字节编程操作期间，来自外部的数据供给存储器阵列并被编程到所选择的单元中。在字节编程中，选择的8位为每位具有消耗大约10微安总共为大约80微安的电流。另外字节编程时间大约为10-20微秒。
由于编程时存储器单元10，110，210，310，410，510，或610使用了非常低的电流，因此在测试时有可能同时编程选择页所有512个字节的固定测试图形。这极大地加快了测试过程。特别是，如果编程分配了100微秒，在测试期间，则将被编程的每个单元的电流消耗将仅仅在1微安的量级。对于每页4K位，这将要求大约总共为4毫安，其仍然在机载电压泵的范围内。因此，在测试期间具有固定图形的512字节的编程将仅仅要求100微秒。对比之下，如果测试是使用字节编程技术进行的，这将要求大约为5120微秒的最小量。因此，在50×量级上的时间节省可以在机载测试中实现。
在运载工具上测试是通过图12a中所示的AC码电路70实现的。特别是，通过选择测试信号即测试1，测试2，测试3或测试4，能够将选择电压加在位线上。通过控制栅线，字线，和AGND上施加有其它合适的电压，能够同时编程选择页的存储器单元。测试1和测试3加在奇数位线，而测试2和测试4加在偶数位线。
地址线A0连接到每个偶数位线例如BL0，BL2，BL4，...BL62的晶体管上，而其补码线连接到每个奇数位线例如BL1，BL3，BL5，...BL63的晶体管上。地址线A1连接到每隔两个连续位线从BL0开始例如BL0，BL1，BL4，BL5，...BL61的晶体管上。当然，其补码线连接到每隔两个连续位线的从BL2开始例如BL2，BL3，BL6，BL7，...BL62，BL63的晶体管上。地址线A2连接到每隔四个连续位线从BL0开始例如BL0，BL1，BL2，BL3，...BL59的晶体管上。当然，其补码线连接到每隔四个连续位线的从BL4开始例如BL4，BL5，BL6，BL7，...BL60，BL61，BL62，BL63的晶体管上。地址线A3连接到每隔八个连续位线从BL0开始例如BL0-BL7，...BL55的晶体管上。当然，其补码线连接到每隔八个连续位线的从BL8开始例如BL8-BL15，...BL56-BL63的晶体管上。地址线A4连接到每隔十六个连续位线从BL0开始例如BL0-BL15，...BL47的晶体管上。当然，其补码线连接到每隔十六个连续位线的从BL16开始例如BL16-BL31，...BL48-BL63的晶体管上。最后，地址线A5连接到每隔32个连续位线从BL0开始例如BL0-BL31的晶体管上。当然，其补码线连接到每隔32个连续位线的从BL32开始例如BL32-BL63的晶体管上。
图12a表示了AC码70的布置图，其包括示于图12b的用于测试电路的晶体管。扩散中的剖开表示氧化物区。在多晶硅的地址线(或测试1，测试2，测试3和测试4线)交叉扩散区处，形成了晶体管。
例如(例1)，如果希望选择页中来自I/O端口之一的位图是：
偶数字线：00000000等
奇数字线：11111111等
则测试1和测试2为低，而测试3和测试4为高。偶数字线接1.5V，奇数字线接地.选择页中所有的控制栅为10V。选择页中所有的AGND线为6V的编程电压。
另一例子(例2)的位图形为：
奇数字线：00000000等
偶数字线：11111111等。
这恰是例1的反例。仅有的区别是奇数字线和偶数字线上的电压交换了。
另一例子(例3)的位图形为：
偶数字线：10101010等
奇数字线：11111111等。
在这种情况下，测试1和测试4为高，测试2和测试3为低。偶数字线接1.5V，奇数字线接0V。
另一例子(例4)的位图形为：
奇数字线：10101010等
偶数字线：11111111等。
这恰是例3的反例。奇数字线和偶数字线上的电压交换了。
组合例3和例4产生的测试位图形是：
奇数字线：10101010等
偶数字线：01010101等。
其它测试位图包括：
奇数字线：10101010等
偶数字线：11111111等。(例5)
和
偶数字线：01010101等
奇数字线：11111111等。(例6)
和
偶数字线：00000000等
奇数字线：00000000等。(例7)
用于在选择页中产生测试图形的电压如下：
                        数据
         “0”                      “1”                     “1”                      “1”
AGND      6v            6v           6v            6v
CONG      10v           10v          10v           10v
WL        1.5v          1.5v         0v            0v
BL        0v            3.5v         0v            3.5v
                         应力测试
测试期间单元能够进一步施加应力以确定其可靠性。按前述设置的编程电压能够增加以增加存储器单元上的应力。施加到选择页的非选择行中的单元或选择行中的单元之CONG上的电压增加近1.5V。在图15所示的电路中，电压泵90产生接近13.0V的输出信号VPG。该高电压通过引起大约1.5V的一个二极管压降的晶体管98(其栅极连接到漏极)提供。因此，大约11.5V提供给晶体管92。在正常工作期间，晶体管92(其栅极连接到漏极)也引起大约1.5V的一个二极管压降。因此，在正常工作期间，大约10.0V的电压是作为输出信号VCONG提供的。但是在测试期间，HPGN信号为高。这引起电平移位器94通电，其接通了晶体管96。当晶体管96导通(和其栅极为大约13V)时，其引起来自泵的电压旁路晶体管92，由此提供11.5V的电压给CONG线。这引起在测试期间在被擦除的单元上设置了附加的电压应力。因此，能够减小测试期间的测试时间以取得相同的应力效果。
负电压电路
图17是表示在编程，页擦除，和读出的各种操作期间施加到存储器单元上的电压图表。标识为单元A，B，C，E和G的单元涉及图9中所示的单元。
图中示出，每个控制栅和AVSS驱动器46能够看成包括256个控制单元48，它们每一个都以图18中方框图形式示出。每个控制栅和AVSS驱动器46a和46b都接收从输入页地址产生的20页预先解码器输出线，它们被分成三组：xp1v：0-3；xp2：4-11和xp3：12-19，来自xp1的页预先解码器线的输出之一，和来自xp2的页预先解码器线的输出之一，和来自xp3的页预先解码器线的输出之一被提供给每个控制单元48的三输入与非门69。与非门69的输出由反相器72反相。如果供给与非门69的三个选择信号为高，则反相器72的输出，信号en，将为高。这作为输入供给第二与非门52，时钟信号clk作为其它输入信号之一供给第二与非门52。第二与非门52的输出是信号pumpb，其是解码的clk信号，即如果控制单元48是选择的或解码的控制单元48，信号pumpb是时钟信号。如果没有选择控制单元48，则信号pumpb留在高电平，不进行计时。信号pumpb提供给电路块49。
电路块49的输出是信号agnd和cong。信号cong是泵浦的负电压，其在擦除期间提供给上述的闪速单元10，110，210，310，410，510或610的控制栅。在优选的实施例中，上述闪速单元配置成阵列，具有连接在相同页的相同8行中的512×8个单元的控制栅上的公共控制栅线。正如图19中所示，公共控制栅线仅仅从控制栅驱动器(46a或46b)伸展到存储器阵列部分(40a或40b)，不伸展到字线解码器42。
输出信号agnd还同时提供给相同页(或8行存储器单元)的存储器单元的源极。因此，通过将(6-7V)的电压提供给配置成相同8行(或页)中的单元的源极，和通过将(-10V)的负电压提供给配置成相同8行的相同单元的控制栅，基于解码的地址信号和时钟信号，8行中的单元能够被同时擦除。
正如图20所示，电路块49包括接收信号arvss的第一锁定电路54，其是在编程和擦除期间提供的电源信号(6-7V)。另外，电路块49还接收使能信号en和enb或 en。电路块49响应产生agnd信号。第一电路54接收信号arvss并且具有两个平行的电流通路，使能信号en和 en(反相器72和与非门69的输出)分别加在其上。当使能信号en或 en信号为高时，另一个就应为低。这仅仅引起一侧的第一电路54为高。标记为15和17的两个PMOS晶体管交叉连接，使得如果一个PMOS晶体管导通，则另一个就将截止。如果使能信号en为高，其意味选择页是用于编程或擦除，则这引起晶体管148导电，使agnd为低，其接通PMOS晶体管17。这引起提供的arvss信号是作为输出agnd信号。如果使能信号en为低，其意味着读模式或没有选择用于编程或擦除的页，则晶体管150是导电的。这是因为enb或 en为高。这引起agnd接地。
使能信号en或 en还提供给锁定电路56。锁定电路56类似于第一电路54，在于其具有两个平行的电流通路，交叉耦合一对PMOS晶体管。信号Vcong提供给两个PMOS晶体管的源极。Vcong在编程期间为提供给选择页存储器单元之控制栅的10-12V电压，在读出模式期间大约为3.5V电压以及在擦除模式期间大约为1.5V电压。PMOS晶体管116的漏极提供输出信号v0。在该结构中，锁定电路56阻止DC电流流动。当en为高时，晶体管125导通，将信号sig连接到vob。擦除期间，sig是0V。这接通PMOS晶体管116，引起vcong(或1.5V)被供给v0。编程期间，sig是1.5V。但是，供给PMOS晶体管116的源极的电压近似为10V。因此，当en为高时，近似为10V的电压在编程期间将被供给v0。最后，当en为低时，enb为高。这接通晶体管126，将v0连接到sig或近似为1.5V。读出模式期间，所有的控制栅为1.5V。
最后，电路块49包括第二电路58，在擦除期间，其将负高电压提供给选择页存储器单元的控制栅。在编程和读出模式期间，电路58的晶体管132导通以将电压V0传到cong，其被连接到存储器单元的控制栅。在擦除模式期间，晶体管132和64截止并且控制栅电压由电路块58提供。第二电路58从锁定电路56中接收泵信号pumpb和输出信号v0。第二电路58还包括启动器电路61，其接收负电压信号neghi，在擦除期间，该电压信号为-10V量级，在编程期间为+10V和在读出期间为3.5V。
启动器电路61包括PMOS型晶体管61，其具有栅极，源极和漏极，连接源极以接收输入信号neghi，以及连接栅极以接收输入信号ngate。启动器电路61的工作如下。当在擦除模式输入信号ngate为-4V量级时，PMOS晶体管61导电。但是，由于加在PMOS型晶体管61源极(即信号neghi)的电压要更负于加在PMOS型晶体管61栅极(即信号ngate)的电压，因此在PMOS型晶体管61漏极的输出将为-4V+|Vth|或近似为-2.75V。这是信号phb。Phb提供给PMOS晶体管68的栅极，对此信号neghi提供给其漏极。由于加在PMOS型晶体管68栅极电压(在-2.75V量级)不负于漏极电压(在-10V量级)，因此源极电压将为-2.75V+|Vthp|量级或近似为-1.5V。这是输出信号cong。
对于没有选择的控制栅，泵信号pumpb不是计时时钟。Cong的输出电压是-1.5V。对于选择的控制栅，泵信号pumpb是计时时钟，其引起信号phb变得更负。随着泵信号pumpb开始泵浦，信号phb开始变得更负。这顺次引起输出信号cong变得更负。Cong信号也被连接到晶体管66，其在时钟断路周期期间顺次将更负的电压提供给节点phb。该正反馈继续将cong泵浦到neghi。信号phb和cong之泵浦作用的波形示于图22。Cong1被泵浦到-10V。
图21表示(选择的)和(没有选择的)信号波形。对于没有选择的控制栅，phb不是计时时钟。因此对于没有选择存储器单元的cong电压近似为-1.5V或(-2.75+|Vthp|)。
在擦除，编程和读出三种操作模式中说明的各种信号电压如下：
                擦除        编程        读出
arvss    6v               6v                   3.5v
vcong    1.5v     10v                  3.5v
neghi    -10v             10v                  3.5v
ngate    -4v              10v                  3.5v
vgate    1.5v     0v                   0v
sig               0v                   1.5v    1.5v
agnd              6v-s                 6v-s    0
                  0v-n                 0v-n    0
cong              -10v-s    10v-s      1.5v
                  -1.5v-n   1.5v-n
这里s是对于选择的存储器单元，n是对于没有选择的存储器单元。

Claims (19)

1.一种电可擦除和可编程只读存储器阵列，包括：
配置成多行和多列的非易失性存储器单元的阵列，同时每个存储器单元包括具有多个端子的浮栅存储器晶体管，其中所述多个端子之一个是数据端子，其中数据在编程期间能够被提供给每个所述存储器单元；
连接到配置成相同列的所述多个存储器单元的所述数据端子的多个列线；和
测试电路，用于响应测试信号将所述多个列线连接到电压源。
2.权利要求1的阵列，其中所述测试电路还包括：
第一测试电路，用于响应第一和第二测试信号将奇数列线连接到第一和第二电压源；
第二测试电路，用于响应第三和第四测试信号将偶数列线连接到第三和第四电压源。
3.权利要求2的阵列，其中所述第一和第三电压源是相同的。
4.权利要求3的阵列，其中所述第二和第四电压源是相同的。
5.权利要求4的阵列，其中所述第一测试电路包括：
第一MOS晶体管，其具有空间分开的第一和第二端子，其间具有沟道，以及用于控制在所述第一和第二端子之间导电电流的第三端子，所述第三端子用于接收所述第一测试信号，并且所述第一端子连接到所述第一电压源和所述第二端子连接到所述奇数列线；
第二MOS晶体管，其具有空间分开的第一和第二端子，其间具有沟道，以及用于控制在所述第一和第二端子之间导电电流的第三端子，所述第三端子用于接收所述第二测试信号，并且所述第一端子连接到所述第二电压源和所述第二端子连接到所述奇数列线。
6.权利要求5的阵列，其中所述第二测试电路包括：
第三MOS晶体管，其具有空间分开的第一和第二端子，其间具有沟道，以及用于控制在所述第一和第二端子之间导电电流的第三端子，所述第三端子用于接收所述第三测试信号，并且所述第一端子连接到所述第三电压源和所述第二端子连接到所述偶数列线；
第四MOS晶体管，其具有空间分开的第一和第二端子，其间具有沟道，以及用于控制在所述第一和第二端子之间导电电流的第三端子，所述第三端子用于接收所述第四测试信号，并且所述第一端子连接到所述第四电压源和所述第二端子连接到所述偶数列线。
7.权利要求6的阵列，其中所述列线由掺杂的单晶半导体制成，并且其中每个所述第一，第二，第三和第四MOS晶体管包括与所述列线集成的第一和第二端子，并且其中所述第三端子由多晶硅形成，与所述沟道绝缘开。
8.权利要求7的阵列，还包括多个第一测试电路，每个第一测试电路连接到所述奇数列线。
9.权利要求8的阵列，还包括多个第二测试电路，每个第二测试电路连接到所述偶数列线。
10.一种用于测试具有浮栅存储器晶体管类型的非易失性存储器单元的方法，每个存储器晶体管具有多个端子，包括编程端子，其用于编程所述存储器单元，所述方法包括：
产生第一电压，足以用于编程所述存储器晶体管；
在所述存储器晶体管工作期间将所述第一电压提供给所述编程端子；
产生第二电压，其大于所述第一电压，并且也足以用于编程所述存储器晶体管；和
在所述存储器晶体管测试期间将所述第二电压提供给所述编程端子。
11.权利要求10的方法，用于测试多个所述非易失性存储器单元，每个类型都具有浮栅存储器晶体管，每个存储器晶体管具有多个端子，包括编程端子，其用于编程所述存储器单元；所述多个所述非易失性存储器单元配置成多行和多列的阵列。
12.权利要求11的方法，其中所述提供所述第二电压的步骤将所述第二电压提供给非选择存储器单元。
13.权利要求11的方法，其中所述提供所述第二电压的步骤将所述第二电压提供给所选择的存储器单元。
14.权利要求11的方法，其中所述第一电压是由降低所述第二电压产生的。
15.一种电可擦除和可编程只读存储器阵列，包括：
配置成多行和多列的非易失性存储器单元的阵列，每个存储器单元包括具有多个端子的浮栅存储器晶体管，其中所述多个端子之一个是编程端子，其中电压能够被提供在其上以编程所述存储器单元；
用于产生第一电压的第一电路；
具有输入，输出，以及在所述输入和所述输出之间的两个电流通路的旁路电路；其中所述两个电流通路之一个具有在所述输入和所述输出之间的电压降；并且所述两个电流通路之另一个是连接到所述输出的所述输入，所述旁路电路响应控制信号用于控制沿着所述另一电流通路被提供给所述输入的电压；
所述第一电压提供给所述旁路电路的所述输入；
所述旁路电路的所述输出连接到所述编程端子；以及
控制信号发生器，用于在测试模式时产生所述控制信号。
16.权利要求15的阵列，其中在相同行中多个所述存储器单元的所述编程端子连接在一起。
17.权利要求16的阵列，其中在测试期间所述第一电压被提供给在相同选择行中的存储器单元的全部编程端子。
18.权利要求16的阵列，其中在测试期间所述第一电压被提供给在多个所选择行中的存储器单元的全部编程端子。
19.权利要求15的阵列，其中所述旁路电路包括：
第一晶体管，其具有第一和第二端子，其间具有沟道，以及用于控制在第一和第二端子之间导电电流的栅极，所述栅极连接到所述第一端子，并且其中所述一个电流通路是通过所述晶体管的沟道，并且其中所述另一个电流通路是从第一端子到所述栅极；和
控制晶体管，其具有第一和第二端子，其间具有沟道，以及用于控制在第一和第二端子之间导电电流的栅极，所述栅极用于接收所述控制信号，并且所述第一端子连接到所述第一晶体管的所述第一端子；
和
其中所述控制晶体管的所述第二端子和所述第一晶体管的所述第二端子在所述输出连接在一起。
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