JPH0748319B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の用分野］ この発明は半導体記憶装置に関し、特にテスト回路を備
えた半導体記憶装置に関する。

［従来の技術］ 半導体記憶装置の大容量化に伴い、テスト時間の増大が
重要な問題となっている。J.Inoue et al.“PARALLEL
TEST ING TECHNOLOGY FOR VLSI MEMORIES",ITC
Proceedings.pp.1066−1071;1987および昭和62年電子
情報通信学会半導体・材料部門全国大会講演番号165,p.
166“超大容量メモリに適した試験効率化技術”におい
て、VLSIメモリの機能テストの時間を減少するための並
列テスト技術が提案されている。この並列テスト技術で
は、オンチップテスト回路を導入することにより、ワー
ド線に接続されるすべてのメモリセルが同時にテストさ
れる。

第20図は、後者の文献に示されたオンチップテスト回路
を備えるメモリの構成を示す回路図である。このメモリ
は、たとえば第21図に示すように、複数のメモリセルが
マトリクス状に配列されたｍ×ｎビットのメモリアレイ
10を含む。

第20図において、メモリアレイ10には、テスト回路20が
接続されている。メモリアレイ10には、複数のワード線
および複数のビット線対が互いに交差するように配置さ
れており、それらの交点にメモリセルが設けられてい
る。第20図においては、４本のワード線WL1〜WL4および
２組のビット線対B1,▲▼およびB2,▲▼が代表
的に示される。

テスト回路20は、書込回路30、比較回路CP1,CP2および
検出回路100を含む。書込回路30は、ＮチャネルMOSトラ
ンジスタQ1〜Q4、書込制御線WC、および書込線W,を含
む。比較回路CP1はＮチャネルMOSトランジスタQ5,Q6を
含み、比較回路CP2は、ＮチャネルMOSトランジスタQ7,Q
8を含む。検出回路100は、ＮチャネルMOSトランジスタQ
9,Q10、インバータG1、およびプリチャージ回路110を含
む。

上記の文献においては、大幅にテスト時間を短縮するこ
とができるラインテスト法が提案されている。次に、ラ
インテスト法について説明する。まず、たとえば、書込
線W,にそれぞれ「Ｈ」レベルのデータおよび「Ｌ」レ
ベルのデータが与えられ、書込制御線WCの電位が「Ｈ」
レベルに立上げられる。それにより、トランジスタQ1〜
Q4がオンし、ビット線B1およびB2の電位が「Ｈ」レベル
となり、ビット線▲▼および▲▼の電位が
「Ｌ」レベルとなる。ワード線WL1の電位が「Ｈ」レベ
ルに立上げられると、メモリセルM1およびM3に「Ｈ」レ
ベルのデータが書込まれる。書込後、ワード線WL1の電
位および書込制御線WCの電位は「Ｌ」レベルにされる。

その後、ワード線WL1の電位が「Ｈ」レベルに立上げら
れると、メモリセルM1およびM3に記憶されたデータがそ
れぞれビット線B1およびB2に読出される。ビット線対B
1,▲▼およびビット線対B2,▲▼上のデータが
センスアンプ（図示せず）により増幅される。第21図に
示されるメモリアレイ10の場合には、ｎビットの増幅さ
れたデータがビット線対上に読出されている。次に、書
込線W,にそれぞれ「Ｌ」レベルのデータおよび「Ｈ」
レベルのデータが与えられる。

メモリセルM1およびM3から読出されたデータが「Ｈ」レ
ベルのときには、ビット線B1,B2の電位は「Ｈ」レベル
となり、ビット線▲▼および▲▼の電位は
「Ｌ」レベルとなる。これにより、トランジスタQ5およ
びQ7がオンし、ノードN1およびN2の電位はともに「Ｌ」
レベルになる。そのため、トランジスタQ9およびQ10は
オフし、プリチャージ回路110により予めプリチャージ
されたノードN3は放電されない。したがって、検出信号
出力線DSには「Ｌ」レベルのフラグ信号が出力される。

ここで、たとえばメモリセルM1が不良であると仮定す
る。この場合、メモリセルM1およびM3に「Ｈ」レベルの
データが書込まれたにもかかわらず、メモリセルM1およ
びM3から読出されたデータがそれぞれ「Ｌ」レベルおよ
び「Ｈ」レベルとなる。これにより、ビット線B1の電位
は「Ｌ」レベルとなり、ビット線▲▼の電位は
「Ｈ」レベルとなる。書込線W,にそれぞれ「Ｌ」レベ
ルのデータおよび「Ｈ」レベルのデータが与えられる
と、トランジスタQ6がオンし、ノードN1は「Ｈ」レベル
に充電される。これにより、トランジスタQ9がオンし、
ノードN3が「Ｌ」レベルに放電される。その結果、検出
信号出力線DSからはエラーを示す「Ｈ」レベルのフラグ
信号が出力される。

このように、上記のラインテストにおいては、書込線W,
を介して、選択されたワード線に接続される１行のメ
モリセルに同一のデーダが書込まれる。そして、その１
行のメモリセルからデータが読出され、かつ、書込線W,
に先ほど与えられたデータと逆のデータがそれぞれ与
えられる。

１行のメモリセルから読出されたデータが、前にその１
行のメモリセルに書込まれたデータとすべて一致すると
きには、検出信号出力線DSからは「Ｌ」レベルのフラグ
信号が出力される。一方、１つのワード線に接続される
１行のメモリセルのうち少なくとも１つが不良であり、
そのメモリセルから読出されるデータが前にそのメモリ
セルに書込まれたデータと一致しないときには、検出信
号出力線DSからは「Ｈ」レベルのフラグ信号が出力され
る。

このように、第20図に示されるオンチップテスト回路を
備えたメモリにおいては、１つのワード線に接続される
すべてのメモリセルが同時にテストされる。したがっ
て、テスト時間の大幅な短縮が期待される。

［発明が解決しようとする課題］ しかしながら、上記のメモリにおいては、書込制御線WC
および書込線W,がすべてのビット線に共通に設けられ
ているので、１つのワード線に接続される１行のメモリ
セルに同じデータしか書込むことができない。すなわ
ち、１行のメモリセルに入力されるテストデータのパタ
ーンは、すべて「Ｈ」レベルのデータまたはすべて
「Ｌ」レベルのデータである。

そのため、隣接する２つのメモリセルに互いに異なるデ
ータを書込むことにより、隣接するメモリセル間のリー
ク等を検出することは不可能である。したがって、第20
図のメモリによれば、ラインテストによりテスト時間が
短縮され得るが、不良のメモリセルの検出感度が低下す
るという問題がある。

この発明の目的は、任意またはランダムなテストデータ
に基づくラインテストが可能で、テスト時間を増加させ
ることなくテストの信頼性を向上させることが可能な半
導体記憶装置を提供することである。

この発明の他の目的は、大容量の半導体記憶装置におい
て、付加回路の規模を大きくすることなくテスト時間を
短縮しかつテストの信頼性を向上させることである。

この発明のさらに他の目的は、冗長回路を有する半導体
記憶装置において、任意またはランダムなテストデータ
に基づくラインテストを可能とすることである。

［課題を解決するための手段］ 請求項１に係る半導体記憶装置は、複数のワード線と、
複数の第１のデータ線対と、複数のメモリセルと、複数
の第２のデータ線対と、アクセス手段と、複数の保持手
段と、書込手段と、複数の比較手段とを備える。複数の
第１のデータ線対は、ワード線と交差して配置される。
複数のメモリセルは、ワード線および第１のデータ線対
のいずれかの交点に対応して配置される。メモリセルの
各々は、対応するワード線および対応する第１のデータ
線対の一方に接続される。第２のデータ線対の各々は、
第１のデータ線対のうち少なくとも２つに対応して配置
される。アクセス手段は、ワード線のうち１つを選択
し、その選択されたワード線に接続されたメモリセルの
データを第１および第２のデータ線対を介して読出しま
たは書込む。複数の保持手段は、第２のデータ線対に対
応して設けられる。保持手段の各々は、データを保持す
る。書込手段は、テスト時に保持手段にそれぞれ任意の
データを書込む。複数の比較手段は、保持手段に対応し
て設けられる。比較手段の各々は、対応する第２のデー
タ線対上のデータを対応する保持手段に保持されたデー
タと比較する。

請求項２に係る半導体記憶装置は、請求項１の構成に加
えて、制御手段をさらに備える。制御手段は、読出また
は書込時には対応する第２のデータ線対を介して読出さ
れたデータまたは書込まれるべきデータを増幅するよう
に、テスト時には任意のデータを保持するように保持手
段を制御する。

請求項３に係る半導体記憶装置は、請求項１または２の
構成に加えて、冗長回路と、活性化手段とをさらに備え
る。冗長回路は、第２のデータ線対のうち１つ、その１
つの第２のデータ線対に対応する少なくとも２つの第１
のデータ線対、その少なくとも２つの第１のデータ線対
に接続されたメモリセル、その１つの第２のデータ線対
に対応する１つの保持手段、およびその１つの保持手段
に対応する１つの比較手段の代わりに動作可能である。
活性化手段は、リンク素子を含み、そのリンク素子の切
断の有無に応答して冗長回路を活性化する。

［作用］ 請求項１に係る半導体記憶装置においては、第２のデー
タ線対に対応して設けられた複数の保持手段に任意のデ
ータ（ランダムなデータを含む）を書込みかつ保持する
ことができる。それにより、複数の保持手段に保持され
たデータを選択された１行のメモリセルに同時に書込む
ことができる。また、選択された１行のメモリセルに記
憶されたデータを同時に第１のデータ線対を介して第２
のデータ線対に読出すことができる。テスト時には、複
数の比較手段により、第２のデータ線対上に読出された
データが、複数の保持手段に保持された期待値データと
比較される。

したがって、付加回路として保持手段および比較手段の
みを設けることにより、任意のテストデータに基づくラ
インテストを行なうことができる。それにより、短縮さ
れたテスト時間で、信頼性の高いラインテストが可能と
なる。

請求項２に係る半導体記憶装置においては、上記請求項
１の作用に加えて、アクセス手段によるメモリセルへの
アクセスとは独立して複数の保持手段を動作させること
ができる。したがって、複数の保持手段が読出または書
込時には増幅器として機能するとともに、テスト時には
レジスタとして機能するというように多機能化される。

請求項３に係る半導体記憶装置においては、上記請求項
１または２の作用に加えて、リンク素子の切断の有無に
より、冗長回路を使用することができる。したがって、
この冗長回路によって、半導体記憶装置の歩留りを向上
させることができる。

［実施例］ 以下、この発明の実施例を図面を用いて詳細に説明す
る。

第１図はこの発明の一実施例によるオンチップテスト回
路を備えた半導体記憶装置の全体構成を示すブロック図
である。また、第２図は第１図の半導体記憶装置に含ま
れるメモリアレイの主要部の構成を示す図である。

第１図において、メモリアレイ１は、複数列に配列され
た複数のサブ入出力線対（サブI/O線対）を含む。複数
のサブ入出力線対の各々に対応して、複数のビット線対
が設けられる。第１図には、１組のサブ入出力線対SIO
1,▲▼および、それに対応して設けられる２組
のビット線対BL1,▲▼およびBL2,▲▼のみ
が代表的に示される。

第２図には、２組のサブ入出力線対SIO1,▲▼
およびSIO2,▲▼のみが代表的に示される。ま
た、サブ入出力線対SIO1,▲▼に対応して設け
られる３組のビット線対BL1,▲▼〜BL3,▲
▼のみが示され、サブ入出力線対SIO2,▲▼に
対応して設けられる３組のビット線対BL4,▲▼〜
BL6,▲▼のみが示される。ビット線対BL1,▲
▼〜BL6,▲▼の各々には、センスアンプSAが接
続される。センスアンプSAはセンスアンプ活性化信号φ
ｓに応答して動作する。

また、ビット線BL1および▲▼は、スイッチS1を
介してそれぞれサブ入出力線SIO1および▲▼に
接続されている。同様に、ビット線対BL2,▲▼お
よびビット線対BL3,▲▼は、それぞれスイッチS2
およびスイッチS3を介してサブ入出力線対SIO1,▲
▼に接続されている。また、ビット線対BL4,▲
▼、ビット線対BL5,▲▼およびビット線対BL6,
▲▼は、それぞれスイッチS4、スイッチS5および
スイッチS6を介してサブ入出力線対SIO2,▲▼
に接続されている。スイッチS1およびS4にはスイッチ信
号SW1が与えられ、スイッチS2およびS5にはスイッチ信
号SW2が与えられ、スイッチS3およびS6にはスイッチ信
号SW3が与えられる。

ビット線対BL1,▲▼〜BL6,▲▼に交差する
ように、複数のワード線が配列されている。第２図に
は、ビット線対BL1,▲▼およびBL4,▲▼に
交差する１つのワード線WLのみが代表的に示されてい
る。ワード線WLとビット線BL1との交点にメモリセルMC1
が設けられ、ワード線WLとビット線BL4との交点にメモ
リセルMC2が設けられている。一方、サブ入出力線対SIO
1,▲▼およびSIO2,▲▼は、それぞれ
ラインテストレジスタ70を介して入出力線対I/O,▲
▼に接続されている。複数のラインテストレジスタ70
がラインテストレジスタ部７を構成する。

この半導体記憶装置においては、メモリセルにデータを
入出力するためのデータバスラインが、第３図に示すよ
うに、入出力線対（I/O線対）、複数のサブ入出力線対
（サブI/O線対）、および複数のビット線対からなる階
層構造となっている。

第１図において、アドレスバッファ／プリデコーダ（以
下、単にアドレスバッファと呼ぶ）２は、外部から与え
られるアドレス信号を所定のタイミングでロウデコーダ
３に与える。また、アドレスバッファ２は、外部から与
えられるアドレス信号を所定のタイミングでコラムデコ
ーダ４に与える。さらに、アドレスバッファ２は、外部
から与えられるアドレス信号に応答してスイッチ信号SW
1〜SWnをメモリアレイ１に与える。ロウデコーダ３は、
アドレス信号に応答してメモリアレイ１内のワード線の
いずれかを選択する。コラムデコーダ４は、アドレス信
号に応答してメモリアレイ１内のサブ入出力線対のいず
れかを選択し、それを入出力線対I/O,▲▼に接続
する。メモリアレイ１から読出されたデータは、入出力
線対I/O,▲▼および入出力バッファ８を介して出
力データDoutとして外部に出力される。また、外部から
与えられる入力データDinは、入出力バッファ８および
入出力線対I/O,▲▼を介してメモリアレイ１内に
書込まれる。

メモリアレイ１とコラムデコーダ４との間には、コンパ
レータ部５およびレジスタ部６が設けられる。コンパレ
ータ部５およびレジスタ部６が、第２図に示されるライ
ンテストレジスタ部７を構成する。

タイミングジェネレータ９は、外部から与えられるロウ
アドレスストローブ信号RAS、コラムアドレスストロー
ブ信号CAS、ライトイネーブル信号WE、テストイネーブ
ル信号TE、およびアドレスバッファ２から与えられるア
ドレス遷移検出信号ATDを受け、各部分を制御するため
の各種制御信号を発生する。

なお、最近の大容量半導体記憶装置においては、歩留り
を向上させるために、スペアコラム1a,スペアコンパレ
ータ5a、スペアレジスタ6a、およびスペアコラムデコー
ダ4aを含む冗長回路を備えることがある。

第４図は、第１図の半導体記憶装置に含まれるメモリア
レイの構成の他の例を示す図である。

第４図には、１組のサブ入出力線対SIO1,▲▼
のみが代表的に示される。サブ入出力線SIO1,▲
▼間には、２組のビット線対BL1,▲▼およびBL
2,▲▼が互いに隣接するように配列される。ビッ
ト線対BL1,▲▼およびBL2,▲▼に接続され
るセンスアンプSAは、互いに隣接するように配列され
る。スイッチS1,S2の各々は、ＮチャネルMOSトランジス
タからなる。他の部分の構成は、第２図に示される構成
と同様である。

第５図は、第２図に示されるラインテストレジスタ部７
の構成を示す回路図である。

第５図において、ラインテストレジスタ70の各々は、コ
ンパレータ50およびレジスタ60を含む。コンパレータ50
は、ＮチャネルMOSトランジスタQ15〜Q18を含む。コン
パレータ50のノードN11およびN12は、ＮチャネルMOSト
ランジスタQ11およびQ12を介してサブ入出力線SIO1およ
び▲▼にそれぞれ接続されている。コンパレー
タ50のノードN13は、トランジスタQ15およびＮチャネル
MOSトランジスタQ13を介してサブ入出力線SIO1に接続さ
れ、かつ、トランジスタQ16およびＮチャネルMOSトラン
ジスタ14を介してサブ入出力線▲▼に接続され
ている。

また、トランジスタQ18は、マッチ線MLと接地電位との
間に結合されている。トランジスタQ18のゲートはノー
ドN13に接続されている。これにより、ノードN13はマッ
チ線MLにワイヤードOR接続される。トランジスタQ17
は、ノードN13と接地電位との間に結合されている。

トランジスタQ11およびQ12のゲートには、制御信号φ１
が与えられ、トランジスタQ13およびQ14のゲートには制
御信号φ２が与えられる。また、トランジスタQ17のゲ
ートには制御信号φ３が与えられる。トランジスタQ15
およびQ16が排他的論理和回路（イクスクルーシブOR）
を構成する。

レジスタ60は、ノードN11およびN12間にクロスカップル
されたＮチャネルMOSトランジスタQ19,Q21およびノード
N11およびN12間にクロスカップルされたＰチャネルMOS
トランジスタQ20,Q22を含む。レジスタ60のノードN14に
は制御信号φ４が与えられ、ノードN15には制御信号φ
５が与えられる。

一方、ノードN11およびN12は、ＮチャネルMOSトランジ
スタQ51およびQ52を介して、それぞれ入出力線I/Oおよ
び▲▼に接続されている。トランジスタQ51およ
びQ52のゲートには第１図に示されるコラムデコーダ４
からコラム選択信号Yiが与えられる。

サブ入出力線対SIO2,▲▼に接続されるコンパ
レータ50およびレジスタ60の構成も、サブ入出力線対SI
O1,▲▼に接続されるそれらの構成と同様であ
る。但し、サブ入出力線対SIO2,▲▼に対応す
るトランジスタQ51,Q52のゲートには、コラムデコーダ
４からコラム選択信号Yi＋１が与えられる。制御信号φ
１〜φ５は、第１図に示されるタイミングジェネレータ
９から発生される。

次に、第６図〜第９図のタイミングチャートを参照しな
がら第１図の〜第５図に示される半導体記憶装置の動作
について説明する。

第６図はこの半導体記憶装置における通常の読出動作を
説明するためのタイミングチャートである。

制御信号φ１が「Ｈ」レベルに立上がると、トランジス
タQ11およびQ12がオンする。これにより、サブ入出力線
対SIO1,▲▼およびSIO2,▲▼の各々が
対応するノードN11およびN12に接続される。次に、ワー
ド線WLの電位が「Ｈ」レベルに立上がると、メモリセル
MC1に記憶されるデータがビット線BL1上に読出され、メ
モリセルMC2に記憶されるデータがビット線BL4上に読出
される（第２図）。これにより、ビット線BL1およびビ
ット線BL4の電位が変化する。センスアンプ活性化信号
φｓが「Ｈ」レベルに立上がると、センスアンプSAが動
作する。これにより、ビット線対BL1,▲▼および
ビット線対BL4,▲▼上の電位差がそれぞれ増幅さ
れる。

次に、スイッチ信号SW1が「Ｈ」レベルに立上がると、
スイッチS1およびS4がオンし、ビット線対BL1,▲
▼およびBL4,▲▼がサブ入出力線対SIO1,▲
▼およびSIO2,▲▼にそれぞれ接続され
る。また、コラム選択信号Yiが「Ｈ」レベルに立上が
り、サブ入出力線対SIO1,▲▼が入出力線対I/
O,▲▼に接続される。これにより、ビット線対BL
1,▲▼上のデータがサブ入出力線対SIO1,▲
▼およびノードN11,N12を介して入出力線対I/O,▲
▼上に伝達される。このとき、制御信号φ４が
「Ｌ」レベル、制御信号φ５が「Ｈ」レベルにそれぞれ
変化する。その結果、ノードN11,N12間の電位差が増幅
される。この場合、レジスタ60は増幅器として働く。

このようにして、メモリセルMC1内に記憶されたデータ
が入出力線対I/O,▲▼に読出される。

第７図はこの半導体記憶装置における通常の書込動作を
説明するためのタイミングチャートである。ここでは、
メモリセルMC1からデータが読出された後、その読出さ
れたデータの反転データがそのメモリセルMC1に書込ま
れると仮定する。

まず、制御信号φ１が「Ｈ」レベルに立上がる。これに
より、サブ入出力線対SIO1,▲▼およびSIO2,▲
▼の各々が、対応するノードN11,N12に接続さ
れる、ワード線WLの電位が「Ｈ」レベルに立上がると、
メモリセルMC1に記憶されたデータがビット線BL1上に読
出され、メモリセルMC2に記憶されたデータがビット線B
L4上に読出される。センスアンプ活性化信号φｓが
「Ｈ」レベルに立上がると、センスアンプSAが動作す
る。これにより、ビット線対BL1,▲▼上の電位差
およびビット線対BL4,▲▼上の電位差がそれぞれ
増幅される。

次に、スイッチ信号SW1が「Ｈ」レベルに立上がると、
ビット線対BL1,▲▼がサブ入出力線対SIO1,▲
▼に接続され、ビット線対BL4,▲▼がサブ
入出力線対SIO2,▲▼に接続される。制御信号
φ４が「Ｌ」レベル、制御信号φ５が「Ｈ」レベルに変
化すると、レジスタ60が活性化される。これにより、サ
ブ入出力線対SIO1,▲▼上の電位差およびサブ
入出力線対SIO2,▲▼上の電位差がそれぞれ増
幅される。この場合、レジスタ60は増幅器として働く。

このようにして、メモリセルMC1に記憶されたデータが
サブ入出力線対SIO1,▲▼上に読出され、メモ
リセルMC4に記憶されたデータがサブ入出力線対SIO2,▲
▼上に読出される。

一方、入出力線対I/O,▲▼には相補なデータが与
えられる。ここでは、メモリセルMC1から読出されたデ
ータの反転データが与えられると仮定する。制御信号φ
１が「Ｌ」レベルに立下がると、サブ入出力線対SIO1,
▲▼およびSIO2,▲▼がそれぞれ、対
応するノードN11,N12から切り離される。また、スイッ
チ信号SW1が「Ｌ」レベルに立下がると、ビット線対BL
1,▲▼がサブ入出力線対SIO1,▲▼から
切り離され、ビット線対BL4,▲▼がサブ入出力線
対SIO2,▲▼から切り離される。

制御信号φ４およびφ５が電源電位の中間電位に戻り、
コラム選択信号Yiが「Ｈ」レベル、制御信号φ１が
「Ｈ」レベルとなる。これにより、サブ入出力線対SIO
1,▲▼がノードN11,N12を介して入出力線対I/
O,▲▼に接続される。その結果、入出力線対I/O,
▲▼上のデーダがノードN11,N12を介してサブ入
出力線対SIO1,▲▼に伝達される。制御信号φ
４が「Ｌ」レベル、制御信号φ５が「Ｈ」レベルに変化
すると、サブ入出力線対SIO1,▲▼上の電位差
が増幅される。

次に、制御信号SW1が「Ｈ」レベルに立上がると、ビッ
ト線対BL1,▲▼がサブ入出力線対SIO1,▲
▼に接続される。これにより、サブ入出力線対SIO1,
▲▼上のデータがビット線対BL1,▲▼に
伝達される。その結果、ビット線対BL1,▲▼上の
データが反転され、メモリセルMC1に反転されたデータ
が書込まれる。

第８図はこの半導体記憶装置においてレジスタ60への期
待値データの書込動作を説明するためのタイミングチャ
ートである。

まず、ワード線WLの電位が「Ｈ」レベルに立上がる。こ
れにより、メモリセルMC1に記憶されたデータがビット
線BL1上に読出され、メモリセルMC2に記憶されたデータ
がビット線BL4上に読出される。センスアンプ活性化信
号φｓが「Ｈ」レベルに立上がると、センスアンプSAが
動作し、ビット線対BL1,▲▼上の電位差およびビ
ット線対BL4,▲▼上の電位差がそれぞれ増幅され
る。このとき、スイッチ信号SW1は「Ｌ」レベルである
ので、ビット線対BL1,▲▼はサブ入出力線対SIO
1,▲▼から切り離され、ビット線対BL4,▲
▼はサブ入出力線対SIO2,▲▼から切り離さ
れている。また、制御信号φ１は「Ｌ」レベルであるの
で、サブ入出力線対SIO1,▲▼およびSIO2,▲
▼は、それぞれ対応するノードN11,N12から切り
離されている。

次に、入出力線対I/O,▲▼に相補な期待値データ
が与えられる。コラム選択信号Yiが「Ｈ」レベルに立上
がると、サブ入出力線対SIO1,▲▼に対応する
ノードN11,N12が入出力線対I/O,▲▼に接続され
る。これにより、入出力線対I/O,▲▼上の期待値
データがノードN11,N12に伝達される。制御信号φ４が
「Ｌ」レベル、制御信号φ５が「Ｈ」レベルに変化する
と、レジスタ60が活性化される。これにより、ノードN1
1およびN12間の電位差が増幅される。その結果、ノード
N11,N12上のデータが対応するレジスタ60に保持され
る。コラム選択信号Yiが「Ｌ」レベルに立下がると、ノ
ードN11,N12が入出力線対I/O,▲▼から切り離さ
れる。

次に、入出力線対I/O,▲▼に新たな期待値データ
が与えられる。コラム選択信号Yi＋１が「Ｈ」レベルに
立上がると、サブ入出力線対SIO2,▲▼に対応
するノードN11,N12が入出力線対I/O,▲▼に接続
される。これにより、入出力線対I/O,▲▼上の期
待値データがノードN11,N12に伝達される。制御信号φ
４が「Ｌ」レベル、制御信号φ５が「Ｈ」レベルに変化
すると、レジスタ60が活性化される。これにより、ノー
ドN11およびN12間の電位差が増幅される。その結果、そ
の期待値データが対応するレジスタ60に保持される。コ
ラム選択信号Yi＋１が「Ｌ」レベルに立下がると、ノー
ドN11,N12が入出力線対I/O,▲▼から切り離され
る。

このようにして、各レジスタ60に期待値データが書込ま
れる。この場合、レジスタ60はラッチ回路として働く。
なお、メモリセルMC1,MC2に対してはリフレッシュ動作
が行なわれる。

第９図はこの半導体記憶装置における一致検出動作を説
明するためのタイミングチャートである。なお、マッチ
線MLは予め「Ｈ」レベルにプリチャージされている。

まず、ワード線WLの電位が「Ｈ」レベルに立上がる。こ
れにより、メモリセルMC1に記憶されたデータがビット
線BL1上に読出され、メモリセルMC2に記憶されたデータ
がビット線BL4上に読出される。センスアンプ活性化信
号φｓが「Ｈ」レベルに立上がると、センスアンプSAが
動作する。これにより、ビット線対BL1,▲▼上の
電位差およびビット線BL4,▲▼上の電位差がそれ
ぞれ増幅される。スイッチ信号SW1が「Ｈ」レベルに立
上がると、ビット線対BL1,▲▼がサブ入出力線対
SIO1,▲▼に接続され、ビット線対BL4,▲
▼がサブ入出力線対SIO2,▲▼に接続され
る。これにより、メモリセルMC1から読出されたデータ
がサブ入出力線対SIO1,▲▼に伝達され、メモ
リセルMC2から読出されたデータがサブ入出力線対SIO2,
▲▼に伝達される。

次に、制御信号φ３が「Ｌ」レベルに立下がる。これに
より、コンパレータ50内のトランジスタQ17がオフす
る。また、制御信号φ２が「Ｈ」レベルに立上がる。こ
れにより、トランジスタQ13,Q14がオンし、サブ入出力
線対SIO1,▲▼およびSIO2,▲▼がそれ
ぞれ対応するコンパレータ50に接続される。

メモリセルMC1からサブ入力線対SIO1,▲▼に読
出されたデータが、対応するレジスタ60によりノードN1
1,N12に保持された期待値データと一致するときには、
ノードN13の電位は「Ｌ」レベルとなる。そのため、ト
ランジスタQ18はオフ状態を保つ。同様に、メモリセルM
C2からサブ入出力線対SIO2,▲▼に読出された
データが、対応するレジスタ60によりノードN11,N12に
保持された期待値データと一致するときには、対応する
トランジスタQ18はオフ状態を保つ。したがって、マッ
チ線MLは「Ｈ」レベルを維持する。

しかし、メモリセルMC1からサブ入出力線対SIO1,▲
▼に読出されたデータが、対応するノードN11,N12
に保持された期待値データと一致しないときには、ノー
ドN13の電位は、破線で示されるように、「Ｈ」レベル
となる。そのため、トランジスタQ18はオンし、マッチ
線MLの電位は、破線で示されるように、「Ｌ」レベルに
放電される。同様に、メモリセルMC2からサブ入出力線
対SIO2,▲▼に読出されたデータが、対応する
ノードN11,N12に保持された期待値データと一致しない
ときには、マッチ線MLの電位は「Ｌ」レベルに放電され
る。

すなわち、マッチ線MLはすべてのラインテストレジスタ
70にOR接続されているので、１つのワード線に接続され
た１行のメモリセルのうち少なくとも１つが不良であれ
ば、マッチ線MLの電位は「Ｌ」レベルとなる。一方、１
つのワード線に接続された１行のメモリセルのすべてが
正常であると、マッチ線MLの電位は「Ｈ」レベルを保持
する。

このように、この半導体記憶装置においては、通常の読
出動作および書込動作時には、レジスタ60がサブ入出力
線対のためのプリアンプとして働き、テスト時には、レ
ジスタ60が期待値データを保持するためのデータラッチ
として働く。

複数のレジスタ60からなるレジスタ部６は任意またはラ
ンダムなデータを保持することができるので、期待値デ
ータとして任意またはランダムなデータを用いることが
可能となる。したがって、任意またはランダムなテスト
データに基づくラインテストが可能となる。

次に、第10図〜第11B図を参照しながらこの半導体記憶
装置のラインテストモードについて説明する。

第11A図において、レジスタ60にランダムデータが書込
まれる（第10図のステップS1）。次に、レジスタ60に保
持されたデータが、１本のワード線WLに接続される１行
のメモリセルMC1〜MC4に転送される（ステップS2）。ス
テップS2の動作が、すべてのワード線について行なわれ
る。上記の動作をコピーライトと呼ぶ。

第11B図において、１本のワード線WLに接続される１行
のメモリセルMC1〜MC4から読出されたデータが、コンパ
レータ50において、レジスタ60に保持されたデータ（期
待値データ）と比較される（ステップS3）。第11B図に
おいては、メモリセルMC2が不良であるために書込まれ
たデータ“0"が“1"に反転したと仮定する。この場合、
対応するコンパレータ50により、マッチ線MLの電位が
「Ｌ」レベルに放電される。ステップS3の動作が、すべ
てのワード線について行なわれる。それにより、すべて
のメモリセルに記憶されたデータのテストが行なわれ
る。上記の動作をラインリードと呼ぶ。

このように、ランダムなテストデータに基づくラインテ
ストが可能となるので、テストデータのパターンを任意
に設定することにより、パターンセンシティビティ等の
チェックも可能となる。すなわち、隣接するメモリセル
に互いに異なるデータを書込むことにより、隣接するメ
モリセル間のリーク等を検出することができる。

なお、メモリセルへのデータの書込みまたはメモリセル
からのデータの読出しには、レジスタ60へのデータの書
込みに比べて長い時間を要する。上記実施例において
は、１つのワード線に接続される複数のメモリセルにレ
ジスタ60から同時にデータが書込まれる。また、１つの
ワード線に接続される複数のメモリセルからデータが同
時に読出され、それらのデータがレジスタ60に保持され
た期待値データと同時に比較される。したがって、ラン
ダムなデータに基づくテストを短時間で行なうことがで
きる。

第10図〜第11B図の例では、それぞれの行に同一のパタ
ーンのデータが書込まれているが、それぞれの行に異な
るパターンのデータを書込むこともできる。

次に、第12A図に示されるデータパターンに基づくテス
トに要するテスト時間について考える。

１サイクル時間をt_cとすると、ｍビットのレジスタ60へ
データ“011011"を書込むために要する時間はt_c・ｍで
ある。レジスタ60に記憶されたｍビットのデータをメモ
リアレイ１のｎ行に書込むために要する時間はt_c・ｎで
ある。メモリアレイ１のすべての行に記載されたデータ
を読出してレジスタ60のｍビットのデータと比較するた
めに要する時間はt_c・ｎである。したがって、テスト時
間T1は次のようになる。

T1＝t_c・ｍ＋t_c・ｎ＋t_c・ｎ ＝t_c（ｍ＋2n） ｍがｎに等しいならばテスト時間T1は3n・t_cとなる。

チェッカボードと呼ばれるテストパターンを用いるテス
トの場合には、第12B図に示すように、データの書込み
が行なわれる。

まず、レジスタ60にデータ“010101"が書込まれる。次
に、レジスタ60に記憶されたデータ“010101がメモリア
レイ１内の１つおきの行に書込まれる。その後、レジス
タ60にデータ“010101"を反転することにより得られる
データ“101010"が書込まれる。次に、レジスタ60に記
憶されたデータ“101010"がメモリアレイ１内の残りの
１つおきの上に書込まれる。

レジスタ60に期待値データ“010101"が書込まれる。次
に、メモリアレイ１内の１つおきの行のデータが順次読
出されてレジスタ60内の期待値データと比較される。そ
の後、レジスタ60に期待値データ“101010"が書込まれ
る。次に、メモリアレイ１内の残りの１つおきの行のデ
ータが順次読出されてレジスタ60内の期待値データと比
較される。

上記の場合のテスト時間T2は次式のようになる。

T2＝t_c・ｍ＋t_c・（n/2） ＋t_c・ｍ＋t_c・（n/2） ＋t_c・ｍ＋t_c・（n/2） ＋t_c・ｍ＋t_c・（n/2） ＝t_c（4m＋2n） ｍがｎに等しいならばテスト時間T2は6n・t_cとなる。こ
れに対して、従来のテスト方法によれば、テスト時間T3
は次式のようになる。

T3＝t_c・（ｍ・ｎ）・２ ｍがｎに等しいならばテスト時間T3は2n²・t_cになる。

なお、テストデータはテスタ11（第１図参照）により外
部から与えることができる。また、テストデータを発生
するためのテストデータ発生器を半導体記憶装置の内部
に設けることもできる。

第13図はこの発明の他の実施例による半導体記憶装置の
主要部の構成を示す回路図である。

第13図の半導体記憶装置においては、サブ入出力線SIO1
および▲▼が、直接ノードN11およびN12にそれ
ぞれ接続されている。また、レジスタ60はＮチャネルMO
SトランジスタQ23,Q24を介してサブ入出力線対SIO1,▲
▼に接続されている。トランジスタQ23,Q24の
ゲートには、タイミングジェネレータ９（第１図）から
制御信号φ６が与えられる。コンパレータ50は、トラン
ジスタQ13およびQ23を介してサブ入出力線SIO1に接続さ
れ、かつ、トランジスタQ14およびQ24を介してサブ入出
力線▲▼に接続されている。

第13図の半導体記憶装置においては、コラム選択信号Yi
が「Ｈ」レベルになると、サブ入出力線対SIO1,▲
▼が直接入出力線対I/O,▲▼に接続される。
そのため、レジスタ60へのデータの書込時には、まず入
出力線対I/O,▲▼に与えられたデータがサブ入出
力線対SIO1,▲▼に伝達される。その後、制御
信号φ６を「Ｈ」レベルに立上げることによってトラン
ジスタQ23,Q24がオンされる。その結果、サブ入出力線
対SIO1,▲▼上のデータがレジスタ60に書込ま
れる。なお、制御信号φ６は、第６図〜第９図に示され
る制御信号φ４およびφ５と同じタイミングでアクティ
ブ状態（「Ｈ」レベル）になる。

通常の読出動作時には、メモリセルからサブ入出力線対
SIO1,▲▼上にデータが読出された後、トラン
ジスタQ23,Q24がオンされる。その後、レジスタ60が活
性化され、データの増幅がアシストされる。この場合、
レジスタ60は、サブ入出力線対SIO1,▲▼上の
データのための中間増幅器として働く。

一方、レジスタ60はデータの増幅に全く関与しないで、
別のデータを保持するという他の機能を持つことも可能
である。この場合、レジスタ部６は、スタティックラン
ダムアクセスメモリとして用いることが可能となる。

通常の書込動作においても、レジスタ60はサブ入出力線
対SIO1,▲▼上のデータの増幅をアシストする
中間増幅器として用いることができる。また、レジスタ
60がデータの増幅に全く関与しないで、メモリセルおよ
びレジスタ60に互いに別々のデータを書込むことも可能
となる。

第14図はこの発明のさらに他の実施例による半導体記憶
装置の主要部の構成を示す回路図である。

第14図の半導体記憶装置においては、サブ入出力線対SI
O1および▲▼がそれぞれＮチャネルMOSトラン
ジスタQ25およびQ26を介してノードN11およびN12に接続
されている。トランジスタQ25およびQ26のゲートには、
タイミングジェネレータ９（第１図）から制御信号φ８
が与えられる。なお、トランジスタQ27およびQ28は、第
13図におけるトランジスタQ23およびQ24にそれぞれ対応
する。また、制御信号φ７は、第13図における制御信号
φ６に対応する。制御信号φ８は、第６図〜第９図にお
ける制御信号φ１と同じタイミングで変化する。

第14図の半導体記憶装置においては、第13図の半導体記
憶装置と同じ機能が達成される。しかし、第14図の半導
体記憶装置においては、ノードN11およびN12をサブ入出
力線対SIO1,▲▼から切り離した状態で、その
ノードN11およびN12にデータを入力することができる。
そのため、ノードN11およびN12に接続される付加容量を
軽減することができる。その結果、高速化および低消費
電力化が図られる。

また、最近の大容量半導体記憶装置においては、一般的
に、歩留り向上のために冗長回路が設けられている。第
15図は、冗長回路を備えた半導体記憶装置に第５図の実
施例が適用された場合の構成を示す回路図である。

冗長回路は、第１図に示すように、スペアコラム1a、ス
ペアコラムデコーダ4a、スペアコンパレータ5a、および
スペアレジスタ6aを含む。第15図において、トランジス
タQ18とマッチ線MLとの間にヒューズ（リンク素子）F1
が接続されていることを除いて、メモリアレイ１内のサ
ブ入出力線対SIOn,▲▼に接続されるコンパレ
ータ50およびレジスタ60の構成は、第５図に示されるそ
れらの構成と同様である。また、トランジスタQ18とマ
ッチ線MLとの間にＮチャネルMOSトランジスタQs1が接続
されていることを除いて、スペアコラム1a内のスペアサ
ブ入出力線対SIOs,▲▼、スペアコンパレータ5
aおよびスペアレジスタ6aの構成は、サブ入出力線対SIO
n,▲▼、コンパレータ50およびレジスタ60の構
成と同様である。

サブ入出力線対SIOn,▲▼は、第２図と同様に
して、通常のメモリセルに接続され、スペアサブ入出力
線対SIOs,▲▼は、スペアメモリセルに接続さ
れる。スペアコンパレータ5a内のトランジスタQs1のゲ
ートには、第16図に示される信号発生回路から冗長回路
活性化信号φｘが与えられる。

第16図の信号発生回路は、ＰチャネルMOSトランジスタQ
31,Q32、ＮチャネルMOSトランジスタQ33、インバータG2
およびヒューズ（リンク素子）F2を含む。トランジスタ
Q31およびQ33のゲートには、制御信号▲▼が与えら
れる。制御信号▲▼は、第17図に示すように、電源
がオフのときには「Ｌ」レベルであり、電源がオンされ
てから一定時間経過した後に「Ｈ」レベルになる信号で
ある。

冗長回路が使用されていないときには、ヒューズF2は切
断されない。ヒューズF2が切断されない場合において、
電源投入後制御信号▲▼が「Ｈ」レベルになると、
冗長回路活性化信号φｘは「Ｌ」レベルにラッチされ
る。

一方、冗長回路が使用されるときにはヒューズF2が切断
される。この場合、電源投入後制御信号▲▼が
「Ｈ」レベルになっても、冗長回路活性化信号φｘは
「Ｈ」レベルを保つ。

第15図において、冗長回路が使用されない場合には、コ
ンパレータ50内のヒューズF1は切断されない。また、冗
長回路活性化信号φｘが「Ｌ」レベルを保持するので、
スペアコンパレータ5aは、マッチ線MLから切り離され
る。すなわち、スペアメモリセルからの情報は、マッチ
線ML上には反映せず、スペアコラム1aはテストの対象外
となる。

また、冗長回路が使用される場合には、コンパレータ50
内のヒューズF1が切断される。これにより、コンパレー
タ50は、マッチ線MLから切り離される。この場合、冗長
回路活性化信号φｘは「Ｈ」レベルとなるので、スペア
コンパレータ5aがマッチ線MLに接続される。すなわち、
サブ入出力線対SIOn,▲▼に対応する部分が、
スペアサブ入出力線対SIOs,▲▼に対応する部
分と置換えられる。これにより、スペアメモリセルがテ
ストの対象となる。

このように、冗長回路を備えた大容量半導体記憶装置に
おいても、ラインテストが可能となる。

第18図はこの発明のさらに他の実施例による半導体記憶
装置の主要部の構成を示す図である。

第18図において、グローバルビット線対GB,▲▼に
は、それぞれスイッチS11を介して複数のセグメントビ
ット線対SB,▲▼が接続されている。各セグメント
ビット線対SB,▲▼に交差するように複数のワード
線WLが配置され、それらの交点にメモリセルMCが設けら
れている。グローバルビット線対GB,▲▼にはセン
スアンプSAが接続されている。センスアンプSAは、Ｎチ
ャネルMOSトランジスタQ61,Q62を介してラインテスト用
レジスタ60に接続されている。コンパレータ50は、グロ
ーバルビット線対GB,▲▼上のデータとレジスタ60
に保持されるデータとを比較する。レジスタ60は、Ｎチ
ャネルMOSトランジスタQ63,Q64を介して入出力線対I/O,
▲▼に接続されている。

通常の読出動作時には、制御信号φ１によりトランジス
タQ61,Q62がオンする。選択されたメモリセルMCに記憶
されるデータがセグメントビット線対SB,▲▼を介
してグローバルビット線対GB,▲▼上に読出され、
センスアンプSAにより増幅される。コラム選択信号Ｙに
よりトランジスタQ63,Q64がオンすると、センスアンプS
Aにより増幅されたデータがレジスタ60を介して入出力
線対I/O,▲▼上に読出される。

通常の書込動作時には、同様に、制御信号φ１によりト
ランジスタQ61,Q62がオンする。コラム選択信号Ｙによ
りトランジスタQ63,Q64がオンすると、入出力線対I/O,
▲▼に与えられるデータがレジスタ60およびセン
スアンプSAを介してグローバルビット線対GB,▲▼
に与えられる。グローバルビット線対GB,▲▼上の
データはセグメントビット線対SB,▲▼を介して、
選択されたメモリセルMCに書込まれる。

コピーライト動作時には、制御信号φ１によりトランジ
スタQ61,Q62がオンする。レジスタ60に保持されたデー
タがセンスアンプSA、グローバルビット線対GB,▲
▼およびセグメントビット線対SB,▲▼を介して、
選択されたメモリセルMCに書込まれる。

ラインリード動作時には、制御信号φ１によりトランジ
スタQ61,Q62がオフする。選択されたメモリセルMCに記
憶されるデータが、セグメントビット線対SB,▲▼
およびグローバルビット線対GB,▲▼を介してセン
スアンプSAに与えられ、増幅される。センスアンプSAに
より増幅されたデータが、レジスタ60に保持されたデー
タと、コンパレータ50により比較され、その比較結果が
マッチ線ML上に出力される。このように、第18図の実施
例においても、任意またはランダムなデータパターンに
基づくラインテストが可能である。

第19図は、この発明のさらに他の実施例による半導体記
憶装置の主要部の構成を示す図である。

第19図において、入出力線対I/O,▲▼は、Ｎチャ
ネルMOSトランジスタQ71,Q72を介してセンスアンプSAに
接続され、かつ、ＮチャネルMOSトランジスタQ73,Q74を
介してラインテスト用レジスタ60に接続されている。コ
ンパレータ50はセンスアンプSAにより増幅されたデータ
を、レジスタ60に保持されたデータと比較する。その他
の部分の構成は、第18図に示される構成と同様である。

第19図の半導体記憶装置においては、通常の読出および
書込動作時にレジスタ60が動作する必要はない。その他
の動作については、第18図の半導体記憶装置における動
作と同様である。したがって、第19図の実施例において
も、任意またはランダムなデータパターンに基づくライ
ンテストが可能である。

［発明の効果］ 以上のように請求項１に係る発明によれば、第２のデー
タ線対に対応して設けられた複数の保持手段に任意のデ
ータを保持することができるので、わずかな付加回路を
設けるだけで、ランダムなデータパターンに基づくライ
ンテストが可能となる。したがって、短縮された時間で
検出感度の高いテストが可能となる。

また、請求項２に係る発明によれば、上記請求項１の効
果に加えて、複数の保持手段が通常の読出および書込動
作とは独立して動作することができる。したがって、通
常の読出および書込動作のときには複数の保持手段が第
２のデータ線対のための補助アンプとして機能し、テス
ト動作のときには複数の保持手段がテストデータを保持
するためのレジスタとして機能する。そのため、複数の
保持手段が多機能を実現することが可能となる。

さらに、請求項３に係る発明によれば、上記請求項１ま
たは２の効果に加えて、冗長回路を備えた半導体記憶装
置においても、ランダムなデータパターンに基づくライ
ンテストが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるオンチップテスト回
路を備えた半導体記憶装置の全体構成を示すブロック図
である。第２図は第１図の半導体記憶装置のメモリアレ
イの主要部の構成を示す図である。第３図はデータバス
ラインの階層構造を説明するための図である。第４図は
第１図の半導体記憶装置メモリアレイの他の構成を示す
図である。第５図は第２図に示されるラインテストレジ
スタの構成を示す回路図である。第６図は第１図〜第５
図の半導体記憶装置における通常の読出動作を説明する
ためのタイミングチャートである。第７図は第１図〜第
５図の半導体記憶装置における通常の書込動作を説明す
るためのタイミングチャートである。第８図は第１図〜
第５図の半導体記憶装置におけるレジスタへの期待値デ
ータの書込動作を説明するためのタイミングチャートで
ある。第９図は第１図〜第５図の半導体記憶装置におけ
る一致検出動作を説明するためのタイミングチャートで
ある。第10図はラインテストモードを説明するためのフ
ローチャートである。第11A図はレジスタに保持された
ランダムデータを１行のメモリセルに書込む動作を説明
するための模式図である。第11B図は１行のメモリセル
から読出されたデータとレジスタに保持された期待値デ
ータとの一致を検出する動作を説明するための模式図で
ある。第12A図はテストデータのパターンの一例を示す
図である。第12B図はチェッカボードと呼ばれるパター
ンに基づくテストに要する時間を説明するための図であ
る。第13図はこの発明の他の実施例によるオンチップテ
スト回路を備えた半導体記憶装置の主要部の構成を示す
回路図である。第14図はこの発明のさらに他の実施例に
よるオンチップテスト回路を備えた半導体記憶装置の主
要部の構成を示す回路図である。第15図はこの発明のさ
らに他の実施例によるオンチップテスト回路を備えた半
導体記憶装置の主要部の構成を示す回路図である。第16
図は冗長回路活性化信号を発生するための回路の構成を
示す図である。第17図は第16図の回路を活性化するため
の制御信号の波形図である。 第18図はこの発明のさらに他の実施例によるオンチップ
テスト回路を備えた半導体記憶装置の主要部の構成を示
す回路図である。第19図はこの発明さらに他の実施例に
よるオンチップテスト回路を備えた半導体記憶装置の主
要部の構成を示す回路図である。第20図は従来のオンチ
ップテスト回路を備えた半導体記憶装置の構成を示す回
路図である。第21図は第20図の半導体記憶装置における
メモリアレイを示す図である。 図において、１はメモリアレイ、３はロウデコーダ、４
はコラムデコーダ、５はコンパレータ部、６はレジスタ
部、７はラインテストレジスタ部、50はコンパレータ、
60はレジスタ、70はラインテストレジスタ、BL1,▲
▼〜BL6,▲▼はビット線対、SIO1,▲
▼,SIO2,▲▼はサブ入出力線対、I/O,▲
▼は入出力線対、WLはワード線、MC1〜MC4はメモリセ
ル、S1〜S6はスイッチ、SAはセンスアンプ、Q11〜Q28は
ＮチャネルMOSトランジスタ、F1,F2はヒューズである。 なお、各図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大石 司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 藤島 一康 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭63−209096（ＪＰ，Ａ) 特開 昭62−141700（ＪＰ，Ａ) 特開 昭63−102094（ＪＰ，Ａ) 特開 昭64−32500（ＪＰ，Ａ) 特開 昭64−46300（ＪＰ，Ａ) 米国特許4010326（ＵＳ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のワード線と、 前記ワード線と交差して配置された複数の第１のデータ
   線対と、 前記ワード線および前記第１のデータ線対のいずれかの
   交点に対応して配置され、各々が対応するワード線およ
   び対応する第１のデータ線対の一方に接続された複数の
   メモリセルと、 各々が前記第１のデータ線対のうち少なくとも２つに対
   応して配置された複数の第２のデータ線対と、 前記ワード線のうち１つを選択し、その選択されたワー
   ド線に接続されたメモリセルのデータを前記第１および
   第２のデータ線対を介して読出しまたは書込むアクセス
   手段と、 前記第２のデータ線対に対応して設けられ、各々がデー
   タを保持する複数の保持手段と、 テスト時に前記保持手段にそれぞれ任意のデータを書込
   む書込手段と、 前記保持手段に対応して設けられ、各々が対応する第２
   のデータ線対上のデータを対応する保持手段に保持され
   たデータと比較する複数の比較手段とを備えた半導体記
   憶装置。
2. 【請求項２】読出または書込時には対応する第２のデー
   タ線対を介して読出されたデータまたは書込まれるべき
   データを増幅するように、テスト時には任意のデータを
   保持するように前記保持手段を制御する制御手段をさら
   に備えたことを特徴とする請求項１に記載の半導体記憶
   装置。
3. 【請求項３】前記第２のデータ線対のうち１つ、その１
   つの第２のデータ線対に対応する少なくとも２つの第１
   のデータ線対、その少なくとも２つの第１のデータ線対
   に接続されたメモリセル、その１つの第２のデータ線対
   に対応する１つの保持手段、およびその１つの保持手段
   に対応する１つの比較手段の代わりに動作可能な冗長回
   路と、 リンク素子を含み、そのリンク素子の切断の有無に応答
   して前記冗長回路を活性化する活性化手段とをさらに備
   えたことを特徴とする請求項１または２に記載の半導体
   記憶装置。