CN1097314C - 半导体存储装置 - Google Patents
半导体存储装置 Download PDFInfo
- Publication number
- CN1097314C CN1097314C CN95100994.XA CN95100994A CN1097314C CN 1097314 C CN1097314 C CN 1097314C CN 95100994 A CN95100994 A CN 95100994A CN 1097314 C CN1097314 C CN 1097314C
- Authority
- CN
- China
- Prior art keywords
- mode
- circuit
- memory
- memory array
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 58
- 239000011159 matrix material Substances 0.000 claims abstract description 48
- 230000008859 change Effects 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 14
- 230000003068 static effect Effects 0.000 claims description 11
- 230000004044 response Effects 0.000 claims 4
- 239000003990 capacitor Substances 0.000 abstract description 14
- 210000004027 cell Anatomy 0.000 description 65
- 230000010287 polarization Effects 0.000 description 24
- 230000000295 complement effect Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- 210000000352 storage cell Anatomy 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000003491 array Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
由具有铁电电容器的存储单元构成的存储矩阵按字线划分为一组存储块。由于配置了存储存储块模式信息的模式存储电路和对存储块相继受到刷新的次数进行计数的刷新操作计数电路，使得相继受到预定次数刷新操作的存储块转换为NV(非易失)模式，而使得有一个存储单元受到读/写操作的存储块转换为DRAM(易失)模式。因为对处于NV模式的存储块不进行刷新和只在向NV模式转换时极化才反相，所以大大降低了功耗和消除了对重写次数的限制。
Description
本发明属半导体存储装置技术领域。具体地说，本发明推出一种适用于存储单元由铁电电容器和地址选择金属氧化物半导体场效应晶体管(即MOSFET)构成的半导休存储装置的技术。
用铁电电容器作为存储单元、可在非易失模式和易失模式间来回转换的半导体存储装置的一些实例在日本专利公报NO.5996/1991、283097/1991以及283176/1991中都有所揭示。
本发明的发明者业已发明一种功能独特的半导体存储装置。在这种半导体存储装置中，考虑了DRAM(动态读写存储器)所消耗的大部分电流都是用于刷新操作以及用铁电电容器的铁电存储器的极化特性会随着重写次数的增加而恶化这两个缺点，通过相互弥补来克服这两个缺点。
本发明的目的是提供一种功耗低、重写次数不限的半导体存储装置。
本发明的上述及其他目的、特点从本说明书以下的结合附图所作的说明中可清楚地看出。
本发明的一些有代表性的特性可以简要归结如下。存储矩阵由一些排列成矩阵的存储单元组成，每个存储单元都含有一个铁电电容器和一个地址选择MOSFET。存储矩阵按每根字线划分成一组存储块。每个存储块都相应有一个用来存储该块是处在DRAM模式(易失模式)或NV模式(非易失模式)的模式存储电路和一个用来对该存储块相继受到刷新操作的次数进行计数的刷新操作计数电路。在所述刷新操作计数电路中的一个或多个计数第n次刷新操作时(n为预定的次数)，进行一次存储器访问，暂时将铁电电容器的极板电压从一个电压改变为另一个电压，同时也将模式存储电路从DRAM模式改变为NV模式。当对这个存储块的一个存储单元进行一次读或写操作时，再将存储电路从NV模式改变为DRAM模式。按照存储在模式存储电路中的模式信息对于设置成NV模式的存储块不进行刷新操作。这种工作方式大大降低了功率消耗，而且由于只在向NV模式转换时极化才反相，这样实际上就消除了对重写次数的限制。
采用上述方法后，由于不接受访问的存储块设置成NV模式，不需刷新，因此大大降低了功耗。此外，由于极化只在向NV模式转换时反相，因此实际上就消除了对重写操作次数的限制。
在本说明的附图中：
图1为示出作为本发明的一个实施例的半导体存储装置的原理方框图；
图2为用来说明本发明的半导体存储装置的模式改变操作的状态转移图；
图3为示出在本发明的半导体存储装置中的存储矩阵和连续刷新操作次数控制电路的实施例的简明方框图；
图4为采用本发明的半导体存储装置的一个实施例的方框图；
图5为采用本发明的半导体存储装置的一个实施例的总方框图；
图6为在本发明的半导体存储装置中的一个使用铁电电容器的存储单元的电路图；
图7为在图6所示存储单元存储着高电平时向非易失模式转换的操作波形；
图8A和8B为与图7相应的铁电膜磁滞特性的极化状况；
图9为在图6所示存储单元存储着低电平时向NV模式切换的操作波形；
图10A和10B为与图9相应的铁电膜磁滞特性的极化状况；
图11为采用本发明的半导体存储装置的另一个实施例的方框图；
图12为采用本发明的半导体存储装置的计算机系统的示意图；以及
图13为采用本发明的半导体存储装置的无绳电话系统的示意图。
图1示出了作为本发明的一个实施例的半导体存储装置的原理方框图。图中的各电路块用众所周知的半导体集成电路制造技术分别集成在单独的半导体(如单晶硅)基片上。作为这个实施例的半导体存储装置主要包括一个具有一个存储矩阵(或存储单元阵列)、一个X解码器、一个Y解码器、一个Y开关、一个刷新启用电路、一个X地址选择电路和一个Y地址选择电路的常规动态RAM(简记为DRAM)，还包括一个连续刷新操作次数 控制电路，一个模式改变电路，一个模式存储器和一个模式判决电路。铁电电容器用作存储单元的信息存储电容器。
存储矩阵采用铁电电容器作为构成存储单元的存储信息的电容器。此外，这个存储矩阵的配置与常见的动态RAM存储矩阵或存储阵列的配置相同。可以理解，这个存储矩阵还包括有关的读出放大器和位线预充电电路。
铁电电容器用一种已知的方法形成，即首先在一个电极上沉积一层铁电物质，如PZT，形成一个构成动态存储单元的电容器的存储节点，然后再用例如Pt形成上电极。铁电物质可以是BaMgF4。形成这种铁电层的方法在期刊“半导体世界”1991年12月那期的第122至125页(“Semicondnctor World”December issue，1991，PP.122-125)中有详细说明。
X地址选择电路是一个X地址缓存器，它接收并保持与行地址选通信号同步输入的地址信号。Y地址选择电路是一个Y地址缓存器，它接收并保持与列地址选通信号同步输入的地址信号。
X解码器对X地址信号进行解码，选择出存储矩阵的一根字线。X解码器有一个驱动字线的字驱动器。Y解码器对Y地址信号进行解码，形成存储矩阵的互补数据线(即位线)的列选择信号，控制Y开关。Y开关将列选择信号所选中的这些互补数据线连接到输入输出电路IOB。
定时控制电路根据所接收到的行地址选通信号、列地址选通信号和写允许信号区别写、读和刷新这些操作模式，形成与操作模式相应的内定时信号。具有地址计数器的刷新启用电路在刷新模式期间向X解码器输出刷新地址。
在一种不是用一个地址多路系统(如在动态RAM那样)而是用一个外部接口从独立的外部终端输入X和Y地址信号的存储装置中，定时控制电路接收片选信号、写允许信号和输出允许信号。刷新启用电路装有一个定时电路，在刷新控制端保持在有效电平时，产生一系列脉冲，周期性地启动刷新操作。这也就是说，这种配置与所知的伪静态RAM类似，存储矩阵用的是动态存储单元，但同时配有与静态RAM兼容的外部接口。
在结构与上述动态RAM亦即伪静态RAM相同的半导体存储装置中，实际上消除了对会导致铁电电容器极化反相的重写操作的次数的限制，而且由于存储单元使用了铁电电容器以及配置了以下各电路，因此大大降低了进行刷新操作的电流消耗。
由排列成矩阵、分别包括一个铁电电容器和一个地址选择MOS-FET的各存储单元构成的存储矩阵被划分成一组存储块，每个存储块有一根或两根字线。这些存储块各有一个模式存储器与之一一对应。有两种模式：DRAM模式(易失模式)和NV模式(非易失模式)。因此，每个存储块配有一位表示其模式的信息。模式存储器例如可以由一个静态存储电路构成。
连续刷新操作次数控制电路对各存储块的刷新操作进行计数。当一个存储块中的一个存储单元受到写入或读出操作时，这个存储块的刷新操作计数值就被复位(清零)。这就是说，刷新操作次数控制电路随时记下了各存储块已经接连受到刷新操作的次数。
当要由刷新启用电路执行刷新操作时，模式判决电路按照刷新地址信号读出存储在模式存储器内的模式信息，确定含有要刷新字线的存储块是处于DRAM模式还是处于NV模式。如果是处于DRAM模式，则执行刷新操作，连续刷新操作次数控制电路的计数值加1。如果是处于NV模式，则省去这次刷新操作。也就是说，不执行X解码器字线选择操作，也不启用读出放大器。
当X地址选择电路进行一次写或读的存储器访问时，模式判决电路将连续刷新操作次数控制电路中对相应存储块所计的刷新操作次数值复位成零，同时通过模式改变电路将模式存储器改为DRAM模式。如果存储块已经是处于DRAM模式，则不用进行模式改变。如在常规的动态RAM或伪静态RAM中那样，写或读操作的存储器访问包括：由X解码器选取存储矩阵的字线，启用读出放大器，由Y解码器选择Y开关，以及在通过输入输出缓存器IOB写入情况下按照写入信息将所选中的存储单元的铁电电容器充到相应的高电平或低电平，而在读出情况下则通过输入输出缓存器IOB输出经读出放大器放大的信号。
当刷新操作执行了预定次数时，连续刷新操作次数控制电路向模式改变电路指示改变模式。模式改变电路在刷新操作时暂时将存储矩阵的极板电压从低电平(例如为电路的地电位)升高到高电平(例如为电源电压VCC)，执行一次导致铁电电容器的极化反相的写操作。然后将NV模式存储在模式存储器中。对于一个含有一组字线的存储块来说，在选择所有要进行刷新操作的字线期间，象上述那样暂时改变极板电压，将所有存储单元都改为NV模式。
图2示出了一个状态转移图，用来说明在本发明的半导体存储装置中模式改变操作的情况。在模式存储器中与所划分的存储块组的第i个存储块相应的(如果存储块以字线标识，则为与第2根字线相应的)模式信息FN(i)在该存储块处于DRAM模式时设置为“1”(高电平)，而在该存储块处于NV模式时则设置为“0”(低电平)。
在DRAM模式，每当执行一次读写(W/R)操作时，连续刷新操作计数FT(i)复位清零，而每当执行一次刷新(REF)操作时，则连续刷新操作计数FT(i)加1。如果在刷新操作之间并无R/W操作，则连续刷新操作计数FT(i)不断增加。在此期间，由于该存储块处于DRAM，因此刷新操作正常执行。即：选择字线，将存储在所选中的存储单元内的信息加到互补数据线上，然后启用读出放大器将互补数据线之间的小电位差放大到电源电压与电路地电位之间的电压差，再将经放大的电压重新存储在存储电容器内。
当连续刷新操作计数FT(i)达到预定值N时，模式改变为NV模式，即模式信息FN(i)从1改变为0。在这个第N次刷新操作中，随着模式改变为NV模式，选取字线，这在以后将加以说明，再启用读出放大器，将铁电电容器的极板电压暂时从电路的地电位改变到电源电压，而与各存储单元连接的互补数据线的电位相应置为具有电源电压的高电平和具有电路地电位的低电平，从而执行一个导致电容器极化反相的写操作。
此后，即使在对第i个存储块(字线)起动了刷新操作，也不对这个存储块进行刷新。也就是说，除了更新刷新地址外，既不执行字线选取，也不启用读出放大器。虽然在图中，处于NV模式的连续刷新操作计数FT(i)仍为N，但这个计数值是没有什么意义的，在存储块用动态存储单元作为存储电路的情况下随着时间的流逝实际上可能就清零了。
当对被置于NV模式的第i个存储块(或字线)进行R/W存储器访问时，需访问的这个存储块就转变成DRAM模式，连续刷新操作计数FT(i)复位成零。然后，执行与以上所述相同的读或写操作。
图3以一个实施例示出了在本发明的半导体存储装置中的存储矩阵和连续刷新操作次数控制电路的简明方框图。在这个实施例中，存储矩阵是按每根字线分块的，图中有代表性地示出了与第i根字线WLi相应的电路。
在这个实施例中，连续刷新操作次数控制电路有一组动态存储单元，接在存储矩阵中的同一根字线WLi上，形成一个连续刷新操作计数据存储电路。例如，如果刷新操作假定要相继执行三次，那应配置两个存储单元M1i和M2i来作为一个存储连续刷新操作计数FT(i)的存储器。这些存储单元M1i、M2i每个都由一个地址选择MOSWFET和一个存储电容器组成。由于在这个实施例中电容器C1i、C2i用作动态存储单元，因此不必是铁电电容器。但是，因为可以利用存储矩阵的存储电容器的制造工艺，所以也用铁电电容器。
存储单元M1i、M2i分别接到第一互补数据线DL1、DL2上。第一互补数据线DL1、DL2分别配有与之平行设置原相应第二互补数据线/DL1、/DL2(未示出)。FTRW电路是一个控制电路，用来读取存储在存储单元M1i、M2i中的计数值，经加1后重新将结果存储在存储单元M1i、M2i内。对于这种读操作，互补数据线上配有与存储矩阵中所用的相同的读出放大器。
详细地说，FTRW电路中的读出放大器在刷新操作期间按照字线WLi的选中状态对从存储单元M1i、M2i读到互补数据线DL1、DL2上的小电压进行检测和放大，而第二互补数据线/DL1、/DL2(未示出)的半予充电电压取为基准电压。这个经放大的信号由加法电路加1后再重新存入存储单元M1i、M2i。另一方面，如果在读写操作期间该字线被选中，则FTRW电路无论读取的是什么信号都将零(低电平)写入存储单元M1i、M2i，使它们复位。
在第三次刷新操作时，存储在存储单元M1i、M2i内的信息均为1，从而产生一个定时脉冲φVPL，加到门电路G的一个输入端(G的另一个输入端上加的是字线WLi的选择信号)，从而使与进行刷新的字线WLi相应的铁电电容器Cmi的极板电压VRLi暂时保持在高电平。结果，在相继的第三次刷新操作时，与字线WLi连接的各存储单元的极化由在重写时所存储的信息确定。也就是说，与字线MLi连接的存储单元被写成FRAM。此后，只要还只是刷新操作，由于模式已改变为非易失模式，因此不再进行这些刷新操作。
然而，在接连三次刷新操作后立即改变到NV模式会使在DRAM模式和NV模式之间转换过于频繁，这将导致由于在转换到NV模式时执行极化反相而引起的特性恶化增大到不可忽视的程度。因此，实际上在向NV模式转换前允许连续刷新操作次数定为127、255或511次。例如：当次数定为127次时，FT(i)存储器有7个这种存储单元；当为255次时，有8个这种存储单元；而为511次时，有9个这种存储单元。
图4示出了采用本发明的半导体存储装置的一个实施例的方框图。在这个实施例中，外部接口是与动态RAM兼容的。
在这个实施例中，存储矩阵包括四个存储单元阵列，各存储单元阵列的两侧分别都配置了构成读出放大器的一个N沟道MOSFET(NMOS)和一个P沟道MOSFET(PMOS)。这四个存储单元阵列分成两组，每组两个存储单元阵列。在每组的两个存储单元之间配置了公用的列解码器和驱动器。与列解码器和驱动器邻接的是输入输出总线，可以将该总线理解成是含有Y开关的。
行地址缓存器接收与行地址选通信号/RAS同步输入的地址信号A0-A8，将这些地址信号送至行解码器。有四个行解码器分别与四个存储单元阵列一一相应。从行地址缓存器送至解码器的地址信号通过依次穿过这四个行解码器的地址总线(未示出)传输。字驱动器对由行解码器的输出信号选中的字线进行驱动。
列地址缓存器接收与列地址选通信号/CAS同步输入的地址信号A0-A8，将这些地址信号送至列解码器。列解码器通过驱动器将由控制Y开关而选中的存储单元阵列的互补数据线接到输入/输出总线上。在写操作中，从外部终端I/O1-I/O4输入的写入信号通过I/O缓存器、输入/输出总线、Y开关和互补数据线被各存储单元阵列选取，写入相应存储单元。在读操作中，存储在各存储单元阵列的所选取单元的信息通过互补数据线、读出放大器、Y开关、输入/输出总线、输入/输出缓存器和外部终端I/O1-I/O4输出。
根据控制信号/RAS、/CAS，写允许信号/WE和输出允许信号/OE，控制电路确定操作模式，例如是写操作、读操作还是刷新操作，然后产生与所确定的模式相应的定时脉冲。
控制电路包括刷新启用电路、模式判决电路、连续刷新操作次数控制电路、模式存储器和模式改变电路。字驱动器包括作为模式改变电路部件的极板电压驱动电路。
图5示出了本发明的半导体存储装置的一个实施例的总方框图。图中各电路块用已知的半导体集成电路制造技术分别集成在各半导体(例如单晶硅)基片上，如在上一个实施例中的那样。
存储矩阵的存储容量为1024×1024(约1兆位)。也就是说，存储矩阵有1024根字线和1024对互补数据线。1024个读出放大器分别一一与1024对互补数据线对应配置。Y开关YSW从1024对互补数据线中选取一对，将之接到输入/输出缓存器IOB上。
本实施例在邻接存储矩阵处配备了一个FT存储矩阵，用来存储连续刷新操作计数，如前面图3的实施例中的那样。在本实施例中，存储矩阵是按各行划分成相应各存储块的。因此为每一根字线分别配置了一个存储连续刷新操作计数的FT存储器。在这个实施例中，FT存储器有8位，使得模式在刷新操作相继执行了255次时转换为NV模式。因此，FT存储矩阵的结构是1024×8，配有8个象在存储矩阵中的那样的读出放大器SA。
在刷新操作期间，从FT存储矩阵读出的信号送至控制电路FT-CONT，该电路将所读出的信号加1后写回相同的存储单元，从而更新了连续刷新操作计数。在写或读操作期间，控制电路FTCONT将存储在相应存储单元的信息全部清零。在存储在8个存储单元中的信息全为1时，也就是在已经相继执行了255次刷新操作时，控制电路FTCONT命令模式判决控制电路FNCONT(下面将加以说明)将模式转换为NV模式，并使X解码器XDEC产生一个高电平短脉冲，暂时将铁电电容器的极板电压保持在电源电压这样的高电平，在NV模式执行重写。
刷新控制电路REFCT中的刷新地址计数器产生的地址信号和从外电路接收X地址信号的X地址缓存器XAB的输出信号通过多路转换器MPX输入内电路。也就是说，在普通的写/读操作期间，多路转换器MPX向X解码器XDEC发送来自X地址缓存器XAB的地址信号，而在刷新操作期间多路转换器MPX则向X解码器XDEC发送刷新控制电路REFCT产生的刷新地址信号。
在本实施例中，多路转换器MPX的输出端上接有存储与各字线相应连接的存储单元的模式信息的FN存储器。本实施例所用的FN存储器是由静态存储单元(静态触发电路)组成的。为了设定各字线相应状态，FN存储器具有数目与字线数相等的即1024个存储单元以及相应的选择电路。
在刷新操作期间，FN存储器对通过多路转换器MPX送来的地址信号时行解码，读出模式信息后将它送至模式判决控制电路FN-CONT。模式判决控制电路FNCONT在读出的信号为表示NV模式的0时向X解码器输出一个禁止启用的信号。这使得在NV模式不能进行字线选择，也不能启用读出放大器。
当控制电路FTCONT命令向NV模式转换时，模式判决控制电路FNCONT将0写入所选取的FN存储器。此外，当从定时控制电路CONT接到要进行读或写操作的命令时，模式判决控制电路FN-CONT将1写入相应FN存储器，使模式转换成DRAM模式。除了上述这些操作外，还由定时控制电路CONT根据从外界输入的控制信号确定操作模式，例如是读、写还是刷新模式，并产生相应的定时信号。
Y地址缓存器YAB接收Y地址信号，将该信号送至Y解码器YDEC。Y解码器YDEC对Y地址信号进行解码，产生一个控制Y开关的Y选择信号。这样，在写Q操作时就将通过输入/输出缓存器IOB输入的需写入的信号写入存储矩阵中的所选中的存储单元，而在读Q操作时则通过输入/输出缓存器IOB输出经所选中的读出放大器放大的存储在存储单元内的信息。
下面将参照图6、7、8A、8B、9、10A和10B对从DRAM模式向NV模式转换的情况加以说明。
图6示出了在本发明的半导体存储装置中的一个用铁电电容器的存储单元的电路。在所示这个存储单元中，所知动态存储单元的信息存储电容器是一个铁电电容器。然而应该注意的是极板电压VPL不是固定不变的，而是根据操作模式改变的。铁电电容器的极化方向依照从开关MOSFET Qm侧或存储节点侧出发的方向(如图中箭头所向)为正方向来确定。
图7示出了使存储着高电平的存储单元向非易失模式转换时的操作波形。图8A和8B示出了铁电膜磁滞特性的极化状况。由于存储在存储单元的是一个高电平，因此当字线被选中时，出现在位线(即数据线)BL上的弱小的存储信息由读出放大器放大到5V的高电平，这与在刷新操作中的情况相同。在这个状态下，铁电膜的极化与5V相应，如图8A这个特性图的状态1所示。
在位线BL如上述那样保持在高电平的情况下，当极板电压VPL被改变成相同的5V高电平时(状态2)，由于铁电膜上的电位相同，因此产生与电压OV相应的极化，如图8B所示。
当极板电压VPL回到低电平时，铁电膜上所加的电压又为5V，从而产生在状态3所示的极化。这意味着，即使在字线WL淘汰而成为低电平时，在存储节点上保持的电压产生相同的极化。也就是说，由于转换到NV模式，使以前的极化保持不变，因此不会发生使极化方向反向的极性反相。
处在这种NV模式，因为此后不执行刷新操作，泄漏电流就会使存储节点的电位降到低电平，如状态4所示，所以铁电膜上不再加有电压，信息由残留极化保存了下来，如图8B的状态4所示。
图9示出了使存储着低电平的存储单元向NV模式转换时的操作波形。图10A和10B示出了铁电膜磁滞特性的极化状况。在对处在DRAM模式的具有正极化的存储单元的操作中，由于存储在存储单元的是一个低电平，因此当字线被选中时，出现在位线BL上的弱小的存储信息由读出放大器放大到OV的低电平，这与在刷新操作中的情况相同。在这个状态1下，由于铁电膜上所加的电压是OV，因此铁电膜的极化与OV相应，如图10A这个特性图的状态1所示。
在位线BL如上述那样保持在低电平的情况下，当极板电压VPL被改变5V的高电平时(状态2)，由于铁电膜上所加的电压是-5V，因此极化反相，与-5V的电压相应，如图10B所示。
当极板电压VPL回到低电平时，铁电膜上所加的电压为OV。由于极化已经反相，因此形成的极化与负的(而不是正的)残留极化一致，如状态3所示。这意味着，即使在字线WL淘汰、成为低电平时，在存储节点上保持的OV电压仍产生相同的极化。处在这种NV模式，因为此后不执行刷新操作，泄漏电流就会使存储节点的电位降到低电平，如状态4所示，所以铁电膜上不再加有电压，保持着负残留极化，如图10B的状态4所示。
因此，当字线被读操作选中时，如果存储器状态是如图7中所示的状态4，则有一个与作为基准电压的半预充电电压2.5伏相比是很小的、与残留极化相应的高电平输出到位线上。如果存储器状态是如图9中所示的状态4，则有一个很小的低电平输出。输出的高或低电平经读出放大器放大后重新写入铁电电容器，这样就能得到与图8A的状态1或图10B的状态2所示的极化方向相应的读出信号。此后，操作如在DRAM模式那样进行。
在DRAM模式，由于极板电压VPL固定为电路的地电平，因此由正或负极化存储高或低电平信息。也就是说，铁电电容器的作用与普通电容器一样。
在这个实施例中，如果在一段规定的时间内没有执行存储器访问，那么所有字线都改变为如上所述的NV模式。这样，即使一直不进行刷新操作，信息也不会丢失。这实际上将使用备用电源期间的电流消耗几乎降低为零。如果象上述那样通过在一段规定的时间内不执行读/写操作而使所有字线都改变为NV模式，那么即使在断电时信息也不会丢失。也可以配置一种操作模式，在一个刷新操作周期后迫使模式转换成NV模式，以便切断电源，这样就不需要象上述那样等待一段规定的时间了。
图11示出了采用本发明的半导体存储装置的另一个实施例的方框图。这个实施例用于外部接口与静态RAM兼容的伪静态RAM。
在这个实施例中，地址信号A0-A10输入到地址锁存控制电路。地址信号A0-A10作为X地址信号馈给行解码器，由行解码器形成字线选择信号。地址信号A11-A18输入到地址锁存控制电路后，作为Y地址信号馈给列解码器，由列解码器产生选择信号，输入到具有列开关的列输入/输出电路。这样，与静态RAM兼容的外部接口就提供了来自各独立外部终端的X和Y地址信号。
存储矩阵与在前面实施例中的相同，也是由一些地址选择MOS-FET和铁电电容器型的信息存储电容器组成。从输入/输出终端I/O0-I/O7输入的需写入的信号输入到输入数据控制电路后，通过列输入/输出电路写入存储矩阵中的被选存储单元。通过列输入/输出电路读出的信号通过输出缓存器输出给外部终端I/O0-I/O7。
定时脉冲产生电路和读/写控制电路根据外部终端提供的控制信号/OE*/RFSH(输出允许信号和刷新控制信号)、/CE(片允许信号)和/WE(写允许信号)确定操作模式和产生相应的定时脉冲。在一个外部终端上的控制信号/OE*/RFSH具有输出允许信号和刷新控制信号所起的两种作用。
刷新控制电路可以象如下所述那样构成。当控制信号/CE为表示片来选中状态的高电平而作为刷新控制信号输入的/OE*RFSH信号在一段短时间内保持在低电平时，刷新控制电路增加刷新地址，在这段短时间内执行刷新操作；当/OE*/RFSH信号在一段长时间内保持在低电平时，刷新控制电路由定时电路产生的脉冲启动，在这段长时间内执行刷新操作。
上述刷新控制电路和读/写控制电路配有刷新启用电路、模式判决电路、连续刷新次数控制电路、模式存储器和模式改变电路。X解码器包括一个作为模式改变电路的部件的极板电压驱动电路。这样，这个伪静态RAM在刷新操作相继执行了预定次数后也自动改变为NV模式，停止字线的刷新操作。如果所有字线均设置成NV模式，则几乎只有刷新定时电路和地址计数器在工作。这意味着，当这个伪静态RAM设置成信息保持状态时，可以大大降低功率消耗。也可以在设置信息保持模式和NV模式的同时停止定时电路本身工作。
图12示出了采用本发明的半导体存储装置(D&FRAM)的计算机系统的总体结构。这种计算机系统包括：作为信息处理装置的中央处理单元CPU，设置在信息处理系统内的I/O总线，总线单元，执行对诸如主存储器和扩展存储器那样的高速存储器进行访问的存储器控制单元，作为主存储器的D&FRAM，存储基本控制程序的ROM，以及与键盘KB连接的键盘控制器KBDC。
显示适配器一端接到I/O总线，另一端接到显示器。I/O总线与并行口I/F、鼠标器串行口I/F、软盘驱动器FDD和用来将来自I/O总线的数据变换成HDDI/F的缓存控制器的HDD缓存器连接。存储器控制单元与扩展RAM和作为主存储器的D&FRAM连接。
下面将说明这种计算机系统的工作情况。当接通计算机系统电源时，CPU首先通过I/O总线访问ROM，进行初始诊断和初始设置。然后，将系统程序从辅助存储装置装入作为主存储器的D&FRAM。同时，CPU通过I/O总线启动HDD控制器，对HDD进行访问。当系统程序完全装入时，CPU根据用户要求执行处理。
用户通过接在I/O总线上的键盘控制器KBDC和显示适配器进行输入/输出控制。必要时可使用与并行口I/F和串行口I/F连接的输入/输出装置。
当主存储器容量不足时，用扩展RAM来弥补作为主存储器的D&FRAM的容量的不足。当用户想读一个文件时，用户申请访问辅助存储装置(HDD)。然后，由本发明的D&FRAM构成的文件存储系统接受这个申请，取出相应文件数据。
在主存储器D&FRAM中，通常并不是访问所有的存储区，经常访问的只是存储区的极小的一部分，而其他大部分区域几乎不访问。在这种情况下，由于几乎全部存储区都自动转为NV模式而不需要进行刷新操作，因此大大降低了功率消耗。如果在接收访问的可能性更小的文件存储器中采用D&FRAM，则几乎整个存储区都转为不必刷新的NV模式，从而大大降低了电流消耗。
对于用电池供电的计算机系统(例如笔输入型和掌上型计算机)来说，采用上述D&FRAM作为存储器可以大大降低功率消耗，从而延长了电池的寿命。
图13示出了其中采用本发明的半导体存储装置(D&FRAM)的无绳电话系统的总体方框图。无线接收到的无线电波通过模拟前端部馈给基带部的数字调制电路进行波形均衡和模数转换处理。数字调制电路的输出信号馈给信道编码电路进行误差较正和帧分解。信通编码电话的输出信号馈给语音编译码电路进行数模变换和语音扩展后加到无绳电话的扬声器上。
下面将说明采用本发明的D&FRAM的无绳电话系统发送语音的情况。进到无绳电话扩音器的语音馈给基带部的语音编译码电路进行模数变换和语音压缩后，由信道编码电路进行误差校正和帧集成。信道编码电路的输出信号经波形均衡和数模变换后通过模拟前端部传送给天线。
在由微处理器和本发明的D&FRAM组成的控制部中，微处理器和D&FRAM相互连接成处于双向关系。根据从无绳电话键输入的信号，微处理器进行控制，将快速拨出的号和代码写入本发明的D&FRAM。微处理器也读出存储在本发明的D&FRAM中的快速拨出的号和代码。
数字调制电路和语音编译码电路由微处理器控制。这样，由于在无绳电话的控制部采用了本发明的FRAM，因此可以减小控制部的体积，从而减小了无绳电话系统的体积、重量和功率消耗，同时还能快速读出大量信息，改善了整个系统的处理能力。此外，作为便携电话的一个基本指标的抗冲击性能也能得到改善，从而提高了无绳电话系统的可靠性。
以上各实施例的特征和优点总结如下。
(1)存储矩阵由一些排列成矩阵的存储单元组成，每个存储单元都由一个铁电电容器和一个地址选择MOSFET构成。存储矩阵按每根字线划分成一组存储块。每个存储块都相应有一个用来存储该块是处在DRAM模式或NV模式的模式存储电路和一个用来对这个存储块相继受到刷新操作的次数进行计数的刷新操作计数电路。在进行第n次刷新操作期间(n为预定的次数)，进行一次存储器访问，暂时将铁电电容器的极板电压从一个电压改变为另一个电压，同时也将模式存储电路从DRAM模式改变为NV模式。当对这个存储块的一个存储单元进行一次读或写操作时，再将模式存储电路从NV模式改变为DRAM模式。按照存储在模式存储电路中的信息对于设置成NV模式的存储块不进行刷新操作。这种工作方式大大降低了功率消耗，而且只在向NV模式转换时极化才反相，这样实际上就消除了对重写次数的限制。
(2)各存储块按照每根用于刷新操作的字线划分。模式存储电路用一个具有一些存储位的静态存储器构成，每一位与独立字线中的一根字线对应。这种配置可以为每个刷新地址设置模式，因此大大降低了功率消耗。
(3)刷新操作计数电路包括：一个由一组存储单元构成的、与存储矩阵共享字线的存储电路；以及一个在每次由刷新操作执行字线选择时将从存储电路读出的数据加1后重新存入存储电路的存储单元、而在每次由读/写操作执行字线选择时使存储在存储电路中的信息复位的控制电路。这使得X解码电路可以象常规那样进行使用，从而可以用一个相当简单的结构为各字线进行模式设置。
(4)以与划分存储块相同的方式也对极板进行划分，使得在从DRAM模式向NV模式转换时只有相应的极板的电压才暂时改变到电源电压。这使得极板电压驱动电路可以用一个简单的结构来实现，而且也降低了电流消耗。
以上结合各实施例对本发明作了说明。应该注意的是，本发明不局限于以上这些实施例，而是可以作出种种修改，这并不偏离本发明的精神实质。半导体基片上的存储阵列或存储矩阵的几何排列和配置可以采用多种形式。例如，存储阵列或存储矩阵在几何上划分成存储块，而字线则在物理上划分成一系列组。当存储阵列划分成块时，注意力不要集中在物理字线上，而要集中在刷新操作同时选中的字线上，这些同时选中的字线取作将存储阵列划分成存储块的最小单位。结果就可以利用电路有效地实现在处于NV模式期间不进行刷新操作的工作方式，从而降低功率消耗。极板电压在向NV模式转换时可以暂时从电源电压改变到电路的地电位。
本发明可以广泛地应用于存储装置基本上由一些伪静态RAM构成的场合，这些伪静态RAM采用了动态RAM或动态存储单元，有着与静态RAM兼容的外部接口，并且在存储单元中用了铁电容器。
本发明的具有代表性的优点可以总结如下。存储矩阵由一些排列成矩阵的存储单元组成，每个存储单元都由一个铁电电容器和一个地址选择MOSFET构成。存储矩阵按每根字线划分成一组存储块。每个存储块都相应有一个用来存储该块是处在DRAM模式或NV模式的模式存储电路和一个用来对这个存储块相继受到刷新操作的次数进行计数的刷新操作计数电路。在进行第n次刷新操作期间(n为预定的次数)，进行一次存储器访问，暂时将铁电电容器的极板电压从一个电压改变为另一个电压，同时也将模式存储电路从DRAM模式改变为NV模式。当对这个存储块的一个存储单元进行一次读或写操作时，再将模式存储电路从NV模式改变为DRAM模式。按照存储在模式存储电路中的信息对于设置成NV模式的存储块不进行刷新操作。这种工作方式大大降低了功率消耗，而且只在向NV模式转换时极化才反相，这样实际上就消除了对重写次数的限制。
每个存储块都为刷新操作分配一根独立的字线。模式存储电路用一个具有一些存储位的静态存储器构成，每一位与独立字线中的一根字线对应。这种配置可以为每个刷新地址设置模式为DRAM模式或NV模式，因此大大降低了功率消耗。
刷新操作计数电路包括：一个由一组存储单元构成的、与存储矩阵共享字线的存储电路；以及一个在每次由刷新操作执行字线选择时将从存储电路读出的数据加1后重新存入存储电路的存储单元、而在每次由该/写操作执行字线选择时使存储在存储电路中的信息复位的控制电路。这使得X解码电路可以象常规那样进行使用，从而可以用一个相当简单的结构为各字线将模式设置为DRAM模式或NV模式。
以与划分存储块相同的方式也对极板进行划分，使得在从DRAM模式向NV模式转换时只有相应的极板的电压才暂时改变到电源电压。这使得极板电压驱动电路可以用一个简单的结构来实现，而且也降低了电流消耗。
Claims (23)
1.一种半导体存储装置，其特征是所述装置包括：
一个由一些排列成矩阵的存储单元构成的存储矩阵，其中的每个存储单元都具有一个铁电电容器和一个地址选择MOSFET；
一组按照每一根或几根字线划分所述存储矩阵而得到的存储块；
与所述存储块一一对应配置的模式存储电路，用来分别存储相应存储块的模式是易失模式还是非易失模式的信息；
刷新操作计数电路，用来分别对相应存储块相继受到的刷新操作的次数进行计数；
一个模式改变电路，在所述刷新操作计数电路中的一个或多个计数第n次刷新操作时，所述电路进行一次存储器访问，暂时将铁电电容器的极板电压从一个电压改变为另一个电压和将模式存储电路从易失模式转换为非易失模式，而在对所述存储块的一个存储单元执行一个读或写操作期间将模式存储电路从非易失模式转换为易失模式；以及
一个刷新控制电路，所述电路按照存储在所述模式存储电路中的信息不对已转换为非易失模式的所述存储块执行刷新操作。
2.一种按权利要求1所提出的半导体存储装置，其特征是：其中所述存储块是按每根用于刷新的字线划分的，而所述模式存储电路由一个具有一些存储位的静态存储器构成，每一位与独立字线中的一根字线对应。
3.一种按权利要求2所提出的半导体存储装置，其特征是其中所述刷新操作计数电路包括：一个由一组存储单元构成的、与所述存储矩阵共享字线的存储电路；以及一个在每次由刷新操作执行字线选择时将从存储电路读出的数据加1后重新存入存储电路的存储单元、而在每次由读/写操作执行字线选择时使存储在存储电路的信息复位的控制电路。
4.一种按权利要求3所提出的半导体存储装置，其特征是所述半导体存储装置还包括一个做成与动态RAM兼容的外部输入接口。
5.一种按权利要求3所提出的半导体存储装置，其特征是所述半导体存储装置还包括一个做成与静态RAM兼容的外部输入接口。
6.一种按权利要求5所提出的半导体存储装置，其特征是其中有一块极板以与划分存储块相同的方式也进行划分，使得在从易失模式向非易失模式转换时只有相应的极板的电压才暂时改变到电源电压。
7.一种半导体存储装置，包括：
一个包括多个存储单元，每个存储单元具有一个铁电电容器的存储器阵列，所述的存储器阵列工作于一种易失模式，在该模式中，所述的多个存储单元具有易失性，或者工作于一个非易失模式，在该模式，所述的多个存储单元具有非易失性；以及
一个控制电路，用于控制所述的存储阵列，当所述的存储器阵列工作于所述的易失模式时，所述的存储器阵列在预定的时间未被访问的话，将所述的存储器阵列的工作模式从所述的易失模式改变到所述的非易失模式。
8.根据权利要求7所述的半导体存储装置，其中所述的控制电路包括一个模式信息存储电路，它存储第一信息或第二信息，
其中所述的存储器阵列响应于存储所述第一信息的所述模式信息存储电路工作于所述的易失模式，响应于存储所述第二信息的所述模式信息存储电路工作于所述的非易失模式，
其中当所述的存储器阵列工作于所述的易失模式时，所述的存储器阵列在预定的时间未被访问的话，所述的控制电路将所述的第二信息设置在所述的模式信息存储电路。
9.根据权利要求8所述的半导体存储装置，其中所述的控制电路还包括一个用于确定所述的预定时间的电路。
10.根据权利要求8所述的半导体存储装置，其中所述的控制电路还包括一个用于计算所述的预定时间的电路。
11.根据权利要求8所述的半导体存储装置，其中所述的控制电路还包括一个连续刷新操作数计数电路，用于对连续刷新操作的次数计数。
12.根据权利要求8所述的半导体存储装置，其中所述的控制电路还包括一个刷新操作数计数电路，用于根据刷新操作数确定所述的预定时间。
13.一种半导体存储装置，包括：
一个包括多个存储单元，每个存储单元具有一个铁电电容器的存储器阵列，所述的存储器阵列工作于一种易失模式，在该模式中，所述的多个存储单元需要刷新，或者工作于一个非易失模式，在该模式，所述的多个存储单元不需要刷新，当所述的存储器阵列工作于所述的易失模式时，所述的存储器阵列执行一个写操作，一个读操作或个一个刷新操作；以及
一个控制电路，用于控制所述的存储阵列，当所述的存储器阵列工作于所述的易失模式时，所述的存储器阵列在预定的时间既不执行写操作也不执行读操作的话，将所述的存储器阵列的工作模式从所述的易失模式改变到所述的非易失模式。
14.根据权利要求13所述的半导体存储装置，当所述的存储器阵列工作于所述的非易失模式时，当所述的写操作或者所述的读操作对所述的存储器阵列作出时，其中所述的控制电路控制所述的存储器阵列，使得所述存储器阵列的操作模式从所述的非易失模式改变为所述的易失模式。
15.根据权利要求13所述的半导体存储装置，其中所述的控制电路包括一个模式信息存储电路，它存储第一信息或第二信息，
其中所述的存储器阵列响应于存储所述第一信息的所述模式信息存储电路工作于所述的易失模式，响应于存储所述第二信息的所述模式信息存储电路工作于所述的非易失模式，
其中当所述的存储器阵列工作于所述的易失模式时，所述的存储器阵列在预定的时间既不执行所述的写操作也不执行读操作的话，所述的控制电路将所述的第二信息设置在所述的模式信息存储电路。
16.根据权利要求15所述的半导体存储装置，其中所述的控制电路还包括一个用于确定所述的预定时间的电路。
17.根据权利要求15所述的半导体存储装置，其中所述的控制电路还包括一个用于计算所述的预定时间的电路。
18.根据权利要求15所述的半导体存储装置，其中所述的控制电路还包括一个连续刷新操作数计数电路，用于对连续刷新操作的次数计数。
19.根据权利要求15所述的半导体存储装置，其中所述的控制电路还包括一个刷新操作数计数电路，用于根据刷新操作数确定所述的预定时间。
20.一种操作半导体存储装置的方法，所述的存储装置包括一个存储器阵列，所述的存储器阵列包括多个存储单元，每个存储单元具有一个铁电电容器，所述的方法包括下述步骤：
使所述的存储器阵列工作于一种易失模式，在该模式中，所述的多个存储单元需要刷新；
使所述的存储器阵列工作于一个非易失模式，在该模式，所述的多个存储单元不需要刷新；
当所述的存储器阵列工作于所述的易失模式时，使所述的存储器阵列执行一个写操作；以及
当所述的存储器阵列工作于所述的易失模式时，使所述的存储器阵列执行一个读操作；
当所述的存储器阵列工作于所述的易失模式时，使所述的存储器阵列执行一个刷新操作；以及
当所述的存储器阵列工作于所述的易失模式时，所述的存储器阵列在预定的时间既不执行写操作也不执行读操作的话，将所述的存储器阵列的工作模式从所述的易失模式改变到所述的非易失模式。
21.根据权利要求20所述的半导体存储装置操作方法，还包括一个下述步骤：
当所述的存储器阵列工作于所述的非易失模式时，当所述的写操作或者所述的读操作对所述的存储器阵列作出时，将所述存储器阵列的操作模式从所述的非易失模式改变为所述的易失模式。
22.一种操作半导体存储装置的方法，所述的存储装置包括一个存储器阵列，所述的存储器阵列包括多个存储单元，每个存储单元具有一个铁电电容器，所述的方法包括下述步骤：
(1)向工作于一种易失模式的所述的存储器阵列的所述多个存储单元中的至少一个写入数据，在该模式中，所述的多个存储单元存储具有易失性的数据；
(2)从工作于所述的易失模式的所述的存储器阵列的所述多个存储单元中的至少一个读出数据；
(3)从工作于所述的易失模式的所述的存储器阵列的所述多个存储单元中的至少一个刷新数据；
(4)向工作于一种非易失模式的所述的存储器阵列的所述多个存储单元中的至少一个写入数据，在该模式中，所述的多个存储单元存储具有非易失性的数据；
(5)从工作于所述的非易失模式的所述的存储器阵列的所述多个存储单元中的至少一个读出数据；
(6)当所述的存储器阵列工作于所述的易失模式时，所述的存储器阵列在预定的时间既不执行所述的写步骤(1)也不执行所述的读步骤(2)的话，将所述的存储器阵列的工作模式从所述的易失模式改变到所述的非易失模式。
23.根据权利要求22的操作半导体存储装置的方法，还包括下述步骤：
当所述的存储器阵列工作于所述的非易失模式时，当所述的写步骤(4)或者所述的读步骤(5)对所述的存储器阵列作出时，将所述存储器阵列的操作模式从所述的非易失模式改变为所述的易失模式。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06210894A JP3426693B2 (ja) | 1994-03-07 | 1994-03-07 | 半導体記憶装置 |
| JP62108/94 | 1994-03-07 | ||
| JP062108/94 | 1994-03-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1112729A CN1112729A (zh) | 1995-11-29 |
| CN1097314C true CN1097314C (zh) | 2002-12-25 |
Family
ID=13190537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN95100994.XA Expired - Fee Related CN1097314C (zh) | 1994-03-07 | 1995-03-07 | 半导体存储装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5528535A (zh) |
| EP (1) | EP0671745B1 (zh) |
| JP (1) | JP3426693B2 (zh) |
| CN (1) | CN1097314C (zh) |
| DE (1) | DE69521159T2 (zh) |
| TW (1) | TW272315B (zh) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3426693B2 (ja) * | 1994-03-07 | 2003-07-14 | 株式会社日立製作所 | 半導体記憶装置 |
| US5598569A (en) * | 1994-10-17 | 1997-01-28 | Motorola Inc. | Data processor having operating modes selected by at least one mask option bit and method therefor |
| US5739557A (en) * | 1995-02-06 | 1998-04-14 | Motorola, Inc. | Refractory gate heterostructure field effect transistor |
| JP3710845B2 (ja) | 1995-06-21 | 2005-10-26 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3767703B2 (ja) * | 1995-11-16 | 2006-04-19 | ローム株式会社 | 強誘電体記憶装置および強誘電体コンデンサを用いた記憶方法 |
| JP3767702B2 (ja) * | 1995-11-16 | 2006-04-19 | ローム株式会社 | 強誘電体記憶装置および強誘電体コンデンサを用いた記憶方法 |
| JP3355595B2 (ja) * | 1996-03-25 | 2002-12-09 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP3629099B2 (ja) * | 1996-06-28 | 2005-03-16 | 株式会社東芝 | 半導体記憶装置 |
| JP3741232B2 (ja) * | 1996-07-01 | 2006-02-01 | 株式会社日立製作所 | 強誘電体メモリ |
| US5819305A (en) * | 1996-08-23 | 1998-10-06 | Motorola, Inc. | Method and apparatus for configuring operating modes in a memory |
| JP3919312B2 (ja) * | 1996-12-27 | 2007-05-23 | ローム株式会社 | 強誘電体記憶装置 |
| KR100276569B1 (ko) * | 1997-06-20 | 2000-12-15 | 김영환 | 강유전메모리장치 |
| JP3161384B2 (ja) | 1997-09-16 | 2001-04-25 | 日本電気株式会社 | 半導体記憶装置とそのアクセス方法 |
| JP3161383B2 (ja) | 1997-09-16 | 2001-04-25 | 日本電気株式会社 | 半導体記憶装置 |
| US6067244A (en) * | 1997-10-14 | 2000-05-23 | Yale University | Ferroelectric dynamic random access memory |
| JPH11144473A (ja) * | 1997-11-12 | 1999-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100268909B1 (ko) * | 1998-04-22 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리 소자 |
| KR100268908B1 (ko) * | 1998-04-22 | 2000-10-16 | 김영환 | 에스더블유엘(swl) 강유전체 메모리 장치 및 그 구동회로 |
| KR100268910B1 (ko) * | 1998-04-22 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리소자 |
| DE10003812B4 (de) * | 1999-01-30 | 2006-11-02 | Hyundai Electronics Industries Co., Ltd., Ichon | Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers |
| JP2002063069A (ja) | 2000-08-21 | 2002-02-28 | Hitachi Ltd | メモリ制御装置、データ処理システム及び半導体装置 |
| JP4416372B2 (ja) | 2002-02-25 | 2010-02-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP3783696B2 (ja) * | 2003-04-10 | 2006-06-07 | セイコーエプソン株式会社 | 強誘電体記憶装置のデータ記憶方法 |
| KR100522431B1 (ko) * | 2003-04-30 | 2005-10-20 | 주식회사 하이닉스반도체 | 리프레쉬 동작이 향상된 고속 데이터 억세스를 위한반도체 메모리 장치 |
| KR100732276B1 (ko) * | 2005-05-30 | 2007-06-25 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치 |
| US7447096B2 (en) * | 2006-05-05 | 2008-11-04 | Honeywell International Inc. | Method for refreshing a non-volatile memory |
| US8074040B2 (en) * | 2008-09-23 | 2011-12-06 | Mediatek Inc. | Flash device and method for improving performance of flash device |
| CN103810126B (zh) * | 2014-01-27 | 2017-06-13 | 上海新储集成电路有限公司 | 混合dram存储器及降低该dram存储器刷新时功耗的方法 |
| WO2015116107A1 (en) * | 2014-01-30 | 2015-08-06 | Hewlett-Packard Development Company, L.P. | Memristor memory with volatile and non-volatile states |
| KR102475446B1 (ko) * | 2016-09-20 | 2022-12-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US10153020B1 (en) * | 2017-06-09 | 2018-12-11 | Micron Technology, Inc. | Dual mode ferroelectric memory cell operation |
| KR102534631B1 (ko) * | 2018-05-11 | 2023-05-19 | 에스케이하이닉스 주식회사 | 카운팅 회로 블록을 포함하는 반도체 시스템 |
| US10431281B1 (en) | 2018-08-17 | 2019-10-01 | Micron Technology, Inc. | Access schemes for section-based data protection in a memory device |
| US10991411B2 (en) * | 2018-08-17 | 2021-04-27 | Micron Technology, Inc. | Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations |
| KR102669450B1 (ko) * | 2018-12-11 | 2024-05-28 | 에스케이하이닉스 주식회사 | 저장 장치 및 그 동작 방법 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809225A (en) * | 1987-07-02 | 1989-02-28 | Ramtron Corporation | Memory cell with volatile and non-volatile portions having ferroelectric capacitors |
| US5140552A (en) * | 1988-02-09 | 1992-08-18 | Sharp Kabushiki Kaisha | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
| JPH01267896A (ja) * | 1988-04-19 | 1989-10-25 | Toshiba Corp | 半導体メモリ |
| JPH035996A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5305255A (en) * | 1989-12-18 | 1994-04-19 | Raytheon Company | Non-destructive readout ferroelectric memory cell |
| JP3110032B2 (ja) * | 1990-03-30 | 2000-11-20 | 株式会社東芝 | 強誘電体メモリ |
| JP3101296B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体記憶装置 |
| DE4119248A1 (de) | 1990-06-21 | 1992-01-02 | Seiko Instr Inc | Integrierter halbleiterschaltkreis |
| JP2723386B2 (ja) * | 1991-07-02 | 1998-03-09 | シャープ株式会社 | 不揮発性ランダムアクセスメモリ |
| JP2794138B2 (ja) * | 1991-08-13 | 1998-09-03 | 三菱電機株式会社 | 半導体記憶装置 |
| US5396461A (en) * | 1992-01-16 | 1995-03-07 | Sharp Kabushiki Kaisha | Non-volatile dynamic random access memory device |
| KR950009390B1 (ko) * | 1992-04-22 | 1995-08-21 | 삼성전자주식회사 | 반도체 메모리장치의 리프레시 어드레스 테스트회로 |
| US5381379A (en) * | 1992-12-03 | 1995-01-10 | Sharp Kabushiki Kaisha | Non-volatile dynamic random access memory device; a page store device and a page recall device used in the same; and a page store method and a page recall method |
| JP3278981B2 (ja) * | 1993-06-23 | 2002-04-30 | 株式会社日立製作所 | 半導体メモリ |
| JP3426693B2 (ja) * | 1994-03-07 | 2003-07-14 | 株式会社日立製作所 | 半導体記憶装置 |
| US5495437A (en) * | 1994-07-05 | 1996-02-27 | Motorola, Inc. | Non-volatile RAM transferring data between ferro-electric capacitors and a memory cell |
-
1994
- 1994-03-07 JP JP06210894A patent/JP3426693B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-14 TW TW084101310A patent/TW272315B/zh active
- 1995-02-23 EP EP95301192A patent/EP0671745B1/en not_active Expired - Lifetime
- 1995-02-23 DE DE69521159T patent/DE69521159T2/de not_active Expired - Fee Related
- 1995-03-07 CN CN95100994.XA patent/CN1097314C/zh not_active Expired - Fee Related
- 1995-03-07 US US08/399,511 patent/US5528535A/en not_active Expired - Lifetime
-
1996
- 1996-06-04 US US08/658,081 patent/US5715190A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3426693B2 (ja) | 2003-07-14 |
| EP0671745B1 (en) | 2001-06-06 |
| US5715190A (en) | 1998-02-03 |
| JPH07244988A (ja) | 1995-09-19 |
| CN1112729A (zh) | 1995-11-29 |
| DE69521159T2 (de) | 2002-02-28 |
| EP0671745A3 (en) | 1997-02-19 |
| EP0671745A2 (en) | 1995-09-13 |
| US5528535A (en) | 1996-06-18 |
| DE69521159D1 (de) | 2001-07-12 |
| TW272315B (zh) | 1996-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1097314C (zh) | 半导体存储装置 | |
| US6560155B1 (en) | System and method for power saving memory refresh for dynamic random access memory devices after an extended interval | |
| JP3770171B2 (ja) | メモリ装置およびそれを用いたメモリシステム | |
| US8300446B2 (en) | Ferroelectric random access memory with single plate line pulse during read | |
| JPH06224386A (ja) | 半導体記憶装置とそれを用いた情報処理システム | |
| US20140029326A1 (en) | Ferroelectric random access memory with a non-destructive read | |
| US10748598B2 (en) | Memory devices with selective page-based refresh | |
| US7310262B2 (en) | Ferroelectric memory capable of continuously fast transferring data words in a pipeline | |
| TWI289306B (en) | DRAM with half and full density operation | |
| CN1179366C (zh) | 存储多位的数据的非易失性半导体存储器 | |
| SG131754A1 (en) | Semiconductor storage device and information apparatus | |
| US7826280B2 (en) | Integrated circuit and method for reading the content of a memory cell | |
| US11810613B2 (en) | Ultra-compact page buffer | |
| US9236107B1 (en) | FRAM cell with cross point access | |
| US20100226162A1 (en) | Memory Array Power Domain Partitioning | |
| KR100330996B1 (ko) | 반도체기억장치 | |
| JP3277860B2 (ja) | ロウバッファ内蔵半導体メモリ | |
| US20230395132A1 (en) | Sram cell configured to perform multiply-accumulate (mac) operation on multi-bit data based on charge sharing and method of operating the same | |
| US20050007858A1 (en) | Method and system for reducing power when writing information to MRAM | |
| CN1551222A (zh) | 具有为读写放大器产生电压之电压产生电路的集成存储器 | |
| US20050122761A1 (en) | FeRAM having wide page buffering function | |
| TW440871B (en) | Circuit and method for reducing the sensed current peak in row address strobe period in memory | |
| JPH0785661A (ja) | 半導体記憶装置 | |
| JP2008059654A (ja) | 強誘電体半導体記憶装置 | |
| JP2002157875A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20021225 |