CN1444230A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN1444230A
CN1444230A CN03103543A CN03103543A CN1444230A CN 1444230 A CN1444230 A CN 1444230A CN 03103543 A CN03103543 A CN 03103543A CN 03103543 A CN03103543 A CN 03103543A CN 1444230 A CN1444230 A CN 1444230A
Authority
CN
China
Prior art keywords
activation signal
storage
control unit
sensor amplifier
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN03103543A
Other languages
English (en)
Other versions
CN1308961C (zh
Inventor
铃木英明
中岛雅夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1444230A publication Critical patent/CN1444230A/zh
Application granted granted Critical
Publication of CN1308961C publication Critical patent/CN1308961C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2293—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一种半导体存储器件，其中包括存储器组，其被分为包括第一存储块和第二存储块的多个存储块。第一读出放大器控制单元响应第一激活信号，激活与第一存储块相连接的读出放大器。第二读出放大器控制单元响应第二激活信号，激活与第二存储块相连接的读出放大器。信号控制单元把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元。

Description

半导体存储器件
本发明基于并要求在2002年3月13日递交的日本专利申请No.2002-069065，其全部内容通过引用的方式被包含于此。
技术领域
本发明一般涉及一种半导体存储器件，其中包括多个存储器组，特别涉及非易失性半导体存储器，其减小在每个存储器组工作时的消耗电流，以稳定半导体存储器件的读取或写入操作。
背景技术
在最近几年，信息社会速度发展，并且大规模存储器件已经需要例如包各种应用程序的多用途IC卡这样的信息处理装置。另外，非接触型IC卡的使用增加是一种趋势，并且通过使用作为要被发送的数据的信号载波的微波而获得提供给IC卡的电能。因此，需要可以尽可能地减小IC卡的内部电路的电能消耗的电路结构。
IC卡的电能消耗大体上被分为微处理器的电能消耗和存储器件的电能消耗。其中，微处理器的内部电路总是不断运行，并且微处理器的消耗电流几乎在固定电平上。通常，通过使用调节器，可以容易地把来自微波的能量提供到微处理器，用于以固定的电平而消耗。
另一方面，对于存储器件的电能消耗，当该存储器件被存取时，该存储器件的一系列内部电路开始工作。在存储器件中所消耗的电流的波形不是固定的。消耗电流的峰值一般出现在存取该存储器件时。
通常，在DRAM中，该存储器芯片被分为多个存储器组，并且由每个存储器组单元控制该操作，从而减小整个存储芯片的消耗电流。
另外，铁电电容器作为非易失存储器件，并且它具有以高速度进行数据读取/写入操作的特性。通过使用这种特性，使用铁电电容器作为存储元件(被称为铁电存储器件)的非易失存储器件被投入实际使用。该铁电存储器件被广泛用于IC卡中的存储器件。
图1A示出常规铁电存储器件的一个存储器组，以及图1B示出在常规铁电存储器件工作时消耗的电流的波形。
图2示出包括多个存储器组的一个存储芯片的结构。该存储芯片100包括多个存储器组10和外围电路20。如图2中所示，该存储芯片100被每条字线所分割的存储单元的阵列对应于多个存储器组10中的一个。图2中所示的存储器组10与图1A中所示的存储器组10相同。
在图1A中的常规铁电存储器件中，阳极线驱动器(PL DRV)12、字线驱动器(WL DRV)14以及读出放大器(S/A)16被设置给该存储器组10。即，多个读出放大器被提供为对应于一个存储块。例如，在图1A的例子中，对一个存储器组提供32个读出放大器(S/A(32X))。
图3示出从地址信号产生一个列选择信号并且把该列选择信号提供到图1A的存储器组10的电路结构的一个例子。
如图3中所示，列选择信号产生电路包括一个列预解码器30和多个列解码器(CDEC)32-1、32-2、…、32-X。列解码器的数目对应于存储器组10的列数。还提供分别包括多个列解码器的多个单元块34。
通过解码地址信号所产生的列选择信号被从列预解码器30发送到每个列解码器32。每个列解码器32设置所接收列选择信号的相应数位的数值(0或1)。来自每个列解码器32的解码数据被输出作为一个独立的列选择信号。该独立的列选择信号表示该存储单元所在的存储器组10的哪一个列被选择。即，在常规铁电存储器件中，该独立列选择信号用于选择被存取存储单元数据的存储器组10的一个特定的列。
但是，在常规的铁电存储器件中，不但对所选择的单元执行读取操作，而且还对连接到与所选择单元相同的共享字线和阳极线(plate-line)的未选择单元执行读取操作。因此，在常规铁电存储器件中，在读取数据时激活多个读出放大器。
因此，在常规铁电存储器件中，一旦存储器组10被激活，当存取每个存储单元时，所有多个读出放大器16被同时激活。因此，如图1B中所示，在常规铁电存储器件中，具有在数据读取操作时在所消耗电流的波形中出现脉冲状尖峰的倾向。
如上文所述，在常规铁电存储器件中，具有在数据读取操作时在所消耗电流的波形中出现脉冲状尖峰的倾向。因此，存在有由于在常规铁电存储器件中的数据读取操作时的尖峰电流而导致电源电压的下降或上升所造成的噪声。
另外，在读出放大器开始启动时出现电源电压的波动，其放大小的电势差，并且存在可能造成读出放大器故障的问题。另外，存储芯片外部的电源电压可能受到该存储芯片内部电路的电源电压波动的影响，并且可能导致包括例如IC卡这样的存储芯片的系统上的其它电路的故障。
发明内容
本发明的一个目的是提供一种改进的半导体器件，其中消除上述问题。
本发明的另一个目的是提供一种半导体存储器件，其中在存储器组中的不同存储块的读出放大器被在不同的时间独立地激活，以减小在某一时刻的功率消耗量，从而可以稳定该半导体存储器件的读出/写入操作。
本发明的上述目的通过这样一种半导体存储器件来实现，其中包括：存储器组，其被分为包括第一存储块和第二存储块的多个存储块；第一读出放大器控制单元，其响应第一激活信号，激活与该存储器组中的第一存储块相连接的读出放大器；第二读出放大器控制单元，其响应第二激活信号，激活与该存储器组中的第二存储块相连接的读出放大器；以及信号控制单元，其把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元。
本发明的上述目的通过一种半导体存储器件而实现，其中包括：存储器组，其被分为包括第一存储块和第二存储块的多个存储块；第一读出放大器控制单元，其响应第一激活信号，激活与该存储器组中的第一存储块相连接的读出放大器；第二读出放大器控制单元，其响应第二激活信号，激活与该存储器组中的第二存储块相连接的读出放大器；信号控制单元，其把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元；以及块选择信号产生单元，其根据被提供到该存储器组的地址信号产生第一块选择信号和第二块选择信号，该块选择信号产生单元把第一块选择信号和第二块选择信号提供到第一读出放大器控制单元和第二读出放大器控制单元。
本发明的上述目的通过一个半导体存储器件而实现，其中包括：存储器组，其被分为包括第一存储块和第二存储块的多个存储块；第一读出放大器控制单元，其响应第一激活信号，激活与该存储器组中的第一存储块相连接的读出放大器；第二读出放大器控制单元，其响应第二激活信号，激活与该存储器组中的第二存储块相连接的读出放大器；信号控制单元，其把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元；以及提供在第一存储块和第二存储块之间的伪单元块，该伪单元块连接到在一端接地的伪位线，从而该伪单元块用于吸收当第一和第二存储块之一被激活并且第一和第二存储块中的另一个被释放时所造成的噪声，其中该信号控制单元包括一个时序控制单元，其根据来自伪单元块的伪位线的信号的逻辑电平产生第二激活信号。
在本发明的半导体存储器件中，在该存储器组内的第一存储块的第一读出放大器的操作和第二存储块的第二读出放大器的操作被根据每块分别控制，并且可以减小在某一时刻的功耗消耗量。因此可以平滑在该半导体存储器件的数据读出/写入操作时的消耗电流的波形。由于在常规的铁电存储器中不容易出现电源电压的突降或突升现象，因此在半导体存储器件的内部电路中不产生噪声。
另外，半导体存储器件的内部电路的电源电压被稳定，并且可以防止例如IC卡这样的包括半导体存储器件的系统的其它电路出现故障。
另外，当通过微波等在IC卡和该端子之间发送和接收数据时，由于不出现存储芯片的内部电路的电源电压的波动，因此调制电路的操作以及数据通信的操作被稳定。
另外，在本发明的半导体存储器件中，伪单元块可以被包含在该存储块之间，并且可以减小存储块的干扰，以及防止出现在半导体存储器件中的单元数据的读取丢失。
另外，在本发明的半导体存储器件中，可以通过阱抽头(well tap)从位线设置一个阱电势，并且可以稳定该阱电势。反栅极效应(back gateeffect)变为固定，可以保证半导体存储器件的稳定工作。
附图说明
从下文结合附图的详细描述中，本发明的其它目的、特点和优点将变得更加清楚。
图1A和1B为示出常规半导体存储器件的存储块的基本构成的示意图。
图2为示出包括多个存储器组的存储芯片。
图3为示出从地址信号产生列选择信号并且把该列选择信号提供到图1A的存储器组的电路结构的示意图。
图4A和4B为示出在本发明第一优选实施例中的半导体存储器件的存储器块的基本构成的示意图。
图5为示出从地址信号产生块选择信号并且把块选择信号提供给图4A中所示的每个存储块的电路的结构的示意图。
图6为在本实施例的半导体存储器件的每个存储块中读出放大器控制电路的方框图。
图7为图6中所示的读出放大器控制电路的一个例子的电路图。
图8为用于说明图7中所示的读出放大器控制电路的操作的时序图。
图9为图6中所示的延迟信号产生单元的一个例子的电路图。
图10为在本发明第二优选实施例中的半导体存储器件的方框图。
图11为在图10的半导体存储器件中产生到达读出放大器控制单元的延迟激活信号的时序控制单元的一部分的电路图。
具体实施方式
现在参照附图给出对本发明优选实施例的描述。
图4A和4B示出在本发明第一优选实施例中的半导体存储器件的存储块的基本构成。
本发明的半导体存储器件被应用于使用铁电存储器作为存储元件的铁电存储器件。图4A的半导体存储器件能够通过减少在相同存储器组中同时启动操作的读出放大器的数目而减小在数据读出/写入操作中的峰值电流。
为了实现该目的，由每条字线所分割的存储器组被分为多个存储块。在本实施例中，提供两个存储块：存储块-1和存储块-2。通过分别提供控制连接到存储块-1的存储单元的读出放大器的读出放大器控制电路16-1和控制连接到存储块-2的存储单元的读出放大器的读出放大器控制电路16-2而独立地控制每个存储块的读出放大器操作。
最好，在本实施例中，包含要被存取的存储单元的两个存储块之一被首先激活，并且另一个存储块被随后激活。
尽管通过提供用于各个块的读出放大器控制电路而可以控制多个存储块的每一个的读出放大器，对于哪一个块被控制以启动每个读出放大器控制本身的操作没有判断标准。被提供到半导体存储器件的列地址信号作为该判断标准。尽管地址信号可以被提供到用于此目的的每个控制电路，但是在实际应用中难以在狭窄的存储芯中提供各个列地址解码电路。
在本实施例的半导体存储器件中，分别提供列地址解码电路，并且每个列地址解码电路作为从提供给半导体存储器件的列地址信号产生块选择信号的电路。
由每个解码电路所产生的这种块选择信号被提供到相应一个读出放大器控制单元。被提供到相应一个读出放大器控制电路的块选择信号给出关于哪一个块被控制以启动该读出放大器的操作的判断标准，这将在下文参照图5描述。
在包括多个存储块的本实施例中，被提供到后续激活的存储块的读出放大器的第二读出放大器激活信号通过延迟提供到以前选择的存储块的读出放大器的第一读出放大器激活信号而产生。
为了产生该延迟的激活信号，提供相互串联的多个逻辑元件(例如，反相器)。在多个逻辑元件中的输入逻辑元件接收以前激活的存储块的读出放大器的第一激活信号。来自多个逻辑元件的所需一个元件的输出信号(多个逻辑元件之一被任意选择，以获得适当的延迟量)提供延迟的第一激活信号。该延迟量的调节可以通过把多个逻辑元件中的所选择的一个元件改变为另一个元件而实现。
在本实施例的半导体存储器件中，存储器组被分为与图1A中的常规存储器组相类似的多个存储块。各个存储块的读出放大器被相互分离地激活。因此，可以减小在该半导体存储器件中同时工作的读出放大器的数目。
因此，可以防止如在常规半导体存储器件中那样在存储器的消耗电流中出现峰值电流波形。由于数据读取/写入的稳定以及峰值电流的减小，因此本实施例的半导体存储器件是有用的。在本实施例的半导体存储器件中，可以减小峰值电流，如图4B中所示。
在本实施例的半导体存储器件中，从操作的角度来看，每个存储器组10被分为多个存储块。但是，存储器组10实际上是一个存储单元的阵列。即，包括存储块1和存储块2的存储器组是一个存储单元阵列，其中多个存储单元以二维矩阵的形式在行和列方向排列。
如图4A中所示，该存储器组被分为两个存储块(存储块1和存储块2)，并且各个存储块的16个读出放大器以时分的方式一次执行。在本实施例中与存储器组相连的字线驱动器(WL DRV)14和阳极线驱动器(PL DVR)12与图1A和常规半导体存储器件相同。
图6示出在本实施例的半导体存储器件的每个存储块中的读出放大器控制电路。
如图6中所示，读出放大器控制电路包括读出放大器-1(S/A-1)控制单元42-1、读出放大器-2(S/A-2)控制单元42-2、以及延迟信号产生单元40。控制单元42-1响应块-1选择信号和读出放大器激活信号而执行存储块1的读出放大器的释放控制。控制单元42-2响应块-2选择信号和读出放大器激活信号而执行存储块2的读出放大器的释放控制。延迟信号产生单元40把读出放大器激活信号和延迟读出放大器激活信号分别输出到控制单元42-1和控制单元42-2。
存储块1的读出放大器(S/A-1)16-1的激活和存储块2的读出放大器(S/A-2)16-2的激活由读出放大器-1控制单元42-1和读出放大器-2控制单元42-2相互独立地控制。控制单元42-1和控制单元42-2被提供在读出放大器驱动电路中。
读出放大器-1控制单元42-1和读出放大器-2控制单元42-2被根据由块选择解码器36-1或36-2所输出的块选择信号以及由延迟信号产生单元40所输出的读出放大器激活信号所控制。通过把与在前的读出放大器激活信号相同的逻辑信号延迟而产生延迟的读出放大器激活信号。在两个读出放大器激活信号之间的时间差用于指定在先前激活的存储块的读出放大器和随后激活的存储块的读出放大器之间的激活的开始时间之差。
在此有一些产生施加到延迟信号产生单元40的延迟读出放大器激活信号的方法。为此目的，可以使用串联的预定数目的逻辑元件(例如，反相器)。下面将参照图9描述产生延迟读出放大器激活信号的方法。
图5示出从地址信号产生块选择信号并且把该块选择信号提供给图4A中所示的每个存储块的电路结构。
在图3中所示的常规选择信号产生电路中，通过在每个列解码器32对地址信号解码而选择用于数据输出的存储单元的列。
如图5中所示，除了分别产生列选择信号的列选择解码器32之外，在此提供从发送到每个单元块34的列地址信号产生块-1选择中信号的块选择解码器36-1、以及从发送到每个单元块34的列地址信号中选择信号的块-2。块-1选择信号和块-2选择信号对应于存储器组10的存储块1和存储块2。
图7示出图6的读出放大器控制电路的一个例子。图7的读出放大器控制电路被提供用于控制图6中的每个读出放大器16-1和读出放大器16-2的激活。
图7的读出放大器控制电路包括如图7中所示被连接的NAND电路51和52、反相器53和54、MOSFET晶体管55和56、MOSFET晶体管57和58、MOSFET晶体管59和60、MOSFET晶体管61和62、反相器63和64以及反相器65和66。
图7的读出放大器控制电路由读出放大器激活信号SAEx和块选择信号BlockSel_x(x＝1、2)。读出放大器控制电路执行读出放大器激活信号SAEx和延迟的读出放大器激活信号Delayed_SAEx的分配，并且分别把读出放大器激活信号提供到存储块1的读出放大器和存储块2的读出放大器。
例如，当在存储块1中存取存储单元时，图7的读出放大器控制电路把块-1选择信号BlockSel_1设置为高电平，并且把块-2选择信号BlockSel_2设置为低电平。
当读出放大器激活信号SAEx被设置为高电平时，信号SAEx被提供到存储块1的读出放大器。
在此时，块-2选择信号BlockSel_2被设置为低电平，而不是把信号SAEx设置为低电平，把读出放大器激活信号Delayed_SAEx提供到存储块2的读出放大器，而不是提供信号SAEx。在此，从存储块1的读出放大器开始激活时，存储块2的读出放大器被顺序地激活。
因此，在本实施例中，通过以时分的方式激活两个存储块的读出放大器而减小峰值电路。
图8为用于说明图7的读出放大器的操作的时序图。
如图8中所示，当出现读出放大器激活信号SAEx的上升沿时(T1)，出现块-1选择信号BlockSel_1a和块-2选择信号BlockSel_2a之一的下降沿(T2)。根据该时序，出现读出放大器激活信号SADRVx_1的上升沿(T3)，并且存储块1的读出放大器被激活。
类似地，当出现从时间T1延迟预定时间的延迟读出放大器激活信号Delayed_SAEx的上升沿时，出现相应一个块-2选择信号BlockSel_1b和块-2选择信号BlockSel_2b的上升沿(T4)。根据该时序，出现读出放大器激活信号SADRVx_2的上升沿(T5)，以及随后激活存储块2的读出放大器。
图9示出图6的延迟信号产生单元40的一个例子。
如上文所述，延迟信号产生单元40把读出放大器激活信号和延迟的读出放大器激活信号分别发送到读出放大器-1控制单元42-1和读出放大器-2控制单元42-2，以时分的方式把激活信号提供到两个存储块的读出放大器。在这种情况中，假设存储块1是以前激活的块，以及存储块2是随后激活的块。
如图9中所示，本实施例的延迟信号产生电路40是串联的多个反相器40-0至40-7。用于随后激活存储块的延迟读出放大器激活信号Delayed_SAEx是通过延迟发送到先前激活的存储块的读出放大器的读出放大器激活信号SAEx而产生的。
用于提取延迟信号的提取点被提供在如图9中所示的串联的多个反相器之间的多个连接线的每一处。
从延迟信号产生单元40中的所选择的一个提取点处，取出延迟读出放大器激活信号Delayed_SAEx，并且把它发送到相应的读出放大器控制单元。
在制造半导体存储器件时，在布线处理中准备该提取点和信号线。即使在完成用于制备晶体管等等的批量处理之后，可以通过把多个提取点中的一个所选择的提取点改变为另一个提供点而调整延迟量。
接着，图10示出在本发明第二优选实施例中的半导体存储器件。图11示出在本实施例中产生给予图10的每个读出放大器控制单元的延迟激活信号的一部分时序控制单元。
在图10的半导体存储器件中，提取一个伪单元块以及连接到伪单元块的伪位线(与普通位线相同)。该引线从伪单元块伸出，作为该伪位线，并且连接到时序控制单元的输入端。时序控制单元包括多个串联的逻辑元件。时序控制单元的每个逻辑元件执行一个操作，其中当在伪位线上的所施加电压超过特定的阈值时，使该逻辑元件导通。
通过把时序控制单元的输出信号发送到与后续的激活块相应的读出放大器控制单元而以时分的方式控制先前激活块的读出放大器的操作以及后续激活块的读出放大器的操作。
根据实际位线的电平执行读出放大器的激活时序的自反馈，并且即使当存储块或读出放大器的操作性能根据时间而退化时，也可以稳定半导体存储器件的数据读取/写入操作。
由于在存储块之间的读出放大器激活启动的不同，在伪位线(或者一对位线)被提供于两个存储块之间后，在被读出的块的方向上在位线上产生噪声。
为了避免上述问题，伪单元块被提供在相同的存储器组中的两个存储块之间，作为用于噪声的屏蔽，并且来自伪单元块的伪位线的一端接地(地电平Vss)。另外，通过使用伪位线作为在容易出现半导体存储器件的阱的电势改变的半导体存储器件的中央的阱抽头，而提高电路操作的稳定性。
如图10和图11中所示，本实施例的半导体存储器件的其它组合与图6的先前实施例基本上相同。在本实施例中，时序控制单元44通过使用从伪单元块18的伪位线15输出的信号而产生对于后续激活的存储块的读出放大器的激活信号。伪单元块18具有与存储块1或存储块2的存储单元相同的结构，并且按照相同的方式对该存储单元执行一系列数据读取/写入操作。
伪单元块18与其它存储块不同之处在于位线从伪单元块18伸出作为伪位线15，从而可以检测伪单元块18的位线的电平。另外，提供连接到伪单元块18的伪单元块读出放大器(DCB_S/A)19。但是，读出放大器19具有与存储块1或存储块2的读出放大器16-1或16-2相同的结构。
伪位线15的输出连接到在时序控制电路44中提供的多个逻辑元件的一个输入逻辑元件，从而可以检测伪位线15的电平。
时序控制电路44根据伪位线15的电平对于后续激活的存储块的读出放大器产生激活信号。
如图11中所示，本实施例的时序控制单元44通常包括电平调节晶体管70、NAND电路72和反相器74。
反相器74用于执行开/关操作，以把激活信号(SADRV_NEXTx)发送到后续激活的存储块的读出放大器。
为了检测伪位线15的电平，电平调节晶体管70包括多个串联的n沟道MOS晶体管，其被配置为具有到达伪位线15的二极管连接。
执行串行连接的多个n沟道晶体管的另一端通过作为开关的n沟道晶体管接地(地电平Vss)。
当复位时序控制单元44时，复位信号(RESET)被发送到接地的n沟道晶体管的栅极。
在本实施例的半导体存储器件中，当读出放大器启动时具有中间电平的位线在数据被从存储单元读出之后被放大为高电平(Vdd)或低电平(Vss)。
当以该电平变为固定值(由阈值和n沟道晶体管的级数所确定，每个n沟道晶体管被配置为具有到达伪位线的二极管连接)，执行开关操作的反相器74被导通。并且激活后续激活的存储块的读出放大器的激活信号(SADRV_NEXTx)被发出。
存储器的放大器激活信号由多个信号所形成，其具有从该对晶体管的上部引出的伪位线15，并且“与非”电路72和反相器74取多个信号的逻辑与并且产生该激活信号。即使当把伪位线15的引出端直接连接到反相器74而不提供“与非”电路72时也可能获得相同的功能。但是，在这种情况中，激活信号的产生变得比较不稳定。
另外，在图11的实施例中，在制造半导体存储器件时，被配置为具有二极管连接的电平调节晶体管70的每个n沟道晶体管通过批量处理而制备固定的数目。如此制备的固定数目的晶体管70在执行批量处理之后的布线处理中被串联，通过改变串联的n沟道晶体管70的数目，即使在批量处理之后，可由电平调节晶体管70所检测的电平可以被调节。
如上文所述，在本发明的半导体存储器件中，在该存储器组中的第一存储块的第一读出放大器的操作和第二存储块的第二读出放大器的操作被在每一块中分别控制，并且在同一时刻的电流消耗量可以被减小。因此，可以平滑在半导体存储器件的数据读取/写入操作时的消耗电流的波形。由于不容易象常规的铁电存储器件那样出现电源电压的突降或突升，因此不会在半导体存储器件的内部电路中产生噪声。
另外，该半导体存储器件的内部电路的电源电压被稳定，并且可以防止包括例如IC卡这样的半导体存储器件的其它系统的电路出现故障。
另外，当通过微波等等在IC卡和该终端之间发送和接收数据时，由于没有出现半导体芯片的内部电路的电源电压的波动，因此调节电路的操作以及数据通信的操作被稳定。
另外，在本发明的半导体存储器件中，伪单元块可以包含在存储块之间，并且可以减小存储块的干扰，并且防止在半导体存储器件中出现单元数据读出丢失的情况。
另外，在本发明半导体存储器件中，可以从位线通过阱抽头设置阱电势，并且可以稳定该阱电势。反栅极效应变为固定，并且可以保证半导体存储器件的稳定工作。
本发明不限于上述实施例，并且可以做出各种变型和改变而不脱离本发明的范围。
另外，本发明基于在2002年3月13日递交的日本专利申请No.2002-069065，其全部内容被包含于此以供参考。

Claims (13)

1.一种半导体存储器件，其中包括：
存储器组，其被分为包括第一存储块和第二存储块的多个存储块；
第一读出放大器控制单元，其响应第一激活信号，激活与该存储器组中的第一存储块相连接的读出放大器；
第二读出放大器控制单元，其响应第二激活信号，激活与该存储器组中的第二存储块相连接的读出放大器；以及
信号控制单元，其把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元。
2.根据权利要求1所述的半导体存储器件，其中该存储器组包括提供在第一存储块和第二存储块之间的伪单元块，该伪单元块连接到在一端接地的伪位线，从而该伪单元线用于吸收当第一和第二存储块之一被激活以及第一和第二存储块中的另一个被释放时所产生的噪声。
3.根据权利要求1所述的半导体存储器件，其中第一存储块的存储单元和第二存储块的存储单元连接到一条公共字线。
4.根据权利要求1所述的半导体存储器件，其中信号控制单元包括多个串联的逻辑元件，该多个逻辑元件包括接收第一激活信号的输入逻辑元件，并且多个逻辑元件中的任意选择的一个逻辑元件输出延迟的第一激活信号，作为第二激活信号，从而可以调节该预定时间。
5.根据权利要求2所述的半导体存储器件，其中该伪位线作为在可能出现半导体存储器件的阱的电势改变的该半导体存储器件中部的阱抽头。
6.根据权利要求1所述的半导体存储器件，其中该半导体存储器件是使用铁电电容器作为存储元件的非易失性存储器件。
7.一种半导体存储器件，其中包括：
存储器组，其被分为包括第一存储块和第二存储块的多个存储块；
第一读出放大器控制单元，其响应第一激活信号，激活与该存储器组中的第一存储块相连接的读出放大器；
第二读出放大器控制单元，其响应第二激活信号，激活与该存储器组中的第二存储块相连接的读出放大器；
信号控制单元，其把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元；以及
块选择信号产生单元，其根据被提供到该存储器组的地址信号产生第一块选择信号和第二块选择信号，该块选择信号产生单元把第一块选择信号和第二块选择信号提供到第一读出放大器控制单元和第二读出放大器控制单元。
8.根据权利要求7所述的半导体存储器件，其中该块选择信号产生单元包括一个预解码器、第一块选择解码器以及第二块选择解码器，该预解码器解码该地址信号，第一块选择解码器解码该预解码器的输出信号，以输出第一块选择信号，以及第二块选择解码器解码该预解码器的输出信号，以输出第二块选择信号。
9.根据权利要求7所述的半导体存储器件，其中第一存储块的存储单元和第二存储块的存储单元连接到一条公共字线。
10.根据权利要求7所述的半导体存储器件，其中信号控制单元包括多个串联的逻辑元件，该多个逻辑元件包括接收第一激活信号的输入逻辑元件，并且多个逻辑元件中的任意选择的一个逻辑元件输出延迟的第一激活信号，作为第二激活信号，从而可以调节该预定时间。
11.一个半导体存储器件，其中包括：
存储器组，其被分为包括第一存储块和第二存储块的多个存储块；
第一读出放大器控制单元，其响应第一激活信号，激活与该存储器组中的第一存储块相连接的读出放大器；
第二读出放大器控制单元，其响应第二激活信号，激活与该存储器组中的第二存储块相连接的读出放大器；
信号控制单元，其把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元；以及
提供在第一存储块和第二存储块之间的伪单元块，该伪单元块连接到在一端接地的伪位线，从而该伪单元块用于吸收当第一和第二存储块之一被激活并且第一和第二存储块中的另一个被释放时所造成的噪声，
其中该信号控制单元包括一个时序控制单元，其根据来自伪单元块的伪位线的信号的逻辑电平产生第二激活信号。
12.根据权利要求11所述的半导体存储器件，其中时序控制单元包括具有多个串联的n沟道晶体管的电平调节电路，每个晶体管被配置为具有到达伪位线的二极管连接，多个n沟道晶体管的输入晶体管连接到伪单元块的伪位线，多个n沟道晶体管的输出晶体管被接地。
13.根据权利要求11所述的半导体存储器件，其中第一存储块的存储单元和第二存储块的存储单元连接到一条公共字线。
CNB031035434A 2002-03-13 2003-01-29 半导体存储器件 Expired - Fee Related CN1308961C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002069065A JP2003272377A (ja) 2002-03-13 2002-03-13 半導体記憶装置
JP069065/2002 2002-03-13

Publications (2)

Publication Number Publication Date
CN1444230A true CN1444230A (zh) 2003-09-24
CN1308961C CN1308961C (zh) 2007-04-04

Family

ID=28034992

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031035434A Expired - Fee Related CN1308961C (zh) 2002-03-13 2003-01-29 半导体存储器件

Country Status (5)

Country Link
US (1) US6894943B2 (zh)
JP (1) JP2003272377A (zh)
KR (1) KR20030074129A (zh)
CN (1) CN1308961C (zh)
TW (1) TWI254309B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103258567A (zh) * 2012-02-21 2013-08-21 富士通半导体股份有限公司 激活信号生成电路和半导体存储器装置
CN103440880A (zh) * 2013-09-03 2013-12-11 苏州宽温电子科技有限公司 一种sram存储器以及位单元追踪方法
WO2015027646A1 (zh) * 2013-08-30 2015-03-05 珠海纳思达企业管理有限公司 存储器组、耗材芯片、耗材芯片组和成像盒
CN107146636A (zh) * 2016-03-01 2017-09-08 德克萨斯仪器股份有限公司 用于fram的时间跟踪电路

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6889304B2 (en) 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
US6825841B2 (en) * 2001-09-07 2004-11-30 Rambus Inc. Granularity memory column access
KR100596434B1 (ko) * 2003-12-29 2006-07-05 주식회사 하이닉스반도체 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치
JP4061651B2 (ja) * 2004-03-15 2008-03-19 セイコーエプソン株式会社 強誘電体メモリ装置及び電子機器
US6965520B1 (en) * 2004-08-03 2005-11-15 Texas Instruments Incorporated Delay system for generating control signals in ferroelectric memory devices
US8190808B2 (en) * 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US7254075B2 (en) * 2004-09-30 2007-08-07 Rambus Inc. Integrated circuit memory system having dynamic memory bank count and page size
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
CN1870873A (zh) * 2005-05-28 2006-11-29 深圳富泰宏精密工业有限公司 铰链装置及应用该铰链装置的便携式电子装置
KR100776738B1 (ko) * 2006-04-06 2007-11-19 주식회사 하이닉스반도체 반도체 메모리 장치
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
KR100729365B1 (ko) 2006-05-19 2007-06-15 삼성전자주식회사 더미 스트링으로 인한 읽기 페일을 방지할 수 있는 플래시메모리 장치
KR100897252B1 (ko) * 2006-06-30 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치
WO2008029434A1 (fr) * 2006-09-04 2008-03-13 Fujitsu Limited Dispositif de stockage à semi-conducteur et méthode d'essai dudit dispositif
US7746716B2 (en) * 2007-02-22 2010-06-29 Freescale Semiconductor, Inc. Memory having a dummy bitline for timing control
KR100886353B1 (ko) * 2007-04-02 2009-03-03 삼성전자주식회사 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법
KR100878315B1 (ko) 2007-08-14 2009-01-14 주식회사 하이닉스반도체 반도체 집적회로
US7952953B2 (en) * 2007-12-21 2011-05-31 Samsung Electronics Co., Ltd. Semiconductor memory device and memory system including the same
JP4962381B2 (ja) * 2008-03-28 2012-06-27 富士通株式会社 情報処理装置、情報処理装置制御方法および情報処理装置制御プログラム
EP2133882B1 (en) * 2008-06-13 2015-08-12 EM Microelectronic-Marin SA Non-volatile memory device and method for secure readout of protected data
JP5578706B2 (ja) * 2010-03-31 2014-08-27 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR101194896B1 (ko) * 2010-08-30 2012-10-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
KR20160122586A (ko) * 2015-04-14 2016-10-24 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
US10373665B2 (en) 2016-03-10 2019-08-06 Micron Technology, Inc. Parallel access techniques within memory sections through section independence
US10446202B1 (en) * 2016-10-28 2019-10-15 Altera Corporation Increasing error rate detection through distribution of read current load

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6350998A (ja) 1986-08-19 1988-03-03 Toshiba Corp 半導体記憶装置
US4800530A (en) 1986-08-19 1989-01-24 Kabushiki Kasiha Toshiba Semiconductor memory system with dynamic random access memory cells
JPH0374872A (ja) * 1989-08-16 1991-03-29 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP3074872B2 (ja) * 1991-12-06 2000-08-07 松下電器産業株式会社 壁埋込型空気調和機
JPH07122065A (ja) 1993-10-20 1995-05-12 Kokusai Electric Co Ltd メモリ制御回路
CN1224218A (zh) * 1998-01-20 1999-07-28 日本电气株式会社 半导体存储器件
JP3494346B2 (ja) * 1998-03-03 2004-02-09 シャープ株式会社 半導体記憶装置およびその制御方法
JPH11339481A (ja) * 1998-05-25 1999-12-10 Nec Ic Microcomput Syst Ltd 半導体メモリ回路
JP3248617B2 (ja) * 1998-07-14 2002-01-21 日本電気株式会社 半導体記憶装置
JP4119105B2 (ja) * 2001-08-06 2008-07-16 富士通株式会社 半導体メモリ
KR100472726B1 (ko) * 2002-10-29 2005-03-10 주식회사 하이닉스반도체 고속 데이터억세스를 위한 반도체 메모리장치 및 그구동방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103258567A (zh) * 2012-02-21 2013-08-21 富士通半导体股份有限公司 激活信号生成电路和半导体存储器装置
CN103258567B (zh) * 2012-02-21 2016-05-04 富士通半导体股份有限公司 激活信号生成电路和半导体存储器装置
WO2015027646A1 (zh) * 2013-08-30 2015-03-05 珠海纳思达企业管理有限公司 存储器组、耗材芯片、耗材芯片组和成像盒
CN103440880A (zh) * 2013-09-03 2013-12-11 苏州宽温电子科技有限公司 一种sram存储器以及位单元追踪方法
CN107146636A (zh) * 2016-03-01 2017-09-08 德克萨斯仪器股份有限公司 用于fram的时间跟踪电路
CN107146636B (zh) * 2016-03-01 2022-09-23 德克萨斯仪器股份有限公司 用于fram的时间跟踪电路

Also Published As

Publication number Publication date
KR20030074129A (ko) 2003-09-19
US20030174573A1 (en) 2003-09-18
JP2003272377A (ja) 2003-09-26
TW200304145A (en) 2003-09-16
US6894943B2 (en) 2005-05-17
CN1308961C (zh) 2007-04-04
TWI254309B (en) 2006-05-01

Similar Documents

Publication Publication Date Title
CN1308961C (zh) 半导体存储器件
CN1300801C (zh) 半导体存储装置中执行部分阵列自更新操作的系统和方法
US20160099715A1 (en) Level shift circuit and semiconductor device
CN1135566C (zh) 同步型半导体存储装置
CN1242475C (zh) 电平移动器
CN1497605A (zh) 控制内部电源电压的加电斜率的内部电压转换器方案
CN1210719C (zh) 具有降低的写入速度波动的半导体存储器
US7606952B2 (en) Method for operating serial flash memory
CN1220468A (zh) 内容寻址存储器
CN1162182A (zh) 减少其输入缓冲电路所消耗的电流的同步型半导体存储器
US9188999B2 (en) Voltage regulator, voltage regulating system, memory chip, and memory device
CN1606095A (zh) 能调节数据输出驱动器的阻抗的半导体存储器件
JP2007323808A (ja) 半導体記憶装置用ｘデコーダ
CN1801388A (zh) 半导体存储装置
CN1992075A (zh) 地址转换器半导体器件和具有它的半导体存储器件
CN1629980A (zh) 用于降低地址存取时间的半导体存储设备
CN1182938A (zh) 半导体电路装置
CN1441954A (zh) 半导体存储装置和控制方法
CN1272841C (zh) 检测低压铁电随机存取存储器的低压检测器和方法及系统
CN1581355A (zh) 半导体器件及其控制方法
CN1097343C (zh) 接口电路和设定其确定电平的方法
CN1992072A (zh) 用于半导体存储器件的片上终端电路与方法
CN1992070A (zh) 缓冲器控制电路、包括该缓冲器控制电路的用于存储模块的半导体存储器件以及该缓冲器控制电路的控制方法
CN1508693A (zh) 高速可编程不挥发性半导体存储装置
US7203125B2 (en) Word line driving circuit with a word line detection circuit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee