CN1272841C - 检测低压铁电随机存取存储器的低压检测器和方法及系统 - Google Patents

Abstract

一种低压检测器及检测非易失性存储器芯片低压的方法，低压时存储器单元不工作，并且根据电源电压的变化，通过使FeRAM单元的开始和停止的操作点与芯片启动信号同步，可以明确识别激励电压区和去激励电压区，使芯片在阈值电压范围内安全操作。按照这种方法，因为即使在电源电压的阈值电压值区，如电源电压的开/关状态时，芯片也能够安全运行，因此芯片即使在电源电压处于开/关状态下，仍然可以受到保护，而且这种芯片电路设计区域不需要附加电路就能实现高效。

Description

检测低压铁电随机存取存储器的低压检测器和方法及系统

技术领域

本发明总的说涉及一种FeRAM器件，特别涉及一种低压检测器和低压检测方法用于检测非易失性铁电随机存取存储器(下文中称作FeRAM)芯片，这种存储器芯片可以在阈值电压范围内通过使FeRAM单元的开始和停止的操作与芯片激励信号同步，以保证存储单元的安全操作。

背景技术

一般说来，FeRAM与动态随机存取存储器(DRAM)具有相同的数据处理速度和即使断电时保存数据的功能。因为该特点，FeRAM被称作下一代存储器件。

FeRAM与DRAM具有相似的结构，并且将铁电材料用作电容元件。FeRAM利用了铁电材料具有很高的剩余极化强度的特点。

正是由于这种高的剩余极化强度，所以即使电场消失数据也不会被抹除。

图1示出了一种普通的铁电材料的磁滞回线。

如图1所示，即使电场消失，由于剩余极化(或自然极化)的存在，由电场引起的极化强度维持某一量值(即“d”和“a”的状态)。

令“d”和“a”的状态分别对应于1和0，FeRAM单元可以用作一种存储器件。

图2示出一种常见的FeRAM器件单元。

如图2所示，这种传统的FeRAM器件单元(unit cell)包括一个在一方向形成的位线B/L，一个与位线B/L交叉形成的字线W/L，和一个与字线W/L平行并间隔预定距离的板线路(plateline)P/L。该单元还包括一个NMOS晶体管，该晶体管具有一个与字线W/L相连的栅极端和一个与位线B/L相连的源极端，以及一个连接在NMOS晶体管漏极端和板线路P/L之间的铁电电容FC1。

现在将在下面描述传统FeRAM器件的数据输入/输出操作。

图3A示出的是一种普通的FeRAM器件进行写入模式操作的时间关系图。图3B示出的是普通的FeRAM器件进行读类型操作的时间关系图。

参见图3A，如果一个外部施加的芯片启动(enable)信号CSBPAD从“高”到“低”激励，一个写启动信号从“高”变到“低”，那么这时写入模式开始了。

如果在写入模式下开始地址解码，相应的字线W/L则由“低”变到“高”来选择单元。

在字线W/L保持“高”状态的时间内，一个预定周期的“高”信号和“低”信号选择性地施加到板线路(plateline)P/L。为了往被选择的单元写入二进制逻辑值“1”或“0”，则将与写启动信号WEBPAD同步的“高”或“低”信号施加到字线B/L上。

如下列表1所列出的，在字线W/L为“高”信号期间，当位线B/L为“高”信号、板线路P/L为“低”信号时，铁电电容FC1写入逻辑值“1”；当位线B/L为“低”信号、板线路P/L为“高”信号时，铁电电容FC1写入逻辑值“0”。

              表1

W/L：H		P/L
				H	L
		B/L	H			X	1
L	0			X

参见图3B，如果外部施加的芯片启动信号CSBPAD从“高”到“低”激励，在选择相应字线之前，一个均衡器信号使所有的位线变为低压等电位。

然后，每个字线变为去激励(inactive)后，一个地址被解码。与该被解码的地址相应的字线由低信号变为高信号，这样来启动一个被选择的单元。

对应于被选择单元相应的板线路中施加“高”信号，这破坏了与铁电存储单元中存储的逻辑值“1”对应的数据Qs。如果在该铁电存储单元存储一个逻辑值“0”，对应于该逻辑值相应的数据Qns就不会被破坏。

被破坏的数据或没有被破坏的数据输出到位线，根据前面提到的磁滞回线的特点，则一个读出放大器读出逻辑值“1”或“0”。

换句话说，如图1中磁滞回线所示，当数据被破坏时，状态从“d”移到“f”，而当数据没有被破坏时，状态从“a”移到“f”。如果数据被破坏则输出逻辑值“1”，而如果数据没有被破坏则输出逻辑值“0”。

读出放大器将数据放大之后，该数据会恢复原来的数据。因此在对应字线W/L施加“高”信号的时间内，板线路P/L从“高”到“低”激励。

在采用上述FeRAM的系统中，一个系统控制器输出一个芯片启动信号CSBPAD作为输入FeRAM芯片的控制信号。存储器芯片中的一个存储器器件产生一个芯片内部控制信号CICS，用于使芯片中的存储单元根据芯片启动信号CSBPAD从/到该存储器读出/写入数据。该数据通过数据总线传送到系统控制器中。

在采用非易失性存储器的系统中，系统控制器的工作电压可能不同于FeRAM器件的工作电压。

当系统控制器的工作电压低于FeRAM器件的工作电压时，即使电源电压异常下降，该系统控制器可以产生一个正常的控制信号并输出到存储器器件上。这样，FeRAM器件可能不进行正常的工作，而系统控制器可以进行正常的工作。在该FeRAM器件中，存储在一个单元中的被破坏的数据被读出。当该电源电压异常下降时，被破坏过的数据在读操作中可能没有被恢复，这时读周期完成了。

因此，在FeRAM器件在要求读操作的过程中要求采用保存数据的方法。这种保存数据的方法采用低压检测电路。

图4示出一种常规FeRAM器件的电压检测器电路的电路图。

这种低压检测器电路包括一个PMOS晶体管T1，一个NMOS晶体管T2，一个NMOS晶体管T3，和一个PMOS晶体管T4。PMOS晶体管T1和NMOS晶体管T2串联在电源电压VCC和接地电压VSS之间，并且它们具有一个公共的栅极。NMOS晶体管T3连接在结点A和接地电压VSS之间，并受到PMOS晶体管T1的输出电压的控制。PMOS晶体管T4连接在结点A和电源电压VCC之间，并且其栅极端与接地电压VSS相连。

另外，该低压检测电路还包括一个第一反相器INV1用于将NMOS晶体管T3的输出电压反相，一个第二反相器I NV2用于将第一反相器INV1的输出信号反相，一个第三反相器INV3用于将第二反相器INV2输出的信号反相并输出第一输出信号PONF1。

接下来，该低压检测电路还包括一个与第一反相器INV1并联连接的第四反相器INV4用于将NMOS晶体管T3的输出电压反相，一个第五反相器INV5用于将第四反相器INV4的输出信号反相，一个受第五反相器INV5输出信号控制的PMOS晶体管T5，该晶体管连接在电源电压端和第四反相器INV4的输出端之间，该低压检测电路还包括一个第六反相器INV6用于将第五反相器INV5输出的信号反相并输出第二输出信号PONF2。

图5示出的是当电源电压VCC从正常电压下降到低压时，从外部施加的芯片启动信号CSBPAD和内部FeRAM器件的控制信号(芯片内部控制信号CICS)之间关系的时间关系图。

图6示出的是当电源电压VCC从低压上升到正常电压时，芯片启动信号CSBPAD和芯片内部控制信号CICS之间关系的时间关系图。

如图5所示，当电源电压降到低于一个预定电平时，该低压检测电路检测该低电平。

在第一输出信号PONF1变到低电平之后，通过一个预定时间Twb，然后低压检测电路将第二输出信号PONF2变到低电平。

根据第一输出信号PONF1和第二输出信号PONF2的和，芯片内部控制信号CICS在从低压检测点开始的预定时间Twb内保持高电平，然后变到低电平。

当电源电压下降到低电平时，该保证恢复数据时间的操作便完成了。

另一方面，如图6所示，当电源电压VCC超过了预定电平时，低压检测器电路可以检测该电压变化并将第一输出信号PONF1和第二输出信号PONF2从低电平变到高电平。

参照图6，电源电压VCC一超过预定电平，芯片内部控制信号CICS就变到高电平。因此，没有产生正常的读周期波形。

为了防止这类问题的发生，需要一种提供延迟的方法，将两个输出信号PONF1或PONF2中的一个进行延迟以免第一输出信号PONF1和第二输出信号PONF2会同步转变。然而，依照这种方法，相应的周期也会被延迟，使系统的工作受到影响。结果，令两个输出信号PON1和PON2之一延迟没有解决前述问题。

传统的低压检测器电路，通过利用电源VCC的电平，而不论外部的芯片启动信号CSBPAD如何，来产生输出信号PONF1和PONF2。

这里，当电源电压从正常电压降到低压时，可以足够保证读周期，以恢复被破坏的数据。因此，当电源电压从低压升到正常电压时，该读周期会有一个异常周期时间，并且在读操作期间未恢复被破坏数据的情况下将这样的读周期进行到下一个周期。结果，被破坏的数据可能没有被恢复。

发明内容

因此，本发明目的在于提供一种FeRAM器件，在阈值电压范围内，这种器件使依据电源电压变化的FeRAM单元开始和停止的操作与芯片激励信号CE(外部芯片启动信号CSBPAD的反相信号)同步，这样可以保证FeRAM单元的安全工作。根据本发明，FeRAM单元不会在低电压下操作，在正常电压下明确地识别芯片启动和禁用(disable)电压区域。

本发明的另一个目的是提供一种FeRAM器件，该器件在FeRAM单元初始工作期间，不论芯片启动信号的状态如何，通过产生一个新波形的复位(resetbar)信号以使芯片内部控制信号CICS保持在低电平，这样来保证FeRAM单元的安全工作。本发明提供一种用于非易失性FeRAM芯片的低压检测器，包括：一个用于输出复位信号的复位电路，当电源电压从低压升到正常电压时，该复位信号保持在低电平，直到电源电压到达预定电平，并当电源电压在正常电压或从正常电压降到预定电平时，该复位信号保持在高电平；和一个低压检测同步电路，用于通过对复位信号和电源电压的变化的检测，使非易失性存储器单元的开始和停止的操作与芯片激励信号同步，其中该复位单元包括：一个锁存单元，用于在预定时间内保持施加电压的电平；一个电源检测单元，用于通过锁存单元的输出电压检测电源电压的变化值，以调整电压的电平；一个拉升单元，用于拉升锁存单元的输出电压，并将电源检测单元调整的电压反相，并将该反相的信号输出到低压检测同步电路中。

本发明还提供一种用于检测低压的方法，其特征在于，在电源电压到达使FeRAM单元进行开始操作的阈值之前，通过利用外部复位信号使芯片内部控制信号保持在低电平，不管芯片激励信号的变化如何，其中，产生复位信号的步骤包括：第一步骤，检测将电源电压从低电平拉升到预定电平，并将检测结果反相，输出该反相结果；第二步骤，当检测的电源电压被拉升到预定电平时，下降和保持该被拉升的电源电压到低电平；和第三步骤，将第二步骤中的结果反相输出，以输出一类型取决于电源电压类型的信号。。

本发明还提供一种用于检测FeRAM芯片低压的万法，当电源电压从低压升到正常电压时，复位信号保持在低电平直到电源电压变为预定电平，当电源电压在正常电压或从正常电压降到预定电平时，复位信号保持在依据电源电压类型的高电平，其特征在于，通过利用复位信号，根据电源电压的变化，使FeRAM单元的开始和停止操作与芯片启动信号同步。

这种检测FeRAM芯片低压的方法中，不论芯片启动信号的变化如何，在电源电压变为FeRAM单元开始工作的阈值之前，通过利用一个外部复位信号，使芯片内部控制信号固定在低电平，来强致禁用FeRAM单元。

附图说明

图1示出普通的铁电材料的磁滞回线的特性曲线。

图2为普通的FeRAM器件单元的结构图。

图3a为普通的FeRAM器件的写入模式操作的时间关系图。

图3b为普通的FeRAM器件的读类型操作的时间关系图。

图4为普通的FeRAM器件的驱动电路的电路图。

图5和6为图4中的存储器器件的工作波形图。

图7为依照本发明的优选实施例采用FeRAM驱动器件的低压检测系统的方框图。

图8为依照本发明优选实施例的复位电路的电路图。

图9为图8中的复位电路的工作波形图。

图10为依照本发明的优选实施例的FeRAM驱动器件的电路图。

图11为图10中的FeRAM驱动器件的工作波形图。

图12为依照本发明另一的优选实施例的FeRAM单元驱动器件的电路图。

具体实施方式

本发明的优选实施例将参照附图详细地描述。

图7示出的是依据本发明优选实施例的低压检测系统的方框图，这种系统采用FeRAM驱动器件，

一个系统控制器10输出芯片启动信号CSBPAD，用于在FeRAM中写入数据或读出已写的数据来对系统进行操作。

一个缓冲器20对芯片启动信号CSBPAD进行缓冲，并输出芯片激励信号CE、芯片启动信号CSBPAD的反相信号。

一个存储单元驱动器件30检测电源电压的变化值，然后产生芯片内部控制信号CICS，用于在正常电压范围内使FeRAM单元的操作与芯片激励信号CE同步。

存储单元驱动器件30包括一个复位电路40和一个低压检测同步电路50。当电源电压VCC从低压升到正常电压时，该复位电路40输出一个保持低电平的复位信号RESETB，直到电源电压VCC达到预定电平。当电源电压VCC保持在正常电压或从正常电压将到预定电平时，复位信号RESETB将保持在高电平。一个低压检测同步电路50检测电源电压的变化值，并且通过利用复位信号RESETB使FeRAM单元开始和停止的操作与芯片激励信号同步。

图8示出的是本发明中的复位电路40的电路图。

电源电压VCC从低压升到正常电压时，传统的复位信号升高取决于电源电压VCC。但是，当电源电压VCC变为阈值电压时，传统的复位信号将变到低电平，然后保持在低电平。

然而本发明中的复位电路40输出复位信号RESETB到低压检测同步电路50中。当电源电压VCC从低压升到阈值电压时，复位信号RESETB保持在低电平，当电源电压VCC超过了阈值电压或从正常电压降到预定电压电平时，复位信号RESETB保持在高电平。

特别是，当电源电压从低压升到阈值电压时，复位电路40将低电平的复位信号RESETB施加到低压检测同步电路50中。结果，初始的芯片内部控制信号CICS将强致变为低电平。

该复位电路40包括一个锁存单元42，一个电源检测单元44和一个拉升(pull-up)单元46。该锁存单元42在预定时间内保持所加电压的电平。电源检测单元44检测从锁存单元42输出电压的变化值，以调整输出电压的电平。拉升单元46将锁存单元42的输出电压拉到高电平，将电源检测单元44调整过的信号反相，然后输出该反相信号到低压检测同步电路50中。

该锁存单元42包括一个PMOS晶体管P1，一个NMOS晶体管N1，一个PMOS晶体管P2，一个NMOS晶体管N2，一个NMOS晶体管N3和一个NMOS晶体管N4。该PMOS晶体管P1和NMOS晶体管N1串联在电源电压端VCC和结点B之间，它们的栅极都连到结点C。PMOS晶体管P2和NMOS晶体管N2串联在电源电压端VCC和结点B之间，它们的栅极都连到结点A。NMOS晶体管N3的漏极和源极一起连到接地电压端VSS，栅极连接到结点A。NMOS晶体管N4连接在结点B和接地电压端VSS之间，栅极连接到结点C。

电源检测单元44包括一个NMOS晶体管N5，一个NMOS晶体管N6，一个PMOS晶体管P5，一个NMOS晶体管N7和一个NMOS晶体管N8。NMOS晶体管N5连接在结点D和接地电压端VSS之间，栅极连接到结点C。NMOS晶体管N6连接在结点C和接地电压端VSS之间，栅极连接到结点D。PMOS晶体管P5连接在电源电压端VCC和结点D之间，栅极与接地电压VSS连接在一起。NMOS晶体管N7连接在电源电压端VCC和结点D之间，栅极连接到电源电压端VCC。NMOS晶体管N8的漏极和源极一起连接到结点D，栅极与接地电压端VSS连接。

拉升单元46包括一个PMOS晶体管P3、一个反相器I1和一个PMOS晶体管P4。PMOS晶体管P3的漏极和源极一起连接到电源电压端VCC，并且栅极连接到结点C。反相器I1将结点C的输出信号反相并输出。PMOS晶体管P4连接在电源电压端VCC和结点C之间，栅极连接到反相器I1的一个输出端。

图9示出的是复位电路40的工作波形图。参照图9，在电源电压VCC从低压升到正常电压的同时，结点A由于NMOS晶体管N3的作用保持在低电平，并且PMOS晶体管P3导通。

随着电源电压VCC的升高，电流借助PMOS晶体管P2流到结点C。结果，结点C的电压也随着电源电压VCC的升高而提高了。

当结点C的电压变为预定电平时，NMOS晶体管N4导通。然后，结点A变为低电平。NMOS晶体管N5也导通，然后结点D变为低电平。

最初结点D借助NMOS晶体管N8变为低电平，然后借助NMOS晶体管N5保持在低电平。随着电源电压VCC逐渐升高，借助PMOS晶体管P5和NMOS晶体管N7流到结点D的电流值也增加。结果，按照经过NMOS晶体管N7和PMOS晶体管P5流到结点D的电流和经过NMOS晶体管N5吸取的电流的比值，来确定结点D的电压值。

当结点D由于流入该点的电流增加使结点D的电压超过预定电平时，NMOS晶体管N6导通，并且结点C变为低电平。然后，锁存单元42的NMOS晶体管N4关断，由于结点C为低电平，结点A被拉升到高电平。这里，因为阻止电流上升，所以结点C继续保持在低电平。

在电源检测单元44中，由于结点C的低电平使NMOS晶体管N5关断，然后，结点D借助PMOS晶体管P5拉升到电源电压。

结果，NMOS晶体管N6继续保持导通状态，结点C保持在低电平，反相器I1使结点C的电压反相，将反相的电压信号如图9中的复位信号RESETB一样施加到本发明中的低压检测同步电路50中。

图10示出的是本发明优选实施例中的低压同步检测电路50的电路图。

低压同步检测电路50包括一个电源电压降低分配单元51，一个第一信号同步单元52，一个低压检测单元53，第一电平保持单元54和一个第二信号保持单元55、控制单元56、低电压识别单元57和第二信号同步单元58。电源电压降低分配单元51使电源电压降低，然后输出该降低的电压。第一信号同步单元52使电源电压降低分配单元51的输出信号与芯片激励信号CE同步。低压检测单元53根据电源电压降低分配单元51的输出信号和复位信号RESETB检测出电源电压VCC是否是在低电平。当低压检测单元53的电压变为高电平的时候，第一电平保持单元54使低压检测单元53的输出信号保持在高电平。第二电平保持单元55将由第一电平保持单元54调节的电压保持使之不降到低电平。控制单元56根据低压检测电源53的输出信号和芯片激励信号对第二电平保持单元53进行控制。低压识别单元57对低压检测单元53的输出信号是低还是正常进行识别。当电源电压为正常电压时，第二信号同步单元53通过利用复位信号RESETB、低压识别单元57的输出信号和芯片激励信号CE，输出与芯片激励信号CE同步的芯片内部控制信号CICS。

更具体地说，电源电压降低分配单元51包括多个NMOS晶体管Nn1～Nnn，它们串联在电源电压端VCC和第一信号同步单元52之间，并且每个栅极一起连接到电源电压端VCC。

第一信号同步单元52包括一个NMOS晶体管N9和一个NMOS晶体管N10，它们并联连接在电源电压降低分配单元51和接地电压VSS之间。芯片激励信号施加到NMOS晶体管N9的栅极，低压识别单元57的输出信号施加到NMOS晶体管N10的栅极。

电源电压降低分配单元51根据电源电压变化，通过第一信号同步单元52使其输出信号与芯片启动信号CSBPAD同步。

特别是，第一信号同步单元52根据低压识别单元57的输出信号帮助电源电压降低分配单元51输出不同的波形。结果，存储器操作可以对低压和正常电压范围进行明确识别然后进行控制。

低压检测单元53包括一个PMOS晶体管P6，一个NMOS晶体管N11和一个NMOS晶体管N12。PMOS晶体管P6连接在电源电压VCC和结点OUT2之间。复位信号RESETB施加到PMOS晶体管P6的栅极。NMOS晶体管N11和NMOS晶体管N12串联在结点OUT2和接地电压端之间。结点OUT1的信号和复位信号RESETB施加到NMOS晶体管N11和NMOS晶体管N12两个晶体管的栅极端。

当电源电压VCC为低压时，低压检测单元53输出高电平信号。当电源电压为正常电压时，低压检测单元53输出低电平信号。

第一电平保持单元54包括一个反相器I2和PMOS晶体管P7。反相器I2将低压检测单元53的输出信号反相。PMOS晶体管P7连接在电源电压VCC和结点OUT2之间，根据反相器I2的输出信号进行导通/关断。

只有当低压检测单元53的输出信号在高电平而非低电平时，第一电平保持单元54才进行工作，然后将结点OUT2的电压保持在高电平。

第二电平保持单元55包括一个连接在电源电压VCC和结点OUT2之间的PMOS晶体管P8，并且其栅极连接到结点OUT4。

第一和第二电平保持单元54和55依据该持续时间可以防止结点OUT2从高电平降到低电平。

控制单元56包括一个反相器I3和一个第一逻辑器件ND1。反相器I3将PMOS晶体管P7的输出信号进行反相。第一逻辑器件ND1利用作为输入信号，对反相器输出信号和芯片激励信号CE进行逻辑运算，然后向第二电平保持单元55的栅极输出该逻辑运算的结果。

换句话说，当芯片激励信号CE变为高电平时，低压检测电源53的输出信号为低电平，控制单元56的输出信号为低电平，这样可以启动第二电平保持单元55。结果，向结点OUT2提供电流。

在正常电压情况下，由NMOS晶体管N12吸取的电流量比由第二电平保持单元55提供的电流量要大。结果，将结点OUT2的电压保持在低电平。

低压识别单元57包括串联的反相器I4和反相器I5。反相器I4将低压检测单元53的输出信号进行反相，反相器I5将反相器I4的输出信号进行反相。

当电源电压在低压范围时，结点OUT2和结点OUT3每个结点的电压为高电平。当电源电压在正常电压范围内时，结点OUT2和结点OUT3每个结点的电压为低电平。

第二信号同步单元58包括一个第二逻辑器件ND2，一个第三逻辑器件ND3和一个反相器I6。第二逻辑器件ND2和第三逻辑器件ND3具有锁存器的结构。反相器I6将第三逻辑器件I6的输出信号进行反相，然后输出一个芯片内部控制信号CICS到芯片内部控制器用于操作FeRAM单元。

低压识别单元57的输出信号和第三逻辑器件ND3的输出信号输入到第二逻辑器件ND2中。然后，从第二逻辑器件ND2输出的输出信号输入到第三逻辑器件ND3的输入端之一中。芯片激励信号CE、复位信号RESETB和第二逻辑器件ND2的输出信号将输入到第三逻辑器件ND3中。接着，从第三逻辑器件ND3输出的信号输入到第二逻辑器件NAND2和反相器I6。反相器I6将第三逻辑器件ND3的输出信号反相，然后输出一个内部芯片控制信号CICS。

这里，在初始操作期间，不管芯片激励信号CE或低压识别单元57的输出信号的状态如何，通过将复位电路40输出的复位信号RESETB施加到第三逻辑器件ND3输入端中的一个，使该芯片内部控制信号CICS将保持在低电平。

图11示出的是对图10中的低压降低分配单元进行操作的时间关系图。参照图11，解释其操作过程，其中将芯片内部控制信号CICS保持在低压范围内低电平，在正常电压范围与芯片激励信号CE同步。

在A部分内，电源电压为正常电压。在B和C部分内，电源电压为低压。虚线代表存储器单元工作或停止时的电源电压VCC的阈值。

芯片激励信号CE的波形与外部信号CSBPAD具有相反的相位，并根据电源电压VCC的变化而变化。

当电源电压VCC接通的时候，也就是在电源电压从低压升到正常电压(B部分)时，内部的复位信号RESETB保持在低电平的期间，结点OUT2的电压借助PMOS晶体管P6逐渐地升高，如波形(5)所示。结点OUT3的电压也由于低压识别单元57的输出信号逐渐升高，并保持在高电平。

通过第一信号同步单元52的操作，使电源电压降低分配单元51与外部信号CSBPAD同步操作，然后将电源电压按预定比值进行降压并输出该电压到结点OUT1。

当外部信号CSBPAD启动时，电源电压降低分配单元51输出一个低电平信号，而当禁用外部信号CSBPAD时，电源电压降低分配单元51输出一个高电平信号。这里，该外部信号CSBPAD在低电平时启动，在高电平时中断。

当结点OUT2的电压在高电平时，第一电平保持单元54将继续保持在高电平，但是结点OUT2的电压在低电平时，该单元不会工作。

因为结点OUT2的电压在B部分范围内保持在高电平，所以控制单元56不管芯片激励信号CE的状态如何输出一个高电平信号到结点OUT4。结果，第二电平保持单元55不工作。

当电源电压升到预定电平时，由于复位信号RESETB为低电平，则第二信号同步单元58不管芯片激励信号CE的状态如何输出一个低电平的芯片内部控制信号CICS。这里，芯片内部控制信号CICS的初始状态一直被强制处在低电平。

当电源电压VCC完全升到预定电平时，复位电路40的电压检测单元44使复位信号RESETB变到高电平。结果，低压检测单元53的PMOS晶体管P6关断，并且NMOS晶体管N12导通。结点OUT2和OUT3从高电平变为低电平。

在结点OUT3从高电平并为低电平的同时，第一信号同步单元52的NMOS晶体管N10关断，并且第一信号同步单元52使电源电压VCC的电压降低量迅速减少。结果，在正常电压范围内(A部分)电源电压降低分配单元51的输出波形形成示差波形(图11波形(4)中小虚线圈)。第一信号同步单元52可以在低压范围和正常电压范围之间实现明确地识别，并进行控制操作。

当结点OUT2变到低电平时，控制单元56输出的信号使第二电平保持单元55与芯片激励信号CE可以同步，然后向结点OUT2提供电流。然而如波形(5)示出的，因为NMOS晶体管N4流出的电流比第二电平保持单元55提供的电流大，所以结点OUT2的电压可能在正常电压范围内(A部分)保持在低电平。

因为结点OUT3在存储单元的开始操作点之前一直保持在低电平，所以第二信号同步单元58的第二逻辑器件ND2输出一个高电平信号到第三逻辑器件ND3的输入端其中之一。

因为第三逻辑器件ND3的三个输入信号的两个输入信号(复位信号RESETB、从第二逻辑器件Nd2输出的信号)为高电平，所以第三逻辑器件与芯片激励信号CE即剩下的那个输入信号同步，然后输出一个反相的芯片启动信号。反相器I6将反相过的芯片启动信号再次反相，并输出该芯片内部控制信号CICS用于激励存储器单元。

在正常电压范围内(A部分)，结点OUT3保持在低电平，复位信号RESETB保持在高电平。结果，第二信号同步单元58输出与芯片激励信号CE同步的芯片内部控制信号CICS。

按照这种方式，虽然由于VCC的变化，电源电压VCC与芯片启动信号不同步，并到达使存储器单元开始操作的阈值，但是没有正确产生用于启动存储器单元的芯片内部控制信号CICS，而是与芯片启动信号同步，然后产生芯片内部控制信号。

接着，电源电压VCC从正常电压范围降到低压范围，并到达存储器单元的停止操作点，类似电源电压的关断状态，然后，芯片激励信号CE从高电平变到低电平，并且复位信号RESETB也降下来了。结果，低压检测单元的NMOS晶体管N12关断，PMOS晶体管P6导通。

如C部分的波形(5)所示，结点OUT2和OUT3的电压再次反相到高电平。这里，因为芯片内部控制信号为低电平，所以第二逻辑器件ND2输出一个低电平信号。

结果，因为从第二逻辑器件ND2的输出信号为低电平，所以第三逻辑器件ND3不管芯片激励信号的状态和复位信号RESETB如何，输出一个高电平信号。芯片内部控制信号CICS变到低电平。

由锁存电路组成的第二信号同步单元58不管芯片激励信号CE的状态如何，输出一个在C部分内固定在低电平的芯片内部控制信号CICS，这是因为，结点OUT3和第三逻辑器件ND3的输出被固定在高电平。

按这种方式，虽然由于VCC的值的变化，电源电压VCC而没有与芯片启动信号同步，并到达使存储单元停止操作的阈值，第二信号同步单元58更有产生用于禁用存储器单元的低电平的芯片内部控制信号CICS，而是，使芯片内部控制信号与芯片启动信号同步，然后产生该信号。

结点OUT3的电压变到高电平，然后NMOS晶体管N2导通。结果在正常电压范围内(A部分)第一信号同步单元52使电源电压VCC迅速降低很大程度。结点OUT1的输出波形出现了类似前面描述过的B部分那样的示差变化。

然而，在C部分内结点OUT2和OUT3的电压变到高电平的那个点的电压比B部分内的操作开始点的电压低。因此，C部分中NMOS晶体管N2的电压变化程度比A部分中的电压变化程度小。

不管芯片激励信号的状态如何，结点OUT4的电压保持在高电平，因为结点OUT2的电压在C部分中变到高电平。因此，第二电平保持单元55关断。

芯片内部控制信号CICS固定在低压范围内(B和C部分)的低电平，并且存储器单元没有工作。在正常电压范围内(A部分)，芯片内部控制信号CICS与芯片激励信号CE同步来激励存储器单元。因此，可以该激励电压区和去激励(deactivation)电压区明确地识别。

图12是依据本发明优选实施例的低压检测同步电路的电路图。

在另一优选实施例中，电源电压降低分配单元61包括多个电阻R1和R2来代替多个NMOS晶体管。电阻R1和R2串联在电源电压VCC和第一信号同步单元72之间。

除了电阻R1和R2用于降低和输出电源电压之外，图12中的低压检测同步电路与图10的电路相比，具有相同的结构和工作过程。因此，这里就不再详述了。

正如先前讨论过的，由于电源电压发生像开和关的状态的变化，即使电源电压没有与芯片启动信号同步操作的状态下变为了可使存储单元开或关操作的阈值，FeRAM单元驱动器件和方法也没有正确地产生用于操作芯片内部控制信号。但是，使芯片内部控制信号CICS与芯片启动信号同步，然后产生该信号。结果，根据电源电压变化，可以明确地区分在芯片激励电压区和破坏电压区的开和关工作点，进而可以保证在阈值电压区内存储器单元安全工作。

另外，芯片的电路设计区域不需要附加的电路就可以实现高效。

Claims (12)

1.一种用于非易失性FeRAM芯片的低压检测器，包括：

一个用于输出复位信号的复位电路，当电源电压从低压升到正常电压时，该复位信号保持在低电平，直到电源电压到达预定电平，并当电源电压在正常电压或从正常电压降到预定电平时，该复位信号保持在高电平；和

一个低压检测同步电路，用于通过对复位信号和电源电压的变化的检测，使非易失性存储器单元的开始和停止的操作与芯片激励信号同步，

其中该复位单元包括：

一个锁存单元，用于在预定时间内保持施加电压的电平；

一个电源检测单元，用于通过锁存单元的输出电压检测电源电压的变化值，以调整电压的电平；

一个拉升单元，用于拉升锁存单元的输出电压，并将电源检测单元调整的电压反相，并该反相的信号输出到低压检测同步电路中。

2.根据权利要求1中的低压检测器，其中该低压检测同步电路，依据复位信号和电源电压的变化，当电源电压在低压时，禁用与芯片激励信号同步的存储器单元，并当电源电压在正常电压时启动存储器单元。

3.根据权利要求1中的低压检测器，其中低压检测同步电路包括：

一个电源电压降低分配单元，用于按预定比率降低电源电压，并输出该降低的电源电压；

一个第一信号同步单元，用于使电源电压降低分配器的输出信号的变化与芯片启动信号同步；

一个低压检测单元，根据电源电压降低分配单元的输出信号和复位电路的复位信号检测电源电压是否在低电平；

一个低压识别单元，用于识别低压检测单元的输出信号是在低电平还是在高电平；和

一个与芯片激励信号同步的第二信号同步单元，用于当电源电压为正常电压时输出与芯片激励信号同步的芯片内部控制信号。

4.根据权利要求2中的低压检测器，其中在电源电压为正常电压时，第二信号同步单元根据复位信号、低压识别单元的输出信号和芯片激励信号的逻辑和，输出与芯片激励信号同步的芯片内部控制信号。

5.根据权利要求2中的低压检测器，进一步包括一个电平保持单元，用于保持从低压检测单元输出的信号的电平。

6.根据权利要求5中的低压检测器，其中电平保持单元进一步包括：

一个第一电平保持单元，用于将从低压检测单元输出的信号保持在高电平；

一个第二电平保持单元，用于将由第一电平保持单元调节的电压不下落到低电平；和

一个控制单元，用于根据低压检测单元的输出信号和芯片激励信号来对第二电平保持单元进行控制。

7.根据权利要求2中的低压检测器，其中电源电压降低分配单元包括多个串联在电源电压单元和第一信号同步单元之间的开关器件或电阻。

8.一种用于检测低压的方法，其特征在于，在电源电压到达使FeRAM单元进行开始操作的阈值之前，通过利用外部复位信号使芯片内部控制信号保持在低电平，不管芯片激励信号的变化如何，其中，产生复位信号的步骤包括：

第一步骤，检测将电源电压从低电平拉升到预定电平，并将检测结果反相，输出该反相结果；

第二步骤，当检测的电源电压被拉升到预定电平时，下降和保持该被拉升的电源电压到低电平；和

第三步骤，将第二步骤中的结果反相输出，以输出一类型取决于电源电压类型的信号。

9.根据权利要求8的方法，其中当电源电压从低压升到正常电压时，复位信号保持在低电平，直到存储单元开始正常工作，当电源电压在正常电压或从正常电压降到预定电压时，复位信号根据电源电压的类型保持在高电平。

10.一种用于检测FeRAM芯片低压的方法，当电源电压从低压升到正常电压时，复位信号保持在低电平直到电源电压变为预定电平，当电源电压在正常电压或从正常电压降到预定电平时，复位信号保持在依据电源电压类型的高电平，其特征在于，通过利用复位信号，根据电源电压的变化，使FeRAM单元的开始和停止操作与芯片启动信号同步。

11.根据权利要求10的方法，其中使存储器单元开始操作点与芯片启动信号同步的方法包括：

第一步骤，将复位信号固定在低电平，使初始的芯片内部控制信号固定在低电平，然后检测电源电压的变化；

第二步骤，当电源电压变为预定电平时，利用检测结果，通过将复位信号变为高电平，产生低电平信号；和

第三步骤，利用第一步骤中芯片内部控制信号的值和第二步骤中的信号值，使芯片内部控制信号和芯片启动信号同步，然后输出该信号。

12.根据权利要求11的方法，其中当电源电压变为存储器单元的停止操作点时，芯片内部控制信号固定在低电平，并且芯片启动信号从高电平变到低电平。

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