KR20040020340A - 불휘발성 메모리 칩의 저전압 감지 수단 및 감지 방법,그리고 그 감지 수단을 이용하는 저전압 감지 시스템 - Google Patents

불휘발성 메모리 칩의 저전압 감지 수단 및 감지 방법,그리고 그 감지 수단을 이용하는 저전압 감지 시스템 Download PDF

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Abstract

본 발명의 불휘발성 메모리 칩의 저전압 감지 수단 및 감지 방법은 시스템 전원의 변화에 따른 불휘발성 강유전체 메모리 셀의 동작 개시 시점 및 동작 정지 시점을 칩 활성화 신호(외부 칩 인에이블 신호 CSBpad의 반전신호)에 동기시킴으로써 저전압의 경우에는 메모리 셀이 동작되지 않도록 하고 정상전압의 경우에는 칩의 활성화 전압 영역과 비활성화 전압 영역을 명확하게 구별하여 임계 전압 영역에서의 메모리 셀의 동작을 안정적으로 보장하는데 있다. 이처럼, 시스템 전원이 온/오프 되는 경우와 같은 임계 전압 영역에서 칩을 안정적으로 동작시킴으로써 시스템 전원의 온/오프 상태에서 칩을 보호할 수 있으며 추가 회로의 구성없이 칩의 레이아웃 면적의 효율성을 가져올 수 있게 된다.

Description

불휘발성 메모리 칩의 저전압 감지 수단 및 감지 방법, 그리고 그 감지 수단을 이용하는 저전압 감지 시스템{Low voltage detection means and method of FeRAM chip, and system using the means}
본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로, 보다 상세하게는, 불휘발성 메모리 셀의 동작 개시 시점 및 동작 정지 시점을 칩 활성화 신호에 동기시켜 임계 전압 영역에서의 메모리 셀의 동작을 안정적으로 보장할 수 있도록 하는 불휘발성 강유전체 메모리(FeRAM) 칩의 저전압 감지 수단 및 그 감지 방법에 관한 것이다.
일반적으로, 불휘발성 강유전체 메모리 장치 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM) 정도의 데이터 처리속도를 갖지며, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억소자로 주목받고 있다.
FeRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다. 이와 같은 잔류분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 특성인 히스테리시스 루프를 나타낸다.
도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고 일정량(d, a 상태)를 유지하고 있음을 볼 수 있다.
불휘발성 강유전체 메모리 셀은 이러한 d 및 a 상태를 각각 1 및 0으로 대응시켜 기억소자로 응용한 것이다.
도 2는 일반적인 불휘발성 강유전체 메모리 장치에 따른 단위 셀을 도시한 것이다.
도 2에 도시된 바와 같이, 일방향으로 비트라인 B/L이 형성되고, 비트라인과 교차하는 방향으로 워드라인 W/L이 형성되며, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 플레이트 라인 P/L이 형성된다. 게이트 단자가 워드라인에 연결되고 소오스 단자는 비트라인에 연결되도록 NMOS트랜지스터가 형성되고, 두 단자중 제 1 단자가 NMOS트랜지스터의 드레인에 연결되고 제 2 단자는 플레이트 라인 P/L에 연결되도록 강유전체 커패시터 FC1가 형성된다.
이와 같은 불휘발성 강유전체 메모리 소자의 데이터 입/출력 동작을 설명하면 다음과 같다.
도 3a는 일반적인 불휘발성 강유전체 메모리 장치의 쓰기 모드(Write Mode)의 동작을 나타낸 타이밍도이고, 도 3b는 읽기 모드(Read Mode)의 동작을 나타낸 타이밍도이다.
우선, 도 3a에 도시된 쓰기 모드를 설명하면, 외부에서 인가되는 칩 인에이블 신호 CSBpad가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호 WEBpad를 하이에서 로우로 인가하면 쓰기 모드가 시작된다.
이어, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드라인에 인가되는 펄스가 로우에서 하이로 천이되어 셀이 선택된다.
이와 같이 워드라인이 하이 상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 하이 신호와 일정구간의 로우 신호가 인가된다. 그리고 선택된 셀에 로직값 '1' 또는 '0'을 쓰기 위해서 해당 비트라인에 쓰기 인에이블신호 WEBpad에 동기되는 '하이' 또는 '로우' 신호를 인가한다.
즉, 아래 표 1과 같이 비트라인에 하이 신호를 인가하고 워드라인에 인가되는 신호가 하이 상태인 구간에서 플레이트 라인에 인가되는 신호가 로우이면 강유전체 커패시터 FC1에는 로직값 '1'이 기록된다. 그리고 비트라인에 로우 신호를 인가하고 플레이트 라인에 인가되는 신호가 하이 신호이면 강유전체 커패시터 FC1에는 로직값 '0'이 기록된다.
[표 1]
W/L : H P/L
H L
B/L H X 1
L 0 X
다음으로 도 3b에 도시된 읽기 모드 동작을 설명한다.
외부에서 칩 인에이블 신호 CSBpad를 하이에서 로우로 활성화시키면 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이즈(equalize) 신호에 의해 로우 전압으로 등전위된다.
그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고 디코딩된 어드레스에 의해 해당 워드라인에는 로우 신호가 하이 신호로 천이되어 해당 셀을 선택한다. 선택된 셀의 플레이트 라인에 하이 신호를 인가하여 강유전체 메모리 셀에 저장된 로직값 '1'에 상응하는 데이터 Qs를 파괴시킨다.
만약, 강유전체 메모리 셀에 로직값 '0'이 저장되어 있다면 그에 상응하는 데이터 Qns는 파괴되지 않는다.
이와 같이 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 비트라인에 출력하게 되어 이를 이용해 센스앰프는 로직값 '1' 또는 '0'을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서 처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않는 경우는 a에서 f로 변경되는 경우이다.
따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 '1'을 출력하고, 데이터가 파괴되지 않은 경우는 증폭되어 로직값 '0'을 출력한다.
이와 같이, 센스앰프에서 데이터를 증폭한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 하이 신호가 인가된 상태에서 플레이트 라인을 하이에서 로우로 비활성화시킨다.
기억 소자로서 불휘발성 강유전체 메모리를 사용하는 시스템에서 시스템 컨트롤러는 불휘발성 강유전체 메모리 칩으로 제어신호로서 칩 인에이블 신호 CSBpad를 출력하고, 메모리 칩 내의 메모리 장치는 칩 인에블 신호 CSBpad에 따라 칩의 메모리 셀을 동작시키기 위한 칩 내부 컨트롤 신호 CE를 발생시켜 메모리에 데이터를 기록하거나 메모리에 기록된 데이터를 읽어내어 데이터 버스를 통해 시스템 컨트롤러로 전송한다.
이러한 불휘발성 메모리를 사용하는 시스템에 있어서, 시스템 컨트롤러가 동작하는 동작전압과 불휘발성 강유전체 메모리 장치가 동작하는 동작전압이 다를 수 있다.
즉, 시스템 컨트롤러의 동작전압이 불휘발성 강유전체 메모리 장치의 동작 전압보다 작을 경우, 시스템 전원의 비정상적인 전원 전압 강하 상태에서도 시스템 컨트롤러는 정상적인 컨트롤 신호를 발생시켜 메모리 장치로 출력할 수 있게 된다.
이처럼, 전압이 강하되어도 시스템 컨트롤러는 정상 동작을 할 수는 있지만 불휘발성 강유전체 메모리 장치는 정상적인 동작을 기대하기 어렵다. 그러함에도 불구하고, 리드 모드(Read Mode)에서 불휘발성 강유전체 메모리 장치는 셀에 저장된 데이터를 파괴시키는 방법으로 읽어내기 때문에 비정상적인 전원 전압 강하나 저전압 상태에서는 읽기 동작중의 파괴된 데이터가 미처 복구되지 못하고 리드 사이클이 종료될 우려가 있다.
따라서, 불휘발성 강유전체 메모리 장치에서는 리드시에도 데이터 보존 방법이 특별히 요구되고 있다.
이에 따른 데이터 보존 방법으로서는 저전압 감지회로를 이용하는 방법이 사용되고 있다.
도 4는 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 저전압 감지회로를 나타낸다.
저전압 감지회로는 전원전압단 Vcc과 접지전압단 Vss 사이에 직렬 연결되고 게이트 단자가 공통 연결된 PMOS트랜지스터 T1 및 NMOS트랜지스터 T2와, PMOS트랜지스터 T1의 출력전압에 의해 제어되며 노드 A와 접지전압단 사이에 연결된 NMOS트랜지스터 T3와, 노드 A와 전원전압단 사이에 연결되고 게이트가 접지전압단에 연결된 PMOS트랜지스터 T4를 구비한다.
여기에, NMOS트랜지스터 T3의 출력전압을 반전시키는 제 1 인버터 INV1와, 제 1 인버터 INV1의 출력을 반전시키는 제 2 인버터 INV2와, 제 2 인버터 INV2의 출력을 반전시켜 제 1 출력 신호 PONF1를 출력하는 제 3 인버터 INV3를 구비한다.
그리고, 제 1 인버터 INV1와 병렬적으로 연결되며 NMOS트랜지스터 T3의 출력전압을 반전시키는 제 4 인버터 INV4와, 제 4 인버터 INV4의 출력신호를 반전시키는 제 5 인버터 INV5와, 제 5 인버터 INV5의 출력신호에 의해 제어되며 전원전압단과 제 4 인터버 INV4의 출력단 사이에 연결되는 PMOS트랜지스터 T5와, 제 5 인버터 INV5의 출력신호를 반전시켜 제 2 출력 신호 PONF2를 출력하는 제 6 인버터 INV6를 포함하여 구성된다.
도 5는 시스템 전원이 정상전압에서 저전압으로 떨어질 때, 외부에서 인가되는 칩 인에이블 신호 CSBpad와 내부의 불휘발성 강유전체 메모리 장치의 컨트롤 신호(칩 내부 컨트롤 신호)와의 관계를 나타내는 타이밍도이며, 도 6은 시스템 전원이 저전압에서 정상적인 전압으로 증가할 때, 칩 인에이블 신호 CSBpad 및 내부 칩 컨트롤 신호의 관계를 나타내는 타이밍도이다.
도 5에 도시된 바와 같이, 시스템 전원이 정상 전압에서 저전압으로 하강하여 전압이 일정 레벨 이하로 내려가면 저전압 감지회로는 이를 감지하여 제 1 출력 신호 PONF1를 로우 레벨로 출력한다.
제 1 출력 신호 PONF1가 로우 레벨로 천이되어 출력되고 일정 시간 Twb만큼 지연된 후, 저전압 감지회로는 제 2 출력 신호 PONF2를 로우 레벨로 천이시킨다.
내부 칩 컨트롤 신호는 제 1 출력 신호 PONF1 및 제 2 출력 신호 PONF2의 조합에 따라 저전압이 감지된 시점(Detection point)에서부터 일정 시간 Twb 만큼 하이 레벨을 유지한 후 로우 레벨로 천이된다.
이는 시스템의 전원전압이 저전압으로 떨어졌을 경우, 데이터 복구 시간을 충분히 확보하기 위함이다.
반면에 도 6에 도시된 바와 같이, 시스템 전원이 저전압으로 정상전압으로 상승하는 경우 전압이 일정 레벨 이상으로 상승하게 되면 저전압 감지회로는 이를 감지하여 제 1 출력 신호 PONF1 및 제 2 출력 PONF2를 동시에 로우 레벨에서 하이 레벨로 천이시킨다.
즉, 도 6의 경우 정상전압이 감지된 시점에서 바로 칩 내부 컨트롤 신호가 하이 레벨로 천이되므로써 정상적인 리드 사이클 파형이 발생되지 못함을 알 수 있다.
물론 제 1 출력 신호 PONF1 및 제 2 출력 PONF2가 동시에 출력되지 않도록어느 한 신호를 지연시킬수는 있으나 해당 사이클이 지연됨으로써 이후 시스템 동작에 영향을 줄 수 있게 되어 단순히 이들 두 출력신호 중 어느 한 신호를 단순히 지연시킬수 있는 문제가 아니다.
이와 같이 종래의 저전압 감지회로는 외부에서 인가되는 칩 인에이블 신호 CSBpad와는 관계없이 시스템 전원의 전압 레벨을 이용하여 출력 신호 PONF1, PONF2를 발생시킨다.
이로 인해, 시스템 전원이 정상적인 전압에서 저전압으로 떨어지는 경우에는 리드 사이클을 충분히 확보할 수 있어 파괴된 데이터를 복구할 수 있으나, 시스템 전압이 저전압에서 정상적인 전압으로 상승하는 경우에는 리드 사이클의 사이클 타임이 비정상적이 되어 리드 동작시 파괴된 데이터가 복구되지 못하고 다음 리드 사이클로 넘어가게 되어 파괴된 데이터를 안정적으로 복구할 수가 없게된다.
따라서, 상술한 문제점을 해결하기 위한 본 발명의 목적은 시스템 전원의 변화에 따른 불휘발성 강유전체 메모리 셀의 동작 개시 시점 및 동작 정지 시점을 칩 활성화 신호(CE: 외부 칩 인에이블 신호 CSBpad의 반전신호)에 동기시킴으로써 저전압의 경우에는 메모리 셀이 동작되지 않도록 하고 정상전압의 경우에는 칩의 활성화 전압 영역과 비활성화 전압 영역을 명확하게 구별하여 임계 전압 영역에서의 메모리 셀의 동작을 안정적으로 보장하는데 있다.
또한, 본 발명의 다른 목적은 새로운 파형의 리셋신호를 발생시켜 칩 활성화 신호의 상태와 상관없이 메모리 셀의 동작 초기에 칩 내부 컨트롤 신호를 로우 레벨로 고정시킴으로써 보다 안정적으로 상술된 동작이 수행되도록 하는데 있다.
도 1은 일반적인 강유전체의 히스테리시스 루프 특성도.
도 2는 일반적인 불휘발성 강유전체 메모리 장치에 따른 단위 셀의 구성도.
도 3a는 일반적인 불휘발성 강유전체 메모리 장치의 쓰기 모드(Write Mode)의 동작을 나타낸 타이밍도.
도 3b는 일반적인 불휘발성 강유전체 메모리 장치의 읽기 모드(Read Mode)의 동작을 나타낸 타이밍도.
도 4는 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 구동 회로도.
도 5 및 도 6은 도 4의 메모리 장치의 동작 파형도.
도 7은 본 발명에 따른 불휘발성 강유전체 메모리 구동장치를 사용하는 저전압 감지 시스템의 구성을 나타내는 구성도.
도 8은 본 발명에 따른 리셋회로의 회로도.
도 9는 도 8의 리셋회로의 동작 파형도.
도 10은 본 발명에 따른 불휘발성 강유전체 메모리 셀 구동장치의 회로도.
도 11은 도 10의 불휘발성 강유전체 메모리 셀 구동장치의 동작파형도.
도 12은 본 발명에 따른 불휘발성 강유전체 메모리 셀 구동장치의 다른 실시예를 나타내는 회로도.
위와 같은 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 칩의 저전압 감지 수단은 시스템 전원이 저전압에서 정상전압으로 상승시 일정 레벨의 전압까지는 로우 레벨을 유지하고 정상전압에서나 정상전압에서 저전압으로 하강시 하이 레벨을 유지하는 리셋바 신호를 출력하는 리셋회로 POR(Power On Reset)와 리셋부로부터의 신호 및 시스템 전원의 변화에 따라 시스템 전원이 저전압시 메모리 셀을 비 활성화 시키고 정상전압시 칩 활성화 신호에 동기되게 메모리 셀을 활성화 시키는 저전압 감지 동기 회로를 구비한다. 또한, 본 발명의 불휘발성 강유전체 메모리 칩의 저전압 감지 수단은 외부로부터의 리셋 신호를 이용하여 칩 활성화 신호의 변화에 상관없이 불휘발성 강유전체 메모리(FeRAM) 셀의 시스템 전원 변화에 의한 동작 개시 시점 이전에 칩 내부 컨트롤 신호를 로우 레벨로 고정시켜 상기 메모리 셀을 강제적으로 비 활성화 시킨다.
본 발명의 불휘발성 강유전체 메모리 칩의 저전압 감지 방법은 시스템 전원이 저전압에서 정상전압으로 상승시 일정 레벨의 전압까지는 로우 레벨을 유지하고 정상전압에서나 정상전압에서 저전압으로 하강시 시스템 전원의 형태에 의존하는 하이 레벨을 유지하는 리셋바 신호를 이용하는데, 리셋바 신호를 이용하여 시스템 전원의 변동에 따른 불휘발성 메모리 셀의 동작 개시 시점 및 동작 정지 시점을 칩 활성화 신호에 동기시키는 것을 특징으로 한다. 또한, 본 발명의 불휘발성 강유전체 메모리 칩의 저전압 감지 방법은 외부로부터의 리셋바 신호를 이용하여 칩 활성화 신호의 변화에 상관없이 시스템 전원 변화에 의한 불휘발성 강유전체 메모리(FeRAM) 셀의 동작 개시 시점 이전에 칩 내부 컨트롤 신호를 로우 레벨로 고정시킨다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 7은 본 발명에 따른 불휘발성 강유전체 메모리 구동장치를 사용하는 저전압 감지 시스템의 구성을 나타내는 구성도이다.
시스템 컨트롤러(10)는 시스템의 운용을 위해 불휘발성 강유전 메모리에 데이터를 기록하거나 기록된 데이터를 읽기 위한 칩 인에이블 신호 CSBpad를 출력한다.
버퍼(20)는 칩 인에이 신호 CSBpad를 임시 저장하고 이를 반전시킨 칩 활성화 신호 CE를 출력한다.
메모리 셀 구동장치(30)는 시스템 전원의 변화를 감지하여 정상전압 영역에서 불휘발성 강유전체 메모리 셀의 동작을 칩 활성화 신호 CE에 동기시키는 칩 내부 컨트롤 신호를 발생시킨다.
이러한 메모리 셀 구동장치(30)는 시스템 전원이 저전압에서 정상전압으로 상승시 일정 레벨의 전압까지는 로우 레벨을 유지하고 정상전압에서나 정상전압에서 저전압으로 하강시 하이 레벨을 유지하는 리셋바 신호 RESETB를 출력하는 리셋회로(40) 및 시스템 전원의 변화를 감지하고 리셋바 신호 RESETB를 이용하여 불휘발성 메모리 셀의 동작 개시 시점 및 동작 정지 시점을 칩 활성화 신호와 동기시키는 저전압 감지 동기 회로(50)를 구비한다.
도 8은 본 발명에 따른 리셋회로(40)의 회로도이다.
종래 리셋신호는 시스템 전원이 저전압에서 정상전압으로 상승시 어느 임계값까지 상승한 후 로우 레벨로 천이되어 유지되었다.
그러나 본 발명의 리셋회로(40)는 이러한 종래 리셋신호와 반대로 저전압에서 정상전압으로 상승시 종래 리셋이 발생하는 동작 개시 시점까지는 로우 레벨을 유지하고 정상전압시와 정상전압에서 저전압으로 떨어지는 경우에는 시스템 전원에 의존하여 하이 레벨을 유지하는 리셋바 신호 RESETB를 저전압 감지 동기 회로(50)로 인가한다.
특히, 이러한 리셋회로(40)는 저전압에서 정상전압으로 상승시 로우 레벨의 신호를 저전압 감지 동기 회로(50)에 인가하여 줌으로써 초기 칩 내부 컨트롤 신호를 로우 레벨로 만들어 준다.
이러한 리셋회로(40)를 보다 상세하게 설명한다.
리셋회로(40)는 인가된 전압의 크기를 일정 기간 유지하는 래치부(42), 풀업된 래치부(42)의 출력전압을 통해 시스템 전원의 변화를 센싱하여 그 크기를 조절해주는 파워센싱부(44) 및 래치부(42)의 출력전압을 하이 레벨로 풀업시키고 파워센싱부(44)에 의해 조절된 신호를 반전시켜 저전압 감지 동기 회로(50)로 출력하는 풀업부(46)를 구비한다.
래치부(42)는 전원전압단과 노드 B 사이에 직렬 연결되고 각 게이트 단자가 노드 C와 연결되는 PMOS트랜지스터 P1와 NMOS트랜지스터 N1, 전원전압단과 노드 B사이에 직렬 연결되고 각 게이트 단자가 노드 A와 연결되는 PMOS트랜지스터 P2와 NMOS트랜지스터 N2, 드레인 단자와 소오스 단자가 접지전압단에 공통 연결되고 게이트 단자가 노드 A와 연결된 NMOS트랜지스터 N3, 및 노드 B와 접지전압단 사이에 연결되고 게이트 단자가 노드 C와 연결된 NMOS트랜지스터 N4로 이루어진다.
파워센싱부(44)는 노드 D와 접지전압단 사이에 연결되고 게이트 단자가 노드 C와 연결되는 NMOS트랜지스터 N5, 노드 C와 접지전압단 사이에 연결되고 게이트 단자가 노드 D에 연결된 NMOS트랜지스터 N6, 전원전압단과 노드 D 사이에 연결되고 게이트 단자가 접지전압단과 연결되는 PMOS트랜지스터 P5, 전원전압단과 노드 D 사이에 연결되고 게이트 단자가 전원전압단에 공통 연결되는 NMOS트랜지스터 N7, 및 드레인 단자와 소오스 단자가 노드 D에 공통 연결되고 게이트 단자가 접지전압단에 연결되는 NMOS트랜지스터 N8로 이루어진다.
풀업부(46)는 드레인 단자와 소오스 단자가 전원전압단에 공통 연결되고 게이트 단자가 노드 C와 연결된 PMOS트랜지스터 P3, 노드 C의 신호를 반전 출력하는 인버터 I1, 및 접지전압단과 노드 C 사이에 연결되고 게이트 단자가 인버터 I1의 출력 단자와 연결되는 PMOS트랜지스터 P4로 이루어진다.
도 9를 이용하여 리셋회로(40)의 동작을 간략히 설명하면, 시스템 전원이 저전압에서 정상전압으로 상승하는 동작 초기에는 노드 A는 NMOS트랜지스터 N3를 이용하여 로우 레벨로 고정시킨다. 노드 C는 풀업부(46)에 의해 시스템 전원의 증가에 따라 증가하여 하이 레벨로 유지된다.
노드 C가 하이 레벨이 되면 래치 인에이블 게이트인 NMOS트랜지스터 N4를 온시켜 노드 A, C는 래치회로 구성에 의해 각각 로우 및 하이 레벨로 된다. 또한, NMOS트랜지스터 N5도 온 되어 노드 D를 로우 레벨로 만든다.
그런데, 시스템 전원이 서서히 증가하면 PMOS트랜지스터 P5와 NMOS트랜지스터 N7을 통해서 흐르는 전류 레벨이 증가하게 된다. 노드 D의 전압은 초기에는 NMOS트랜지스터 N8에 의해 로우 레벨을 유지하며, 시스템 전원이 서서히 증가하면 PMOS트랜지스터 P5와 NMOS트랜지스터 N7을 통해서 유입되는 전류와 NMOS트랜지스터 N5를 통해 흘러나가는 전류의 비에 의해 결정된다.
노드 D의 전압이 일정 레벨을 넘으면 NMOS트랜지스터 N6이 온 되어 노드 C는 로우 레벨로 천이된다. 그러면, 래치부(42)의 NMOS트랜지스터 N4가 오프 상태로 바뀌게 되므로 노드 C의 로우 레벨에 의해 노드 A가 하이 레벨로 풀업된다. 이로인해, 노드 C도 더이상 풀업시킬 전류가 차단되어 계속해서 로우 레벨을 유지하게 된다.
또한, 파워센싱부(44)에서는 NMOS트랜지스터 N5가 오프 상태로 바뀌므로 노드 D는 PMOS트랜지스터 P5에 의해 전원전압 레벨로 풀업되게 된다. .
따라서, NMOS트랜지스터 N6이 계속해서 온 상태를 유지하게 되어 노드 C는 로우 레벨로 고정되게 된다.
노드 C의 전압은 인버터 I1에 의해 반전되어 리셋바 신호 RESETB를 본 발명의 저전압 감지 동기 회로(50)로 인가하게 된다.
도 10은 본 발명에 따른 저전압 감지 동기 회로(50)의 회로도이다.
본 발명의 저전압 감지 동기 회로(50)는 시스템 전원을 일정한 비율로 강하시켜 출력하는 시스템 전원 감압 분배부(51), 시스템 전원 감압 분배기(51)의 출력 신호 변화를 칩 인에이블 신호와 동기시키는 제 1 신호 동기부(52), 시스템 전원 감압 분배부(51)의 출력 신호와 리셋바 신호 RESETB에 따라 시스템 전원의 저전압 여부를 감지하는 저전압 감지부(53), 저전압 감지부(53)의 출력 신호가 하이 레벨일 경우 그 상태를 유지시키기 위한 제 1 레벨 유지부(54), 제 1 레벨 유지부(54)에 의해 조절된 전압이 로우 레벨로 떨어지지 않도록 하는 제 2 레벨 유지부(55), 저전압 감지부(53)의 출력신호와 칩 활성화 신호에 따라 제 2 레벨 유지부(55)를 제어하는 제어부(56), 저전압 감지부(53)의 출력 신호로부터 저전압과 정상전압을 구별하는 저전압 판별부(57) 및 시스템 전원이 정상전압인 경우 리셋바 신호 RESETB, 저전압 판별부(57)의 출력 신호 및 칩 활성화 신호 CE에 의해 칩 활성화 신호에 동기되는 칩 내부 컨트롤 신호를 출력하는 제 2 신호 동기부(58)을 구비한다.
이러한 본 발명의 저전압 감지 동기 회로(50)를 보다 상세하게 설명하면 다음과 같다.
시스템 전원 감압 분배부(51)는 다수개의 NMOS트랜지스터들 Nn1 ∼ Nnn이 전원전압단과 제 1 신호 동기부(52) 사이에 직렬 연결되며 각 게이트 단자들은 전원전압단에 공통 연결된다.
제 1 신호 동기부(52)는 NMOS트랜지스 N9 및 NMOS트랜지스터 N10이 시스템 전원 감압 분배부(51)와 접지전압단 사이에 병렬 연결되고, NMOS트랜지스터 N9의 게이트 단자는 칩 활성화 신호 CE를 인가받고 NMOS트랜지스터 N10의 게이트 단자는저전압 판별부(57)의 출력 신호를 인가받는다.
시스템 전원 감압 분배부(51)는 제 1 신호 동기부(52)에 의해 시스템 전원의 전압 변동에 따라 칩 인에이블 신호 CSBpad와 동기되는 신호를 출력한다.
특히, 제 1 신호 동기부(52)는 저전압 판별부(57)의 출력 신호에 따라 시스템 전원 감압 분배부(51)이 차별된 파형의 파고를 출력하도록 함으로써 저전압 영역과 정상전압 영역에서의 메모리 동작을 확실히 구별하여 컨트롤할 수 있도록 해준다.
저전압 감지부(53)는 전원전압단과 노드 OUT2 사이에 연결되며 리셋바 신호 RESETB를 게이트 단자로 인가받는 PMOS트랜지스터 P6와, 노드 OUT2와 접지전압단 사이에 직렬 연결되며 노드 OUT1의 신호와 리셋바 신호 RESETB를 각각 게이트 단자로 인가받는 NMOS트랜지스터 N11 및 NMOS트랜지스터 N12로 구성된다.
저전압 감지부(53)는 시스템 전원이 저전압인 경우에는 하이 레벨의 신호를 출력하고, 정상 전압인 경우에는 로우 레벨의 신호를 출력한다.
제 1 레벨 유지부(54)는 노드 OUT2에 인가된 저전압 감지부(53)의 출력 신호를 반전시키는 인버터 I2 및 전원전압단과 노드 OUT2 사이에 연결되고 인버터 I2의 출력 신호에 따라 온/오프 되는 PMOS트랜지스터 P6로 구성된다.
제 1 레벨 유지부(54)는 저전압 감지부(53)의 출력 신호가 하이 레벨인 경우에만 동작하여 노드 OUT2의 전압 레벨을 하이 레벨로 유지하며 로우 레벨에서는 동작하지 않는다.
제 2 레벨 유지부(55)는 전원전압단과 노드 OUT2 사이에 연결되며 게이트 단자가 노드 OUT4에 연결된 PMOS트랜지스터 P8로 구성된다.
이러한 제 1 및 제 2 레벨 유지부(54, 55)는 저전압 감지부(53)에 의해 하이 레벨 상태가 된 노드 OUT2가 시간의 경과에 따라 로우 레벨로 변화하는 것을 방지하기 위한 것이다.
제어부(56)는 출력 신호를 반전시키는 인버터 I3 및 인버터 I4의 출력 신호와 칩 활성화 신호 CE를 입력 신호로 하여 논리 연산한 후 그 결과를 제 2 레벨 유지부(55)의 게이트 단자로 출력하는 제 1 논리소자 NAND1로 구성된다.
즉, 칩 인에이블 신호 CSBpad가 활성화 되어 칩 활성화 신호 CE가 하이 레벨이 되고 저전압 감지부(53)의 출력이 로우 레벨이 되면 출력 신호가 로우 레벨이 되어 제 2 레벨 유지부(55)를 활성화시킴으로써 노드 OUT2에 전류를 공급하게 된다.
그러나, 정상전압에서는 리셋바 신호 RESETB에 의해 NMOS트랜지스터 N12로 인해 흘러 나가는 전류의 양이 제 2 레벨 유지부(55)에 의해 공급되는 전류의 양보다 많아 노드 OUT2의 전압을 충분히 로우 레벨로 유지할 수 있게 된다.
저전압 판별부(57)는 저전압 감지부(53)의 출력 신호를 반전시키는 인버터 I4 및 인버터 I4의 신호를 반전시키는 인버터 I5가 직렬 연결된다.
시스템 전원이 저전압 영역일 때에는 노드 OUT2 및 노드 OUT3의 전압은 하이 레벨이 되며 정상전압 영역일 때에는 로우 레벨이 된다.
제 2 신호 동기부(58)는 래치 형태로 구성된 제 2 논리소자 NAND2, 제 3 논리소자 NAND3 및 제 3 논리소자 NAND3의 출력 신호를 반전시켜 메모리 셀 구동을위한 칩 내부 컨트롤 신호로 출력하는 인버터 I6로 구성된다.
즉, 제 2 논리소자 NAND2는 저전압 판별부(57)의 출력과 제 3 논리소자 NAND3의 출력을 입력으로 하여 그 출력을 제 3 논리소자 NAND3의 일측 입력으로 전달한다. 제 3 논리소자 NAND3는 칩 활성화 신호 CE, 리셋바 신호 PRESETB 및 제 2 논리소자 NAND2의 출력을 입력으로 하여 그 출력을 제 2 논리소자 NAND2 및 인버터 I6의 입력으로 전달한다. 인버터 I6는 제 3 논리소자 NAND3의 출력을 반전시켜 내부 칩 컨트롤 신호를 출력한다.
여기에서, 제 3 논리소자 NAND3의 한 입력으로 리셋회로(40)로부터의 출력 신호 RESETB를 인가함으로써 칩 활성화 신호 CE 또는 저전압 판별부(57)의 출력 신호의 상태와 상관없이 초기의 칩 내부 컨트롤 신호를 로우 레벨로 만들어 줄 수 있게 된다.
도 11은 도 10의 저전압 감지 동기 회로의 동작을 설명하기 위한 타이밍도로, 이를 이용하여 칩 내부 컨트롤 신호가 저전압 영역에서는 로우 레벨을 유지하고 정상전압 영역에서는 칩 활성화 신호 CE에 동기되어 발생되는 동작을 설명한다.
a 영역은 정상전압 영역이고 b, c 영역은 저전압 영역을 나타내며, 점선은 메모리 셀이 동작 또는 정지하는 시스템 전원의 임계값을 나타낸다.
칩 활성화 신호 CE의 파형은 시스템 전원의 변동에 따라 외부 CSBpad 신호와 반대 위상으로 변화한다.
시스템 전원이 온 되는 경우와 같이 시스템 전원이 저전압에서 정상전압으로 증가하는 경우(b 영역), 시스템 전원이 서서히 증가하게 되면 리셋바 신호 RESETB신호가 로우 레벨을 유지하는 동안에는 (5)파형과 같이 노드 OUT2의 전압은 PMOS트랜지스터 P6에 의해 서서히 증가하고 노드 OUT3의 전압도 저전압 판별부(57)의 출력 신호에 의해 서서히 증가하며 하이 레벨을 유지한다.
시스템 전원 감압 분배부(51)는 제 1 신호 동기부(52)의 동작에 의해 외부 CSBpad 신호에 동기되어 시스템 전원을 일정한 비율로 강하시켜 노드 OUT1으로 출력한다.
즉, (4)파형과 같이 외부 CSBpad가 활성화 되는 동안에는 약간 낮은 신호를 출력하고 비활성화 되는 동안에는 약간 높은 신호를 출력한다. 이때, 외부 CSBpad 신호는 로우 레벨에서 활성화 상태이고 하이 레벨에서 비활성화 상태이다.
제 1 레벨 유지부(54)는 노드 OUT2의 전압이 하이 레벨인 경우 그 상태를 계속 유지시키고 로우 레벨인 경우에는 동작하지 않는다.
제어부(56)는 b 영역에서는 노드 OUT2의 전압이 하이 레벨로 유지되므로 칩 활성화 신호 CE의 상태와 상관없이 하이 레벨의 신호를 노드 OUT4에 출력하여 제 2 레벨 유지부(55)는 동작하지 않게된다.
제 2 신호 동기부(58)는 시스템 전원이 일정 레벨까지 증가하는 동안에는 로우 레벨로 유지되는 리셋바 신호 RESETB에 의해 칩 활성화 신호 CE의 상태와 상관없이 로우 레벨의 칩 내부 컨트롤 신호를 출력하여 칩 내부 컨트롤 신호의 초기 상태를 로우 레벨로 만들어 준다.
시스템 전원이 충분히 증가하여 일정 레벨에 도달하면 리셋회로(40)의 파워센싱부(44)에 의해 리셋바 신호 RESETB가 하이 레벨로 천이된다. 이로 인해, 저전압 감지부(53)의 PMOS트랜지스터 P6은 오프 되고 NMOS트랜지스터 N12는 온 되어 노드 OUT2 및 노드 OUT3은 하이 레벨에서 로우 레벨로 천이된다.
로드 OUT3이 하이 레벨에서 로우 레벨로 천이되면서 제 1 신호 동기부(52)의 NMOS트랜지스터 N10가 오프 되어 제 1 신호 동기부(52)에 의한 시스템 전원의 전압강하가 갑자기 적어지게 된다. 이로 인해, 정상전압 영역(a 영역) 바로 이전에서 시스템 전원 감압 분배부(51)의 출력 파형이 차별된 파형(도 11의 (4)파형에서 접선으로 이루어진 원 부분)으로 변화되어 제 1 신호 동기부(52)는 저전압 영역과 정상전압 영역에서의 동작을 확실히 구별하여 컨트롤 하게 된다.
노드 OUT2가 로우 레벨로 천이되면, 제 2 레벨 유지부(55)는 제어부(56)의 출력 신호에 의해 칩 활성화 신호 CE에 동기되어 노드 OUT2에 전류를 공급하게 된다. 그러나, NMOS트랜지스터 N4에 의한 전류 유출이 제 2 레벨 유지부(55)에 의한 전류 공급보다 많아 노드 OUT2의 전압은 (5)파형과 같이 정상전압 영역(a 영역)에서 충분히 로우 레벨을 유지할 수 있게 된다.
노드 OUT3가 메모리 셀의 동작 개시 시점 이전에서 로우 레벨로 유지되므로 제 2 신호 동기부(58)의 제 2 논리소자 NAND2는 제 3 논리소자 NAND3의 일측 입력으로 하이 레벨의 신호를 출력하게 된다.
제 3 논리소자 NAND3의 세 입력 신호 중 두 입력 신호(리셋바 신호, 제 2 논리소자 NAND2로부터의 신호)가 하이 레벨이므로 제 3 논리소자 NAND3의 출력은 나머지 일측의 입력 신호인 칩 활성화 신호 CE에 동기되어 반전된 칩 활성화 신호가 출력되게 된다. 이 신호는 인버터 I6에 의해 다시 반전되어 칩 내부 컨트롤 신호로 출력되어 메모리 셀을 활성화 시키게 된다.
정상전압 영역(a 영역)에서도 노드 OUT3는 로우 레벨로 유지되고 리셋바 신호는 하이 레벨을 유지하므로 제 2 신호 동기부(58)는 칩 활성화 신호 CE에 동기되는 칩 내부 컨트롤 신호를 출력하게 된다.
이처럼, 시스템 전원의 변동으로 시스템 전원이 칩 활성화 신호와 동기되지 않은 상태에서 메모리 셀의 동작 개시를 위한 임계값에 도달한다 하더라도 바로 메모리 셀을 활성화 시키기 위한 칩 내부 컨트롤 신호를 발생시키지 않고 칩 활성화 신호에 동기시켜 발생시키게 된다.
다음으로, 시스템 전원 오프 시와 같이 시스템 전원이 정상전압 영역에서 저전압 영역으로 하강하여 메모리 셀의 동작 정지 시점에 도달한 후 칩 활성화 신호 CE가 하이 레벨에서 로우 레벨로 천이되는 되면 리셋바 신호 RESETB도 충분히 낮아져 저전압 감지부(53)의 NMOS트랜지스터 N12는 오프 되고 PMOS트랜지스터 P6이 온 된다.
이로 인해, 노드 OUT2 및 노드 OUT3는 (5)파형의 c 영역에서와 같이 다시 하이 레벨로 천이된다. 그리고 이때 칩 내부 컨트롤 신호는 로우 레벨이므로 제 2 논리소자 NAND2는 로우 레벨의 신호를 출력하게 된다.
따라서, 제 2 논리소자 NAND2로부터의 출력이 로우 레벨이므로 제 3 논리소자 NAND3는 칩 활성화 신호나 리셋바 신호 RESETB에 상관없이 하이 레벨의 신호를 출력하게 되어 칩 내부 컨트롤 신호는 로우 레벨로 천이된다.
노드 OUT3과 제 3 논리소자 NAND3의 출력이 하이 레벨로 고정되므로 래치 회로로 구성된 제 2 신호 동기부(58)는 c 영역에서 칩 활성화 신호 CE의 상태에 상관없이 로우 레벨로 고정된 칩 내부 컨트롤 신호를 출력하게 된다.
이처럼, 시스템 전원의 변동으로 시스템 전원이 칩 활성화 신호와 동기되지 않은 상태에서 메모리 셀의 동작 정지를 위한 임계값에 도달한다 하더라도 제 2 신호 동기부(58)는 바로 메모리 셀을 비 활성화 시키지 위한 로우 레벨의 칩 내부 컨트롤 신호를 발생시키지 않고 칩 활성화 신호에 동기시켜 발생시키게 된다.
또한, 노드 OUT3이 하이 레벨로 천이되어 NMOS트랜지스터 N2를 온 시킴으로써 제 1 신호 동기부(52)에 의한 시스템 전원의 전압강하가 정상전압 영역(a 영역)에서 보다 순간적으로 크게 일어나 노드 OUT1의 출력 파형이 상술된 b 영역에서와 같이 차별적으로 변화하게 된다.
그러나, 노드 OUT2 및 노드 OUT3가 c 영역에서 다시 하이 레벨로 천이되는 시점(동작 정지 시점)의 전압은 b 영역에서의 동작 개시 시점의 전압보다 낮기 때문에 c 영역에서 NMOS트랜지스터 N2에 의한 전압 변화의 정도는 a 영역에서 변화 정도 보다 작게 일어난다.
노드 OUT4는 c 영역에서 노드 OUT2가 하이 레벨로 천이됨으로서 칩 활성화 신호 CE의 상태와 상관없이 하이 레벨을 유지하게 되어 제 2 레벨 유지부(55)를 오프 시킨다.
결국, 칩 내부 컨트롤 신호는 저전압 영역(b, c 영역)에서는 로우 레벨로 고정되어 메모리 셀을 동작시키지 않게 되고, 정상전압 영역(a 영역)에서는 칩 활성화 신호 CE에 동기되어 메모리 셀을 활성화 시켜 활성화 전압 영역과 비 활성화 전압 영역이 명확히 구별되도록 해준다.
도 12은 본 발명에 따른 저전압 감지 동기 회로의 다른 실시예를 나타내는 도면이다.
본 실시예에서의 시스템 전원 감압 분배부(61)는 시스템 전원 감압 분배부(61)로 다수개의 NMOS트랜지스터를 사용하지 않고 다수개의 저항 R1, R2를 전원전압단과 제 1 신호 동기부(72) 사이에 직렬 연결하여 사용한다.
이처럼, 저항 R1, R2를 이용하여 시스템 전원을 감압시켜 출력하는 것을 제외하고는 상술된 도 10의 저전압 감지 동기 회로(50)와 동작원리가 동일하므로 이에 대한 상세한 설명은 생략한다.
상술한 바와 같이, 본 발명의 불휘발성 강유전체 메모리 셀 구동장치 및 그 방법은 시스템 전원의 온/오프 시와 같은 시스템 전원의 변동으로 시스템 전원이 칩 활성화 신호와 동기되지 않은 상태에서 메모리 셀의 동작 개시 또는 정지를 위한 임계값에 도달한다 하더라도 바로 메모리 셀을 동작시키기 위한 칩 내부 컨트롤 신호를 발생시키지 않고 칩 활성화 신호에 동기시켜 발생시킴으로써, 시스템 전원의 변화에 따른 동작 개시 및 동작 정지 시점이 칩 활성화 전압 영역과 비 활성화 전압 영역으로 명확하게 구별되어 임계 전압 영역에서의 메모리 셀의 동작을 안정적으로 보장할 수 있게 된다.
또한, 추가 회로의 구성없이 칩의 레이아웃 면적의 효율성을 가져올 수 있게 된다.

Claims (25)

  1. 외부로부터의 리셋 신호를 이용하여 칩 활성화 신호의 변화에 상관없이 시스템 전원이 불휘발성 강유전체 메모리(FeRAM) 셀의 동작 개시를 위한 임계값에 도달하기 이전에 칩 내부 컨트롤 신호를 로우 레벨로 고정시켜 상기 메모리 셀을 강제적으로 비 활성화 시키는 불휘발성 강유전체 메모리 칩의 저전압 감지 수단.
  2. 시스템 전원이 저전압에서 정상전압으로 상승시 일정 레벨의 전압까지는 로우 레벨을 유지하고 정상전압에서나 정상전압에서 저전압으로 하강시 하이 레벨을 유지하는 리셋바 신호를 출력하는 리셋부; 및
    상기 리셋바 신호 및 시스템 전원의 변화를 감지하여 불휘발성 메모리 셀의 동작 개시 시점 및 동작 정지 시점을 칩 활성화 신호와 동기시키는 저전압 감지 동기 회로를 구비하는 불휘발성 강유전체 메모리 칩의 저전압 감지 수단.
  3. 제 2 항에 있어서,
    상기 저전압 감지 동기 회로는 상기 리셋바 신호 및 시스템 전원의 변화에 따라 시스템 전원이 저전압시에는 불휘발성 강유전체 메모리 셀을 비 활성화 시키고 정상전압시에는 칩 활성화 신호와 동기되어 상기 메모리 셀을 활성화 시키는 것을 특징으로 하는 불휘발성 강유전체 메모리 칩의 저전압 감지 수단.
  4. 제 2 항에 있어서, 상기 리셋부는
    인가된 전압의 크기를 일정 기간 유지하는 래치부;
    상기 풀업된 전압래치부의 출력전압을 통해 시스템 전원의 변화를 센싱하여 그 크기를 조절해주는 파워센싱부; 및
    상기 래치부의 출력전압을 하이 레벨로 풀업시키고 상기 파워센싱부에 의해 조절된 신호를 반전시켜 상기 저전압 감지 동기 회로로 출력하는 풀업부를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 칩의 저전압 감지 수단.
  5. 제 2 항에 있어서, 상기 저전압 감지 동기 회로는
    시스템 전원을 일정한 비율로 강하시켜 출력하는 시스템 전원 감압 분배부;
    상기 시스템 전원 감압 분배기의 출력 신호 변화를 칩 인에이블 신호와 동기시키는 제 1 신호 동기부;
    상기 시스템 전원 감압 분배부의 출력 신호와 상기 리셋부로부터의 리셋바 신호에 따라 시스템 전원의 저전압 여부를 감지하는 저전압 감지부;
    상기 저전압 감지부의 출력 신호로부터 저전압과 정상전압을 구별하는 저전압 판별부; 및
    시스템 전원이 정상전압시 칩 활성화 신호에 동기되어 칩 내부 컨트롤 신호를 출력하는 제 2 신호 동기부를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 칩의 저전압 감지 수단.
  6. 제 5 항에 있어서,
    상기 제 2 신호 동기부는 시스템 전원이 정상전압인 경우 상기 리셋바 신호, 상기 저전압 판별부의 출력 신호 및 칩 활성화 신호의 논리적 조합에 의해 상기 칩 활성화 신호에 동기되는 칩 내부 컨트롤 신호를 출력하는 것을 특징으로 하는 불휘발성 강유전체 메모리 칩의 저전압 감지 수단.
  7. 제 5 항에 있어서,
    상기 저전압 감지부에서 출력된 신호가 시간의 경과에 따라 변화하지 않도록 하는 유지하는 레벨 유지부를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 칩의 저전압 감지 수단.
  8. 제 7 항에 있어서, 상기 레벨 유지부는
    저전압 감지부의 출력 신호가 하이 레벨일 경우 그 상태를 유지시키기 위한 제 1 레벨 유지부;
    상기 제 1 레벨 유지부에 의해 조절된 전압이 로우 레벨로 떨어지지 않도록 하는 제 2 레벨 유지부; 및
    상기 저전압 감지부의 출력신호와 칩 활성화 신호에 따라 제 2 레벨 유지부를 제어하는 제어부를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 칩의 저전압 감지 수단.
  9. 제 5 항에 있어서,
    상기 시스템 전원 감압 분배부는 전원전압부와 상기 제 1 신호 동기부 사이에 직렬 연결된 다수개의 스위칭 소자 또는 저항으로 구비되는 것을 특징으로 하는 불휘발성 강유전체 메모리 칩의 저전압 감지 수단.
  10. 불휘발성 강유전 메모리를 기억소자로 사용하는 시스템에 있어서,
    상기 시스템의 운용을 위해 상기 메모리에 데이터를 기록하거나 기록된 데이터를 읽기 위한 칩 인에이블 신호를 출력하는 시스템 컨트롤러;
    상기 칩 인에이 신호를 반전시킨 칩 활성화 신호를 출력하는 버퍼; 및
    상기 칩 활성화 신호를 인가받고 상기 시스템의 전원 변화를 감지하여 정상전압 영역에서 상기 메모리를 동작시키기 위한 칩 내부 컨트롤 신호를 상기 칩 활성화 신호 CE에 동기시켜 발생시키는 메모리 구동장치를 구비하는 저전압 감지 시스템.
  11. 제 10 항에 있어서, 상기 메모리 구동장치는
    상기 시스템 전원이 저전압에서 정상전압으로 상승시 일정 레벨의 전압까지는 로우 레벨을 유지하고 정상전압에서나 정상전압에서 저전압으로 하강시 하이 레벨을 유지하는 리셋바 신호를 출력하는 리셋부; 및
    상기 시스템 전원의 변화를 감지하고 상기 리셋바 신호를 이용하여 상기 메모리 셀의 동작 개시 시점 및 동작 정지 시점을 칩 활성화 신호와 동기시키는 저전압 감지 동기 회로를 구비하는 것을 특징으로 하는 저전압 감지 시스템.
  12. 제 11 항에 있어서, 상기 리셋부는
    인가된 전압의 크기를 일정 기간 유지하는 래치부;
    상기 풀업된 전압래치부의 출력전압을 통해 시스템 전원의 변화를 센싱하여 그 크기를 조절해주는 파워센싱부; 및
    상기 래치부의 출력전압을 하이 레벨로 풀업시키고 상기 파워센싱부에 의해 조절된 신호를 반전시켜 상기 저전압 감지 동기 회로로 출력하는 풀업부를 구비하는 것을 특징으로 하는 저전압 감지 시스템.
  13. 제 11 항에 있어서,
    상기 저전압 감지 동기 회로는 상기 리셋바 신호 및 시스템 전원의 변화에 따라 시스템 전원이 저전압시에는 불휘발성 강유전체 메모리 셀을 비 활성화 시키고 정상전압시에는 칩 활성화 신호와 동기되어 상기 메모리 셀을 활성화 시키는 것을 특징으로 하는 저전압 감지 시스템.
  14. 제 11 항에 있어서, 상기 저전압 감지 동기 회로는
    상기 리셋바 신호를 이용하여 칩 활성화 신호의 변화에 상관없이 시스템 전원이 상기 메모리 셀의 동작 개시를 위한 임계값에 도달하기 이전에 칩 내부 컨트롤 신호를 로우 레벨로 고정시켜 상기 메모리 셀을 강제적으로 비 활성화 시키는것을 특징으로 하는 저전압 감지 시스템.
  15. 제 11 항에 있어서, 상기 저전압 감지 동기 회로는
    시스템 전원을 일정한 비율로 강하시켜 출력하는 시스템 전원 감압 분배부;
    상기 시스템 전원 감압 분배기의 출력 신호 변화를 칩 인에이블 신호와 동기시키는 제 1 신호 동기부;
    상기 시스템 전원 감압 분배부의 출력 신호와 상기 리셋부로부터의 리셋바 신호에 따라 시스템 전원의 저전압 여부를 감지하는 저전압 감지부;
    상기 저전압 감지부의 출력 신호로부터 저전압과 정상전압을 구별하는 저전압 판별부; 및
    시스템 전원이 정상전압시 칩 활성화 신호에 동기되어 칩 내부 컨트롤 신호를 출력하는 제 2 신호 동기부를 구비하는 것을 특징으로 하는 저전압 감지 시스템.
  16. 제 15 항에 있어서,
    상기 제 2 신호 동기부는 시스템 전원이 정상전압인 경우 상기 리셋바 신호, 상기 저전압 판별부의 출력 신호 및 칩 활성화 신호의 논리적 조합에 의해 상기 칩 활성화 신호에 동기되는 칩 내부 컨트롤 신호를 출력하는 것을 특징으로 하는 저전압 감지 시스템.
  17. 제 15 항에 있어서,
    상기 저전압 감지부에서 출력된 신호가 시간의 경과에 따라 변화하지 않도록 하는 유지하는 레벨 유지부를 더 구비하는 것을 특징으로 하는 저전압 감지 시스템.
  18. 제 17 항에 있어서, 상기 레벨 유지부는
    저전압 감지부의 출력 신호가 하이 레벨일 경우 그 상태를 유지시키기 위한 제 1 레벨 유지부;
    상기 제 1 레벨 유지부에 의해 조절된 전압이 로우 레벨로 떨어지지 않도록 하는 제 2 레벨 유지부; 및
    상기 저전압 감지부의 출력신호와 칩 활성화 신호에 따라 제 2 레벨 유지부를 제어하는 제어부를 더 구비하는 것을 특징으로 하는 저전압 감지 시스템.
  19. 제 15 항에 있어서,
    상기 시스템 전원 감압 분배부는 전원전압부와 상기 제 1 신호 동기부 사이에 직렬 연결된 다수개의 스위칭 소자 또는 저항으로 구비되는 것을 특징으로 하는 저전압 감지 시스템.
  20. 외부로부터의 리셋바 신호를 이용하여 칩 활성화 신호의 변화에 상관없이 시스템 전원 변화에 의한 불휘발성 강유전체 메모리(FeRAM) 셀의 동작 개시 시점 이전에 칩 내부 컨트롤 신호를 로우 레벨로 고정시키는 불휘발성 강유전체 메모리 칩의 저전압 감지 방법.
  21. 제 20 항에 있어서, 상기 리셋바 신호는
    시스템 전원이 저전압에서 정상전압으로 상승시 상기 메모리셀의 동작 개시 시점 이전까지는 로우 레벨을 유지하고, 상기 시스템 전원이 정상전압 이거나 정상전압에서 저전압으로 하강시 시스템 전원의 형태에 의존하는 하이 레벨을 유지하는 것을 특징으로 하는 불휘발성 강유전체 메모리 칩의 저전압 감지 방법.
  22. 제 21 항에 있어서, 상기 리셋바 신호의 발생방법은
    시스템 전원이 저전압에서 일정 레벨까지 풀업되는 것을 센싱하고 그 결과를 반전시켜 출력하는 제 1단계; 및
    상기 센싱 결과 시스템 전원이 상기 일정 레벨까지 풀업되면 상기 풀업된 전압을 로우 레벨로 다운시키고 로우 레벨을 유지시키는 제 2단계; 및
    상기 제 2 단계의 결과를 반전시켜 시스템 전원의 형태에 의존하는 형태로 출력하는 제 3단계를 포함하는 불휘발성 강유전체 메모리 칩의 저전압 감지 방법.
  23. 시스템 전원이 저전압에서 정상전압으로 상승시 일정 레벨의 전압까지는 로우 레벨을 유지하고 정상전압에서나 정상전압에서 저전압으로 하강시 시스템 전원의 형태에 의존하는 하이 레벨을 유지하는 리셋바 신호를 이용한 불휘발성 메모리셀 구동방법에 있어서,
    상기 리셋바 신호를 이용하여 시스템 전원의 변동에 따른 불휘발성 메모리 셀의 동작 개시 시점 및 동작 정지 시점을 칩 활성화 신호에 동기시키는 불휘발성 강유전체 메모리 칩의 저전압 감지 방법.
  24. 제 23 항에 있어서,
    상기 메모리 셀의 동작 개시 시점을 칩 활성화 신호에 동기 방법은,
    상기 리셋바 신호를 로우 레벨로 고정하여 초기 칩 내부 컨트롤 신호를 로우 레벨로 고정시키고 시스템 전원의 변화를 감지하는 제 1단계;
    상기 감지결과를 이용해 시스템 전원이 상기 일정 레벨에 도달하면 상기 리셋바 신호를 하이 레벨로 천이 시켜 로우 레벨의 신호를 발생시키는 제 2단계;
    상기 제 1단계에서의 칩 내부 컨트롤 신호 값과 상기 제 2단계에 의한 신호 값을 이용하여 칩 내부 컨트롤 신호를 칩 활성화 신호에 동기시켜 출력하는 제 3단계를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 칩의 저전압 감지 방법.
  25. 제 24 항에 있어서,
    상기 칩 내부 커트롤 신호는 시스템 전원이 정상전압에서 저전압으로 하강하는 경우 시스템 전원이 상기 메모리 셀의 동작 정지 시점에 도달하고 칩 활성화 신호가 하이 레벨에서 로우 레벨로 천이되는 시점에 로우 레벨로 고정되는 것을 특징으로 하는 불휘발성 강유전체 메모리 칩의 저전압 감지 방법.
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