DE19830568A1 - Ferroelektrische Speicheranordnung - Google Patents

Abstract

Die vorliegende Erfindung betrifft eine ferroelektrische Speicheranordnung mit einem Speicherzellenfeld aus einer Vielzahl von Speicherzellen (11), die jeweils wenigstens einen Auswahltransistor (1) und einen Speicherkondensator (2) aufweisen und über Wortleitungen (WL0 bis WL5) und Bitleitungen ansteuerbar sind, wobei in einem Bereitschaftsmodus eine gemeinsame Elektrode aller Speicherkondensatoren (2) auf einem festen Potential (VPL) gehalten ist, das im Bereitschaftsmodus auch an den Bitleitungen anliegt. Jede Bitleitung ist in k Segmente unterteilt, die lokale Bitleitungen (LBL) bilden, welche über k Schalter (13) mit einer globalen Bitleitung (GBL) verbunden sind.

Description

Die vorliegende Erfindung betrifft eine ferroelektrische Speicheranordnung mit einem Speicherzellenfeld aus einer Vielzahl von Speicherzellen, die jeweils wenigstens einen Auswahltransistor und einen Speicherkondensator aufweisen und über Wortleitungen und Bitleitungen ansteuerbar sind, wobei in einem Bereitschaftsmodus eine gemeinsame Elektrode aller Speicherkondensatoren auf einem festen Potential gehalten ist, das im Bereitschaftsmodus auch an den Bitleitungen an­ liegt.

Um ferroelektrische Speicheranordnungen mit hoher Dichte zu schaffen, ist es erforderlich, für die Speicherkondensatoren eine gemeinsame Elektrode vorzusehen und diese auf einem kon­ stanten Potential zu halten. Dieses konstante Potential wird dabei in vorteilhafter Weise durch das arithmetische Mittel aus den beiden Spannungen gebildet, die auf einer Bitleitung zum Schreiben von Information verwendet werden. Dieses übli­ che sogenannte "VDD/2-Konzept" ist beispielsweise in Hiroki Koike et al.: A 60 ns 1 mb Nonvolatile Ferroelectric Memory with Non-Driven Cell Plate Line "Write/Read Scheme", 1996, IEEE International Solid State Circuits Conference, Seiten 368 und 369, 1996, beschrieben.

Nun tritt bei Speicherzellen aus einem Transistor und einem Kondensator (1T1C-Zellen) und bei Speicherzellen aus zwei Transistoren und zwei Kondensatoren (2T2C-Zellen) das Problem auf, daß bei Anwendung des VDD/2-Konzepts Leckströme im Substrat (I_sub-th), sogenannte Unterschwellströme, und Leck­ ströme durch den gesperrten pn-Übergang (I_jnct) unvermeidlich sind.

Fig. 2 zeigt eine Speicherzelle mit einer Bitleitung BL, ei­ ner Wortleitung WL, einem Auswahltransistor 1, einem Spei­ cherkondensator 2, dessen eine Elektrode auf einem konstanten Potential VPL mit anderen entsprechenden Elektroden der Spei­ cherkondensatoren von weiteren Speicherzellen gehalten ist, und einem Speicherknoten SN. Der Unterschwellstrom I_sub-th zwi­ schen Source und Drain des Auswahltransistors 1 ist durch ei­ nen Pfeil 3 veranschaulicht, während der Leckstrom des ge­ sperrten po-Überganges zum Substrat 4 durch einen Pfeil 5 über entsprechende Dioden 6 angedeutet ist.

Der Unterschwellstrom I_sub-th ist sehr niedrig und kann dadurch kompensiert werden, daß die Bitleitung BL im Bereitschaftsmo­ dus auf dem gleichen Potential wie die gemeinsame Elektrode, also auf dem Potential VPL gehalten wird.

Problematischer im Vergleich zu dem Unterschwellstrom I_sub-th ist der Leckstrom I_jnct über dem gesperrten pn-Übergang. Zur Überwindung der mit diesem Leckstrom verbundenen Probleme gibt es bisher zwei Lösungsansätze. Beide beruhen darauf, daß die Ladung, die durch den gesperrten pn-Übergang abfließt, entweder ständig oder zyklisch durch den Auswahltransistor 1 der Speicherzelle nachgeliefert wird (vgl. hierzu auch die oben angegebene Literaturstelle von Hiroki Koike).

Ein zyklisches Einschalten des Auswahltransistors 1 hat den Nachteil, daß durch den Leckstrom zwischen den Zyklen Störim­ pulse am Speicherkondensator 2 auftreten, die sich allenfalls in ihrer Amplitude begrenzen lassen. Ein derartiges Vorgehen ist jedoch schwierig, da der Leckstrom eines gesperrten pn- Überganges nicht nur starken Schwankungen unterliegt, sondern auch mit der Temperatur beträchtlich ansteigt.

Zu den Störimpulsen und deren Auswirkungen am Speicherkonden­ sator sei auf Fig. 3 verwiesen, in welcher die Hysteresekurve eines ferroelektrischen Speicherkondensators aufgetragen ist. Diese Hysteresekurve zeigt, daß es beispielsweise bei einer anliegenden Spannung V = 0 zwei Polarisationszustände P gibt, welche Information speichern können. Wandert beispielsweise infolge eines Störimpulses 9 die Polarisation von einem Punkt 7 zu einem Punkt 8 und liegt nach Abklingen des Störimpulses wieder die Spannung 0 an, so geht die Polarisation nicht zu dem Punkt 7 zurück, sondern wandert vielmehr zu einem Punkt 10, der unterhalb des Punktes 7 gelegen ist. Mehrere Störim­ pulse können so bewirken, daß schließlich die Information verlorengeht.

Ein ständiges Einschalten des Auswahltransistors 1 ist nur möglich, solange nicht auf die Speicheranordnung zugegriffen wird. Erfolgt ein Zugriff, so darf nur eine Wortleitung des Speicherzellenfeldes aktiv sein, während alle anderen Wort­ leitungen abgeschaltet sein müssen. Dieses Abschalten ist an sich unproblematisch. Nach dem Speicherzugriff müssen aber alle Wortleitungen wieder eingeschaltet werden, was durch die hohe kapazitive Last aller Wortleitungen insgesamt einen großen Anstieg des Leistungsbedarfs bewirkt.

Es ist daher Aufgabe der vorliegenden Erfindung, eine ferro­ elektrische Speicheranordnung zu schaffen, bei der eine Nach­ lieferung von Ladung zu den Speicherkondensatoren erfolgt, ohne nach einem Speicherzugriff einen starken Anstieg des Leistungsbedarfs durch Einschalten aller Wortleitungen her­ vorzurufen.

Diese Aufgabe wird bei einer ferroelektrischen Speicheranord­ nung der eingangs genannten Art erfindungsgemäß dadurch ge­ löst, daß die Bitleitung in k Segmente unterteilt ist, die lokale Bitleitungen bilden, und die lokalen Bitleitungen über k Schalter mit einer globalen Bitleitung verbunden sind.

In einer bevorzugten Weiterbildung der Erfindung sind die lo­ kalen Bitleitungen über k weitere Schalter mit der gemeinsa­ men Elektrode verbunden.

Für die Schalter und/oder die weiteren Schalter werden in be­ vorzugter Weise MOS-Transistoren verwendet.

Wesentlich an der vorliegenden Erfindung ist, daß alle Aus­ wahltransistoren der ferroelektrischen Speicheranordnung im Bereitschaftsmodus eingeschaltet gehalten werden und daß der Leckstrom I_jnct des pn-Überganges zum Substrat dadurch kompen­ siert wird, daß die jeweilige Bitleitung auf dem gleichen Po­ tential wie die gemeinsame Elektrode gehalten wird. Der beim Stand der Technik bestehende Nachteil, daß für einen Lese- oder Schreibzugriff alle beispielsweise n Wortleitungen eines Speicherzellenfeldes zuerst abgeschaltet und nach dem Zugriff wieder eingeschaltet werden müssen, wird dadurch umgangen, daß jede Bitleitung in k Segmente unterteilt wird, welche lo­ kale Bitleitungen bilden. Diese k lokalen Bitleitungen sind durch k Schalter, vorzugsweise MOS-Feldeffekttransistoren, mit einer globalen Bitleitung verbunden. Zusätzlich sind k weitere Schalter, vorzugsweise ebenfalls in der Form von MOS-Feld­ effekttransistoren, vorgesehen, die die k lokalen Bitlei­ tungen mit dem Potential (VPL) der gemeinsamen Elektrode der Speicherkondensatoren verbinden.

Mit der erfindungsgemäßen ferroelektrischen Speicheranordnung wird in vorteilhafter Weise erreicht, daß für einen Zugriff auf das Speicherzellenfeld lediglich diejenigen n/k Wortlei­ tungen ab- und wieder angeschaltet werden müssen, die der Speicherzelle zugeordnet sind, auf die zugegriffen werden soll. Das heißt, der erforderliche Leistungsaufwand kann um den Faktor n/k deutlich reduziert werden.

Bei der erfindungsgemäßen ferroelektrischen Speicheranordnung wird somit eine Bitleitung in mehrere lokale Bitleitungen aufgeteilt, die ihrerseits mit einer globalen Bitleitung ver­ bunden sind. Da die Höhe des Lesesignales vom Verhältnis der Speicherzellenkapazität zur Bitleitungskapazität abhängt, kann mit diesem Vorgehen die Anzahl der Speicherzellen für jede globale Bitleitung erhöht werden, was es ermöglicht, auf einer gegebenen Fläche möglichst viele Speicherzellen unter­ zubringen. Damit kann ein gewisser Ausgleich für den zusätz­ lichen Aufwand für die zweimal k Schalter geschaffen werden, die bei der erfindungsgemäßen ferroelektrischen Speicheran­ ordnung benötigt werden.

Die zusätzlichen Schalter, die alle lokalen Bitleitungen, auf die nicht zugegriffen wird, auf dem gleichen Potential wie die gemeinsame Elektrode der ferroelektrischen Speicherkon­ densatoren hält, sind vollkommen neuartig und auch bei DRAMs nicht bekannt. Durch diese zusätzlichen Schalter wird er­ reicht, daß alle Wortleitungen, die mit nicht gewählten loka­ len Bitleitungen verbunden sind, eingeschaltet bleiben. Damit ist der wesentliche Vorteil verbunden, daß diese Wortleitun­ gen nicht gepulst werden müssen, was den Leistungsverbrauch wesentlich herabsetzt. Selbstverständlich wird auch in allen Speicherzellen, die mit diesen Wortleitungen verbunden sind, die nicht gepulst zu werden brauchen, der Leckstrom I_jnct des gesperrten pn-Überganges kompensiert.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Schaltbild eines Ausführungsbeispiels der erfindungsgemäßen ferroelektrischen Speicher­ anordnung,

Fig. 2 ein Schaltbild einer bestehenden Speicherzel­ le und

Fig. 3 eine Hysteresekurve für einen ferroelektri­ schen Speicherkondensator.

Fig. 2 und 3 sind bereits eingangs erläutert worden. In der Fig. 1 werden für einander entsprechende Bauteile die glei­ chen Bezugszeichen wie in Fig. 2 verwendet.

Bei dem Ausführungsbeispiel von Fig. 1 ist eine lokale Bit­ leitungen LBL mit sechs Speicherzellen 11 aus jeweils einem Auswahltransistor 1 und einem ferroelektrischen Speicherkon­ densator 2 verbunden. Die Speicherzellen 11 werden durch Wortleitungen WL0 bis WL5 angesteuert.

In üblicher Weise kann beim konkreten Aufbau der Speicheran­ ordnung von Fig. 1 beispielsweise ein Kontaktloch zur lokalen Bitleitungen LBL von zwei benachbarten Speicherzellen 11 ge­ meinsam benutzt werden.

Zusätzlich zu bestehenden ferroelektrischen Speicheranordnun­ gen hat die erfindungsgemäße ferroelektrische Speicheranord­ nung zwei MOS-Transistoren 12, 13, wobei das Gate des Transistors 12 mit einer Leitung LC zur Leckkompensation und das Gate des Transistors 13 mit einer Leitung BS zur Blockauswahl, d. h. zur Auswahl der lokalen Bitleitung LBL, verbunden sind. Bei einer konkreten Ausführung kann das Kontaktloch des Transi­ stors 13 zur globalen Bitleitung GBL von zwei lokalen Bitlei­ tungen LBL gemeinsam genutzt werden, wenn die nächste lokale Bitleitung LBL (nicht gezeigt) sich spiegelbildlich an die Anordnung von Fig. 1 anschließt.

Die Verbindung des Transistors 12 mit der gemeinsamen Elek­ trode aller Speicherkondensatoren 2, also die Verbindung des Transistors 12 mit dem Potential VPL kann entweder durch ei­ nen direkten Kontakt zu dieser gemeinsamen Elektrode oder aber auch durch eine separate Leitung, die beispielsweise in Aluminium oder als Diffusionsstreifen ausgeführt ist, erfol­ gen.

Gegebenenfalls ist es möglich, die beiden Transistoren 12 und 13 zu vertauschen, so daß die Verbindung zu der gemeinsamen Elektrode bzw. zu dem Potential VPL von zwei benachbarten Transistoren 12 gemeinsam genutzt werden kann. Gegebenenfalls ist es in diesem Fall nicht mehr möglich, die Verbindung von dem Transistor 13 zur globalen Bitleitung GBL auch von zwei solchen Transistoren 13 gemeinsam auszunutzen.

Bei der ferroelektrischen Speicheranordnung von Fig. 1 sind im Bereitschaftsmodus ("Stand-By-Modus") alle Transistoren 13 abgeschaltet, während alle Auswahltransistoren 1 an den Wort­ leitungen WL0 bis WL5 und alle Transistoren 12 eingeschaltet sind. Dadurch sind die Speicherknoten SN (vgl. Fig. 2) aller Speicherzellen 11 niederohmig mit dem Potential VPL der ge­ meinsamen Elektrode zur Leckstromkompensation verbunden.

Soll nun auf eine Speicherzelle 11 zugegriffen werden, die mit der lokalen Bitleitung LBL in Fig. 1 verbunden ist, so werden zuerst alle Wortleitungen WL0 bis WL5, die diese loka­ le Bitleitung LBL kreuzen, und die entsprechende Leitung LC für den Transistor 12 abgeschaltet. Die Leitung BS für den Transistor 13 wird eingeschaltet, so daß die lokale Bitlei­ tung LBL mit der globalen Bitleitung GBL verbunden ist.

Es sei aber angemerkt, daß alle anderen Wortleitungen und al­ le anderen Leitungen LC des Speicherfeldes eingeschaltet und alle anderen Leitungen BS dieses Speicherzellenfeldes ausge­ schaltet bleiben.

Um nun beispielsweise die Speicherzelle 11 anzusteuern, die mit der Wortleitung WL2 verbunden ist, werden die globale Bitleitungen GBL und die über den Transistor 13 selektierte lokale Bitleitung LBL an eine Spannung angelegt, die sich von der Spannung des Potentials VPL der gemeinsamen Elektrode un­ terscheidet. Sodann wird die Wortleitung WL2 eingeschaltet, und der Zugriff auf die entsprechende Speicherzelle 11 kann in üblicher Weise wie beim Lesen und Schreiben ferroelektri­ scher Speicheranordnungen vorgenommen werden.

Mach dem Zugriff auf die Leitung BS wird der Transistor 13 wieder abgeschaltet, so daß die über die lokale Bitleitung LBL mit der globalen Bitleitung GBL bisher verbundenen Spei­ cherzellen 11 nunmehr von dieser getrennt sind. Über den Transistor 12 wird die Leitung LC eingeschaltet. Neben der noch aktiven Wortleitung WL2 werden sodann auch die Wortlei­ tungen WL0, WL1, WL3, WL4 und WL5 wieder eingeschaltet, so daß alle Speicherzellen 11, die nun von der globalen Bitlei­ tungen GBL getrennt sind, wieder mit dem Potential VPL ver­ bunden sind.

Bei der erfindungsgemäßen ferroelektrischen Speicheranordnung können so die Bitleitungen auf dem gleichen Potential wie die gemeinsame Elektrode gehalten werden. Durch die hierarchische Unterteilung der Bitleitung in eine gemeinsame Bitleitung und lokale Bitleitungen wird erreicht, daß bei einem Lese- oder Schreibzugriff nicht alle Wortleitungen eines Zellenfeldes zuerst abgeschaltet und nach dem Zugriff wieder eingeschaltet werden müssen. Es genügt vielmehr, wenn nur die Wortleitun­ gen, die mit der lokalen Bitleitung der selektiven Speicher­ zelle verbunden sind, abgeschaltet und dann wieder einge­ schaltet werden. Der beim Stand der Technik sonst erforderli­ che Leistungsaufwand kann damit erheblich reduziert werden.

Claims (4)

1. Ferroelektrische Speicheranordnung mit einem Speicherzel­ lenfeld aus einer Vielzahl von Speicherzellen (11), die jeweils wenigstens einen Auswahltransistor (1) und einen Speicherkondensator (2) aufweisen und über Wortleitungen (WL0 bis WL5) und Bitleitungen ansteuerbar sind, wobei in einem Bereitschaftsmodus eine gemeinsame Elektrode aller Speicherkondensatoren (2) auf einem festen Potential (VPL) gehalten ist, das im Bereitschaftsmodus auch an den Bitleitungen anliegt, dadurch gekennzeichnet,
daß die Bitleitung in k Segmente unterteilt ist, die lo­ kale Bitleitungen (LBL) bilden, und
die lokalen Bitleitungen (LBL) über k Schalter (13) mit einer globalen Bitleitung (GBL) verbunden sind.

2. Ferroelektrische Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die lokalen Bitleitungen (LBL) über k weitere Schal­ ter (12) mit der gemeinsamen Elektrode (Potential VPL) verbunden sind.

3. Ferroelektrische Speicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schalter (13) und/oder die weiteren Schalter (12) MOS-Transistoren sind.

4. Ferroelektrische Speicheranordnung nach einem der Ansprü­ che 1 bis 3, dadurch gekennzeichnet, daß die Verbindung zwischen der gemeinsamen Elektrode und dem weiteren Schalter (12) durch einen direkten Kontakt oder durch eine getrennte Leitung erfolgt.