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Gebiet der Erfindung
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Die vorliegende Erfindung betrifft ein Verfahren zum Betreiben einer Halbleiterspeichervorrichtung; insbesondere einer nicht-flüchtigen, dynamischen Schreib/Lese-Speicher-(NVDRAM-)Vorrichtung.
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Beschreibung des Standes der Technik
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Die Druckschrift
US 6 009 011 A beschreibt ein Verfahren zum Betrieben eines nicht-flüchtigen dynamischen Schreib/Lese-Speichers, wobei der Schreib/Lese-Speicher Speicherzellen umfasst, die einen Transistor und einen Kondensator aufweisen. Der Transistor umfasst eine erste dielektrische Filmschicht, ein Floating-Gate und eine zweite dielektrische Filmschicht. Das beschriebene Verfahren weist die folgenden Merkmale auf:
- (a) Erstellen eines Einschaltmodus zum Durchführen des DRAM-Betriebes,
- (b) Speichern von Daten aus dem Floating-Gate in den Kondensator,
- (c) Einstellen der Schwellenspannung des Transistors in sämtlichen Speicherzellen auf eine erste Schwellenspannung, und
- (d) Erstellen eines Ausschaltmodus
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Allgemein kann eine Halbleiterspeichervorrichtung in einen Schreib/Lese-Speicher (nachstehend als ein RAM bezeichnet) und einen Lesespeicher (nachstehend als ein ROM bezeichnet) klassifiziert werden. Der RAM ist flüchtig, wohingegen der ROM nicht-flüchtig ist. Der ROM kann nämlich gespeicherte Daten halten, auch wenn eine Energieversorgung entfernt wird, aber der RAM kann gespeicherte Daten nicht halten, wenn die Energieversorgung entfernt wird.
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Eine Vielzahl von RAMs, die einen Nutzen aus der Fähigkeit von Feldeffekttransistoren ziehen, eine Ladung zu speichern, sind hervorgekommen und dienen somit als Speicherzellen. Derartige Zellen können entweder dynamischer oder statischer Natur sein. Wie bekannt ist, können die dynamischen Zellen nur einen einzelnen Feldeffekttransistor einsetzen, und die statischen Zellen können in einer Flip-Flop-Konfiguration angeordnet sein. Diese Typen von Zellen können als flüchtige Zellen bezeichnet werden, da eine Information, die in diesen Zellen gespeichert ist, verloren geht, wenn die Energieversorgungsspannung, die an den Speicher angelegt ist, verloren geht oder abgeschaltet wird. In Fällen, wo eine gespeicherte flüchtige Information gehalten werden muss, muss eine alternative Energieversorgung, wie etwa ein Batteriesystem, an den Speicher zur Verwendung in dem Fall eines Fehlers der Hauptenergieversorgung angeschlossen sein.
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1A ist ein schematisches Diagramm, das eine dynamische Zelle in einer herkömmlichen flüchtigen dynamischen RAM-Vorrichtung zeigt; und 1B ist eine Querschnittsansicht, die einen Metalloxid-Halbleiter-(MOS-)Transistor in der in 1A gezeigten dynamischen Zelle beschreibt.
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Wie gezeigt, wird ein Kondensator Cap zum Speichern von Daten, d. h. logischen Hoch- oder Niedrig-Daten ”1” oder ”0”, verwendet. Wenn ein MOS-Transistor MOS durch eine Wortleitungsspannung Vg eingeschaltet wird, wird der Kondensator Cap im Ansprechen auf eine Bitleitungsspannung Vb1 geladen oder entladen. Wenn die Bitleitungsspannung Vb1 in einem logischen Hoch ist, wird der Kondensator Cap geladen, d. h. er speichert ”1”. Anderenfalls wird der Kondensator entladen, d. h. speichert er ”0”. Hierin wird eine Plattenleitung des Kondensators Cap mit einer Plattenleitungsspannung Vcp versorgt. Allgemein beträgt die Plattenleitungsspannung Vcp 0 V oder die Hälfte der Versorgungsspannung.
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Unterdessen sind, um eine Information ohne die alternative Energieversorgung zu halten, bekannte Vorrichtungen, die in der Lage sind, variable Schwellenspannungen bereitzustellen, wie etwa Feldeffekttransistoren, die Metall-Nitrid-Oxid-Silicium (MNOS) aufweisen, und Feldeffekttransistoren, die ein Floating-Gate aufweisen, auch in der Lage, eine Information auf eine nicht-flüchtige Weise für lange Perioden zu speichern. Durch ein Einbringen derartiger nicht-flüchtiger Vorrichtungen in Speicherzellen sind normal arbeitende flüchtige Zellen bereitgestellt worden, die eine Sicherung oder eine alternative Energieversorgung zum Aufrechterhalten einer Information nicht erfordern, wenn eine Energieunterbrechung oder ein Fehler in der Hauptenergieversorgung auftritt.
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Die nicht-flüchtigen Speicherzellen, die nicht-flüchtige MNOS-Transistoren oder relevante Vorrichtungen verwenden, sind in der Lage, eine Information, die in einer Zelle flüchtig gespeichert ist, für moderate Zeitperioden zu halten. Jedoch erfordern diese Vorrichtungen hohe Spannungsimpulse zum Schreiben und Löschen der Information.
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2 ist eine Querschnittsansicht, die eine herkömmliche, nicht-flüchtige, dynamische Speicherzelle beschreibt, die eine Floating-Gate-Vorrichtung verwendet. Wie gezeigt, weist die herkömmliche nicht-flüchtige, dynamische Zelle einen Gate-Stapel 24 bis 21 auf. Der Gate-Stapel schließt ein Steuer-Gate 24, eine erste Isolationsschicht 23, ein Floating-Gate 22 und eine zweite Isolationsschicht 21 ein. Nachstehend wird, unter Bezugnahme auf US-Patente, die herkömmliche nicht-flüchtige dynamische Zelle im Detail beschrieben werden.
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Beispielsweise offenbart das gemeinsam zugeteilte
US-Patent Nr. 3,916,390 A , erteilt am 28. Oktober 1975 an J. J. Chang und R. A. Kenyon und betitelt ”DYNAMIC MEMORY WITH NON-VOLATILE BACK-UP MODE”, die Verwendung eines dualen Isolators, der aus Siliciumdioxid und Siliciumnitrid ausgeführt ist, um Information auf eine nicht-flüchtige Weise während eines Energieausfalls zu speichern. Weitere Beispiele der dynamischen Zellen, die in der Lage sind, eine Information auf nicht-flüchtige Weise unter Verwendung von MNOS-Strukturen zu speichern, schließen das
US-Patent Nr. 4,055,837 A , erteilt am 25. Oktober 1977 an K. U. Stein et al. und betitelt ”DYNAMIC SINGLE-TRANSISTOR MEMORY ELEMENT FOR RELATIVELY PERMANENT MEMORIES”, und das
US-Patent Nr. 4,175,291 A , erteilt am 20. November 1979 an W. Spence und betitelt ”NON-VOLATILE RANDOM ACCESS MEMORY CELL” ein. Diese dynamischen Zellen, die eine nicht-flüchtige Fähigkeit aufweisen, können zufrieden stellend arbeiten. Jedoch erfordern sie üblicherweise größere Zellenbereiche, größere Spannungen für eine flüchtigen Betriebsmodus oder einen Sicherungsspeicher.
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In dem
US-Patent Nr. 4,471,471 A , erteilt am 11. September 1984 an DiMaria und Donelli J. und betitelt ”NON-VOLATILE RAM DEVICE”, ist ein nicht-flüchtiger dynamischer Schreib/Lese-Speicher (NVDRAM) bereitgestellt, der eine Vielfalt von Floating-Gates in einem Feldeffekttransistor-DRAM aufweist, das durch einen nicht-flüchtigen Speicher gekennzeichnet ist. Der NVDRAM verwendet den Floating-Gate zum Speichern einer Information auf eine nicht-flüchtige Weise während einer Energieunterbrechung und benutzt einen doppelten Elektroneninjektorstruktur-(DIES-)Stapel über dem Transfer-Gate für eine Datenwiedergewinnung nach einer Wiederaufnahme von Energie. Ein Hauptnachteil dieser Zelle besteht darin, dass Daten von einem Kondensator zu einem Floating-Gate nicht parallel in sämtliche Zellen übertragen werden können, da der DEIS-Stapel auf der Bitleitungsseite der Zelle angeordnet ist. Die Daten müssen zuerst ausgelesen werden, indem der Übertragungstransistor eingeschaltet wird und eine Spannung erfasst wird, die der Bitleitung zugeführt wird.
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Zum Lösen des obigen Nachteils offenbart das
US-Patent 5,331,188 A , erteilt am 19. Juli 1984 an Acovic et al. und betitelt ”NON-VOLATILE DRAM CELL”, eine kompakte Ein-Transistor- nicht-flüchtige DRAM-Zelle und ein Verfahren zum Herstellen derselben. In Acovic et al. weist die DRAM-Zelle eine Tunneldiode oder einen dualen Elektroneninjektoraufbau auf, der zwischen einem Speicherknoten und einem Floating-Gate angeordnet ist, für eine nicht-flüchtige Datenhaltung während Energieunterbrechungen in einem kompakten Ein-Transistor-Aufbau.
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Jedoch ist eine Plattenleitungsspannung eines Kondensators in der obigen DRAM-Zelle an eine Massespannung angeschlossen. Ein elektrisches Feld des Kondensators wird durch nur eine Spannung, die einer Wortleitung und einer Bitleitung zugeführt wird, erzeugt. Deswegen sollte das Floating-Gate zwei Schichten einschließen, und die Größe der DRAM-Zelle sollte zunehmen. Auch ein Verfahren und ein Prozess zum Herstellen der DRAM-Zelle können komplexer sein. Im Vergleich zu einer DRAM-Zelle, deren Plattenleitungsspannung eingestellt werden kann, kann der NVDRAM mehr Energie verbrauchen, weil die Wortleitung und die Bitleitung mit einer relativ hohen Spannung zu versorgen sind.
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Zusammenfassung der Erfindung
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Es ist deswegen eine Aufgabe der Erfindung, ein Verfahren zum Betreiben einer nicht-flüchtigen dynamischen Schreib/Lese-Speicher-(NVDRAM-)Vorrichtung bereitzustellen, die bei hoher Geschwindigkeit arbeiten kann und eine DRAM-Zelle aufweist, deren Plattenleitungsspannung eingestellt werden kann.
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Dies wird durch die Merkmale des unabhängigen Patentanspruch 1 erreicht.
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Kurze Beschreibung der Zeichnungen
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Die obigen und anderen Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung bevorzugter Ausführungsformen offensichtlich werden, die in Verbindung mit den zugehörigen Zeichnungen genommen wird. In den Zeichnungen zeigen:
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1A ein schematisches Diagramm, das eine dynamische Zelle in einer herkömmlichen flüchtigen, dynamischen Schreibe/Lese-Speicher-(RAM-)Vorrichtung zeigt;
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1B eine Querschnittsansicht, die einen Metalloxid-Halbleiter-(MOS-)Transistor in der in 1A gezeigten dynamischen Zelle beschreibt;
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2 eine Querschnittsansicht, die eine herkommliche nicht-fluchtige dynamische Zelle beschreibt, die eine Floating-Gate-Vorrichtung verwendet;
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3 eine Querschnittsansicht, die eine dynamische Zelle in einer nicht-flüchtigen dynamischen RAM-(NVDRAM-)Vorrichtung in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
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4A bis 4C Querschnittansichten, die ein erstes Beispiel eines Wiederaufrufmodus der NVDRAM-Vorrichtung, die in 3 gezeigt ist, veranschaulichen;
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5A bis 5D Querschnittsansichten, die einen Normalisierungsmodus der in 3 gezeigten NVDRAM-Vorrichtung veranschaulichen;
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5E einen Graphen, der den Normalisierungsmodus des NVDRAM, der in 3 gezeigt ist, darstellt;
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6 eine Querschnittsansicht, die einen normalen DRAM-Modus des NVDRAM, der in 3 gezeigt ist, veranschaulicht;
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7A und 7B Querschnittsansichten, die einen Programmmodus des NVDRAM, der in 3 gezeigt ist, veranschaulichen;
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7C einen Graphen, der den Programmmodus des NVDRAM, der in 3 gezeigt ist, darstellt;
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8 eine Querschnittsansicht, die ein zweites Beispiel des Wiederaufrufmodus des NVDRAM, der in 3 gezeigt ist, veranschaulicht;
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9 eine Querschnittsansicht, die eine dynamische Zelle in einer NVDRAM-Vorrichtung in Übereinstimmung mit einer weiteren bevorzugten Ausfuhrungsform der vorliegenden Erfindung zeigt.
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Detaillierte Beschreibung der Erfindung
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Nachstehend werden eine nicht-flüchtige dynamische Schreib/Lese-Speicher-(NVDRAM-)Vorrichtung und ein Treiberverfahren davon im Detail unter Bezugnahme auf die zugehorigen Zeichnungen beschrieben werden.
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3 ist eine Querschnittsansicht, die eine Speicherzelle einer NVDRAM-Vorrichtung in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
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Wie gezeigt, schließt die Speicherzelle der NVDRAM-Vorrichtung ein Steuer-Gate 34, ein Floating-Gate 32, erste und zweite Isolationsschichten 33 und 31, einen Transistor und einen Kondensator Cap ein.
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Auch wird eine Plattenleitung des Kondensators Cap mit einer Plattenleitungsspannung Vcp, nicht einer Massespannung, versorgt. D. h., dass, weil der Kondensator Cap mit einer steuerbaren Plattenleitungsspannung Vcp versorgt wird, die NVDRAM-Vorrichtung durch ein Eingeben einer relativ geringen Spannung in eine Wortleitung und eine Bitleitung, die an die Speicherzelle angeschlossen sind, betrieben werden kann. Die NVDRAM-Vorrichtung der vorliegenden Erfindung kann namlich einen Energieverbrauch verringern.
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Hierin ist, unter Bezugnahme auf 3, wenn das Steuer-Gate 34 und das Floating-Gate 32 aus Polysilicium ausgeführt sind, die erste Isolationsschicht 33 zwischen dem Steuer-Gate 34 und dem Floating-Gate 32 angeordnet. Die Speicherzelle weist namlich einen Silicium-Oxid-Nitrid-Oxid-Silicium-(SONOS-)Aufbau 34 bis 31 auf.
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Nachstehend wird ein Betrieb des NVDRAM, der eine Vielzahl der Speicherzellen einschließt, die das Floating-Gate aufweisen, das aus Polysilicium ausgeführt ist, im Detail beschrieben.
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Die NVDRAM-Vorrichtung hält Daten in jeder Zelle, wenn eine externe Spannung isoliert ist; anderenfalls arbeitet die NVDRAM-Vorrichtung als eine fluchtige DRAM-Vorrichtung. Deswegen weist die NVDRAM-Vorrichtung vier unterschiedliche Typen eines Betriebsmodus auf: Diese sind ein Wiederaufrufmodus, ein Normalisierungsmodus, ein DRAM-Modus und ein Programmmodus. Hier werden der Wiederaufrufmodus und der Normalisierungsmodus als ein Einschaltmodus zum Durchführen eines DRAM-Betriebs betrachtet; und der Programmmodus wird als ein Ausschaltmodus zum Halten gespeicherter Daten in der Speicherzelle betrachtet.
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Der Wiederaufrufmodus ist ein Prozess zum Zufuhren von Daten, die in dem Floating-Gate 32 gespeichert sind, zu dem Kondensator Cap, wenn begonnen wird, dass die externe Spannung zugeführt wird. Der Normalisierungsmodus dient zum Ausgleichen jeder Schwellenspannung sämtlicher Speicherzellen durch ein Laden des Floating-Gates 32 mit der gleichen Menge von Ladungen. Der DRAM-Modus bedeutet, dass die NVDRAM-Vorrichtung als eine flüchtige DRAM-Vorrichtung arbeitet. Der Programmmodus dient zum Zufuhren von Daten, die in dem Kondensator Cap gespeichert sind, zu dem Floating-Gate 32, wenn begonnen wird, dass die externe Spannung isoliert wird. Nachstehend werden die vier Moden der NVDRAM-Vorrichtung in Übereinstimmung mit der vorliegenden Erfindung im Detail beschrieben werden.
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Die 4A bis 4C sind Querschnittsansichten, die ein erstes Beispiel des Wiederaufrufmodus der NVDRAM-Vorrichtung, die in 3 gezeigt ist, veranschaulichen.
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In dem Wiederaufrufmodus zum Zuführen von Daten, die in dem Floating-Gate 32 gespeichert sind, zu dem Kondensator Cap, wenn die externe Spannung zugefuhrt wird, wird namlich uberprüft, ob die Schwellenspannung jeder Speicherzelle eine erste Schwellenspannung VHth oder eine zweite Schwellenspannung VLth zum Einschalten des Transistors ist. Hierin bedeutet die erste Schwellenspannung VHth, dass das Floating-Gate Elektronen aufweist, d. h. ein logisches NIEDRIG-Datum speichert; und die zweite Schwellenspannung VLth bedeutet, dass das Floating-Gate nicht irgendein Elektron aufweist, d. h. ein logisches HOCH-Datum speichert. D. h., die erste Schwellenspannung VHth, z. B. 1 V, ist höher als die zweite Schwellenspannung VLth, z. B. 0 V.
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Spezifischer wird, wie in 4A gezeigt, dem Gate jedes Transistors in sämtlichen der Speicherzellen eine hohere Spannung, z. B. 4 V, zugefuhrt, um den Transistor einzuschalten. Dann werden sämtliche der Bitleitungen mit einer Versorgungsspannung VDD versorgt, und folglich wird das logische HOCH-Datum in sämtliche der Speicherzellen eingeschrieben. D. h., das logische HOCH-Datum wird in dem Kondensator Cap samtlicher Speicherzellen gespeichert.
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Danach wird, unter Bezugnahme auf 4B, dem Gate jedes Transistors die zweite Schwellenspannung VLth zugeführt. Dann wird in manchen der Speicherzellen, die den Transistor durch die zweite Schwellenspannung VLth eingeschaltet aufweisen, der Kondensator Cap entladen. Jedoch wird in den anderen der Speicherzellen, d. h. derjenigen, die den Transistor aufweist, der von der zweiten Schwellenspannung VLth nicht eingeschaltet wird, der Kondensator Cap nicht entladen.
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Der Kondensator Cap in der gleichen Speicherzelle speichert namlich, wenn die Schwellenspannung des Transistors in der Speicherzelle hoher als die zweite Schwellenspannung VLth ist, das logische HOCH-Datum. Jedoch speichert der Kondensator Cap anderenfalls das logische NIEDRIG-Datum.
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Als Nächstes werden samtliche der Speicherzellen wiederaufgefrischt. 4C zeigt ein Ergebnis eines Durchfuhrens des Wiederaufrufmodus in der NVDRAM-Vorrichtung.
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Die 5A bis 5D sind Querschnittsansichten, die den Normalisierungsmodus der NVDRAM-Vorrichtung, die in 3 gezeigt ist, veranschaulichen.
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Nachdem der Wiederaufrufmodus ausgefuhrt ist, ist die Schwellenspannung des Transistors in jeder Speicherzelle wegen des Datums, das in dem Floating-Gate 32 gespeichert ist, unterschiedlich. Dies liegt daran, dass die Schwellenspannung des Transistors auf einem Datum basiert ist, d. h. dem logischen HOCH-Datum oder dem NIEDRIG-Datum, das in dem Floating-Gate der Speicherzelle gespeichert ist. Hierin dient der Normalisierungsmodus zum Einstellen der Schwellenspannung des Transistors in samtlichen der Speicherzellen auf die erste Schwellenspannung VHth.
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In einem ersten Schritt werden Daten, die in jedem Kondensator Cap samtlicher Speicherzellen gespeichert sind, jeweils gesichert.
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In einem zweiten Schritt werden, wie in 5A gezeigt, sämtliche der Wortleitungen, d. h. Gates der Transistoren in samtlichen der Speicherzellen, mit uber 5 V versorgt; und die Bitleitungen und die Korper samtlicher Speicherzellen werden mit ungefähr –3 V versorgt. Dann werden Elektronen unter der zweiten Isolationsschicht 31 zu dem Floating-Gate 32 bewegt. Somit weist jede Speicherzelle eine Schwellenspannung, die den Transistor einschaltet, hoher als die erste Schwellenspannung VHth auf.
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In einem dritten Schritt werden die Kondensatoren Caps samtlicher Speicherzellen durch ein Zuführen des logischen HOCH-Datums in samtlichen der Bitleitungen, die an sämtliche der Speicherzellen angeschlossen sind, geladen, wenn die Gates der Transistoren mit ungefahr 5 V versorgt werden. Dann werden die Kondensatoren Caps mit dem logischen HOCH-Datum geladen.
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In einem vierten Schritt wird die Schwellenspannung jeder Speicherzelle auf die erste Schwellenspannung VHth verringert, d. h. 1 V. Im Detail schließt der vierte Schritt die folgenden Schritte ein: (a) Entfernen von Elektronen in dem Floating-Gate der Speicherzellen; (b) Entladen des Kondensators Cap durch ein Versorgen des Gates des Transistors in den Speicherzellen mit der ersten Schwellenspannung VHth; und Wiederholen der Schritte (a) und (b), bis sämtliche der Kondensatoren Caps entladen sind.
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Beispielsweise wird unter Bezugnahme auf 5C die Wortleitung mit der ersten Schwellenspannung VHth versorgt, z. B. 1,0 V, und die Bitleitung wird mit ungefahr 0 V versorgt. Dann wird, wenn die Schwellenspannung der Speicherzelle niedriger als die erste Schwellenspannung VHth ist, der Transistor der Speicherzelle eingeschaltet, und der Kondensator Cap der Speicherzelle wird entladen. Jedoch wird, wenn die Schwellenspannung höher als die erste Schwellenspannung VHth ist, der Kondensator Cap nicht entladen.
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In dem Schritt (a) des fünften Schritts wird, unter Bezugnahme auf 5D, die Wortleitung mit einer negativen Spannung, z. B. –3 V, versorgt; die Bitleitung wird mit 0 V versorgt; der Korper wird mit –3 V versorgt; und die Plattenleitung des Kondensators Cap wird allmahlich von 0 V auf über ungefahr 2,5 V versorgt. Hierin ist der Kondensator Cap ein Kopplungskondensator, d. h. ein Spannungspegel der einen Seite liegt im Ansprechen auf einen Spannungspegel der anderen Seite vor, wenn der Kondensator nicht entladen ist, und die Spannungslücke zwischen den Seiten des Kondensators wird aufrechterhalten. Dann nimmt ein Spannungspegel eines Speicherknotens in einer Speicherzelle, die die logischen HOCH-Daten speichert, auf ungefähr 5 V zu, und eine Speicherknotenspannung einer Speicherzelle, die die logischen NIEDRIG-Daten speichert, bleibt auf ungefähr 2,5 V. Hierin liegt der Speicherknoten Vn zwischen dem Kondensator Cap und dem Transistor in der Speicherzelle. Folglich betragt eine Potenzialdifferenz zwischen dem Speicherknoten und dem Steuer-Gate ungefähr 8 V. Die Potenzialdifferenz ist ausreichend, um Elektronen, die in dem Floating-Gate 32 gespeichert sind, zu dem Kondensator Cap zuzuführen. Dann wird die Schwellenspannung allmählich verringert, bis die Schwellenspannung die erste Zielschwellenspannung VHth ist (in 5D gezeigt).
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Danach wird das Gate des Transistors mit der ersten Schwellenspannung VHth, d. h. 0 V versorgt. Wenn die Schwellenspannung auf die erste Schwellenspannung VHth verringert wird, wird der Kondensator Cap entladen; falls jedoch nicht, wird der Kondensator Cap nicht entladen. Wenn der Kondensator Cap nicht entladen wird, wird das Gate des Transistors mit der negativen Spannung, d. h. –3 V versorgt. Dann werden Elektronen, die in dem Floating-Gate 32 gespeichert sind, zu dem Kondensator Cap bewegt. In samtlichen der Speicherzellen wird der oben beschriebene Prozess wiederholt, bis der Kondensator Cap entladen ist.
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Überdies können sämtliche der Speicherzellen zum Klarstellen der gespeicherten Daten wiederaufgefrischt werden, bevor das Gate des Transistors mit der negativen Spannung versorgt wird, da das Gate des Transistors mit der ersten Schwellenspannung VHth versorgt wird.
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Andererseits wird der Prozess wiederholt, weil die Kapazität des Kondensators Cap nicht ausreichend ist, um die Ladungen aufzunehmen, die von dem Floating-Gate ausgegeben werden. Hierin ist ein Zyklus des wiederholten Prozesses in der vorliegenden Erfindung als ein Belastungs-Wiederauffrischungs-Überprüfungs-(SRC-)Prozess definiert.
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5E ist ein Graph, der den Normalisierungsmodus des NVDRAM, der in 3 gezeigt ist, darstellt.
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In dem SRC-Prozess wird die dritte Schwellenspannung in der Speicherzelle, die die logischen NIEDRIG-Daten speichert, die von den logischen HOCH-Daten in dem vierten Schritt konvertiert sind, davor geschützt, niedriger als die Zielschwellenspannung sein, weil Ladungen nicht in dem fünften Schritt entfernt werden. Dieser Betrieb wird als ein Schwellenspannungs-Klemmen definiert.
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Schließlich werden die Sicherungsdaten in die ursprünglichen Zellen wieder eingebracht, nachdem die Schwellenspannung der Transistoren in sämtlichen der Speicherzellen identisch zu der ersten Schwellenspannung VHth ist. Hierin können die Daten, die durch den Wiederaufrufmodus konvertiert sind, in das Original zuruckverbracht werden, indem ein Inverter verwendet wird, wenn die Daten gesichert oder wiedereingebracht werden.
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Unterdessen werden in der NVDRAM-Vorrichtung, die den SONOS-Aufbau aufweist, Ladungen nicht in der gesamten Nitridschicht 32 eingefangen, sondern in den Seiten der Nitridschicht 32 nahe der Source 35 und dem Drain 36. Hierin sollten die Ladungen, die in einer Seite der Nitridschicht 32 nahe der Source 35 eingefangen werden, entladen werden. Somit wird in dem oben beschriebenen Schritt die Wortleitung mit ungefähr –3 V versorgt, und die Bitleitung des Speicherknotens wird mit ungefähr 5 V versorgt.
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6 ist eine Querschnittsansicht, die den normalen DRAM-Modus der NVDRAM-Vorrichtung, die in 3 gezeigt ist, veranschaulicht.
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In dem normalen DRAM-Modus arbeitet die NVDRAM-Vorrichtung als ein flüchtiger DRAM, somit ist eine Beschreibung über einen Betrieb des normalen DRAM-Modus weggelassen.
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Die 7A und 7B sind Querschnittsansichten, die einen Programmmodus des NVDRAM veranschaulichen, der in 3 gezeigt ist.
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Wenn die externe Spannung instabil oder isoliert ist, wird der Programmmodus zum Zuführen von Daten, die in dem Kondensator Cap gespeichert sind, zu dem Floating-Gate 32 durchgeführt.
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In einem ersten Schritt werden die Vielzahl von Speicherzellen zum Klarstellen gespeicherter Daten wiederaufgefrischt.
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In einem zweiten Schritt wird in der Speicherzelle, die die logischen HOCH-Daten speichert, die Schwellenspannung auf die zweite Schwellenspannung VLth geklemmt. Für diesen Schritt wird die Wortleitung mit der zweiten Schwellenspannung VLth, z. B. ungefahr 0 V, versorgt, und die Bitleitung wird mit ungefähr 0 V für eine vorbestimmte Zeit versorgt. Und die Platte des Kondensators Cap wird mit von ungefahr 0 V bis ungefähr 2,5 V versorgt.
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Danach wird in einem dritten Schritt, im Ansprechen auf Daten, die in der Vielzahl von Speicherzellen gespeichert sind, die Schwellenspannung durch ein selektives Entladen von Ladungen in jedem Floating-Gate 32 der Vielzahl von Speicherzellen verringert. Wie in 7A gezeigt, wird eine Wortleitung mit ungefähr –3 V versorgt, und die Plattenleitung des Kondensators Cap wird von ungefähr 0 V auf ungefahr 2,5 V verringert. Folglich betragt eine Spannung des Speicherknotens der Speicherzelle, die das logische HCCH-Datum speichert, ungefähr 5 V; und jene des Speicherknotens der Speicherzelle, die das logische NIEDRIG-Datum speichert, betragt ungefähr 2,5 V. Dann werden, unter Bezugnahme auf 7C, in nur der Speicherzelle, die das logische HOCH-Datum speichert, Ladungen, die in dem Floating-Gate 32 eingefangen sind, zu dem Kondensator Cap entladen, und somit wird die Schwellenspannung verringert.
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Schließlich werden, bis sämtliche der Speicherzellen die logischen NIEDRIG-Daten speichern, die zweiten und dritten Schritte sequenziell wiederholt. Dieser Schritt ist ahnlich dem SRC des Normalisierungsmodus. Wie in 7C gezeigt, wird, nachdem die NVDRAM-Vorrichtung in dem Programmmodus arbeitet, die Schwellenspannung der einen Speicherzellen, die das logische HOCH-Datum speichern, auf die zweite Schwellenspannung VLth geändert, und die Schwellenspannung der anderen Speicherzellen, die das logische NIEDRIG-Datum speichern, wird nicht geändert, d. h. identisch zu der ersten Schwellenspannung VRth.
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8 ist eine Querschnittsansicht, die ein weiteres Beispiel des Wiederaufrufmodus der NVDRAM veranschaulicht, der in 3 gezeigt ist.
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In dem Wiederaufrufmodus können die Daten in dem Kondensator Cap ohne eine Datenkonversion gespeichert werden.
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Zuerst wird eine gewählte Wortleitung mit einer Wortleitungsspannung versorgt, die durch die folgende Gleichung Gl-1 abgeleitet wird. Vwl = Vblp + (VHth + VLth)/2 [Gl-1]
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Hierin ist ”Vblp” eine Bitleitungs-Vorladespannung, wenn die NVDRAM-Vorrichtung als ein flüchtiger DRAM arbeitet. ”VHth” ist die erste Schwellenspannung der Speicherzelle, die die logischen NIEDRIG-Daten aufweist, wenn der NVDRAM in dem Programmmodus arbeitet, und ”VLth” ist die Zielschwellenspannung der Zelle, die die logischen NIEDRIG-Daten aufweist, wenn die NVDRAM-Vorrichtung in dem Programmmodus arbeitet. Zusätzlich werden andere Wortleitungen außer der gewahlten Wortleitung mit einer vorbestimmten negativen Spannung versorgt, um gegen eine Spannungsleckage zwischen dem Kondensator Cap und der Bitleitung zu schützen.
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Danach wird der obige Prozess in sämtlichen der Wortleitungen des Zellenblocks sequenziell durchgeführt. Folglich kann jeder Kondensator Cap die logischen HOCH- oder NIEDRIG-Daten durch eine Potenzialdifferenz zwischen den ersten und zweiten Schwellenspannungen VHth und VLth speichern. Die Daten, die in dem Kondensator Cap gespeichert sind, werden wie in der folgenden Gleichung Gl-2 definiert. Vwl = Vblp ± (VHth – VLth)/2 [Gl-2]
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Hierin drucken die obigen Bezeichnungen das gleiche wie in Gl-1 aus.
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Als Nächstes werden sämtliche der Speicherzellen durch ein Versorgen der Wortleitung mit einer hoheren Spannung als die logische HOCH-Datumsspannung versorgt. Dann wird ein normales Datum, d. h. das unkonvertierte Datum in dem Kondensator Cap gespeichert.
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9 ist eine Querschnittsansicht, die eine dynamische Zelle in einer NVDRAM-Vorrichtung in Übereinstimmung mit einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
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Es ist eine Speicherzelle einer NVDRAM-Vorrichtung in Übereinstimmung mit einer weiteren Ausführungsform der vorliegenden Erfindung vorhanden. Wenn ein Floating-Gate 32 aus einer Nitridschicht ausgeführt ist, und ein Steuer-Gate 34 aus einem Metall ausgeführt ist, ist eine erste Isolationsschicht 33 unnötig. Somit kann die Speicherzelle einen Metall-Nitrid-Oxid-Silicium-(MNOS-)Aufbau aufweisen.
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Folglich kann die NVDRAM-Vorrichtung auf der Grundlage der oben beschriebenen bevorzugten Ausführungsformen durch ein Versorgen der Wortleitung, der Bitleitung und der Plattenleitung des Kondensators in der Sprecherzelle mit einer unterschiedlichen Spannung gesteuert werden. Spezifischer kann, weil die Plattenleitung des Kondensators jeweils mit unterschiedlicher Spannung im Ansprechen auf den Betriebsmodus der NVDRAM-Vorrichtung versorgt werden kann, die NVDRAM-Vorrichtung durch eine relativ niedrige interne Spannung betrieben werden. Folglich kann die NVDRAM-Vorrichtung einen Energieverbrauch drastisch verringern.
