KR20220069717A - 휘발성 메모리 장치, 저장 장치 및 휘발성 메모리 장치의 동작 방법 - Google Patents

휘발성 메모리 장치, 저장 장치 및 휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로 휘발성 메모리 장치, 저장 장치 및 휘발성 메모리 장치의 동작 방법에 관한 것이다. 일 실시 예에 따른 휘발성 메모리 장치는, 복수의 메모리 셀들, 액티브 커맨드가 제공된 시점부터 경과되는 커맨드 지연 시간 동안, 접지 전압보다 높은 제1 전압 레벨의 워드 라인 전압을 선택 워드 라인에 인가하고, 커맨드 지연 시간이 경과된 시점부터 액티브 구간이 종료되는 시점까지, 제1 전압 레벨보다 낮은 제2 전압 레벨의 워드 라인 전압을 선택 워드 라인에 인가하는 로우 디코더, 비트 라인을 선택하는 컬럼 디코더, 및 액티브 구간에서, 액티브 커맨드를 로우 디코더에 제공하고, 동작 커맨드를 컬럼 디코더에 제공하는 제어 로직을 포함한다.

Description

휘발성 메모리 장치, 저장 장치 및 휘발성 메모리 장치의 동작 방법{VOLITILE MEMORY DEVICE, STORAGE DEVICE, AND OPERATING METHOD OF VOLITILE MEMORY DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 휘발성 메모리 장치, 저장 장치 및 휘발성 메모리 장치의 동작 방법에 관한 것이다.
저장 장치는 호스트의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원으로부터 전력을 공급받는 동안에만 데이터를 저장할 수 있다. 만약, 전력 공급이 차단되면 휘발성 메모리 장치에 저장된 데이터는 소멸될 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는, 전원의 전력이 차단되더라도 데이터가 소멸되지 않는 메모리 장치일 수 있다. 비휘발성 메모리 장치에는 롬(Read Only Memory; ROM), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 포함될 수 있다.
본 발명의 실시 예는 셀 커패시터에서 발생하는 누설 전류를 감소시키며, 액티브 스탠바이 전류인 IDD3N를 절감하는 휘발성 메모리 장치, 저장 장치 및 휘발성 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 휘발성 메모리 장치는, 복수의 메모리 셀들, 복수의 워드 라인들 중 복수의 메모리 셀들에 연결된 선택 워드 라인을 선택하는 로우 디코더, 복수의 비트 라인들 중 데이터가 저장될 메모리 셀에 연결된 제1 비트 라인 그룹과 데이터가 저장된 메모리 셀에 연결된 제2 비트 라인 그룹을 선택하는 컬럼 디코더, 및 액티브 구간에서, 로우 디코더를 활성화할 것을 지시하는 액티브 커맨드를 로우 디코더에 제공하고, 복수의 메모리 셀들에 대한 동작을 수행할 것을 지시하는 동작 커맨드를 컬럼 디코더에 제공하는 제어 로직을 포함하되, 로우 디코더는, 액티브 커맨드가 제공된 시점부터 로우 디코더가 활성화되는데 지연되는 시간인 커맨드 지연 시간 동안, 접지 전압보다 높은 제1 전압 레벨의 워드 라인 전압을 선택 워드 라인에 인가하고, 커맨드 지연 시간이 경과된 시점부터 액티브 구간이 종료되는 시점까지, 제1 전압 레벨보다 낮은 제2 전압 레벨의 워드 라인 전압을 선택 워드 라인에 인가하거나 선택 워드 라인을 플로팅할 수 있다.
본 발명의 다른 실시 예에 따른 저장 장치는, 데이터를 임시 저장하는 휘발성 메모리 장치, 데이터, 어드레스 및 커맨드를 휘발성 메모리 장치에 제공하는 메모리 컨트롤러를 포함하되, 휘발성 메모리 장치는, 복수의 메모리 셀들, 복수의 워드 라인들 중 복수의 메모리 셀들에 연결된 선택 워드 라인을 선택하는 로우 디코더, 복수의 비트 라인들 중 데이터가 저장될 메모리 셀에 연결된 제1 비트 라인 그룹과 데이터가 저장된 메모리 셀에 연결된 제2 비트 라인 그룹을 선택하는 컬럼 디코더, 및 액티브 구간에서, 로우 디코더를 활성화할 것을 지시하는 액티브 커맨드를 로우 디코더에 제공하고, 복수의 메모리 셀들에 대한 동작을 수행할 것을 지시하는 동작 커맨드를 컬럼 디코더에 제공하는 제어 로직을 포함하되, 로우 디코더는, 액티브 커맨드가 제공된 시점부터 로우 디코더가 활성화되는데 지연되는 시간인 커맨드 지연 시간 동안, 접지 전압보다 높은 제1 전압 레벨의 워드 라인 전압을 선택 워드 라인에 인가하고, 커맨드 지연 시간이 경과된 시점부터 액티브 구간이 종료되는 시점까지, 제1 전압 레벨보다 낮은 제2 전압 레벨의 워드 라인 전압을 선택 워드 라인에 인가할 수 있다.
본 발명의 또 다른 실시 예에 따른 휘발성 메모리 장치의 동작 방법은, 액티브 단계에서, 접지 전압보다 높은 제1 전압 레벨의 워드 라인 전압을 복수의 워드 라인들 중 선택 워드 라인에 인가하는 단계, 및 로우 디코더가 활성화되는데 지연되는 시간인 커맨드 지연 시간이 경과된 후, 제1 전압 레벨보다 낮은 제2 전압 레벨의 워드 라인 전압을 선택 워드 라인에 인가하는 단계를 포함하고, 액티브 단계 이후 프리차지 단계에서, 제1 전압 레벨의 워드 라인 전압을 선택 워드 라인에 인가하는 단계, 및 제1 전압 레벨의 워드 라인 전압이 선택 워드 라인에 인가된 뒤에, 접지 전압과 동일한 워드 라인 전압을 선택 워드 라인에 인가하는 단계를 포함할 수 있다.
본 기술에 따르면, 셀 커패시터에서 발생하는 누설 전류를 감소시키며, 액티브 스탠바이 전류인 IDD3N를 절감하는 휘발성 메모리 장치, 저장 장치 및 휘발성 메모리 장치의 동작 방법이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 휘발성 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 메모리 셀 및 감지 증폭기의 일 실시 예를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 휘발성 메모리 장치의 상태를 설명하기 위한 도면이다.
도 5 및 도 6은 본 발명의 실시 예들에 따른 워드 라인 전압 및 비트 라인 전압을 설명하기 위한 파형도이다.
도 7은 본 발명의 일 실시 예에 따른 휘발성 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 시스템은 PC(personal computer), 데이터 센터(data center), 기업형 데이터 저장 시스템, DAS(direct attached storage)를 포함하는 데이터 처리 시스템, SAN(storage area network)을 포함하는 데이터 처리 시스템, NAS(network attached storage)를 포함하는 데이터 처리 시스템 등으로 구현될 수 있다.
스토리지 시스템은 저장 장치(1000)와 호스트(400)를 포함할 수 있다.
저장 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 요청에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(1000)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털 카드(secure digital card), USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
저장 장치(1000)는 비휘발성 메모리 장치(100), 메모리 컨트롤러(200) 및 휘발성 메모리 장치(300)를 포함할 수 있다.
비휘발성 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 구체적으로, 비휘발성 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀들(미도시) 중 어드레스에 의해 선택된 메모리 셀을 액세스할 수 있다. 비휘발성 메모리 장치(100)는 어드레스에 의해 선택된 메모리 셀에 대해 커맨드가 지시하는 동작을 수행할 수 있다.
커맨드는, 예를 들어 프로그램 커맨드, 리드 커맨드, 또는 이레이즈 커맨드일 수 있고, 커맨드가 지시하는 동작은 예를 들어, 프로그램 동작(또는 쓰기 동작), 리드 동작, 또는 소거 동작일 수 있다.
프로그램 동작은, 비휘발성 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 호스트(400)로부터 제공된 쓰기 데이터를 저장하는 동작일 수 있다.
예를 들면, 비휘발성 메모리 장치(100)는 프로그램 커맨드, 어드레스 및 데이터를 수신하고, 어드레스에 의해 선택된 메모리 셀에 데이터를 프로그램할 수 있다. 여기서, 선택된 메모리 셀에 프로그램될 데이터는 쓰기 데이터로 정의될 수 있다.
리드 동작은 비휘발성 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 비휘발성 메모리 장치(100)에 저장된 리드 데이터를 읽는 동작일 수 있다.
예를 들면, 비휘발성 메모리 장치(100)는 리드 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이(미도시) 중 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 비휘발성 메모리 장치(100)에 저장된 데이터들 중 선택된 영역으로부터 리드될 데이터는 리드 데이터로 정의될 수 있다.
소거 동작은 비휘발성 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 메모리 장치에 저장된 데이터를 소거하는 동작일 수 있다.
예를 들면, 비휘발성 메모리 장치(100)는 이레이즈 커맨드 및 어드레스를 수신하고, 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
예시적으로, 비휘발성 메모리 장치(100)는 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory) 및 플래시 메모리(flash memory) 중 어느 하나로 구현될 수 있다. 플래시 메모리에는, 예를 들어 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노어 플래시 메모리(NOR flash memory) 등이 포함될 수 있다.
본 명세서에서는 설명의 편의를 위해, 비휘발성 메모리 장치(100)는 낸드 플래시 메모리인 것으로 가정한다.
비휘발성 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 쓰기 데이터를 저장하거나, 저장된 리드 데이터를 읽고 리드 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
비휘발성 메모리 장치(100)는 복수의 다이들(미도시)을 포함할 수 있다. 하나의 다이는 적어도 하나의 플레인을 포함할 수 있다. 하나의 플레인은 쓰기 데이터를 저장하는 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록(미도시)들을 포함할 수 있다. 메모리 블록은 데이터를 지우는 소거 동작을 수행하는 단위일 수 있다.
메모리 블록은 복수의 페이지(미도시)들을 포함할 수 있다. 페이지는 쓰기 데이터를 저장하는 프로그램 동작 또는 저장된 리드 데이터를 읽는 리드 동작을 수행하는 단위일 수 있다.
메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 프로그램 동작 여부에 따라 소거 상태를 목표 상태로 하거나 복수의 프로그램 상태들 중 어느 하나의 상태를 목표 상태로 할 수 있다. 각 메모리 셀은 복수의 메모리 셀들마다 목표 상태를 가질 수 있다.
메모리 셀이 복수의 프로그램 상태들 및 소거 상태 중에서 어떤 목표 상태로 프로그램 될지는 해당 메모리 셀에 저장될 데이터에 따라 결정될 수 있다.
메모리 컨트롤러(200)는 저장 장치(1000)의 전반적인 동작을 제어할 수 있다.
저장 장치(1000)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어를 실행할 수 있다. 비휘발성 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어는 호스트 인터페이스 레이어(Host Interface Layer), 플래시 변환 레이어(Flash Translation Layer), 및 플래시 인터페이스 레이어(Flash Interface Layer)를 포함할 수 있다.
호스트 인터페이스 레이어는 호스트(400)와 메모리 컨트롤러(200) 간의 동작을 제어할 수 있다.
플래시 변환 레이어는 호스트(400)로부터 제공되는 논리 어드레스를 물리 어드레스로 변환할 수 있다.
플래시 인터페이스 레이어는 메모리 컨트롤러(200)와 비휘발성 메모리 장치(100) 간의 통신을 제어할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 쓰기 요청, 리드 요청, 및 소거 요청에 응답하여 프로그램 동작, 리드 동작 및 소거 동작을 각각 수행하도록 비휘발성 메모리 장치(100)를 제어할 수 있다.
프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스, 및 쓰기 데이터를 비휘발성 메모리 장치(100)에 제공할 수 있다.
리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 어드레스를 비휘발성 메모리 장치(100)에 제공할 수 있다.
소거 동작 시, 메모리 컨트롤러(200)는 이레이즈 커맨드 및 물리 어드레스를 비휘발성 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(400)로부터 제공된 요청과 무관하게 자체적으로 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 메모리 컨트롤러(200)는 자체적으로 생성한 커맨드, 어드레스, 및 데이터를 비휘발성 메모리 장치(100)에 전송할 수 있다.
예를 들면, 메모리 컨트롤러(200)는 배경 동작을 수행하기 위한 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 그리고, 메모리 컨트롤러(200)는 커맨드, 어드레스, 및 데이터를 비휘발성 메모리 장치(100)로 제공할 수 있다.
배경 동작은, 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim) 또는 가비지 컬렉션(garbage collection) 중 적어도 하나일 수 있다.
웨어 레벨링은 예를 들어, 스태틱 웨어 레벨링, 다이나믹 웨어 레벨링 등을 의미할 수 있다. 스태틱 웨어 레벨링은, 메모리 블록들의 소거 횟수를 저장하고, 소거 동작이나 쓰기 동작이 거의 일어나지 않는 콜드 데이터를 가장 많은 소거 횟수의 메모리 블록에 이동시키는 동작을 의미할 수 있다. 다이나믹 웨어 레벨링은, 메모리 블록들의 소거 횟수를 저장하고, 가장 적은 소거 횟수의 메모리 블록에 데이터를 프로그램하는 동작을 의미할 수 있다.
리드 리클레임은 메모리 블록에 저장된 데이터에서 정정 불가 에러(Uncorrectable Error)가 발생하기 전에 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 의미할 수 있다.
가비지 컬렉션은 메모리 블록들 중 배드 블록(bad block)에 포함된 유효 데이터를 프리 블록(free block)에 복사하고, 배드 블록에 포함된 무효 데이터를 소거하는 동작을 의미할 수 있다. 여기서, 배드 블록에 포함된 유효 데이터를 프리 블록에 복사한다는 것은 배드 블록에 포함된 유효 데이터를 프리 블록에 이동시키는 것을 의미할 수 있다.
메모리 컨트롤러(200)는 둘 이상의 비휘발성 메모리 장치(100)들을 제어할 수 있다. 이 경우, 동작 성능의 향상을 위해, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)들을 인터리빙(interleaving) 방식에 따라 제어할 수 있다.
인터리빙 방식은 둘 이상의 비휘발성 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
메모리 컨트롤러(200)는 호스트(400)와 휘발성 메모리 장치(300) 사이에서 인터페이스를 제공할 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 제공되는 데이터를 휘발성 메모리 장치(300)에 저장할 수 있다. 또는, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)로부터 제공된 리드 데이터를 휘발성 메모리 장치(300)에 저장할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 호스트(400) 또는 비휘발성 메모리 장치(100)로부터 제공된 데이터를 저장할 것을 지시하는 쓰기 커맨드와, 어드레스 및 데이터를 휘발성 메모리 장치(300)에 제공할 수 있다.
다른 실시 예에서, 메모리 컨트롤러(200)는 휘발성 메모리 장치(300)에 임시 저장된 데이터를 호스트(400)에 제공할 수 있다. 메모리 컨트롤러(200)는 데이터를 리드할 것을 지시하는 읽기 커맨드와, 어드레스를 휘발성 메모리 장치(300)에 제공할 수 있다.
휘발성 메모리 장치(300)는 데이터를 임시 저장할 수 있다. 구체적으로, 휘발성 메모리 장치(300)는 외부 전원의 전력이 공급되는 동안에만 데이터를 저장할 수 있다. 전력의 공급이 중단되면, 휘발성 메모리 장치(300)에 저장된 데이터는 소멸될 수 있다.
일 실시 예에서, 휘발성 메모리 장치(300)는 도 1에 도시된 바와 같이 메모리 컨트롤러(200)에 포함되지 않을 수 있다. 하지만, 이에 한정되는 것은 아니며, 휘발성 메모리 장치(300)는 메모리 컨트롤러(200)에 포함될 수도 있다.
예시적으로, 휘발성 메모리 장치(300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 중 어느 하나로 구현될 수 있다.
휘발성 메모리 장치(300), 예를 들어 DDR2 SDRRAM에서 커맨드에 따른 동작 전류는 IDD0, IDD1, IDD2P, IDD2Q, IDD2N, IDD3P, IDD3N, IDD4W, IDD4R, IDD5B, IDD6, IDD7 등이 있다. IDD0는 하나의 뱅크(bank)에 대해 구동되는 액티브-프리차지 전류이다(operating one bank active-precharge current). IDD1은 하나의 뱅크에 대한 액티브-리드-프리차지 전류이다(operating one bank active-read-precharge current). IDD2P는 프리차지 파워-다운 전류이다(precharge power-down current(All banks idle)). IDD2Q는 프리차지 콰이엇 스탠바이 전류이다(precharge quiet standby current(All banks idle)). IDD2N는 프리차지 스탠바이 전류이다(precharge standby current(All banks idle)). IDD3P는 액티브 파워-다운 전류이다(active power-down current(All banks open)). IDD3N는 액티브 스탠바이 전류이다(active standby current(All banks open)). IDD4W는 구동 버스트 라이트 전류이다(operating burst write current(All banks open, continuous burst writes)). IDD4R은 동 버스트 리드 전류이다(operating burst read current(All banks open, Continuous burst reads)). IDD5B는 버스트 오토 리프레쉬 전류이다(burst auto refresh current). IDD6는 셀프 리프레쉬 전류이다(self refresh current). IDD7는 구동 뱅크 인터리브 리드 전류이다(operating bank interleave read current(All bank interleaving reads)).
호스트(400)는 인터페이스(미도시)를 통하여 저장 장치(1000)와 통신할 수 있다.
인터페이스는 SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface) 인터페이스, PCIe(peripheral component interconnect express) 인터페이스, NVMe(non-volatile memory Express) 인터페이스, AHCI(advanced host controller interface) 인터페이스, 또는 멀티미디어 카드(multimedia card) 인터페이스로 구현될 수 있다. 하지만, 이에 한정되는 것은 아니다.
호스트(400)는 저장 장치(1000)에 쓰기 데이터를 저장하거나, 저장 장치(1000)에 저장된 리드 데이터를 획득하기 위해 저장 장치(1000)와 통신할 수 있다.
일 실시 예에서, 호스트(400)는 저장 장치(1000)에 쓰기 데이터를 저장할 것을 요청하는 쓰기 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 쓰기 요청, 쓰기 데이터, 및 쓰기 데이터를 식별하기 위한 논리 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(400)로부터 제공된 쓰기 요청에 응답하여, 호스트(400)가 제공한 쓰기 데이터를 비휘발성 메모리 장치(100)에 저장하고, 저장이 완료되었다는 응답을 호스트(400)에 제공할 수 있다.
일 실시 예에서, 호스트(400)는 저장 장치(1000)에 저장된 데이터를 호스트(400)에 제공할 것을 요청하는 리드 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 리드 요청 및 리드 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(400)로부터 제공된 리드 요청에 응답하여, 호스트(400)가 제공한 리드 어드레스에 대응되는 리드 데이터를 비휘발성 메모리 장치(100)로부터 리드하고, 리드 데이터를 리드 요청에 대한 응답(response)으로써 호스트(400)에 제공할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 휘발성 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 로우 디코더(320), 컬럼 디코더(330), 감지 증폭기(340), 어드레스 버퍼(350), 제어 로직(360), 커맨드 디코더(370) 및 입출력 회로(380)를 포함할 수 있다.
메모리 셀 어레이(310)는 복수의 메모리 셀(MC)들을 포함할 수 있다. 복수의 메모리 셀(MC)들은 워드 라인(WL)과 비트 라인(BL)에 연결되고, 행 방향과 열 방향으로 배열될 수 있다.
로우 디코더(320)는 메모리 컨트롤러(200)로부터 입력되는 어드레스(ADD)에 응답하여 복수의 메모리 셀(MC)들 중 액세스될 메모리 셀에 연결된 워드 라인을 선택한다. 로우 디코더(320)는 어드레스 버퍼(350)로부터 출력된 어드레스(ADD) 중 로우 어드레스(row address)를 디코딩하고, 디코딩된 로우 어드레스에 대응되는 워드 라인을 인에이블할 수 있다. 또한, 로우 디코더(320)는 셀프 리프레쉬 동작 모드에서 어드레스 카운터(미도시)로부터 발생되는 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 대응되는 워드 라인을 인에이블할 수 있다. 로우 디코더(320)는 선택된 워드 라인에 워드 라인 전압을 인가할 수 있다. 로우 디코더(320)는 제어 로직(360)의 제어에 응답하여 선택된 워드 라인을 플로팅(floating)시킬 수 있다.
컬럼 디코더(330)는 메모리 컨트롤러(200)로부터 입력되는 어드레스(ADD)에 응답하여 복수의 비트 라인(BL)들 중 데이터를 저장할 메모리 셀들에 연결된 비트 라인들을 선택할 수 있다. 여기서, 데이터를 저장할 메모리 셀들에 연결된 비트 라인들을 제1 비트 라인 그룹으로 명명될 수 있다. 컬럼 디코더(330)는 메모리 컨트롤러(200)로부터 입력되는 어드레스(ADD)에 응답하여 복수의 비트 라인(BL)들 중 데이터가 저장된 메모리 셀들에 연결된 비트 라인들을 선택할 수 있다. 여기서, 데이터가 저장된 메모리 셀들에 연결된 비트 라인들을 제2 비트 라인 그룹으로 명명될 수 있다. 칼럼 디코더(330)는 어드레스 버퍼(350)로부터 출력된 어드레스(ADD) 중 칼럼 어드레스(column address)를 디코딩하고, 디코딩된 컬럼 어드레스에 대응되는 비트 라인을 인에이블할 수 있다. 컬럼 디코더(330)는 선택된 비트 라인들에 비트 라인 전압을 인가할 수 있다.
감지 증폭기(340)는 선택된 메모리 셀에 저장된 전하의 분배에 의해 비트 라인 쌍의 전압 차를 감지할 수 있다. 그리고, 감지 증폭기(340)는 감지된 전압 차를 증폭함으로써 메모리 셀 어레이(310)에 저장된 데이터를 리드할 수 있다. 감지 증폭기(340)는 선택된 비트 라인을 통해 메모리 셀에 데이터를 제공할 수 있다. 또는, 감지 증폭기(340)는 선택된 비트 라인을 통해 메모리 셀에 저장된 데이터를 센싱할 수 있다. 감지 증폭기(340)는 입출력 회로(380)로부터 데이터를 수신할 수 있다. 또는, 감지 증폭기(340)는 센싱된 데이터를 입출력 회로(380)에 출력할 수 있다. 감지 증폭기(340)는 리프레쉬 동작 시 메모리 셀에 저장된 데이터를 다시 제공할 수 있다. 감지 증폭기(340)는 제어 로직(360)의 제어에 따라 선택된 메모리 셀들에 대한 리프레쉬 동작을 수행할 수 있다. 즉, 감지 증폭기(340)는 리프레쉬를 위해서 선택된 메모리 셀들의 데이터를 증폭하고 증폭된 데이터를 선택된 메모리 셀들에 다시 제공할 수 있다. 이러한 리프레쉬 동작을 위해 감지 증폭기(340)는 N 감지 증폭기(미도시)와 P 감지 증폭기(미도시)를 포함할 수 있다.
어드레스 버퍼(350)는 메모리 컨트롤러(200)로부터 입력되는 어드레스(ADD)를 저장할 수 있다. 어드레스 버퍼(350)는 저장된 어드레스(ADD)를 로우 디코더(320)에 제공할 수 있다. 어드레스 버퍼(350)는 저장된 어드레스(ADD)를 컬럼 디코더(330)에 제공할 수 있다. 어드레스 버퍼(350)에 의해서 외부 시그널링 방식의 어드레스(ADD)가 휘발성 메모리 장치(300)의 내부의 시그널링 방식으로 변환될 수 있다.
제어 로직(360)은 커맨드 디코더(370)로부터 출력되는 디코딩된 명령 신호에 응답하여 휘발성 메모리 장치(300)의 동작을 제어할 수 있다. 제어 로직(360)은 커맨드 디코더(370)에서 출력되는 커맨드에 응답하여 휘발성 메모리 장치(300)의 리프레쉬 동작을 제어한다. 일반적인 오토 리프레쉬 동작(auto refresh operation)을 수행할 것을 지시하는 리프레쉬 커맨드는 메모리 컨트롤러(200)로부터 제공되는 제어 신호들 또는 커맨드(CMD)들의 조합을 통해서 생성될 수 있다. 커맨드 디코더(370)에 의해서 리프레쉬 동작이 판단되고, 리프레쉬 커맨드가 제어 로직(360)에 제공될 수 있다. 그러면, 제어 로직(360)은 선택된 영역에 대한 리프레쉬 동작을 위해 로우 디코더(320) 및 감지 증폭기(340)를 제어할 수 있다. 리프레쉬 동작을 위해서 제어 로직(360)은 로우 어드레스를 생성하기 위한 어드레스 카운터(미도시)를 더 포함할 수 있다.
쓰기 동작 또는 읽기 동작이 수행되는 액티브 구간에서, 제어 로직(360)은 로우 디코더(320)를 활성화할 것을 지시하는 액티브 커맨드(active command)를 로우 디코더(320)에 제공할 수 있다. 제어 로직(360)은 선택된 메모리 셀에 대해 쓰기 동작 또는 읽기 동작을 수행할 것을 지시하는 동작 커맨드(operation command)를 컬럼 디코더(330)에 제공할 수 있다.
커맨드 디코더(370)는 메모리 컨트롤러(200)로부터 제공되는 커맨드(CMD)를 디코딩할 수 있다. 커맨드 디코더(370)는 디코딩된 명령 신호를 내부적으로 발생시켜 제어 로직(360)에 제공할 수 있다. 통상적인 휘발성 메모리 장치(300)에서는 메모리 컨트롤러(200)로부터 제공되는 커맨드(CMD)들에 의해 액티브 커맨드와 오토 리프레쉬 커맨드(auto refresh command)가 결정된다.
입출력 회로(380)를 통하여 입력된 데이터는 어드레스(ADD)에 기초하여 메모리 셀 어레이(310)에 기입될 수 있다. 어드레스(ADD)에 기초하여 메모리 셀 어레이(310)로부터 독출된 데이터는 입출력 회로(380)를 통하여 외부로 출력될 수 있다.
도시되지 않았지만, 휘발성 메모리 장치(300)는, 휘발성 메모리 장치(300)의 동작 모드를 지정하는 모드 레지스터 셋 커맨드 및 어드레스(ADD)에 응답하여 모드 레지스터를 설정할 수 있는 모드 레지스터 세팅 회로, 클럭 신호를 발생하는 클럭 회로, 외부로부터 인가되는 전원 전압을 기초로 내부전압을 생성하고 내부전압을 분배하는 전원 회로 등을 더 포함할 수 있다.
도 3은 도 2에 도시된 메모리 셀 및 감지 증폭기의 일 실시 예를 설명하기 위한 도면이다.
도 3을 참조하면, 도 3에 도시된 메모리 셀(311)은 도 2에 도시된 복수의 메모리 셀(MC)들 중 어느 하나일 수 있다.
메모리 셀(311)은 셀 커패시터(Ccel) 및 셀 트랜지스터(Tcel)를 포함할 수 있다.
셀 트랜지스터(Tcel)는 비트 라인(BL)과 셀 커패시터(Ccel)를 전기적으로 연결할 수 있다. 셀 트랜지스터(Tcel)의 게이트는 워드 라인(WL)에 연결될 수 있다. 셀 트랜지스터(Tcel)의 제1 전극은 비트 라인(BL)에 연결될 수 있다. 셀 트랜지스터(Tcel)의 제2 전극은 셀 커패시터(Ccel)에 연결될 수 있다.
셀 커패시터(Ccel)는 비트 라인(BL)에 인가되는 비트 라인 전압으로부터 전하를 충전할 수 있다. 셀 커패시터(Ccel)의 제1 전극은 셀 트랜지스터(Tcel)의 제2 전극에 연결될 수 있다. 셀 커패시터(Ccel)의 제2 전극은 외부 전압(Vdd)의 절반에 해당되는 전압(Vdd/2)에 연결될 수 있다.
감지 증폭기(340)는 비트 라인(BL) 또는 반전 비트 라인(BLB)을 통해 메모리 셀(311)에 저장된 데이터를 센싱할 수 있다. 이러한 감지 증폭기(340)는 제1 NMOS 트랜지스터(N1), 제2 NMOS 트랜지스터(N2), 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니며, 전압 이퀄라이제이션(equalization) 회로 등을 더 포함할 수도 있다.
셀 커패시터(Ccel)에 전압이 충전되고 비트 라인(BL)의 전압 레벨이 외부 전압(Vdd)의 절반에 해당되는 전압(Vdd/2)인 경우, 워드 라인(WL)의 전압 레벨이 로직 하이 레벨이 되면, 비트 라인(BL)의 전압 레벨이 외부 전압(Vdd)의 절반에 해당되는 전압(Vdd/2)보다 소정의 전압만큼 높아질 수 있다. 이 경우, 제2 NMOS 트랜지스터(N2)는 턴 온될 수 있고, 제2 PMOS 트랜지스터(P2)는 턴 오프될 수 있다. 이때, 로직 로우 레벨(또는 접지 전압의 전압 레벨인 0V)의 제1 감지 신호(SAN)가 인가되면, 제2 NMOS 트랜지스터(N2)를 통해 로직 로우 레벨의 제1 감지 신호(SAN)가 반전 비트 라인(BLB)에 인가될 수 있다. 로직 로우 레벨의 제1 감지 신호(SAN)가 반전 비트 라인(BLB)에 인가되면, 제1 NMOS 트랜지스터(N1)는 턴 오프될 수 있고, 제1 PMOS 트랜지스터(P1)는 턴 온될 수 있다. 이후, 로직 하이 레벨(또는 외부 전압(Vdd)의 전압 레벨)의 제2 감지 신호(SAP)가 인가되면, 비트 라인(BL)의 전압 레벨이 제2 감지 신호(SAP)의 전압 레벨과 동일하도록 증가될 수 있다. 이때, 감지 증폭기(340)는 비트 라인(BL)의 전압 레벨을 센싱함으로써 메모리 셀(311)에 저장된 데이터를 리드할 수 있다. 비트 라인(BL)의 전압 레벨이 증가되면, 셀 커패시터(Ccel)에 전압이 재충전될 수 있다.
셀 커패시터(Ccel)에 전압이 방전되고 비트 라인(BL)의 전압 레벨이 외부 전압(Vdd)의 절반에 해당되는 전압(Vdd/2)인 경우, 워드 라인(WL)의 전압 레벨이 로직 하이 레벨이 되면, 비트 라인(BL)의 전압 레벨이 외부 전압(Vdd)의 절반에 해당되는 전압(Vdd/2)보다 소정의 전압만큼 낮아질 수 있다. 이 경우, 제2 NMOS 트랜지스터(N2)는 턴 오프될 수 있고, 제2 PMOS 트랜지스터(P2)는 턴 온될 수 있다. 이때, 로직 로우 레벨(또는 접지 전압의 전압 레벨인 0V)의 제1 감지 신호(SAN)가 인가되고 이후 로직 하이 레벨(또는 외부 전압(Vdd)의 전압 레벨)의 제2 감지 신호(SAP)가 인가될 수 있다. 이 경우, 제2 PMOS 트랜지스터(P2)를 통해 로직 하이 레벨(또는 외부 전압(Vdd)의 전압 레벨)의 제2 감지 신호(SAP)가 반전 비트 라인(BLB)에 인가될 수 있다. 로직 하이 레벨(또는 외부 전압(Vdd)의 전압 레벨)의 제2 감지 신호(SAP)가 반전 비트 라인(BLB)에 인가되면, 제1 NMOS 트랜지스터(N1)는 턴 온될 수 있고, 제1 PMOS 트랜지스터(P1)는 턴 오프될 수 있다. 이후, 비트 라인(BL)의 전압 레벨이 제1 감지 신호(SAN)의 전압 레벨과 동일하도록 감소될 수 있다. 이때, 감지 증폭기(340)는 비트 라인(BL)의 전압 레벨을 센싱함으로써 메모리 셀(311)에 저장된 데이터를 리드할 수 있다. 비트 라인(BL)의 전압 레벨이 감소되면, 셀 커패시터(Ccel)는 방전 상태를 유지할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 휘발성 메모리 장치의 상태를 설명하기 위한 도면이다.
도 4를 참조하면, 휘발성 메모리 장치(300)는 다양한 상태들을 가질 수 있다. 도 4를 참조하여 예를 들면, 휘발성 메모리 장치(300)의 상태는 유휴(idle), 활성화(activation), 읽기(read), 오토 프리차지와 함께 읽기(reading with auto precharge), 쓰기(write), 오토 프리차지와 함께 쓰기(writing with auto precharge), 및 프리차지(precharge) 중 어느 하나일 수 있다.
어느 하나의 휘발성 메모리 장치(300)의 상태에서 다른 하나의 휘발성 메모리 장치(300)의 상태로 변경되는 동작은, 커맨드에 의해 트리거(trigger)될 수 있다. 그리고, 커맨드에 응답할 준비가 되기 전에 최소한의 지연 시간이 필요할 수 있다.
실선으로 표기된 화살표는 커맨드 시퀀스에 의해 트리거된 상태 천이를 나타낼 수 있다. 점선으로 표기된 화살표는 자동 시퀀스에 의해 트리거된 상태 천이를 나타낼 수 있다.
초기화 시퀀스가 수행된 후 또는 리프레시 동작 이후, 휘발성 메모리 장치(300)의 상태는 유휴 상태일 수 있다. 유휴 상태에서, 메모리 셀 어레이(310)가 프리차지될 수 있다.
휘발성 메모리 장치(300)가 읽기 커맨드 또는 쓰기 커맨드에 응답하도록 준비되기 전에, 메모리 셀 어레이(310) 내의 로우(row)가 반드시 먼저 오픈, 즉 활성화된다.
메모리 셀 어레이(310) 내의 로우를 활성화시키기 위해서, 제어 로직(360)은 액세스될 메모리 셀 어레이(310)와 로우를 지정하는 액티브 커맨드(ACT)를 출력할 수 있다.
액티브 커맨드(ACT)에 응답하여, 휘발성 메모리 장치(300)의 상태는 유휴 상태에서 활성화 상태로 변경될 수 있다. 로우를 활성화시키기 위해서 요구되는 시간은 로우-컬럼 지연 시간으로 지칭되고, 또는 로우 커맨드 투 컬럼 커맨드 지연 시간(row command to column command delay time)으로도 지칭되고, 또는 커맨드 지연 시간으로도 지칭되며, 심볼 tRCD로 표기된다. tRCD는, 휘발성 메모리 장치(300)의 커맨드 인터페이스에서 액티브 커맨드(ACT)를 래칭하고, 제어 로직(360)을 프로그래밍하고, 로우로부터 감지 증폭기(340)들의 어레이로 데이터를 읽기하고, 로우에 지정된 컬럼 어드레스로 액세스하기 위한 준비로 데이터를 래칭하는데 필요한 최소 시간을 나타낸다.
액세스될 시작 컬럼 어드레스를 지정하는 동작 커맨드가 이슈될 수 있다. 동작 커맨드는 읽기 커맨드(RD) 또는 쓰기 커맨드(WR)를 포함할 수 있다. 읽기 커맨드(RD)에 응답하여, 휘발성 메모리 장치(300)의 상태는 활성화 상태에서 읽기 상태로 변경될 수 있다. 쓰기 커맨드(WR)에 응답하여, 휘발성 메모리 장치(300)의 상태는 활성화 상태에서 쓰기 상태로 변경될 수 있다.
오픈 로우로부터, 지정된 컬럼 어드레스에서 데이터를 읽는 시기를 컬럼 어드레스 스트로브 레이턴시로 지칭하고, 심볼 tCAS로 표기된다. tCAS는, 휘발성 메모리 장치(300)의 커맨드 인터페이스에서 커맨드를 래칭하고, 제어 회로를 프로그래밍하고, 요청된 데이터를 메모리 버스에 위치시키는데 필요한 최소 시간을 나타낸다.
새로운 읽기 커맨드 또는 쓰기 커맨드 없이 특정 시간 인터벌이 경과하는 경우, 휘발성 메모리 장치(300)는 자동으로 활성화 상태로 복귀할 수 있다. 오픈 로우가 더 이상 필요하지 않을 경우 또는 메모리 어레이 내의 다른 로우가 오픈될 필요가 없는 경우, 제어 로직(360)은 프리차지 커맨드(PR)를 이슈(issue)하여 오픈 로우를 클로즈한다. 프리차지 커맨드(PR)에 응답하여, 휘발성 메모리 장치(300)의 상태가 활성 상태에서 프리차지 상태로 변경될 수 있다. 이후, 휘발성 메모리 장치(300)의 상태는 프리차지 상태에서 유휴 상태로 변경될 수 있다.
오토 프리차지와 함께 읽기 커맨드(RDA)는 제어 로직(360)에 의해 전송될 수 있다. 오토 프리차지와 함께 읽기 커맨드(RDA)에 응답하여, 휘발성 메모리 장치(300)의 상태는 프리차지와 함께 읽기 상태로 먼저 이동한 후 프리차지 상태로 변경되고, 이후 프리차지 상태에서 유휴 상태로 변경될 수 있다.
또는 오토 프리차지와 함께 쓰기 커맨드(WRA)는 제어 로직(360)에 의해 전송될 수 있다. 오토 프리차지와 함께 쓰기 커맨드(WRA)에 응답하여, 휘발성 메모리 장치(300)의 상태는 자동프리 차지와 함께 쓰기 상태로 먼저 이동한 후 프리차지 상태로 변경되고, 이후 프리차지 상태에서 유휴 상태로 변경될 수 있다.
읽기 상태 또는 쓰기 상태에서 데이터를 전송한 후에 뱅크 내의 해당 로우를 프리차지하고 유휴 상태로 가는 과정에서 지연 시간이 발생할 수 있다. 이러한 시간은 로우 액세스 스트로브 프리차지 지연 시간으로 지칭되고, 또한 뱅크 프리차지 지연 시간으로 지칭되고, 또한 로우 프리차지 지연 시간으로 지칭되며, 심볼 tRP로 표기된다.
읽기 동작 또는 쓰기 동작을 준비하기 위해 뱅크 활성화와 행 활성화에 대한 지연 시간이 발생할 수 있다. 이러한 시간은 뱅크 활성화 시간으로 지칭되며, 심볼 tRAS로 표기된다.
tWR은 라이트 리커버리 시간일 수 있다. tWR은 휘발성 메모리 장치(300)에서 수행되는 쓰기 동작 이후, 메모리 셀(311)에 데이터가 기입되는 동안 휘발성 메모리 장치(300)가 보장해야 하는 시간일 수 있다. 구체적으로, tWR은 쓰기 커맨드에 의한 버스트 라이트에서 마지막 데이터가 메모리 셀(311)에 저장된 시점부터 오토 프리차지 커맨드에 의해 셀 트랜지스터(Tcel)가 턴 오프될 때까지의 시간을 의미한다. 따라서, 휘발성 메모리 장치(300)에서 쓰기 동작이 완료된 후 오토 프리차지 동작이 수행되기 이전에 라이트 리커버리 시간이 보장되어야 한다.
도 5 및 도 6은 본 발명의 실시 예들에 따른 워드 라인 전압 및 비트 라인 전압을 설명하기 위한 파형도이다.
도 5 및 도 6에 도시된 실시 예들을 설명함에 있어서, 액티브 구간은 t1 시점부터 t3 시점까지 해당되는 구간이고, 프리차지 구간은 t3 시점부터 t4 시점까지 해당되는 구간이며, 제1 전압 레벨보다 낮은 제2 전압 레벨은 도 5에서 접지 전압의 전압 레벨(예를 들어 0V)인 것으로 가정한다. 또한, 도 6에서 제1 전압 레벨보다 낮은 제2 전압 레벨은, 접지 전압의 전압 레벨(예를 들어 0V)보다 높은 것으로 가정한다.
t1 시점에서, 제어 로직(360)은 액티브 커맨드(ACT)를 로우 디코더(320)에 제공할 수 있다. 액티브 커맨드(ACT)는 로우 디코더(320)를 활성화할 것을 지시하는 커맨드일 수 있다. 로우 디코더(320)가 활성화되면, 선택 워드 라인에 대응되는 로우가 활성화될 수 있다.
액티브 커맨드(ACT)가 제공된 시점인 t1 시점 이후, 로우 디코더(320)는 선택 워드 라인에 워드 라인 전압을 인가할 수 있다. 선택 워드 라인에 인가되는 워드 라인 전압의 전압 레벨은, 접지 전압의 전압 레벨(예를 들어 0V)에서 제1 전압 레벨로 변경될 수 있다. 제1 전압 레벨은 외부 전압(Vdd)보다 더 높을 수 있다. 예를 들면, 제1 전압 레벨은 외부 전압(Vdd)의 전압 레벨과 일정한 전압(Vth)의 전압 레벨의 합일 수 있다.
제1 전압 레벨의 워드 라인 전압이 선택 워드 라인에 인가된 이후, 비트 라인(BL)에 인가되는 비트 라인 전압의 전압 레벨은 기준 전압의 전압 레벨에서 외부 전압(Vdd)의 전압 레벨로 변경될 수 있다. 여기서, 기준 전압은 외부 전압(Vdd)의 절반(Vdd/2)일 수 있다. 반전 비트 라인(BLB)에 인가되는 반전 비트 라인 전압의 전압 레벨은 기준 전압의 전압 레벨에서 접지 전압의 전압 레벨(예를 들어 0V)로 변경될 수 있다.
t1 시점부터 커맨드 지연 시간(tRCD)이 경과된 시점인 t2 시점에서, 제어 로직(360)은 쓰기 커맨드(WR) 또는 읽기 커맨드(RD)를 컬럼 디코더(330)에 제공할 수 있다. 컬럼 디코더(330)는 복수의 비트 라인(BL)들 중 읽기 동작이 수행될 비트 라인들과 쓰기 동작이 수행될 비트 라인들을 선택할 수 있다. 즉, 선택 워드 라인에 연결된 메모리 셀(311)들 중 쓰기 동작이 수행될 메모리 셀들과 읽기 동작이 수행될 메모리 셀들이 선택될 수 있다.
t2 시점부터 t3 시점까지 해당되는 기간 동안, 선택 워드 라인에 연결된 메모리 셀(311)들 중 일부 메모리 셀들에 대해 쓰기 동작이 수행될 수 있다. 선택 워드 라인에 연결된 메모리 셀(311)들 중 나머지 메모리 셀들에 대해 읽기 동작이 수행될 수 있다.
t1 시점부터 뱅크 활성화 시간(tRAS)이 경과된 시점인 t3 시점에서, 제어 로직(360)은 프리차지 커맨드(PR)를 로우 디코더(320) 및 컬럼 디코더(330)에 제공할 수 있다.
여기서, 메모리 셀(311)에 저장된 데이터가 손실되는 것을 방지하기 위해, 선택 워드 라인에 인가되는 워드 라인 전압의 전압 레벨을 제1 전압 레벨로 상승시킬 필요가 있다.
t3 시점 이후, 로우 디코더(320)는 제1 전압 레벨의 워드 라인 전압을 선택 워드 라인에 인가할 수 있다. 선택 워드 라인에 인가되는 워드 라인 전압의 전압 레벨은, 접지 전압의 전압 레벨(예를 들어 0V)에서 제1 전압 레벨로 변경될 수 있다. 워드 라인 전압의 전압 레벨이 제1 전압 레벨로 유지되는 시간은 라이트 리커버리 시간(tWR)만큼 보장될 수 있다. 즉, 제1 전압 레벨의 워드 라인 전압이 라이트 리커버리 시간(tWR) 동안 선택 워드 라인에 인가되고, 이후 워드 라인 전압의 전압 레벨이 제1 전압 레벨에서 접지 전압의 전압 레벨(예를 들어 0V)로 변경될 수 있다.
접지 전압의 전압 레벨의 워드 라인 전압이 인가된 후, 비트 라인(BL)에 인가되는 비트 라인 전압의 전압 레벨은 외부 전압(Vdd)의 전압 레벨에서 기준 전압의 전압 레벨로 변경될 수 있다. 반전 비트 라인(BLB)에 인가되는 반전 비트 라인 전압의 전압 레벨은 접지 전압의 전압 레벨(예를 들어 0V)에서 기준 전압의 전압 레벨로 변경될 수 있다.
t3 시점부터 라이트 리커버리 시간(tWR)과 로우 프리차지 지연 시간(tRP)의 합만큼 경과된 시점인 t4 시점에서, 프리차지 구간이 종료될 수 있다. 즉, 일 실시 예에 따른 프리차지 구간은 라이트 리커버리 시간(tWR)과 로우 프리차지 지연 시간(tRP)의 합에 대응되는 구간일 수 있다.
도 6에 도시된 실시 예도 도 5를 참조하여 설명한 실시 예와 유사하지만, 도 5에 도시된 바와 달리, 액티브 구간 또는 뱅크 활성화 시간(tRAS)에서 커맨드 지연 시간(tRCD)을 제외한 나머지 시간, 즉 t2 시점부터 t3 시점까지 해당되는 구간에서, 제2 전압 레벨은 접지 전압의 전압 레벨(예를 들어 0V)보다 높고 제1 전압 레벨보다 낮을 수 있다. 예를 들면, 로우 디코더(320)는, t1 시점부터 커맨드 지연 시간(tRCD)이 경과된 시점인 t2 시점부터 액티브 구간 또는 뱅크 활성화 시간(tRAS)이 종료되는 시점인 t3 시점까지, 선택 워드 라인을 플로팅시킬 수 있다.
전술한 바에 의하면, 비교적 긴 뱅크 활성화 시간(tRAS)에 대한 특성이 향상될 수 있고, 누설 전류를 감소시킬 수 있으며, IDD3N를 절감할 수 있는 효과가 있다.
도 7은 본 발명의 일 실시 예에 따른 휘발성 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 1 및 도 7을 참조하면, 휘발성 메모리 장치(300)의 동작 방법은 액티브 단계(S100)와 프리차지 단계(S200)를 포함할 수 있다. 액티브 단계(S100)는 전술한 바와 같이, 액티브 구간에서 휘발성 메모리 장치(300)가 수행하는 동작들을 포함할 수 있다. 프리차지 단계(S200)는 액티브 이후 발생하는 프리차지 구간에서 휘발성 메모리 장치(300)가 수행하는 동작들을 포함할 수 있다.
액티브 단계(S100)는, 제1 전압 레벨의 워드 라인 전압을 복수의 워드 라인들 중 선택 워드 라인에 인가하는 단계(S110), 외부 전압 레벨의 비트 라인 전압을 비트 라인에 인가하는 단계(S120), 커맨드 지연 시간(tRCD)의 경과 여부를 확인하는 단계(S130), 프리차지 커맨드를 제공하는 단계(S140) 및 뱅크 활성화 시간(tRAS)의 경과 여부를 확인하는 단계(S150)를 포함한다. 여기서, 제1 전압 레벨은 접지 전압보다 높을 수 있다. 예를 들면, 제1 전압 레벨은 외부 전압(Vdd)의 전압 레벨과 일정한 전압(Vth)의 전압 레벨의 합일 수 있다. 외부 전압 레벨은 외부 전압(Vdd)의 전압 레벨을 의미할 수 있다. 제2 전압 레벨은 접지 전압의 전압 레벨과 같거나 높지만, 제1 전압 레벨보다 낮을 수 있다.
구체적으로, 로우 디코더(320)는 커맨드 지연 시간(tRCD)이 경과하기 전까지 제1 전압 레벨의 워드 라인 전압을 선택 워드 라인에 인가할 수 있다(S110). 그리고, 컬럼 디코더(330)는 기준 전압의 전압 레벨에서 외부 전압(Vdd)의 전압 레벨로 증가하는 비트 라인 전압을 비트 라인에 인가할 수 있다(S120). 커맨드 지연 시간(tRCD)이 경과하면(S130, 예), 로우 디코더(320)는 뱅크 활성화 시간(tRAS)이 경과하기 전까지 제2 전압 레벨의 워드 라인 전압을 선택 워드 라인에 인가할 수 있다. 커맨드 지연 시간(tRCD)이 경과하면(S130, 예), 제어 로직(360)은 프리차지 커맨드(PR)를 로우 디코더(320) 및 컬럼 디코더(330)에 제공할 수 있다(S140).
뱅크 활성화 시간(tRAS)이 경과하면(S150, 예), 프리차지 단계(S200)가 수행된다.
프리차지 단계(S200)는, 라이트 리커버리 시간(tWR) 동안 제1 전압 레벨의 워드 라인 전압을 선택 워드 라인에 인가하는 단계(S210), 접지 전압과 동일한 워드 라인 전압을 선택 워드 라인에 인가하는 단계(S220) 및 기준 전압 레벨의 비트 라인 전압을 비트 라인에 인가하는 단계(S230)를 포함한다. 여기서, 기준 전압 레벨은 기준 전압의 전압 레벨이고, 기준 전압은 예를 들어 외부 전압(Vdd)의 절반(Vdd/2)일 수 있다.
구체적으로, 로우 디코더(320)는, 워드 라인 전압의 전압 레벨을 제2 전압 레벨에서 제1 전압 레벨로 변경할 수 있다(S210). 제1 전압 레벨의 워드 라인 전압은 라이트 리커버리 시간(tWR) 동안 인가될 수 있다. 제1 전압 레벨의 워드 라인 전압이 선택 워드 라인에 인가된 뒤, 로우 디코더(320)는 워드 라인 전압의 전압 레벨을 제1 전압 레벨에서 접지 전압의 전압 레벨로 변경할 수 있다(S220). 컬럼 디코더(330)는 외부 전압(Vdd)의 전압 레벨에서 기준 전압(Vdd/2)의 전압 레벨로 감소하는 비트 라인 전압을 비트 라인에 인가할 수 있다(S230).
도 8은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 컨트롤러(200)는 프로세서(210), RAM(220), 에러 정정 회로(230), 호스트 인터페이스(240), ROM(250), 및 플래시 인터페이스(260)를 포함할 수 있다.
프로세서(210)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다.
RAM(220)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 예시적으로, RAM(220)은 버퍼 메모리일 수 있다.
에러 정정 회로(230)는 비휘발성 메모리 장치(100)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성할 수 있다.
에러 정정 회로(230)는, 비휘발성 메모리 장치(100)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트(미도시)는 비휘발성 메모리 장치(100)에 저장될 수 있다.
에러 정정 회로(230)는, 비휘발성 메모리 장치(100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 에러 정정 회로(230)는 패리티(parity)를 사용하여 에러를 정정할 수 있다.
예를 들면, 에러 정정 회로(230)는 LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
에러 정정 회로(230)는 프로그램 동작에서 비휘발성 메모리 장치(100)로 프로그램될 데이터의 에러 정정 코드 값을 계산할 수 있다.
에러 정정 회로(230)는 리드 동작에서 비휘발성 메모리 장치(100)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행할 수 있다.
에러 정정 회로(230)는 페일된 데이터의 복구 동작에서 비휘발성 메모리 장치(100)로부터 복구된 데이터의 에러 정정 동작을 수행할 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(240)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.
ROM(250)은, 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(200)는 플래시 인터페이스(260)를 통해 비휘발성 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(260)를 통해 커맨드(CMD), 어드레스(ADD), 및 제어 신호(CTRL) 등을 비휘발성 메모리 장치(100)로 전송할 수 있고, 데이터를 수신할 수도 있다.
플래시 인터페이스(260)는, 예를 들어 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 9를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 여기서, 복수의 메모리 블록들(MB1~MBk)의 개수는 본 발명의 실시 예들을 설명하기 위한 예시일 뿐, 이에 한정되는 것은 아니다.
메모리 블록들(MB1~MBk) 각각은 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)에 연결될 수 있다.
로컬 라인들(LL)은 로우 디코더(122)에 연결될 수 있다.
로컬 라인들(LL)은 메모리 블록들(MB1~MBk) 각각에 연결될 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 제1 셀렉트 라인, 및 제2 셀렉트 라인들 사이에 배열된 복수의 워드 라인들(word lines)을 포함할 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들(dummy lines), 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들, 및 파이프 라인들(pipe lines)을 더 포함할 수 있다.
비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다.
메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다.
예를 들면, 2차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다.
예를 들면, 3차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로(120)는 전압 생성부(121), 로우 디코더(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지(discharge)할 수 있다. 예를 들면, 전압 생성부(121)는 제어 로직(130)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴 온 전압, 리드 전압, 소거 전압, 및 소스 라인 전압, 프리차지 전압, 페이지 버퍼 펌프 전압, 코어 전압 또는 전원 전압, 미러 전압, 기준 전압 등을 생성할 수 있다.
일 실시 예에서, 전압 생성부(121)는 외부 전원 전압을 레귤레이팅(regulating)하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(121)에서 생성된 내부 전원 전압은 비휘발성 메모리 장치(100)의 동작 전압으로서 사용된다.
일 실시 예에서, 전압 생성부(121)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(121)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 로우 디코더(122)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 로컬 라인들(LL)에 전달할 수 있다. 동작 전압들(Vop)은, 로컬 라인들(LL)을 통해, 선택된 메모리 블록(MB1~MBk)에 전달될 수 있다.
예를 들어, 프로그램 동작 시, 로우 디코더(122)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시, 로우 디코더(122)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시, 로우 디코더(122)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
소거 동작 시, 로우 디코더(122)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(122)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다.
구체적으로 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 동작 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 제1 내지 제n 비트 라인들(BL1~BLn)에 비트 라인 전압을 제공할 수 있다. 비트 라인 전압은 예를 들어, 프로그램 허용 전압 또는 프로그램 금지 전압일 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은, 선택된 워드 라인에 프로그램 전압이 인가될 때, 컬럼 디코더(124) 및 입출력 회로(125)를 통해 데이터(DATA)를 수신할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 수신된 데이터(DATA)를 임시 저장할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 임시 저장된 데이터(DATA)를 선택된 메모리 셀들에 전달할 수 있다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인에 연결된 메모리 셀은 상승된 문턱 전압을 가질 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인에 연결된 메모리 셀의 문턱 전압은 유지될 수 있다.
검증 동작 시에, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 저장된 데이터를 센싱할 수 있다.
리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 저장된 데이터(DATA)를 센싱하고, 센싱된 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력할 수 있다.
소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작 또는 검증 동작 시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 센싱 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 커맨드(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용비트(VRY_BIT<#>)를 출력하여 주변 회로(120)를 제어할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 10을 참조하면, 메모리 카드 시스템(2000)은 메모리 장치(2100), 메모리 컨트롤러(2200), 및 커넥터(2300)를 포함한다.
예시적으로, 메모리 장치(2100)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Transfer Torque Magnetoresistive RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2200)는 메모리 장치(2100)와 연결될 수 있다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2200)는 메모리 장치(2100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2200)는 메모리 장치(2100) 및 호스트(400) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 제어하기 위한 펌웨어를 구동하도록 구성된다. 메모리 컨트롤러(2200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2200)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트(400))와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2200)는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
메모리 장치(2100) 및 메모리 컨트롤러(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드, 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 11은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 11을 참조하면, SSD 시스템은 호스트(400) 및 SSD(3000)를 포함한다.
SSD(3000)는 신호 커넥터(3001)를 통해 호스트(400)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3000)는 SSD 컨트롤러(3200), 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n), 보조 전원 장치(3300), 및 버퍼 메모리(3400)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3200)는 호스트(400)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(400) 및 SSD(3000)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3300)는 전원 커넥터(3002)를 통해 호스트(400)와 연결될 수 있다. 보조 전원 장치(3300)는 호스트(400)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3300)는 호스트(400)로부터의 전원 공급이 원활하지 않을 경우, SSD(3000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3300)는 SSD(3000) 내에 위치할 수도 있고, SSD(3000) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3300)는 메인 보드에 위치하며, SSD(3000)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3400)는 데이터를 임시 저장할 수 있다. 예를 들어, 버퍼 메모리(3400)는 호스트(400)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 맵핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3400)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 12는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 12를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(1000)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 비휘발성 메모리 장치(100)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
100: 비휘발성 메모리 장치
200: 메모리 컨트롤러
300: 휘발성 메모리 장치
400: 호스트
1000: 저장 장치

Claims (15)

  1. 복수의 메모리 셀들;
    복수의 워드 라인들 중 상기 복수의 메모리 셀들에 연결된 선택 워드 라인을 선택하는 로우 디코더;
    복수의 비트 라인들 중 데이터가 저장될 메모리 셀에 연결된 제1 비트 라인 그룹과 데이터가 저장된 메모리 셀에 연결된 제2 비트 라인 그룹을 선택하는 컬럼 디코더; 및
    액티브 구간에서, 상기 로우 디코더를 활성화할 것을 지시하는 액티브 커맨드를 상기 로우 디코더에 제공하고, 상기 복수의 메모리 셀들에 대한 동작을 수행할 것을 지시하는 동작 커맨드를 상기 컬럼 디코더에 제공하는 제어 로직을 포함하되,
    상기 로우 디코더는,
    상기 액티브 커맨드가 제공된 시점부터 상기 로우 디코더가 활성화되는데 지연되는 시간인 커맨드 지연 시간 동안, 접지 전압보다 높은 제1 전압 레벨의 워드 라인 전압을 상기 선택 워드 라인에 인가하고,
    상기 커맨드 지연 시간이 경과된 시점부터 상기 액티브 구간이 종료되는 시점까지, 상기 제1 전압 레벨보다 낮은 제2 전압 레벨의 워드 라인 전압을 상기 선택 워드 라인에 인가하거나 상기 선택 워드 라인을 플로팅하는 휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제어 로직은,
    액티브 이후 프리차지 구간에서, 프리차지할 것을 지시하는 프리차지 커맨드를 상기 로우 디코더 및 상기 컬럼 디코더에 제공하고,
    상기 로우 디코더는,
    상기 프리차지 커맨드가 제공된 시점부터 경과되는 라이트 리커버리 시간 동안, 상기 제1 전압 레벨의 워드 라인 전압을 상기 선택 워드 라인에 인가하는 휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 로우 디코더는,
    상기 라이트 리커버리 시간이 경과된 시점부터 상기 프리차지 구간이 종료되는 시점까지, 상기 접지 전압을 상기 선택 워드 라인에 인가하는 휘발성 메모리 장치.
  4. 제2 항에 있어서,
    상기 프리차지 구간은,
    상기 라이트 리커버리 시간과 비트 라인이 프리차지되는데 지연되는 시간인 로우 프리차지 지연 시간의 합에 대응되는 구간인 휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 제2 전압 레벨은,
    상기 접지 전압의 전압 레벨과 같거나 높은 전압 레벨인 휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 선택 워드 라인은,
    상기 커맨드 지연 시간이 경과된 시점부터 상기 액티브 구간이 종료되는 시점까지, 플로팅되는 휘발성 메모리 장치.
  7. 데이터를 임시 저장하는 휘발성 메모리 장치;
    데이터, 어드레스 및 커맨드를 상기 휘발성 메모리 장치에 제공하는 메모리 컨트롤러를 포함하되,
    상기 휘발성 메모리 장치는,
    복수의 메모리 셀들;
    복수의 워드 라인들 중 상기 복수의 메모리 셀들에 연결된 선택 워드 라인을 선택하는 로우 디코더;
    복수의 비트 라인들 중 데이터가 저장될 메모리 셀에 연결된 제1 비트 라인 그룹과 데이터가 저장된 메모리 셀에 연결된 제2 비트 라인 그룹을 선택하는 컬럼 디코더; 및
    액티브 구간에서, 상기 로우 디코더를 활성화할 것을 지시하는 액티브 커맨드를 상기 로우 디코더에 제공하고, 상기 복수의 메모리 셀들에 대한 동작을 수행할 것을 지시하는 동작 커맨드를 상기 컬럼 디코더에 제공하는 제어 로직을 포함하되,
    상기 로우 디코더는,
    상기 액티브 커맨드가 제공된 시점부터 상기 로우 디코더가 활성화되는데 지연되는 시간인 커맨드 지연 시간 동안, 접지 전압보다 높은 제1 전압 레벨의 워드 라인 전압을 상기 선택 워드 라인에 인가하고,
    상기 커맨드 지연 시간이 경과된 시점부터 상기 액티브 구간이 종료되는 시점까지, 상기 제1 전압 레벨보다 낮은 제2 전압 레벨의 워드 라인 전압을 상기 선택 워드 라인에 인가하는 저장 장치.
  8. 제7 항에 있어서,
    상기 제어 로직은,
    액티브 이후 프리차지 구간에서, 프리차지할 것을 지시하는 프리차지 커맨드를 상기 로우 디코더 및 상기 컬럼 디코더에 제공하고,
    상기 로우 디코더는,
    상기 프리차지 커맨드가 제공된 시점부터 경과되는 라이트 리커버리 시간 동안, 상기 제1 전압 레벨의 워드 라인 전압을 상기 선택 워드 라인에 인가하는 저장 장치.
  9. 제8 항에 있어서,
    상기 로우 디코더는,
    상기 라이트 리커버리 시간이 경과된 시점부터 상기 프리차지 구간이 종료되는 시점까지, 상기 제2 전압 레벨의 워드 라인 전압을 상기 선택 워드 라인에 인가하는 저장 장치.
  10. 제8 항에 있어서,
    상기 프리차지 구간은,
    상기 라이트 리커버리 시간과 비트 라인이 프리차지되는데 지연되는 시간인 로우 프리차지 지연 시간의 합에 대응되는 구간인 저장 장치.
  11. 제7 항에 있어서,
    상기 제2 전압 레벨은,
    상기 접지 전압의 전압 레벨과 같거나 높은 전압 레벨인 저장 장치.
  12. 액티브 단계에서,
    접지 전압보다 높은 제1 전압 레벨의 워드 라인 전압을 복수의 워드 라인들 중 선택 워드 라인에 인가하는 단계; 및
    로우 디코더가 활성화되는데 지연되는 시간인 커맨드 지연 시간이 경과된 후, 상기 제1 전압 레벨보다 낮은 제2 전압 레벨의 워드 라인 전압을 상기 선택 워드 라인에 인가하는 단계를 포함하고,
    상기 액티브 단계 이후 프리차지 단계에서,
    상기 제1 전압 레벨의 워드 라인 전압을 상기 선택 워드 라인에 인가하는 단계; 및
    상기 제1 전압 레벨의 워드 라인 전압이 상기 선택 워드 라인에 인가된 뒤에, 상기 접지 전압과 동일한 워드 라인 전압을 상기 선택 워드 라인에 인가하는 단계를 포함하는 휘발성 메모리 장치의 동작 방법.
  13. 제12 항에 있어서,
    상기 프리차지 단계는,
    라이트 리커버리 시간과 비트 라인이 프리차지되는데 지연되는 시간인 로우 프리차지 지연 시간의 합에 대응되는 구간인 휘발성 메모리 장치의 동작 방법.
  14. 제13 항에 있어서,
    상기 프리차지 단계에서, 상기 제1 전압 레벨의 워드 라인 전압을 상기 선택 워드 라인에 인가하는 단계는,
    상기 라이트 리커버리 시간 동안, 상기 제2 전압 레벨에서 상기 제1 전압 레벨로 변경된 워드 라인 전압을 상기 선택 워드 라인에 인가하는 휘발성 메모리 장치의 동작 방법.
  15. 제12 항에 있어서,
    상기 제2 전압 레벨은,
    상기 접지 전압의 전압 레벨과 같거나 높은 전압 레벨인 휘발성 메모리 장치의 동작 방법.
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