TW299443B - - Google Patents
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Description
A7 B7 五、發明説明(1 ) 〔產業上之利用領域〕 本發明係有關非揮發性半導體裝置。特別關於用以多 値記憶的寫入動作及讀出動作之感測放大器(sense αιηρ-ί i f i e r ) 0 經濟部中央標準局員工消费合作社印製 〔習知 非 會消失 總括抹 晶體型 電晶體 磁碟之 在 NAN 有漂浮 Μ 1 6 數元線 線S。 格Μ 1 1 6 , S L 1 S L 2 技藝〕 揮發性半 的優點, 除之非揮 之數元型 構成記憶 代替用途 一開始, 導體記 故近年 發性半 非揮發 格。結 等有所 說明已 記憶器 D型快閃 閘的Μ 0 S電晶 連接成串聯,一 B L,而 各別的電 〜Μ 1 6 選擇電晶 ,而選擇 多端經 晶體係 之控制 髏Q 1 電晶體 憶裝置因 來需求大 導體裝置 性半導體 果,將能 期待。 往的非揮 。亦即, 體而成之 端經由選 由選擇電 形成在同 電極係連 #的控制 Q 2 '之 各個記憶格Ml〜Ml 6具 臨限値,該臨限値係在保持* 〇 具有切斷《源時資料也不 幅度地增加。電性地能夠 的快閃記憶器,係和2電 記憶裝置不同,能夠以1 縮小記憶格。對大容置的 發性半導體記憶裝置之 如圖8 (a)所示,由具 非揮發性的記憶格Μ 1〜 擇電晶體Q 1 ' 連接在 晶體Q2#連接在共同源 一之井W上。各別的記憶 接在字線WL1〜WL 電極係連接在選擇線 控制電極係連接在選擇線 有根據其所保持的資料之 〃資料時係設定爲0V以 請 先 閲 讀 背 面 之 注 意 事 項 再 填 裝 頁 訂 本紙張尺度遄用中國國家標车(CNS ) A4規格(210X297公釐) 經濟部中央樣準局員工消嗲合作社印装 五、 發明説明 (2 ) 上 5 V 以 下 而 保 持 1 資 料 時 係 設 定 爲 0 V 以 下 ( 更 適 切 9 係 爲 了 使 之 具 有 某 程 度 的 邊 限 而 設 定 爲 比 此 小 之 範 園 ) 0 此 等 記 憶 格 的 臨 限 値 之 個 數 分 佈 係 如 圖 8 ( b ) 所 示 〇 再 者 9 圖 9 係 把 讀 出 抹 除 及 寫 入 動 作 時 施 加 在 記 憶 格 的 電 壓 製 成 表 者 0 在 讀 出 動 作 時 , 係 在 開 始 時 將 數 元 線 B L 預 充 電 成 5 V 9 使 之 成 爲 漂 浮 狀 態 接 著 9 在 選 擇 線 S L 1 將 5 V , 在 選 擇 記 憶 格 的 字 線 W L 將 0 V 在 非 選 擇 記 憶 格 之 字 線 W L 把 5 V 9 在 選 擇 線 S L 2 將 5 V f 在 井 W 把 0 V * 在 共 同 源 線 將 0 V 施 加 0 於 是 , 選 擇 記 憶 格 以 外 的 全 部 電. 晶 體 ( 包 含 非 選 擇 記 億 格 ) 將 會 0 N 0 選 擇 記 億 格 保 持 % 0 雖 時 該 記 憶 格 將 成 爲 非 導 通 而 數 元 線 之 電 位 將 維 持 5 V 而無 變 化 9 但 是 當 保 持 1 時 因 會 成 爲 導 通 9 故 數 元 線 將 會 放 電 而 降 低 電 位 0 賫 料 之 察 覺 將 根 據 檢 出 讀 出 時 的 數 元 線 電 位 而 進 行 〇 在 抹 除 動 作 時 9 將 在 選 擇 線 S L 1 把 0 V 9 在 記 憶 格 的 字 線 W L 將 0 V , 在 選 擇 線 S L 2 把 0 V 9 在 井 W 將 1 8 V 9 在 共 同 源 線 S 把 1 8 V 予 以 施 加 〇 於 是 9 在 漯 浮 閘 和 井 間 會 隔 著 閘 絕 緣 膜 通 隧 道 電 流 9 臨 限 値 將 成 爲 0 V 以 下 0 在 寫 入 動 作 時 9 將 根 據 寫 入 資 料 施 加 不 同 電 壓 0 亦 即 ♦ 在 寫 入 0 ( 使 臨 限 値 移 位 時 ) 將 在 數 元 線 B L 施 加 0 V > 而 在 寫 入 % 1 雔 ( 不 使 臨 限 値 移 位 時 ) 將 在 數 元 線 本紙张尺度逋用中國國家標率(CNS ) A4規格(210X297公釐)-5 - 2\Jd443 ;'Ί 五、發明説明(3 ) BL施加9V。在選擇線SL1把1 IV,在選擇記憶格 的字線WL將1 8V,在非選擇記憶格之字線WL把9V ,在選擇線SL2將0V,在井W把0V,在共同源線將 0V施加。結果,從選擇電晶體Q1至記憶格Ml 6的所 有《晶體將會導通,而成爲和數元線成爲同電位(不考慮 電晶體之臨限値降低),因此,在數元線BL施加0V的 記憶格在通道和控制電極之間將有1 8 V的高電壓,而會 通隧道電流。臨限値會向正方向移位。同時,在數元線 B L施加9 V之記憶格,因通道和控制電極之間只有9 V ,故抑制臨限値向正方向的移位。 圚7爲顯示已往之非揮發性半導體記憶裝置的主要部 份之電路圚,爲將數元線3條份取出顯示者。 根據圖7時1數元線份的電路將如下地構成。亦即, 係由暫時保持寫入資料之正反器電路1 (圚中爲1 一 X : 經濟部中央樣準局貝工消费合作社印製 X爲1〜3),和數元線BL (圖中爲BLx; X爲1〜 3),和連接在數元線BL的NAND型記憶格2,和將 數元線B L充電之P通道電晶體Q 3 ^ ,和連接數元線 BL與正反器電路1的電晶體Q4 —,和在正反器電路1 之數元線B L與相反側的節點與Ο V之接地電位間連接成 串聯的電晶體Q7 > ,Q8 >而成。以該電晶髏Q7 —, Q 8 >構成强制反轉裝置。電晶體Q 7 >之閘極係連接在 數元線B L。 在所有的電晶體Q 3 >之閘極將連接0 1信號線,該 電晶镫Q 3 >係構成充電裝置。同時,在所有的電晶酱 1 本紙張尺度適用中國國家揉準(CNS ) A4規格(2丨0X297公釐) 五、發明説明(4 ) Q 4 >的閘極將連接>2信號線,而在Q 8 >之閘極將連 接0 3信號線。在時鐘發生《路1 7,將把4 1、4 2, 沴3各信號線以所定之時機驅動控制。 電晶體Q 3 >的源極,係連接在寫入動作時將成爲 9V,此外時將成爲5V之電源。同時,正反器電路的電 源亦係寫入動作時爲9 V,此外時爲5 V。 以上,係說明1格·1數元記憶方式的半導髏記憶裝 置。 可是和磁碟之毎1數元的成本有將近10倍之差,不 可否認地構成1格·1數元記憶方式的半導髏記憶裝置時 ,成本還是很禺貴。 爲此雖然也有推進微細化之方法,但是爲此的技術開 發將褥要時間。 〔發明所要解決之課題〕 經濟部中央橾準局員工消簧合作社印製 如以上所述,在1個記憶格記憶1數元時,和磁碟的 成本差依然很大,爲了縮小成本差雖然採用微細加工技術 即可,但是具有需要龐大的設備投資,和開發新技術之問 題° 本發明之目的,係在提供去除如此之缺點,也不需要 用微細加工技術和新的製造技術之低成本的非揮發性半導 體記憶裝置。 〔爲了解決課題之裝置〕 本紙張尺度逍用中國國家梯準(CNS ) A4规格(210X297公釐) __B7_ 五、發明説明(5 ) 爲了達成上述目的,在本發明,將提供其特徽爲,使 之能在1條數元線連接2個正反器電路,具有在讀出時, 分別閂扣多値記憶的資料之L S B和MS B,同時在寫入 時把L S B和MS B所加載的資料在記憶格做爲多値賫料 寫入之裝置的非揮發性半導《記憶裝置。 詳言之,主要係在具有分別保持第1資料和第2賫料 的第1正反器電路與第2正反器,和連接在此等正反器鼇 路之數元線與記憶格的非揮發性半導體裝置,提供其特徽 爲將下位數元之讀出及資料加載以第1正反器進行,而把 上位數元的讀出及資料加載以第2正反器進行之非揮發性 半導雔記憶裝置。在此,記憶格爲將賫訊保持2數元以上 的多値記憶,在讀出時以上位數元之感測(sense ),下 位數元的感測之順序進行,下位數元的讀出時,將根據上 位數元之資料使下位數元感測用閂扣資料之値變化。同時 ,在寫入時,將以上位數元,下位數元之順序把資料寫入 0 經濟部中央標準局員工消费合作社印製 亦即,本發明的非揮發性半導髗記憶裝置,係由具有 漂浮閘根據其臨限値採取第1至第4範圍而記憶4値資料 之記憶格,和連接在記憶格之數元線,和連接在數元線之 第1記憶電路,和連接在數元線的第2記憶電路,和連接 在第1及第2記憶電路之資料線構成,在讀出資料時,將 在第1步驟,檢出臨限値屬於第1及第2範園或第3及第 4範園將其檢出結果保持在第1記憶電路,而在第2步驟 ,如果在第1步驟已檢出臨限値存在於第1及第2範圍中 本紙張又度逋用中國國家橾準(CNS ) A4規格(2丨OX297公釐) 五、發明説明(6 ) 之—則更檢出其臨限値係屬於第1範園或第2範圍而把其 檢出結果保持在第2記憶電路,如果在第1步驊檢出臨限 値係在第3及第4範園中之一則更檢出其臨限値屬於第3 範圍或第4範園而將其檢出結果保持在第2記憶電路。並 且,在連績第2步騍的第3步驟依序將保持在第1及第2 記憶電路之資料經由前述資料線轉移。 經濟部中央標準局負工消费合作杜印製 同時,將提供一種非揮發性半導體記憶裝置,主要係 由具有漂浮閘根據其臨限値採取第i至第4範園而記憶4 値賫料的記憶格,和連接在記憶格之數元線,和連接在數 元線的第1記憶電路,和連接在數元線之第2記憶電路, 和連接在第1及第2記憶電路的資料構成,其特徽爲,在 賫料讀出時,在第1步驟,如果保持在第1記憶電路之賫 料爲第1電平時,將臨限値設定在第1範園,如果保持在 第1記憶電路的資料爲第2位準時則把臨限値設定在第3 範園,在第2步驟,如果在第1步驟臨限値設定在第1範 圍,而保持在第1記慷電路的資料爲第1位準時,將臨限 値設定在第1範園,如果保持在第1記憶電路之資料爲第 2位準時把臨限値設定在第2範園,如果在第1步騄臨限 値係設定在第3範圍,而保持在第1記憶電路的資料爲第 1位準時,將臨限値設定在第3範圍,而保持在第1記憶 電路之資料爲第2位準時將臨限値設定在在第4範園者。 〔作用〕 根據本發明時,只需將感測放大器之數毎數元線設置 本紙張尺度適用中國國家橾準(CNS ) A4规格(2丨0X297公釐) 五、發明説明(7 ) 2個,就能在1記憶格記億2數元的資料,不裔要用特別 新之微細技術而能降低半導體記億裝e的製造成本。 再者,如果採取1/2行(colun)之選擇方式時,能 夠使感測放大器之數成爲毎數元線1個。 同時,讀出時和寫入時也能夠把MSB,LSB的資 料直接不加工地從输入緩衝器和输出緩衝器出入。 〔實施例〕 以下,參考圖面說明本發明的實施例。 圖6 ,係顯示有關本發明的第1實施例之非揮發性半 導髏記憶裝置的全體電路構成之《路方塊圖。第1資施例 爲NAND型快閃記憶器之例。亦即,非揮發性半導髓記 憶裝置1 0,係由記憶格陣列1 1,列解碼器1 2,感測 電路及寫入資料閂扣1 3,行解碼器1 4,行閘1 5,升 壓電路1 6,控制電路1 7,Z/0緩衢器1 8而成。 經濟部t央樣準局員工消费合作社印製 記憶器陣列11係如上述的多數之NAND型記慷格 配設成矩瘅狀,在直方向有數千條數元線B L,在横方向 有數千條字線配列。將該字線根據從外部输入之位址選擇 者爲列解碼器1 2。感測電路及寫入資料閂扣1 3係一端 連接在數元線,他端係經由行閘1 5連接在I /0緩衝器 1 8。行解碼器1 4將根據從外部输入的位址控制行閘 1 5,選擇數元線反對應之感測電路和寫入資料閂扣電路 。升壓電路16將供給寫入動作和抹除動作所需要的高電 壓。控制電路1 7將控制寫入’抹除’讀出ίϋ作等°同時 本紙伕尺度適肉中國國家標準(C.NS ) Α4規格(210Χ 297公釐)-_ 五、發明説明(8 ) ,Z/0緩衝器1 8將抹取和晶片外部之介面。 圖1爲顯示本發明的非揮發性半導體記憶裝fi之主要 部份的《路圖,考慮在讀出時例如選擇數元線BLR,而 使BLL成爲非選擇之情況。此時3£81?爲而 Q7M0N' SEBL 爲、L# 而 Ql 7 爲 OFF 的狀態 。讀出係以下述3階段之方法進行。(1 )首先以讀出 MSB (=Most Significant Bit =上位數元)的感測放 大器MSEN讀出MSB。(2)接著把MSB=1時之 LSB (Least Significant Bit =下位數元)以感測放 大器LSEN讀出。(3)最後把MSB=0時的LSB 以L S EN讀出。根據以上將在感測後把MS B之資料閂 扣在MSEN內,而將LSB的資料閂扣在LSEN內。 以下參照圖1和圖2 ,說明2値(4個狀態)之讀出方法 0 (1 ) M S B之讀出 經濟部中央標準局貞工消费合作社印製 使讀出時選擇的記憶格(cell)之控制閘的電位成爲 V REF 2 (例如1 . 0 V )。因狀態1和狀態2時之臨限 値分佈皆比VREF2小故將流通格電流,因數元線B L R 及BLO,BLMO將成爲0V,故AM將成爲0V而讀 出MSB= 1進行閂扣。一方面,因狀態3和狀態4時的 臨限値分佈皆比VREF2高,故將不會流通格電流,將成 爲數元線BLR,BLO,BLMO爲〃之狀態(例 如Vcc),氰晶體Q1將會ON而MS亦爲,故 本紙張尺度適用中國國家揉準(CNS ) Α4規格(210Χ297公釐) A7 B7 五、發明説明(9 ) BM將從Vcc成爲Vss· A η將從Vss成爲Vcc,故將讀 出M S B = 0而進行閂扣。 請 -先 閲 讀 背 之 注 意 事 項 再 填 f裝 Ά (2)MSB=1時之LSB讀出 L S B讀出用感測放大器L S EN也在讀出前,先在 節點B L預充電爲Vcc,在節點A L預充電爲Vss。 (2 - 1)MSB—1,LSB— 1 (狀態 1)之感測動 作 訂 使控制閘的籩位成爲VrefI (例如OV)。狀態1 時因臨限値分佈比VREF1低,故有格電流而數元線B L ,及BLO,BLLO將成爲OV,故AL將成OV讀出 v L S B = 1而閂扣。 線 (2 — 2)MSB=1,LSB=0 (狀態 2)之感測動 作 經濟部中央樣準局員工消费合作社印製 使控制閘的電位成爲VrefI (例如OV)。狀態2 因臨限値分佈比VREF1高故無格電流,數元線B L L及 BLO,BLLO將成爲狀態,故電晶髏Ql 1將 會ON,LS 1也因係'Η'故BL將從V cc放電爲V ss V",A L將從V ss成爲V cc而讀出L S B = 0進行閂扣。 (2 — 3)MSB=0,LSB=l (狀態 3)之感測禁 止動作 本紙張尺度適用中國國家揉準(CNS)A4規格( 210X297公釐)-12 - A7 B7 經濟部中央標準局員工消賫合作社印製 五、 發明説明(10 ) 1 1 使 控制閘 的 電位 成 爲ν REF 1 (例如0 V ) °因狀態 1 1 3 時 之 臨限値 分 佈比 V REF1高故無格電流,因數元線 I B L R 及B L 〇 ,Β L LO將成爲的狀態(例如 /—ν 請 1 1將會〇N ’因LS 1亦爲 Jt 1 V C C )故電 晶 體Q 1 閲 讀 1 | 故 B L 將從V C C 向V S S 放電A L將從V ss向V cc暫時閂扣 背 之 1 1 〇 可 是 此後, 1 C = (Vcc+Vth以上之電位)且 注 意 事 1 1 根 據 供 給C = 0 V而 將 AM的資訊傳至A L °亦即,如果 項 再 Λ 1 1 A Μ = V C C ( Μ SB = 〇 )時Q 3 2之電晶體將會0 N, 裝 畜1 本 來 A L閂扣 爲 V C C 的 狀態會放電而向Vss,BL將從 1 I V S S 成爲V C C ’ 而後匿爲讀出前之預充鼇狀態。 1 1 1 以 上在( 2 -1 ) ,(2-2)將進行MSB=1時 1 1 的 - 訂 L S B之感 測 〇 1 1 ( 2 一 4 ) Μ S B = 0 ,LSB=〇 (狀態4)之感測禁 1 I 止 動 作 1 線 使控制 閛 的電 位 成爲VREF1 (例如0V)。因狀 ν | 1 態 4 時 臨限値 分 佈比 V refl高故無格電流,因數元線 1 1 B L R 及B L L 0, Β LLO將成爲之狀態(例如 1 1 V C C ) 故電晶體Q ] 1 將會ON,因LS 1亦爲 1 1 故 Β L 將從V C C 向V S S 放電而A L將從V ss暫時閂扣爲 - 1 | V C C C 可是此後爲/C= ""H' (Vcc+Vth#上之電 .. 1 I 位 且 供 給C = 0 V, 而 將AM的賫訊傳至AL。亦即,如 - 1 1 I 果 爲 A Μ = V C C (Μ S B=0 )則Q3 2之電晶體將會 1 1 0 Ν 而 A L原 來 閂扣 爲 Vcc的狀態將放電向Vss,B L將 1 1 本紙張尺度逋用中國國家梂準(CNS ) A4規格(21 Ox 297公釐) A7 B7 2^0443 五、發明説明(11 ) 從Vss成爲Vcc,而復置成讀出前之預充電狀態。 以上,在(2 — 2〉(狀態3) ,(2 — 4)(狀態 4 )的操作MS B = 0時將禁止LS B之感測’而進行回 復至預充電狀態之操作。 (3)MSB=0時之LSB讀出 該讀出模式時,使C從V cc成爲〇,使Q 3 0成爲 OFF,/C從0V成爲Vcc,事先使Q3 2之電晶體成 爲0 F F狀態。 \/3 — 1)MSB=0,LSB=1 (狀態 3)之感測動 作 使控制閘的電位成爲V REF 3 (例如2 V )時,因狀 態3之臨限値分佈比V REF低故將有格電流,數元線 BLR及BLB,BLLO將成爲0V,故AL將成爲 0V而讀出LSB=1進行閂扣。 (3 — 2)MSB=0 ,LSB=〇 (狀態 4)之感測動 作 使控制閘的電位成爲VREF3 (例如2 V )時,因狀 態4時之臨限値分佈比VREF4高故無格電流流通,因數 元線BLR及BLO,BLLO將成爲(例如 Vcc)故電晶髖Ql 1將會ON,因LSI亦爲'Η#故 B L將從Vcc向Vss放電,A L將從Vss成爲Vcc而讀出 -14 - 請 -先 閲 讀 背 it 之 注 意 事 項 再 Ά
iT 線 經濟部中央標準局員工消费合作社印製 本紙張尺度逋用中國國家標窣(CNS ) A4规格(21〇Χ297公簸) A7 B7 五、發明説明(12 ) VL S B = 0進行閂扣。 (3 — 3)MSB=1,LSB=1 (狀態 1)時之非感 測動作 使控制閘電位成爲VREF3 (例如2V)時,因狀態 1時之臨限値分佈比VREF4低,故將流通格電流,數元 線電位BLR及BLO,BLLO將成爲0V,故Ql 1 的電晶體將不會ON而保持(2 — 1 )之感測後狀態。 ,-(3 - 4)MSB=1 ,MSB=0 (狀態 2)時之非感 測動作 因和上述(3—3)相同的理由Ql1將不會ON而 會保持(2 - 2 )之感測後的狀態。 . 根據以上之(1) ,(2) ,(3)的3階段之感測 V’
動作,在MS B用感測放大器MS EN將會閂口 MS B的 資訊,而在L S B用感測放大器L S E N將會閂扣L S B 請 先 閲 讀 背 之 注 意 事 項 再 填 氺 頁 訂 線 訊 資 之 經濟部中央標準局貝工消费合作杜印製 ^ 行 進 法 方 的 同 相 往 已 和 以 作將 動除 入抹 寫} 和 1 除一 抹 4 抹 括 總
態 狀 爲 成 將。 態 1 狀 II 之 Β 後 S 除 L B S Μ 爲 成 將 時 此 行 進 序 順 的 述 下 以 將 入 寫 \ly 2 本紙張尺度適用中國國家標举(CNS ) A4規格(210 X 297公釐)_ A7 B7 五、發明説明(13 ) 要寫入之資料將從输入載入,MS B的資料將閂扣在 MSEN,而LSB之資料將閂扣在LSEN。 資料的寫入將以下述之3階段進行。 (4 一 2 — 1 ) MSB的賫料之寫入及驗證 ^閂扣在MS EN的MSB之賫料,將根據使圖1的電 晶體Q3,Q6,Q7 ON而轉移至BLR。如果 8 1^尺爲時向選擇之格將成爲'1#資料(D — type ),如果爲則在選擇之格將會注入電子而成爲 資料(E — type)。該MSB寫入後的各狀態之臨 限値分佈的情形將成爲如圖3所示。 MSB的資料之驗證,能夠以和(4一2—1)的 MS B的讀出相同方法進行。但是VREF2做爲驗證電位 ,例如取0 . 2V之邊限而做爲1 . 2V。 (4 — 2 — 2 )然後進行MSB=1時的LSB=0 之寫入。此時,使之禁止對MSB = 0的狀態(圖3之狀 態3和狀態4)之寫入。 在L S EN載入有L S B的資料。但是將與此相同之 資料直接轉移至M S E N。 因此,此時在MS ΕΝ和L S ΕΝ閂扣有LS Β的資 料。轉移(複製)係根據在圊1將Q7和Q1 7成爲 OFF 狀態,使 Q1 3,Q1 6 ,Q6,Q3 成爲 OFF 狀態而可能。 然後將Q 6切斷而把MS ΕΝ切離。 16 - (請先閱讀背面之注意事項再填 裝. ?- 訂 線 經濟部中央標準局員工消着合作社印袈 本紙張尺度適用中國國家揉準(CNS ) Α4規格(210Χ297公釐) 五、 發明説明 〔14 ) 使 Q 7 和 Q 1 6 閉 合 5 使 Β L R 和 L S E Ν 連 接 而在 選 擇 的 控制 閛 電 位 供 給 接 地 電 位( V S S = 0 V ) 從記 憶 格 贖 出 在 ( 1 ) 先 前 寫 的 Μ S Β之 資 料 • Μ S B 爲 0時 > 讀 出 後 的 數 元 線 電 位 將 如 圖 1 1所 示 地 成 爲 V Μ ,不論 L S Β 如 何 將 禁 止 寫 入 〇 寫 入 該 資 料 時 9 將 會 只 寫 入 狀態 2 0 驗 證 將 在 V R Έ ;F L加上例如 〕 2 V而進行驗證< 3 ( 4 一 2 — 3 ) 進 行 Μ S Β =0 時 的 L S Β = 1 之寫 入 0 此 時 9 對 Μ S Β = 1 ( 圖 3 的狀 態 1 和 狀 態 2 ) 將使 之 禁 止 寫 入 0 使 用 L S Ε Ν 從 記 憶格 將 先 前 在 ( 4 一 2 -. 1 ) 寫 的 Μ S Β 之 資 料 反 轉 讀 出 而使 之 閂 扣 0 通 常 在 讀出 時 > 係 使 L S 1 成 爲 % Η 歸 而 使 Q 1 2 閉 合 9 但 是 將 使 L S 2 成 爲 % Η 雜 使 Q 3 3 閉 合 而進 行 反 轉 讀 出 0 雖 然 Μ S Β 的 反 轉 讀 出 資 料 將 會 閂 扣 ,但 是 把 該 賫 料 轉 移 (複 製 ) 至 Μ S Ε Ν 0 在 Μ S Ε Ν 閂 扣 有 從 L S Ε Ν複 製 的 L S Β 之 資 料, 直 接 以 此 狀 態 讀 出 Μ S Β 的 資 料 時, 讀 出 後 之 A Μ ( Μ S Ε Ν 內 ) 的 電 位 將 成 爲 如 圖 12 所 示 9 在 寫 出 時 ,狀 態 1 和 2 將 成 爲 數 元 線 電 位 變 成 V Μ 而會禁止寫入c ) 將 只 有 狀 態 4 會 寫 入 而 成 爲 如圖 5 所 示 0 驗 證 將 在 V R ε ^例如供給2 2 V而進行c 以 上 9 將 完 成 一 次 的 抹 除 9 和3 階 段 之 寫 入 9 和 對根 據 重 覆 驗 證 而 選 擇 的 記 憶 格 之 4 値的 資 料 ( 2 數 元 ) 之寫 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -17 - A7 __B7_ 五、發明説明(15 ) 入。 〔發明之效果〕 如以上所述,使用本發明時將能夠不W要大幅度增加 電路規模,同時也不需要使用微細加工技術,而容易地進 行多値記億格之臏出,寫入,驗證,結果能夠實現低成本 的非揮發性半導體記憶裝置。 再者,本申請專利範圍的各構成元件所附記之圖面參 照記號,係用以使本申請專利發明容易理解者,並非意圚 把本申請專利發明的技術性範圍限制在圚面所圖示之實施 例者。 圖面之簡單說明 〔圖1〕 v 係顯示有關本發明的實施例之非揮發性半導饈記憶裝 置的主要部份之鼇路圖。 經濟部中央標準局貝工消贅合作社印製 〔圚2〕 v爲顯示2數元(4値)之記憶格的臨限値分佈之圚。 〔圖3〕 爲顯示MS B資料寫入後之記憶格的臨限値分佈之圖 -18 - 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) A7 B7 五、發明説明(16 ) 圖 4〕 爲顯示MSB=1時的LSB資料寫入後之記億格的 臨限値分佈之圖。 ^8 5〕 爲顯示MS B = 0時的L S B資料寫入後之記億格的 臨陳値分佈之圇。 圖 爲顯示本發明的全體髦路構成之圚。 請 先 閱 背 Λ 之 注 意 事 項 再 . 订 經濟部中央標準局貝工消费合作社印«. 爲顯示習知例的半導體記憶裝置之主要部份的圚。 π圇 (a )爲顯示NAND型快閃記憶器的格構造之電路 圖 (b )爲顯示(a )的記憶格之臨限値分佈的個數分 佈之分佈圖。 圇 係把圖8的在記憶格之讀出1,抹除,及寫入動作時 施加在記憶格的電壓做爲表顯示之圖。 本紙浪尺度逋用中國國家標準(CNS ) Α4規格(210X297公釐) -19 A7 __B7 五、發明説明() 17 〔圖 1 0〕 V. 爲顯示抹除,寫入動作之圓。 V(圖 1 1〕 係說明本發明的動作之圖表。 ''{圓 1 2〕 係說明本發明的動作之圖表。 〔記號之說明〕 Q Μ 0 S 電晶體 CELL 記憶格 I 0,I Ο B 賫料線 B L 數元線 經濟部中央樣準局員工消费合作杜印製 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X 297公釐) -20 -
Claims (1)
- ABCD 經濟部中央揉準局貝工消身合作社印装 六、申請專利範圍 \j/.—種非揮發性半導體記億裝置,主要係,具有分 別保持第1資料和第2資料的第1正反器電路和第2正反 器電路,與連接在此等正反器電路之數元線和記憶格的非 揮發性半導體記憶裝置,其特擞爲, 將下位數元的讀出及資料載入以第1正反器進行,而 把上位數元之讀出及資料載入以第2正反器進行。 Y.如申請專利範園第1項所述之非揮發性半導體記 慷裝置,其中,前述記憶格,係將賫訊保持2數元以上之 多値記憶。 少.如申請專利範園第1項所述之非揮發性半導體記 憶裝置,其中,在讀出時,將以上位數元的感測,下位數 元之感測的順序進行。 如申請專利範園第1項所述之非揮發性半導髏記 憶裝置,其中,具有下位數元的讀出時,根據上位數元之 資料使下位數元感測用閂扣資料的値變化之裝置。 §/.如申請專利範圍第1項所述之非揮發性半導體記 憶裝置,其中,在寫入時,將依照上位數元,下位數元的 順序寫入資料。 V . —種非揮發性半導髏記億裝置,其特徽爲, 由具有漂浮閘其臨限値根據採取第1至第4範圍而記 億4値資料之記憶格, 和連接在前述記憶格的數元線, 和連接在前述數元線之第1記憶電路, 和連接在前述數元線之第2記憶《路, 本紙張尺度通用中國«家橾準(CNS ) A4規格(210父297公釐^ Z~ " (請先«讀背面之注$項再填寫_ 裝. 订 線 A8 B8 C8 D8 經濟部中央梂準局負工消费合作社印裂 六*、♦請專利範圍 、 和與前述第1及第2記憶電路連接的資料線構成, 在臏出資料時, 將在第1步驟,將檢出前述臨限値屬於前述第1及前 述第2範圍或屬於前述第3及前述第4範圍而把其檢出結 果保持在前述第1記憶氰路,. 在第2步驟,如果在前述第1步驟已檢出前述臨限値 存在於前述第1及前述第2範園中的一方時則更檢出其瞄 限値係屬於前述第1範園或前述第2範園之何者而把其檢 出結果保持在前述第2記憶電路,如果在第1步媒已檢出 前述臨限値存在於前述第3及第4範園中的一方時則更檢 出其臨限値屬於前述第3範函或第4範園之何者而把其檢 出結果保持在前述第2記憶電路。 如申請專利範園第6項所述之非揮發性半導髖記 憶裝置,其中,在連接前述第2步蹂的第3步驟,依序將 保持在前述第1及第2記憶電路之賫料,經由前述賫料線 轉移。 V. —種非揮發性半導髖記億裝置,其特徽爲, 由具有漂浮閘其臨限値根據採取第1至第4範圍而記 憶4値資料之記憶格, 和連接在前述記憶格的數元線, 和連接在前述數元線之第1記憶電路,· 和連接在前述數元線之第2記憶電路, 和與前述第1及第2記憶電路連接的賫料線構成, 在讀出資料時, 請 先 閲 面 之 注 ί 訂 線 本紙張尺度逋用中國國家櫺丰(CNS ) Α4规格(210X297公釐) -22 - 經濟部中央標準局負工消jk合作社印製 A8 B8 C8 D8 六、+請專利範圍 在第1步驟,如果保持在前述第1記憶電路的資料爲 第1準位時,將前述臨限値設定在前述第1範圈,如果保 持在前述第1記憶電路之賫料爲第2準位時,將前述臨限 値設定在前述第3範園, 在第2步驟,如果以前述第1步驟將前述臨限値設定 在第1範圍,而前述保持在第1記憶電路的賫料爲第1準 位時,把前述臨限値設定在第1範圍,如果前述保持在第 1記憶電路的資料爲第2準位時把前述臨限値設定在前述 第2範園,如果在前述第1步驟前述臨限値設定在前述第 3範圍,而前述保持在第1記憶電路之賫料爲第1位準時 ,將前述臨限値設定在前述第3範園,而前述保持在第1 記憶電路的資料爲第2位準時,則將前述臨限値設定在第 4範園。 3 2 本紙張尺度逋用中國國家梯準(CNS ) A4規格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11667695A JP3153730B2 (ja) | 1995-05-16 | 1995-05-16 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW299443B true TW299443B (zh) | 1997-03-01 |
Family
ID=14693130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085106524A TW299443B (zh) | 1995-05-16 | 1996-05-31 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5751634A (zh) |
JP (1) | JP3153730B2 (zh) |
KR (1) | KR100256616B1 (zh) |
CN (1) | CN1096081C (zh) |
TW (1) | TW299443B (zh) |
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JP3311092B2 (ja) * | 1993-07-23 | 2002-08-05 | 株式会社東芝 | 多値メモリ |
-
1995
- 1995-05-16 JP JP11667695A patent/JP3153730B2/ja not_active Expired - Lifetime
-
1996
- 1996-05-15 US US08/647,629 patent/US5751634A/en not_active Expired - Lifetime
- 1996-05-16 KR KR1019960016353A patent/KR100256616B1/ko not_active IP Right Cessation
- 1996-05-16 CN CN96105871A patent/CN1096081C/zh not_active Expired - Fee Related
- 1996-05-31 TW TW085106524A patent/TW299443B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR960042759A (ko) | 1996-12-21 |
JPH08315586A (ja) | 1996-11-29 |
CN1096081C (zh) | 2002-12-11 |
JP3153730B2 (ja) | 2001-04-09 |
KR100256616B1 (ko) | 2000-05-15 |
CN1141491A (zh) | 1997-01-29 |
US5751634A (en) | 1998-05-12 |
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