KR100584063B1 - 캐패시터 상부 금속 식각 방법 - Google Patents

캐패시터 상부 금속 식각 방법 Download PDF

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Abstract

본 발명은 캐패시터의 상부 금속층을 안정적으로 식각할 수 있는 캐패시터 상부 금속층 식각 방법에 관한 것이다.
본 발명의 캐패시터 상부 금속 식각 방법은 소정의 소자가 형성된 기판상에 하부 금속층, 하부 질화막, 상부 금속층 및 상부 질화막을 형성하고 패턴을 형성하는 단계; 상기 패턴을 이용하여 CHF3, Ar 및 N2의 조합으로 상부 질화막을 식각하는 단계; 상기 패턴을 이용하여 CHF3, Ar 및 N2의 조합으로 상부 금속층을 50% 이상 과도 식각하는 단계; 상기 패턴을 이용하여 Cl2, CHF3 및 Ar의 조합으로 상부 금속층을 식각하는 단계; 및 상기 패턴을 이용하여 CHF3 및 Ar의 조합으로 하부 질화막을 식각하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 캐패시터 상부 금속 식각 방법은 MIM 특성의 안정성 및 향상성을 도모할 수 있어 단위 공정의 안정성을 확보할 수 있는 효과가 있다.
캐패시터, 식각

Description

캐패시터 상부 금속 식각 방법{Method for etching upper metal of capacitor}
도 1 내지 도 2는 본 발명에 의한 캐패시터의 상부 금속층 식각 방법의 공정 단면도.
본 발명은 캐패시터 상부 금속 식각 방법에 관한 것으로, 보다 자세하게는 CHF3, Ar 및 N2의 조합으로 50% 이상 과도 식각하여 캐패시터의 상부 금속층을 형성하는 것에 관한 것이다.
최근에 반도체 소자의 고집적화가 급진전됨에 따라 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 점점 감소하고 있다. 예를 들어, 256Mb의 DRAM의 경우 셀 면적은 0.5㎛2이며, 이 경우 셀의 기본 구성요소 중의 하나인 캐패시터의 면적은 0.3㎛2 이하로 작아져야 한다.
이와 같은 반도체 소자의 집적도 향상에 따라 작은 면적에 높은 캐패시턴스를 확보하기 위해서 높은 유전상수를 갖는 유전막으로 캐패시터를 형성하거나 유전막을 얇게 형성하거나 또는 캐패시터의 단면적을 증가시키는 방법이 제시되고 있다.
캐패시터의 단면적을 증가시키기 위해서 적층형 캐패시터 또는 트렌치형 캐패시터를 형성하는 기술 또는 반구형 폴리 실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된 바 있으나, 이러한 기술들은 캐패시터의 구조를 복잡하게 만들며 공정이 너무 복잡하여 제조 단가의 상승과 수율을 저하시키는 등의 문제점이 있다.
캐패시터의 유전막으로는 보통 SiO2/Si3N4계 유전물질을 사용하며, 캐패시터의 전극 물질에 따라, PIP(Poly Insulator Poly) 캐패시터, 또는 MIM 캐패시터를 사용하게 된다. PIP 캐패시터 또는 MIM 캐패시터 등과 같은 박막형 캐패시터는 MOS 캐패시터나 접합부 캐패시터와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성을 요구하는 아날로그 제품에 있어서 많이 사용되고 있다.
또한, MIM 캐패시터의 경우는 단위 면적당 캐패시턴스를 PIP 캐패시터에 비해 크게 제조하기 어려운 단점이 있는 반면, 전압이나 온도에 따른 캐패시턴스의 VCC(Voltage Coefficient for Capacitor)과 TCC(Temperature Coefficient for Capacitor)이 PIP 캐패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는데 매우 유리하다.
그러나, 상기와 같은 종래의 캐패시터의 상부 금속층 식각 방법은 하부층과 만나는 영역에서 이상 반응에 의하여 결국 최종적인 상부 금속층 및 금속 패턴의 불량을 일으키는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, CHF3, Ar 및 N2의 조합으로 50% 이상 과도 식각하여 MIM 특성의 안정성 및 향상성을 도모할 수 있어 단위 공정의 안정성을 확보할 수 있는 캐패시터의 상부 금속층 식각 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 하부 금속층, 하부 질화막, 상부 금속층 및 상부 질화막을 형성하고 패턴을 형성하는 단계; 상기 패턴을 이용하여 CHF3, Ar 및 N2의 조합으로 상부 질화막을 식각하는 단계; 상기 패턴을 이용하여 CHF3, Ar 및 N2의 조합으로 상부 금속층을 50% 이상 과도 식각하는 단계; 상기 패턴을 이용하여 Cl2, CHF3 및 Ar의 조합으로 상부 금속층을 식각하는 단계; 및 상기 패턴을 이용하여 CHF3 및 Ar의 조합으로 하부 질화막을 식각하는 단계를 포함하여 이루어진 캐패시터 상부 금속 식각 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1 내지 도 2는 본 발명에 의한 캐패시터의 상부 금속층 식각 방법의 공정 단면도이다.
먼저, 도 1은 소정의 소자가 형성된 기판상에 패턴을 형성하고 상기 패턴을 이용하여 CHF3, Ar 및 N2의 조합으로 상부 질화막을 식각하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(11)상에 하부 금속층(12), 하부 질화막(13), 상부 금속층(14), 상부 질화막(15) 및 패턴(16)을 형성한다. 이때 하부 질화막은 이후 식각에 의해 캐패시터의 유전체막으로 형성된다. 이때 상기 상부 금속층은 Ti/TiN막으로 형성한다. 이어서 상기 패턴을 마스크로 이용하여 5 내지 10mTorr의 공정 압력, 500 내지 1500W의 소오스 파워, 100 내지 200W의 바이어스 파워, 15 내지 25sccm의 CHF3 가스, 100 내지 200sccm의 Ar 가스 및 15내지 25sccm의 N2 가스를 이용하여 상부 질화막을 식각한다. 이때 상기 상부 질화막 식각 공정은 상부 금속층에 대해 고선택비를 갖는다. 이때 상기 CHF3 가스는 25sccm 이상을 사용하지 말아야 한다. 로딩 효과(loading effect)에 의해 식각되지 않을 수 있다.
다음, 도 2는 상기 패턴을 이용하여 CHF3, Ar 및 N2의 조합으로 50% 이상 과도 식각하고, Cl2, CHF3 및 Ar의 조합으로 상부 금속층을 식각한 후 CHF3 및 Ar의 조합으로 하부 질화막을 식각하는 단계이다. 도에서 보는 바와 같이 상기 상부 질 화막을 식각 공정과 연속적으로 하부의 상부 금속층(14)을 5 내지 10mTorr의 공정 압력, 500 내지 1500W의 소오스 파워, 100 내지 200W의 바이어스 파워, 15 내지 25sccm의 CHF3 가스, 100 내지 200sccm의 Ar 가스 및 15 내지 25sccm의 N2 가스의 식각 공정으로 50% 이상 과도 식각을 한다. 그리고 이어서, 5 내지 10mTorr의 공정 압력, 500 내지 1500W의 소오스 파워, 100 내지 200W의 바이어스 파워, 40 내지 60sccm의 Cl2 가스, 5 내지 15sccm의 CHF3 가스 및 40 내지 60sccm의 Ar 가스를 이용하여 상기 상부 금속층을 타임 식각(Time etch)하여 제거한다. 이어서 하부 질화막을 5 내지 10mTorr의 공정 압력, 500 내지 1500W의 소오스 파워, 100 내지 200W의 바이어스 파워, 15 내지 25sccm의 CHF3 가스 및 100 내지 200sccm의 Ar 가스의 공정 조건으로 식각하여 캐패시터의 유전체막(17)으로 형성한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 캐패시터 상부 금속 식각 방법은 CHF3, Ar 및 N2의 조합으로 50% 이상 과도 식각하여 MIM 특성의 안정성 및 향상성을 도모할 수 있어 단 위 공정의 안정성을 확보할 수 있는 효과가 있다.

Claims (6)

  1. 캐패시터 상부 금속 식각 방법에 있어서,
    소정의 소자가 형성된 기판상에 하부 금속층, 하부 질화막, 상부 금속층 및 상부 질화막을 형성하고 패턴을 형성하는 단계;
    상기 패턴을 이용하여 CHF3, Ar 및 N2의 조합으로 상부 질화막을 식각하는 단계;
    상기 패턴을 이용하여 CHF3, Ar 및 N2의 조합으로 상부금속층을 50% 이상 과도 식각하는 단계;
    상기 패턴을 이용하여 Cl2, CHF3 및 Ar의 조합으로 상부금속층을 식각하는 단계; 및
    상기 패턴을 이용하여 CHF3 및 Ar의 조합으로 하부 질화막을 식각하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터 상부 금속 식각 방법.
  2. 제 1항에 있어서,
    상기 상부 금속층은 Ti/TiN임을 특징으로 하는 캐패시터 상부 금속 식각 방법.
  3. 제 1항에 있어서,
    상기 상부 질화막은 5 내지 10mTorr의 공정 압력, 500 내지 1500W의 소오스 파워, 100 내지 200W의 바이어스 파워, 15 내지 25sccm의 CHF3 가스, 100 내지 200sccm의 Ar 가스 및 15내지 25sccm의 N2 가스의 공정 조건으로 식각함을 특징으로 하는 캐패시터 상부 금속 식각 방법.
  4. 제 1항에 있어서,
    상기 과도 식각 단계는 5 내지 10mTorr의 공정 압력, 500 1500W의 소오스 파워, 100 내지 200W의 바이어스 파워, 15 내지 25sccm의 CHF3 가스, 100 내지 200sccm의 Ar 가스 및 15내지 25sccm의 N2 가스의 식각 공정으로 50% 이상 과도 식각함을 특징으로 하는 캐패시터 상부 금속 식각 방법.
  5. 제 1항에 있어서,
    상기 상부 금속층은 5 내지 10mTorr의 공정 압력, 500 내지 1500W의 소오스 파워, 100 내지 200W의 바이어스 파워, 40 내지 60sccm의 Cl2 가스, 5 내지 15sccm 의 CHF3 가스 및 40 내지 60sccm의 Ar 가스의 식각 공정으로 식각함을 특징으로 하는 캐패시터 상부 금속 식각 방법.
  6. 제 1항에 있어서,
    상기 하부 질화막은 5 내지 10mTorr의 공정 압력, 500 내지 1500W의 소오스 파워, 100 내지 200W의 바이어스 파워, 15 내지 25sccm의 CHF3 가스 및 100 내지 200sccm의 Ar 가스의 식각 공정으로 식각함을 특징으로 하는 캐패시터 상부 금속 식각 방법.
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