JP2020021852A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020021852A
JP2020021852A JP2018145302A JP2018145302A JP2020021852A JP 2020021852 A JP2020021852 A JP 2020021852A JP 2018145302 A JP2018145302 A JP 2018145302A JP 2018145302 A JP2018145302 A JP 2018145302A JP 2020021852 A JP2020021852 A JP 2020021852A
Authority
JP
Japan
Prior art keywords
interlayer insulating
insulating film
view
capacitor
plan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018145302A
Other languages
English (en)
Other versions
JP7242210B2 (ja
Inventor
孝典 小澤
Takanori Ozawa
孝典 小澤
裕亮 伊藤
Hiroaki Ito
裕亮 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2018145302A priority Critical patent/JP7242210B2/ja
Priority to US16/524,426 priority patent/US10991703B2/en
Publication of JP2020021852A publication Critical patent/JP2020021852A/ja
Application granted granted Critical
Publication of JP7242210B2 publication Critical patent/JP7242210B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】強誘電体実キャパシタの下部電極とコンタクトプラグとの間の界面抵抗の小さい半導体装置を提供する。【解決手段】層間絶縁膜５０上に形成された第２下部電極５１、第２下部電極５１上に形成された第２強誘電体膜５２および第２強誘電体膜５２上に形成された第２上部電極５３を含みかつ不揮発性記憶素子として使用されない強誘電体ダミーキャパシタ３１２と、層間絶縁膜５０を貫通しかつ第２下部電極５１を半導体基板４０に電気的に接続するための第２プラグ３１１とを有する実キャパシタ酸化抑制構造ＳＴが形成されている。【選択図】図７Ｂ

Description

この発明は、強誘電体キャパシタを含む不揮発性記憶素子を備えた半導体装置に関する。
強誘電体のヒステリシスを利用してデータを記憶する不揮発性メモリおよび不揮発性ロジックが知られている。この種の不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）がある。強誘電体メモリは、複数のメモリセルを含んでいる。メモリセルは、例えば、下記特許文献１に開示されているように、電界効果トランジスタと強誘電体キャパシタとから構成されている。強誘電体メモリのメモリセルは、強誘電体キャパシタを含む不揮発性記憶素子の一例である。
不揮発性ロジックは、下記特許文献２に開示されているように、複数の不揮発性ロジックセル（不揮発性記憶ゲート）と、これらの不揮発性ロジックセルを制御する制御回路とを含む。各不揮発性ロジックセルは、揮発性記憶部と、揮発性記憶部のデータを保持するための不揮発性記憶部とを含む。揮発性記憶部は、例えば、フリップフロップからなる。不揮発性記憶部は、例えば、複数の強誘電体キャパシタと、各強誘電体キャパシタに対応して設けられた電界効果トランジスタとを含む。不揮発性ロジックセルは、強誘電体キャパシタを含む不揮発性記憶素子の一例である。制御回路は、例えば、電源遮断時には、揮発性記憶部から不揮発性記憶部にデータを退避させる。一方、電源投入時には、制御回路は、不揮発性記憶部から揮発性記憶部にデータを復帰させる。
特開２０１４−１０３４２６号公報 特開２００９−２０６９４２号公報
前述した強誘電体メモリまたは不揮発性ロジックに用いられている強誘電体キャパシタは、例えば、半導体基板上に形成された層間絶縁膜上に形成される。強誘電体キャパシタは、下部電極、強誘電体膜および上部電極を層間絶縁膜上にこの順に積層した構造を有している。そして、強誘電体キャパシタの下部電極は、層間絶縁膜を貫通するコンタクトプラグを介して基板の表層部に形成されたドレイン領域（ソース領域）に電気的に接続されている。
強誘電体キャパシタの下部電極とコンタクトプラグとの間の界面抵抗が大きいと、強誘電体キャパシタの充放電時間に悪影響を及ぼす。このため、強誘電体キャパシタの下部電極とコンタクトプラグとの間の界面抵抗をできるだけ小さくすることが好ましい。
この発明の目的は、強誘電体実キャパシタの下部電極とコンタクトプラグとの間の界面抵抗の小さい半導体装置を提供することである。
この発明による半導体装置は、半導体基板と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された強誘電体実キャパシタを含む不揮発性記憶素子とを備え、前記強誘電体実キャパシタは、前記層間絶縁膜上に形成された第１下部電極、前記第１下部電極上に形成された第１強誘電体膜および前記第１強誘電体膜上に形成された第１上部電極とを含み、前記強誘電体実キャパシタの第１下部電極が前記層間絶縁膜を貫通する第１プラグを介して前記半導体基板に電気的に接続されている、半導体装置であって、前記層間絶縁膜上に形成された第２下部電極、前記第２下部電極上に形成された第２強誘電体膜および前記第２強誘電体膜上に形成された第２上部電極を含みかつ不揮発性記憶素子として使用されない強誘電体ダミーキャパシタと、前記層間絶縁膜を貫通しかつ前記第２下部電極を前記半導体基板に電気的に接続するための第２プラグとを有する実キャパシタ酸化抑制構造が形成されている。
本発明者は、強誘電体実キャパシタの下部電極とコンタクトプラグとの間の界面抵抗が大きくなる原因を突き止めた。つまり、半導体装置の製造過程において、プラズマが発生すると、プラズマ中の荷電粒子が、強誘電体実キャパシタの下部電極（第１下部電極）、第１プラグおよび半導体基板からなる第１導電経路を通過する。これにより、第１導電経路に大きな電流が流れるので、強誘電体実キャパシタの下部電極と第１プラグとの接続部が酸化し、強誘電体実キャパシタの下部電極と第１プラグとの間の界面抵抗が大きくなる。酸化の度合は、前記第１導電経路に流れる電流が大きいほど高くなる。
この構成では、実キャパシタ酸化抑制構造が設けられている。したがって、半導体装置の製造過程において、プラズマが発生すると、プラズマ中の荷電粒子は、強誘電体ダミーキャパシタの下部電極（第２下部電極）、第２プラグおよび半導体基板からなる第２導電経路を通過する。つまり、第２導電経路にも電流が流れる。これにより、実キャパシタ酸化抑制構造が形成されていない場合に比べて、第１導電経路に流れる電流を低減させることができる。これにより、強誘電体実キャパシタの下部電極（第１下部電極）と第１プラグとの接続部の酸化を抑制することができるので、第１下部電極と第１プラグとの間の界面抵抗を小さくすることができる。
この発明の一実施形態では、前記不揮発性記憶素子は、前記半導体基板に形成されたトランジスタを含み、前記強誘電体実キャパシタの第１下部電極は、前記トランジタに接続されており、前記誘電体ダミーキャパシタの第２下部電極はトランジスタに接続されていない。
この発明の一実施形態では、前記実キャパシタ酸化抑制構造が平面視環状または略環状に形成されている。
この発明の一実施形態では、平面視において前記半導体装置の周縁部に、水分の侵入を防止するための平面視環状のシールリングが形成されており、前記実キャパシタ酸化抑制構造は、前記シールリングの一部として形成されている。
この発明の一実施形態では、前記実キャパシタ酸化抑制構造は、平面視環状の前記強誘電体ダミーキャパシタと平面視環状の前記第２プラグとを含む。
この発明の一実施形態では、前記シールリングは、平面視環状の第１シールリングと、前記第１シールリングを取り囲むように形成された平面視環状の第２シールリングとを含み、前記実キャパシタ酸化抑制構造は、前記第１シールリングの一部として形成されている。
この発明の一実施形態では、前記第１シールリングの一部を構成する前記実キャパシタ酸化抑制構造は、平面視環状の前記強誘電体ダミーキャパシタと平面視環状の前記第２プラグとを含む。
この発明の一実施形態では、前記シールリングは、平面視環状の第１シールリングと、前記第１シールリングを取り囲むように形成された平面視環状の第２シールリングとを含み、前記実キャパシタ酸化抑制構造は、前記第２シールリングの一部として形成されている。
この発明の一実施形態では、前記第２シールリングの一部を構成する前記実キャパシタ酸化抑制構造は、平面視環状の前記強誘電体ダミーキャパシタと平面視環状の前記第２プラグとを含む。
この発明の一実施形態では、前記シールリングは、平面視環状の第１シールリングと、前記第１シールリングを取り囲むように形成された平面視環状の第２シールリングとを含み、前記実キャパシタ酸化抑制構造は、前記第１シールリングの一部として形成されているとともに、前記第２シールリングの一部として形成されている。
この発明の一実施形態では、前記第１シールリングの一部を構成する前記実キャパシタ酸化抑制構造は、平面視環状の前記強誘電体ダミーキャパシタと平面視環状の前記第２プラグとを含み、前記第２シールリングの一部を構成する前記実キャパシタ酸化抑制構造は、平面視環状の前記強誘電体ダミーキャパシタと平面視環状の前記第２プラグとを含む。
この発明の一実施形態では、前記層間絶縁膜を第１層間絶縁膜とすると、前記強誘電体実キャパシタ、前記強誘電体ダミーキャパシタおよび前記第１層間絶縁膜の表面を覆う水素バリア膜と、前記水素バリア膜上に形成された第２層間絶縁膜とをさらに含み、前記シールリングは、前記第２層間絶縁膜上に形成された平面視環状のシールド配線と、前記第２層間絶縁膜に埋設され、前記実キャパシタ酸化抑制構造の上部電極と前記シールド配線とを電気的に接続する平面視環状のシールドプラグとをさらに含む。
この発明の一実施形態では、前記層間絶縁膜を第１層間絶縁膜とすると、前記強誘電体実キャパシタ、前記強誘電体ダミーキャパシタおよび前記第１層間絶縁膜の表面を覆う水素バリア膜と、前記水素バリア膜上に形成された第２層間絶縁膜とをさらに含み、前記第１シールリングは、前記第２層間絶縁膜上に形成された平面視環状のシールド配線と、前記第２層間絶縁膜に埋設され、前記実キャパシタ酸化抑制構造の上部電極と前記シールド配線とを電気的に接続する平面視環状のシールドプラグとをさらに含む。
この発明の一実施形態では、前記層間絶縁膜を第１層間絶縁膜とすると、前記強誘電体実キャパシタ、前記強誘電体ダミーキャパシタおよび前記第１層間絶縁膜の表面を覆う水素バリア膜と、前記水素バリア膜上に形成された第２層間絶縁膜とをさらに含み、前記第２シールリングは、前記第２層間絶縁膜上に形成された平面視環状のシールド配線と、前記第２層間絶縁膜に埋設され、前記実キャパシタ酸化抑制構造の上部電極と前記シールド配線とを電気的に接続する平面視環状のシールドプラグとをさらに含む。
この発明の一実施形態では、前記層間絶縁膜を第１層間絶縁膜とすると、前記強誘電体実キャパシタ、前記強誘電体ダミーキャパシタおよび前記第１層間絶縁膜の表面を覆う水素バリア膜と、前記水素バリア膜上に形成された第２層間絶縁膜とをさらに含み、前記第１シールリングは、前記第２層間絶縁膜上に形成された平面視環状の第１シールド配線と、前記第２層間絶縁膜に埋設され、前記実キャパシタ酸化抑制構造の上部電極と前記第１シールド配線とを電気的に接続する平面視環状の第１シールドプラグとをさらに含み、前記第２シールリングは、前記第２層間絶縁膜上に形成された平面視環状の第２シールド配線と、前記第２層間絶縁膜に埋設され、前記実キャパシタ酸化抑制構造の上部電極と前記第２シールド配線とを電気的に接続する平面視環状の第２シールドプラグとをさらに含む。
この発明の一実施形態では、前記半導体基板が第１導電型であり、前記第１プラグは、前記半導体基板の表層部に形成された第２導電型拡散領域に電気的に接続されており、前記第２プラグは、前記半導体基板の表層部に形成された第１導電型拡散領域に電気的に接続されている。
この発明の一実施形態では、前記第１導電型がｐ型であり、前記第２導電型がｎ型である。
この発明の一実施形態では、前記不揮発性記憶素子は、揮発性記憶部と、前記強誘電体実キャパシタを含みかつ前記揮発性記憶部のデータを保持するための不揮発性記憶部とを含む不揮発性ロジックセルである。
この発明の一実施形態では、前記不揮発性記憶素子は、強誘電体メモリにおけるメモリセルである。
図１は、本発明の一実施形態に係る半導体装置を作成するためのウエハプロセス後の半導体ウエハを示す図解的な平面図である。 図２は、図１の一部を拡大して示す部分拡大平面図である。 図３は、図２のＡ部を拡大して示す部分拡大平面図である。 図４は、不揮発性ロジックの電気的構成を示すブロック図である。 図５は、図３のＢ部を拡大して示す平面図である。 図６は、図５のVI−VI線に沿う模式的な断面図である。 図７Ａは、図５のVIIA−VIIA線に沿う模式的な断面図である。 図７Ｂは、主としてシールドリングを示す、図７Ａの部分拡大断面図である。 図８Ａは、主として不揮発性ロジックセル、その周囲に形成されるダミーキャパシタおよびガードリングの製造工程の一例を説明するための断面図であり、図６に対応する断面図である。 図８Ｂは、図８Ａの次の工程を示す模式的な断面図である。 図８Ｃは、図８Ｂの次の工程を示す模式的な断面図である。 図８Ｄは、図８Ｃの次の工程を示す模式的な断面図である。 図８Ｅは、図８Ｄの次の工程を示す模式的な断面図である。 図８Ｆは、図８Ｅの次の工程を示す模式的な断面図である。 図８Ｇは、図８Ｆの次の工程を示す模式的な断面図である。 図８Ｈは、図８Ｇの次の工程を示す模式的な断面図である。 図８Ｉは、図８Ｈの次の工程を示す模式的な断面図である。 図８Ｊは、図８Ｉの次の工程を示す模式的な断面図である。 図８Ｋは、図８Ｊの次の工程を示す模式的な断面図である。 図８Ｌは、図８Ｋの次の工程を示す模式的な断面図である。 図８Ｍは、図８Ｌの次の工程を示す模式的な断面図である。 図８Ｎは、図８Ｍの次の工程を示す模式的な断面図である。 図８Ｏは、図８Ｎの次の工程を示す模式的な断面図である。 図８Ｐは、図８Ｏの次の工程を示す模式的な断面図である。 図８Ｑは、図８Ｐの次の工程を示す模式的な断面図である。 図９Ａは、主としてスクライブ領域および隙間領域に形成されるダミーキャパシタ、ガードリングおよびシールドリングの製造工程の一例を説明するための断面図であり、図７Ａに対応する断面図である。 図９Ｂは、図９Ａの次の工程を示す模式的な断面図である。 図９Ｃは、図９Ｂの次の工程を示す模式的な断面図である。 図９Ｄは、図９Ｃの次の工程を示す模式的な断面図である。 図９Ｅは、図９Ｄの次の工程を示す模式的な断面図である。 図９Ｆは、図９Ｅの次の工程を示す模式的な断面図である。 図９Ｇは、図９Ｆの次の工程を示す模式的な断面図である。 図９Ｈは、図９Ｇの次の工程を示す模式的な断面図である。 図９Ｉは、図９Ｈの次の工程を示す模式的な断面図である。 図９Ｊは、図９Ｉの次の工程を示す模式的な断面図である。 図９Ｋは、図９Ｊの次の工程を示す模式的な断面図である。 図９Ｌは、図９Ｋの次の工程を示す模式的な断面図である。 図９Ｍは、図９Ｌの次の工程を示す模式的な断面図である。 図９Ｎは、図９Ｍの次の工程を示す模式的な断面図である。 図９Ｏは、図９Ｎの次の工程を示す模式的な断面図である。 図９Ｐは、図９Ｏの次の工程を示す模式的な断面図である。 図９Ｑは、図９Ｐの次の工程を示す模式的な断面図である。 図１０は、シールドリングの変形例を示す模式的な断面図であり、図７Ｂに対応する断面図である。 図１１は、シールドリングの他の変形例を示す模式的な断面図であり、図７Ｂに対応する断面図である。 図１２は、シールドリングのさらに他の変形例を示す模式的な断面図であり、図７Ｂに対応する断面図である。 図１３は、隙間領域に形成される第３ダミーキャパシタの他の配置例およびスクライブ領域に形成される第４ダミーキャパシタの他の配置例を示す平面図であり、図５に対応する平面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置を作成するためのウエハプロセス後の半導体ウエハを示す図解的な平面図である。半導体ウエハ１は、複数の機能素子領域２と、各機能素子領域２を取り囲むように形成されたスクライブ領域３とを有している。図１に示す平面視において、各機能素子領域２は、矩形状である。図１に示す平面視において、各機能素子領域２は、縦方向および横方向に間隔を置いて行列状に整列して配置されている。隣接する機能素子領域２の間の部分がスクライブ領域３である。半導体ウエハ１は、スクライブ領域３に沿ってダイシングブレードにより切断される。これにより、機能素子領域２を含む半導体装置（チップ）４が切り出される。半導体装置４は、周縁部にスクライブ領域３を有し、スクライブ領域３に囲まれた中央領域に機能素子領域２を有することになる。
図２は、図１の一部を拡大して示す部分拡大平面図である。
機能素子領域２には、半導体装置４の機能を担う、機能素子が形成される。この実施形態では、機能素子領域２は、パワートランジスタ領域１１、アナログ回路領域１２、不揮発性ロジック領域１３、ロジック領域１４、ＳＲＡＭ領域１５、ＣＰＵ領域１６、ＲＯＭ領域１７等を含んでいる。パワートランジスタ領域１１内に、パワートランジスタが形成されている。
アナログ回路領域１２内に、アナログ回路が形成されている。不揮発性ロジック領域１３内に、不揮発性ロジックが形成されている。ロジック領域１４内に、論理回路が形成されている。ＳＲＡＭ領域１５内に、ＳＲＡＭが形成されている。ＣＰＵ領域１６内に、ＣＰＵが形成されている。ＲＯＭ領域１７内に、ＲＯＭが形成されている。なお、ロジック領域１４内に不揮発性ロジック領域１３が包含されていてもよい。
半導体ウエハ１をスクライブ領域３に沿ってダイシングブレードにより切断してチップを切り出すときに、チップの周縁部分にクラックや欠けが発生することがある。チップの周縁部分にクラックや欠けが発生すると、外部から水分が侵入しやすくなる。そこで、この実施形態では、機能素子領域２の周縁部に、平面視矩形環状のシールドリング３００が形成されている。
図３は、図２のＡ部を拡大して示す部分拡大平面図である。
不揮発性ロジック領域１３は、不揮発性ロジックが形成される平面視矩形状のコア領域１３Ａと、コア領域１３Ａを取り囲むように形成された平面視矩形環状のガードリング領域１３Ｂと、コア領域１３Ａとガードリング領域１３Ｂとの間の平面視矩形環状の領域（以下、「隙間領域１３Ｃ」という。）とを含む。
ガードリング領域１３Ｂには、ガードリング２０が形成されている。ガードリング２０は、不揮発性ロジック領域１３の周縁部を巡るように形成されている。なお、スクライブ領域３に沿うガードリング領域１３Ｂにおいて、ガードリング２０は、シールドリング３００よりも内側に形成されている。
図４は、不揮発性ロジックの電気的構成を示すブロック図である。
不揮発性ロジックは、複数の不揮発性ロジックセル（不揮発性記憶素子）２１と、これらの不揮発性ロジックセル２１を制御する制御回路２２とを含む。この実施形態では、各不揮発性ロジックセル２１は、揮発性記憶部２３と、揮発性記憶部２３のデータ（状態）を記憶するための不揮発性記憶部２４とを含む。揮発性記憶部２３は、この実施形態では、フリップフロップからなる。不揮発性記憶部２４は、この実施形態では、複数（例えば４個）の強誘電体キャパシタと、各強誘電体キャパシタに対応して設けられたＭＯＳ型電界効果トランジスタ(ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor)とを含む。
制御回路２２は、例えば、電源遮断時には、揮発性記憶部２３から不揮発性記憶部２４にデータを退避させる。一方、電源投入時には、不揮発性記憶部２４から揮発性記憶部２３にデータを復帰させる。不揮発性ロジックセル２１は、本願発明の不揮発性記憶素子の一例である。このような不揮発性ロジックセル２１としては、特開２００９−２０６９４２号公報に開示されている不揮発性記憶ゲートを用いることができる。
図５は、図３のＢ部を拡大して示す平面図である。
コア領域１３Ａには、複数の不揮発性ロジックセル２１が形成されている。複数の不揮発性ロジックセル２１は、平面視において、縦方向および横方向に間隔をおいて、略マトリクス状に配置されている。不揮発性ロジックセル２１は、揮発性記憶部２３としてのフリップフロップ（図示略）と、不揮発性記憶部２４に含まれる強誘電体キャパシタ２５（強誘電体実キャパシタ。図６参照。）およびＭＯＳＦＥＴ２６（図６参照）を含んでいる。以下、不揮発性記憶部２４に含まれる強誘電体キャパシタ２５を、「実キャパシタ２５」ということにする。
平面視において、コア領域１３Ａにおける不揮発性ロジックセル２１の内方には、強誘電体ダミーキャパシタ３１（図６参照。以下、「第１ダミーキャパシタ３１」という。）が形成されている。また、平面視において、コア領域１３Ａにおける不揮発性ロジックセル２１の外方には、複数の強誘電体ダミーキャパシタ３２（以下、「第２ダミーキャパシタ３２」という。）が形成されている。また、平面視において、隙間領域１３Ｃには、複数の強誘電体ダミーキャパシタ３３（以下、「第３ダミーキャパシタ３３」という。）が形成されている。第３ダミーキャパシタ３３は、平面視において、ガードリング領域１３Ｂに沿って格子状に形成されている。
半導体ウエハ１のスクライブ領域３の全域に、複数の強誘電体ダミーキャパシタ３４（以下、「第４ダミーキャパシタ３４」という。）が形成されている。第４ダミーキャパシタ３４は、平面視において、機能素子領域２の辺に沿って格子状に形成されている。第１〜第４ダミーキャパシタ３１〜３４は、製造過程において実キャパシタ２５に侵入する水素量を低減するために設けられている。
ガードリング２０は、図６および図７Ａに示すように、平面視において矩形環状に形成されたグランドライン９５およびそれに電気的に接続されたプラグ８３，６３と、グランドライン９５を取り囲むように配置された電源ライン９６およびそれに電気的に接続されたプラグ８４，６４とを含んでいる。
シールドリング３００は、図７Ａおよび図７Ｂに示すように、平面視において矩形環状に形成された第１シールドリング３１０と、第１シールドリング３１０を取り囲むように配置された第２シールドリング３３０とを含んでいる。
第１シールドリング３１０は、平面視において矩形環状に形成された、プラグ３１１、強誘電体ダミーキャパシタ３１２（以下、「第５ダミーキャパシタ３１２」という。）、プラグ３１３、第１共通シールド配線３１４、プラグ３１５および第２共通シールド配線３１６を含んでいる。第５ダミーキャパシタ３１２およびプラグ３１１は、半導体装置４の製造過程において、実キャパシタ２５における下部電極５１とプラグ６１（図６参照）との接続部が酸化するのを抑制するために設けられている。
第２シールドリング３３０は、平面視において矩形環状に形成された、プラグ３３１，３３２、第１共通シールド配線３１４、プラグ３３３および第２共通シールド配線３１６を含んでいる。第１および第２共通シールド配線３１４，３１６は、第１シールドリング３１０および第２シールドリング３３０に共通して用いられるシールド配線である。
図６は、図５のVI−VI線に沿う模式的な断面図である。つまり、図６は、不揮発性ロジック領域１３におけるガードリング領域１３Ｂと隙間領域１３Ｃと１つの不揮発性ロジックセル２１とを含む領域の模式的な断面図である。図７Ａは、図５のVIIA−VIIA線に沿う模式的な断面図である。つまり、図７Ａは、不揮発性ロジック領域１３とスクライブ領域３との境界部付近の模式的な断面図である。図７Ｂは、主としてシールドリングを示す、図７Ａの部分拡大断面図である。
半導体ウエハ１は、半導体基板４０を備えている。半導体基板４０は、この実施形態では、ｐ型Ｓｉ（シリコン）基板である。ＭＯＳＦＥＴ２６は、半導体基板４０上に形成されている。半導体基板４０の表層部には、素子分離領域４１によって電気的に素子分離された活性領域が形成されている。活性領域内には、ｎ＋型のドレイン領域４２およびｎ＋型のソース領域４３が配置されている。ドレイン領域４２およびソース領域４３において、それらが互いに対向する側の縁部領域には、ｎ−型高抵抗領域４４が配置されている。
半導体基板４０上には、ドレイン領域４２とソース領域４３との間のチャネル領域に対向して、ゲート絶縁膜４５が配置されている。ゲート絶縁膜４５は、例えば、ＳｉＯ２からなる。ゲート絶縁膜４５上にはゲート電極４６が配置されている。ゲート電極４６は、例えば、ｎ型不純物が高濃度にドーピングされたポリシリコンからなる。ゲート電極４６の周囲には、サイドウォール４７が配置されている。サイドウォール４７によって、ゲート絶縁膜４５およびゲート電極４６の側面の全周が覆われている。サイドウォール４７は、例えば、ＳｉＮまたはＳｉＯ２からなる。なお、図６には現れていないが、コア領域１３Ａにおいて、半導体基板４０上には、揮発性記憶部２３としてのフリップフロップを構成する機能素子が形成されている。
ガードリング領域１３Ｂ内のガードリング２０が配置されるべき領域において、半導体基板４０の表層部には、隙間領域１３Ｃを取り囲むように形成された平面視矩形環状のｐ型拡散領域４８と、ｐ型拡散領域４８を取り囲むように形成された平面視矩形環状のｎ型拡散領域４９とが形成されている。
機能素子領域２の周縁部（ガードリング領域１３Ｂにおけるスクライブ領域３に沿う領域を含む）において、半導体基板４０の表層部には、平面視矩形環状のｐ型拡散領域３０１（図７Ａおよび図７Ｂ参照）が形成されている。ガードリング領域１３Ｂにおけるスクライブ領域３に沿う領域においては、ｐ型拡散領域３０１は、ｎ型拡散領域４９の外側（スクライブ領域３側）に配置されている。
半導体基板４０上には、第１層間絶縁膜５０が形成されている。第１層間絶縁膜５０は、例えば、ＳｉＯ２からなる。
実キャパシタ２５は、第１層間絶縁膜５０上において、平面視で少なくともその一部がドレイン領域４２またはソース領域４３（この実施形態ではドレイン領域４２）と重なる位置に形成されている。実キャパシタ２５は、下部電極５１、強誘電体膜５２および上部電極５３を第１層間絶縁膜５０上にこの順に積層した構造を有している。言い換えれば、実キャパシタ２５は、下部電極５１とこれに対向する上部電極５３との間に強誘電体膜５２を介在させた積層構造を有している。実キャパシタ２５は、この実施形態では、平面視円形状（または方形状）でかつ断面視台形状（メサ形状）に形成されている。
下部電極５１は、Ｉｒなどの貴金属を含む導電材料からなる。この実施形態では、下部電極５１は、ドレイン領域４２上に形成されたＩｒＴａ膜と、ＩｒＴａ膜上に形成されたＩｒ膜との積層膜から構成されている。強誘電体膜５２は、ＰＺＴからなる。上部電極５３は、Ｉｒを含む導電材料からなる電極下層５４と、この電極下層５４上に積層されたＴｉＮからなる電極上層５５とを備えている。より具体的には、電極下層５４は、Ｉｒ膜、ＩｒＯ２（酸化イリジウム）膜およびＩｒ膜を強誘電体膜５２上にこの順に積層した構造を有している。Ｉｒ膜は、水素バリア性を有している。
第１ダミーキャパシタ３１は、不揮発性ロジックセル２１内において、第１層間絶縁膜５０上に形成されている。第２ダミーキャパシタ３２は、コア領域１３Ａ内の不揮発性ロジックセル２１の外方において、第１層間絶縁膜５０上に形成されている。第３ダミーキャパシタ３３は、隙間領域１３Ｃ内において、第１層間絶縁膜５０上に形成されている。
図７Ａおよび図７Ｂを参照して、第４ダミーキャパシタ３４は、スクライブ領域３内において、第１層間絶縁膜５０上に形成されている。第５ダミーキャパシタ３１２は、ガードリング領域１３Ｂ内（正確には機能素子領域２の周縁部）において、第１層間絶縁膜５０上に形成されている。第１〜第５ダミーキャパシタ３１，３２，３３，３４，３１２の層構造は、実キャパシタ２５の層構造と同じである。つまり、これらのダミーキャパシタ３１，３２，３３，３４，３１２は、下部電極５１、強誘電体膜５２および上部電極５３を第１層間絶縁膜５０上にこの順に積層した構造を有している。
第１〜第４ダミーキャパシタ３１，３２，３３，３４は、実キャパシタ２５と同様に、平面視円形状（または方形状）でかつ断面視台形状（メサ形状）に形成されている。第１〜第４ダミーキャパシタ３１，３２，３３，３４の下部電極５１および上部電極５３は、コンタクトプラグ、ビアフラグ、配線等の配線部材に電気的に接続されていない。つまり、第１〜第４ダミーキャパシタ３１，３２，３３，３４は、電気的に絶縁されたキャパシタである。
これに対して、第５ダミーキャパシタ３１２は、平面視が機能素子領域２の外周縁に沿う矩形環状でかつ断面視台形状（メサ形状）形成されている。第５ダミーキャパシタ３１２の下部電極５１は、プラグ３１１を介して半導体基板４０に電気的に接続されている。また、この実施形態では、第５ダミーキャパシタ３１２は、シールドリングの一部として用いられているため、第５ダミーキャパシタ３１２の上部電極５３は、プラグ３１３、第１共通シールド配線３１４およびプラグ３１５を介して第２共通シールド配線３１６に接続されている。
第１および第２共通シールド配線３１４，３１６は、この実施形態では、ＧＮＤ（半導体基板４０）に接続される。したがって、この実施形態では、第５ダミーキャパシタ３１２は、半導体基板４０には電気的に接続されるが、電気的に電源から絶縁されたキャパシタである。
実キャパシタ２５、ダミーキャパシタ３１，３２，３３，３４，３１２および第１層間絶縁膜５０の各表面は、強誘電体膜５２の水素還元による特性劣化を防止するための水素バリア膜５６によって被覆されている。水素バリア膜５６は、例えば、Ａｌ２Ｏ３からなる。水素バリア膜５６上には、第２層間絶縁膜５７が積層されている。第２層間絶縁膜５７は、例えば、ＳｉＯ２からなる。
コア領域１３Ａにおいて、第１層間絶縁膜５０には、ドレイン領域４２および実キャパシタ２５の下部電極５１に電気的に接続される第１コンタクトプラグ６１と、ソース領域６に電気的に接続される第２コンタクトプラグ６２とが埋設されている。
ドレイン領域４２と実キャパシタ２５の下部電極５１との間には、第１層間絶縁膜５０を貫通する第１コンタクトホール６５が形成されている。第１コンタクトホール６５の側面およびドレイン領域４２の第１コンタクトホール６５に臨む部分上には、バリアメタル６６が形成されている。バリアメタル６６は、例えば、ＴｉＮからなる。第１コンタクトプラグ６１は、バリアメタル６６を介して、第１コンタクトホール６５に埋設されている。第１コンタクトプラグ６１は、例えば、Ｗ（タングステン）からなる。
ソース領域４３の上方には、第１層間絶縁膜５０を貫通する第２コンタクトホール６７が形成されている。第２コンタクトホール６７の側面およびソース領域４３の第２コンタクトホール６７に臨む部分上には、バリアメタル６８が形成されている。バリアメタル６８は、バリアメタル６６と同じ材料からなる。第２コンタクトプラグ６２は、バリアメタル６８を介して、第２コンタクトホール６７に埋設されている。第２コンタクトプラグ６２は、第１コンタクトプラグ６１と同じ材料からなる。
ガードリング領域１３Ｂにおいて、第１層間絶縁膜５０には、ｐ型拡散領域４８に電気的に接続される複数の第３コンタクトプラグ６３と、ｎ型拡散領域４９に電気的に接続される複数の第４コンタクトプラグ６４とが埋設されている。第３コンタクトプラグ６３は、平面視矩形環状のｐ型拡散領域４８の幅方向および長さ方向（周方向）に間隔をおいて複数個設けられている。同様に、第４コンタクトプラグ６４は、平面視矩形環状のｎ型拡散領域４９の幅方向および長さ方向（周方向）に間隔をおいて複数個設けられている。
ｐ型拡散領域４８の上方には、第１層間絶縁膜５０を貫通する複数の第３コンタクトホール６９が形成されている。第３コンタクトホール６９の側面およびｐ型拡散領域４８の第３コンタクトホール６９に臨む部分上には、バリアメタル７０が形成されている。バリアメタル７０は、バリアメタル６６と同じ材料からなる。第３コンタクトプラグ６３は、バリアメタル７０を介して、第３コンタクトホール６９に埋設されている。第３コンタクトプラグ６３は、第１コンタクトプラグ６１と同じ材料からなる。
ｎ型拡散領域４９の上方には、第１層間絶縁膜５０を貫通する複数の第４コンタクトホール７１が形成されている。第４コンタクトホール７１の側面およびｎ型拡散領域４９の第４コンタクトホール７１に臨む部分上には、バリアメタル７２が形成されている。バリアメタル７２は、バリアメタル６６と同じ材料からなる。第４コンタクトプラグ６４は、バリアメタル７２を介して、第４コンタクトホール７１に埋設されている。第４コンタクトプラグ６４は、第１コンタクトプラグ６１と同じ材料からなる。
ガードリング領域１３Ｂ（正確には、機能素子領域２の周縁部）において、第１層間絶縁膜５０には、ｐ型拡散領域３０１および第５ダミーキャパシタ３１２の下部電極５１に電気的に接続される平面視矩形環状の第５コンタクトプラグ３１１と、ｐ型拡散領域３０１に電気的に接続される平面視矩形環状の第６コンタクトプラグ３３１とが埋設されている。第６コンタクトプラグ３３１は、第５コンタクトプラグ３１１を取り囲むように配置されている。
ｐ型拡散領域３０１と第５ダミーキャパシタ３１２の下部電極５１との間には、第１層間絶縁膜５０を貫通する平面視矩形環状の第５コンタクトホール３１７が形成されている。平面視矩形環状のｐ型拡散領域３０１の上方には、第５コンタクトホール３１７を取り囲むように、第１層間絶縁膜５０を貫通する第６コンタクトホール３３４が形成されている。第５および第６コンタクトホール３１７，３３４の側面およびｐ型拡散領域３０１の第５および第６コンタクトホール３１７，３３４に臨む部分上には、バリアメタル３１８，３３５が形成されている。バリアメタル３１８，３３５は、バリアメタル６６と同じ材料からなる。第５および第６コンタクトプラグ３１１，３３１は、バリアメタル３１８，３３５を介して、第５および第６コンタクトホール３１７，３３４に埋設されている。第５および第６コンタクトプラグ３１１，３３１は、第１コンタクトプラグ６１と同じ材料からなる。
コア領域１３Ａにおいて、第２層間絶縁膜５７には、実キャパシタ２５の上部電極５３と電気的に接続される第１ビアプラグ８１と、第２コンタクトプラグ６２と電気的に接続される第２ビアプラグ８２とが埋設されている。
具体的には、実キャパシタ２５の上部電極５３の上方には、第１ビアホール８５が形成されている。第１ビアホール８５は、第２層間絶縁膜５７を貫通し、水素バリア膜５６をさらに貫通して、実キャパシタ２５の上部電極５３の電極上層５５の途中部に達している。第１ビアホール８５の側面および電極上層５５の第１ビアホール８５に臨む部分上には、バリアメタル８６が形成されている。バリアメタル８６は、例えば、ＴｉＮからなる。第１ビアプラグ８１は、バリアメタル８６を介して、第１ビアホール８５に埋設されている。第１ビアプラグ８１は、例えば、Ｗ（タングステン）からなる。
第２コンタクトプラグ６２の上方には、第２ビアホール８７が形成されている。第２ビアホール８７は、第２層間絶縁膜５７を貫通し、水素バリア膜５６をさらに貫通して、第２コンタクトプラグ６２に達している。第２ビアホール８７の側面および第２コンタクトプラグ６２の第２ビアホール８７に臨む部分上には、バリアメタル８８が形成されている。バリアメタル８８は、バリアメタル８６と同じ材料からなる。第２ビアプラグ８２は、バリアメタル８８を介して、第２ビアホール８７に埋設されている。第２ビアプラグ８２は、第１ビアプラグ８１と同じ材料からなる。
ガードリング領域１３Ｂにおいて、第２層間絶縁膜５７には、第３コンタクトプラグ６３と電気的に接続される第３ビアプラグ８３と、第４コンタクトプラグ６４と電気的に接続される第４ビアプラグ８４とが埋設されている。
具体的には、第３コンタクトプラグ６３の上方には、第３ビアホール８９が形成されている。第３ビアホール８９は、第２層間絶縁膜５７を貫通し、水素バリア膜５６をさらに貫通して、第３コンタクトプラグ６３に達している。第３ビアホール８９の側面および第３コンタクトプラグ６３の第３ビアホール８９に臨む部分上には、バリアメタル９０が形成されている。バリアメタル９０は、バリアメタル８６と同じ材料からなる。第３ビアプラグ８３は、バリアメタル９０を介して、第３ビアホール８９に埋設されている。第３ビアプラグ８３は、第１ビアプラグ８１と同じ材料からなる。
第４コンタクトプラグ６４の上方には、第４ビアホール９１が形成されている。第４ビアホール９１は、第２層間絶縁膜５７を貫通し、水素バリア膜５６をさらに貫通して、第４コンタクトプラグ６４に達している。第４ビアホール９１の側面および第４コンタクトプラグ６４の第４ビアホール９１に臨む部分上には、バリアメタル９２が形成されている。バリアメタル９２は、バリアメタル８６と同じ材料からなる。第４ビアプラグ８４は、バリアメタル９２を介して、第４ビアホール９１に埋設されている。第４ビアプラグ８４は、第１ビアプラグ８１と同じ材料からなる。
ガードリング領域１３Ｂ（正確には、機能素子領域２の周縁部）において、第２層間絶縁膜５７には、第５ダミーキャパシタ３１２の上部電極５３と電気的に接続される第７ビアプラグ３１３と、第６コンタクトプラグ３３１と電気的に接続される第８ビアプラグ３３２とが埋設されている。
具体的には、第５ダミーキャパシタ３１２の上部電極５３の上方には、第７ビアホール３１９が形成されている。第７ビアホール３１９は、第２層間絶縁膜５７を貫通し、水素バリア膜５６をさらに貫通して、第５ダミーキャパシタ３１２の上部電極５３の電極上層５５の途中部に達している。第７ビアホール３１９の側面および電極上層５５の第７ビアホール３１９に臨む部分上には、バリアメタル３２０が形成されている。バリアメタル３２０は、バリアメタル８６と同じ材料からなる。第７ビアプラグ３１３は、バリアメタル３２０を介して、第７ビアホール３１９に埋設されている。第７ビアプラグ３１３は、第１ビアプラグ８１と同じ材料からなる。
第６コンタクトプラグ３３１の上方には、第８ビアホール３３６が形成されている。第８ビアホール３３６は、第２層間絶縁膜５７を貫通し、水素バリア膜５６をさらに貫通して、第６コンタクトプラグ３３１に達している。第８ビアホール３３６の側面および第６コンタクトプラグ３３１の第８ビアホール３３６に臨む部分上には、バリアメタル３３７が形成されている。バリアメタル３３７は、バリアメタル８６と同じ材料からなる。第８ビアプラグ３３２は、バリアメタル３３７を介して、第８ビアホール３３６に埋設されている。第８ビアプラグ３３２は、第１ビアプラグ８１と同じ材料からなる。
コア領域１３Ａにおいて、第２層間絶縁膜５７上には、第１ビアプラグ８１に電気的に接続される第１配線９３と、第２ビアプラグ８２に電気的に接続される第２配線９４とが形成されている。
ガードリング領域１３Ｂにおいて、第２層間絶縁膜５７上には、第３ビアプラグ８３に電気的に接続される平面視矩形環状のグランドライン９５と、第４ビアプラグ８４に電気的に接続される平面視矩形環状の電源ライン９６とが形成されている。
ガードリング領域１３Ｂ（正確には、機能素子領域２の周縁部）において、第２層間絶縁膜５７上には、第７ビアプラグ３１３および第８ビアプラグ３３２に電気的に接続される平面視矩形環状の第１共通シールド配線３１４が形成されている。
第２層間絶縁膜５７上には、配線９３，９４とグランドライン９５と電源ライン９６とシールド配線３１４とを覆う、第３層間絶縁膜９７が形成されている。第３層間絶縁膜９７は、例えば、ＳｉＯ２からなる。
コア領域１３Ａにおいて、第３層間絶縁膜９７には、第１配線９３に電気的に接続される第５ビアプラグ９８と、第２配線９４に電気的に接続される第６ビアプラグ９９とが埋設されている。
具体的には、第１配線９３の上方には、第５ビアホール１００が形成されている。第５ビアホール１００は、第３層間絶縁膜９７を貫通して、第１配線９３に達している。第５ビアホール１００の側面および第１配線９３の第５ビアホール１００に臨む部分上には、バリアメタル１０１が形成されている。バリアメタル１０１は、例えば、ＴｉＮからなる。第５ビアプラグ９８は、バリアメタル１０１を介して、第５ビアホール１００に埋設されている。第５ビアプラグ９８は、例えば、Ｗ（タングステン）からなる。
第２配線９４の上方には、第６ビアホール１０２が形成されている。第６ビアホール１０２は、第３層間絶縁膜９７を貫通して、第２配線９４に達している。第６ビアホール１０２の側面および第２配線９４の第６ビアホール１０２に臨む部分上には、バリアメタル１０３が形成されている。バリアメタル１０３は、バリアメタル１０１と同じ材料からなる。第６ビアプラグ９９は、バリアメタル１０３を介して、第６ビアホール１０２に埋設されている。第６ビアプラグ９９は、第５ビアプラグ９８と同じ材料からなる。
ガードリング領域１３Ｂ（正確には、機能素子領域２の周縁部）において、第３層間絶縁膜９７には、第１共通シールド配線３１４に電気的に接続される平面視矩形環状の第９ビアプラグ３１５および第１０ビアプラグ３３３が埋設されている。平面視矩形環状の第９ビアプラグ３１５は、平面視矩形環状の第７ビアプラグ３１３の上方に配置されている。平面視矩形環状の第１０ビアプラグ３３３は、平面視矩形環状の第８ビアプラグ３３２の上方に配置されている。第１０ビアプラグ３３３は、第９ビアプラグ３１５を取り囲むように配置されている。
具体的には、第１共通シールド配線３１４の上方には、第７ビアプラグ３１３に対向する位置に平面視矩形環状の第９ビアホール３２１が形成されているとともに、第８ビアプラグ３３２に対向する位置に平面視矩形環状の第１０ビアホール３３８が形成されている。第９ビアホール３２１および第１０ビアホール３３８は、第３層間絶縁膜９７を貫通して、第１共通シールド配線３１４に達している。
第９ビアホール３２１および第１０ビアホール３３８の側面および第１共通シールド配線３１４の第９ビアホール３２１および第１０ビアホール３３８に臨む部分上には、それぞれバリアメタル３２２および３３９が形成されている。バリアメタル３２２，３３９は、例えば、ＴｉＮからなる。第９ビアプラグ３１５および第１０ビアプラグ３３３は、それぞれバリアメタル３２２および３３９を介して、第９ビアホール３２１および第１０ビアホール３３８に埋設されている。第９ビアプラグ３１５および第１０ビアプラグ３３３は、例えば、Ｗ（タングステン）からなる。
コア領域１３Ａにおいて、第３層間絶縁膜９７上には、第５ビアプラグ９８に電気的に接続される第３配線１０４と、第６ビアプラグ９９に電気的に接続される第４配線１０５とが形成されている。
ガードリング領域１３Ｂ（正確には、機能素子領域２の周縁部）において、第３層間絶縁膜９７上には、第９ビアプラグ３１５および第１０ビアプラグ３３３に電気的に接続される第２共通シールド配線３１６が形成されている。
第２層間絶縁膜５７上に配線（第１シールド配線３１４を除く）が通っている箇所の下方位置には、第１〜第３ダミーキャバシタ３１〜３３を形成しない方が好ましい。この理由は、配線下に第１〜第３ダミーキャバシタ３１〜３３を形成すると、その部分に寄生キャパシタが形成され、当該配線を通過する信号の伝達が遅れる可能性があるからである。
以下において、層構造が実キャパシタ２５の層構造と同じでありかつ不揮発性記憶素子として使用されない強誘電体ダミーキャパシタと、当該強誘電体ダミーキャパシタの下部電極を半導体基板４０に電気的に接続するプラグとを有する構造を、「実キャパシタ酸化抑制構造」ということにする。なお、強誘電体ダミーキャパシタの上部電極は、オープンであってもよいし、電源またはＧＮＤに接続されてもよい。
前述の実施形態では、第５ダミーキャパシタ３１２と、第５ダミーキャパシタ３１２の下部電極５１を半導体基板４０に電気的に接続する第５コンタクトプラグ３１１とを有する構造が実キャパシタ酸化抑制構造ＳＴである。後述するように、実キャパシタ酸化抑制構造によって、半導体装置４の製造過程において、実キャパシタ２５の下部電極５１と第１コンタクトプラグ６１との接続部が酸化するのを抑制し、実キャパシタ２５の下部電極５１と第１コンタクトプラグ６１との間の界面抵抗を小さくすることができる。
図８Ａ〜図８Ｑは、主として不揮発性ロジックセル、その周囲に形成されるダミーキャパシタおよびガードリングの製造工程の一例を説明するための断面図であり、図６に対応する断面図である。図９Ａ〜図９Ｑは、主としてスクライブ領域および隙間領域に形成されるダミーキャパシタ、ガードリングおよびシールドリングの製造工程の一例を説明するための断面図であり、図７Ａに対応する断面図である。
図８Ａおよび図９Ａに示すように、公知の手法により、半導体基板４０に、ＭＯＳＦＥＴ２６、ｐ型拡散領域４８、ｎ型拡散領域４９、ｐ型拡散領域３０１および揮発性記憶部（フリップフロップ）２３を構成する機能素子（図示略）が形成される。ＭＯＳＦＥＴ２６は、素子分離領域４１、ドレイン領域４２、ソース領域４３、ｎ−型高抵抗領域４４、ゲート絶縁膜４５、ゲート電極４６およびサイドウォール４７を含んでいる。
この後、半導体基板４０上に第１層間絶縁膜５０が形成される。そして、第１層間絶縁膜５０に、第１〜第６コンタクトホール６５，６７,６９，７１，３１７，３３４、バリアメタル６６，６８，７０，７２，３１８，３３５および第１〜第６コンタクトプラグ６１〜６４，３１１，３３１が形成される。
この後、図８Ｂおよび図９Ｂに示すように、スパッタ法により、第１層間絶縁膜５０上に、実キャパシタ２５およびダミーキャバシタ３１〜３４，３１２の下部電極５１の材料からなる下部電極材料膜２０１が成膜される。さらに、ＭＯＣＶＤ法により、下部電極材料膜２０１上に、強誘電体膜５２の材料であるＰＺＴからなるＰＺＴ膜２０２が成膜される。
次に、図８Ｃおよび図９Ｃに示すように、スパッタ法により、ＰＺＴ膜２０２上に、上部電極５３の電極下層５４の材料からなる積層膜２０３（Ｉｒ膜、ＩｒＯ２膜およびＩｒ膜）が成膜される。続いて、スパッタ法により、積層膜２０３上に、上部電極５３の電極上層５５の材料であるＴｉＮからなるＴｉＮ膜２０４が成膜される。ＴｉＮ膜２０４成膜後に、例えば、ＣＭＰ法により、ＴｉＮ膜２０４の表面を平坦化してもよい。
この後、図８Ｄおよび図９Ｄに示すように、フォトリソグラフィによって電極上層５５のパターンのレジストマスクが形成され、このレジストマスクをマスクとしてＴｉＮ膜２０４がドライエッチングされることにより、所定パターンの電極上層５５が形成される。
そして、電極上層５５をマスクとするドライエッチングにより、積層膜２０３、ＰＺＴ膜２０２および下部電極材料膜２０１における電極上層５５から露出する部分が順に除去される。このとき、適当なタイミングで反応ガス（エッチャント）を切り換えることにより、積層膜２０３、ＰＺＴ膜２０２および下部電極材料膜２０１が連続的にエッチングされる。
この結果、図８Ｅおよび図９Ｅに示すように、下部電極材料膜２０１、ＰＺＴ膜２０２および積層膜２０３がそれぞれ下部電極５１、強誘電体膜５２および電極下層５４にパターニングされ、下部電極５１、強誘電体膜５２、電極下層５４および電極上層５５からなる実キャパシタ２５および第１〜第５のダミーキャパシタ３１〜３４，３１２が得られる。
その後、図８Ｆおよび図９Ｆに示すように、スパッタ法により、第１層間絶縁膜５０、実キャパシタ２５およびダミーキャパシタ３１〜３４，３１２上に、水素バリア膜５６が成膜される。
前述の材料膜２０１〜２０４をパターニングするためのエッチング工程（図８Ｄおよび図９Ｄの工程ならびに図８Ｅおよび図９Ｅの工程）およびキャパシタ２５，３１〜３４，３１２上に、水素バリア膜５６を成膜する工程（図８Ｆおよび図９Ｆの工程）においては、チャンバー内にプラズマが発生する。本発明者は、実キャパシタ２５の下部電極５１と第１コンタクトプラグ６１との間の界面抵抗が大きくなる原因がこれらの工程で発生するプラズマに起因することを突き止めた。
つまり、材料膜２０１〜２０４における実キャパシタ２５の形成予定領域の下部電極材料膜２０１または実キャパシタ２５の下部電極５１は、第１コンタクトプラグ６１を介して半導体基板４０のドレイン領域４２に電気的に接続されている。このため、前記工程でプラズマが発生すると、プラズマ中の荷電粒子（電子、陽イオン）が、実キャパシタ２５の形成予定領域の下部電極材料膜２０１または実キャパシタ２５の下部電極５１、第１コンタクトプラグ６１および半導体基板４０からなる第１導電経路を通過する。これにより、第１導電経路に大きな電流が流れるので、実キャパシタ２５の下部電極５１と第１コンタクトプラグ６１との接続部が酸化し、実キャパシタ２５の下部電極５１と第１コンタクトプラグ６１との間の界面抵抗が大きくなる。酸化の度合は、前記第１導電経路に流れる電流が大きいほど高くなる。
この実施形態では、第５ダミーキャパシタ３１２と第５コンタクトプラグ３１１とを有する実キャパシタ酸化抑制構造ＳＴが設けられている。したがって、前記工程において、プラズマが発生すると、プラズマ中の荷電粒子は、第５ダミーキャパシタ３１２の形成予定領域の下部電極材料膜２０１または第５ダミーキャパシタ３１２の下部電極５１、第５コンタクトプラグ３１１および半導体基板４０からなる第２導電経路を通過する。つまり、第２導電経路にも電流が流れる。これにより、実キャパシタ酸化抑制構造ＳＴ（第５ダミーキャパシタ３１２）が形成されていない場合に比べて、第１導電経路に流れる電流を低減させることができる。これにより、実キャパシタ２５の下部電極５１と第１コンタクトプラグ６１との接続部の酸化を抑制することができるので、実キャパシタ２５の下部電極５１と第１コンタクトプラグ６１との間の界面抵抗を小さくすることができる。
次に、図８Ｇおよび図９Ｇに示すように、ＣＶＤ法により、水素バリア膜５６上に、第２層間絶縁膜５７が成膜される。実キャパシタ２５およびダミーキャパシタ３１〜３４，３１２の表面が水素バリア膜５６で覆われているので、第２層間絶縁膜５７の成膜手法として、水素を用いるＣＶＤ法が採用されたとしても、強誘電体膜５２の水素還元を防止することができる。
次に、図８Ｈおよび図９Ｈに示すように、フォトリソグラフィおよびエッチングにより、第２層間絶縁膜５７に第１ビアホール８５、第２ビアホール８７、第３ビアホール８９、第４ビアホール９１、第７ビアホール３１９および第８ビアホール３３６が形成される。
この場合、まず、深さが大きい第２ビアホール８７、第３ビアホール８９、第４ビアホール９１および第８ビアホール３３６を形成し、その後に深さが小さい第１ビアホール８５および第７ビアホール３１９を形成するようにしてもよい。
この後、図８Ｉおよび図９Ｉ示すように、スパッタ法により、第２層間絶縁膜５７上に、バリアメタル８６，８８，９０，９２，３２０，３３７の材料からなるバリアメタル材料膜２０５が成膜される。このバリアメタル材料膜２０５は、第１ビアホール８５、第２ビアホール８７、第３ビアホール８９、第４ビアホール９１、第７ビアホール３１９および第８ビアホール３３６の内面（側面および底面）にも成膜される。バリアメタル材料膜２０５の成膜後に、バリアメタル材料膜２０５のバリア性を高めるために、バリアメタル材料膜２０５に対して水素を用いた改質処理が行われる。
この改質処理には、水素（水素プラズマ）が使用される。改質処理に使用される水素は、図８Ｉおよび図９Ｉに破線で示すように、第１〜第４、第７および第８ビアホール８５，８７，８９，９１，３１９，３３６ならびに第１層間絶縁膜５０を通って、ダミーキャパシタ３１〜３４，３１２内の強誘電体膜５２によって吸収される。このため、第１〜第４、第７および第８ビアホール８５，８７，８９，９１，３１９，３３６および第１層間絶縁膜５０を通って、実キャパシタ２５内の強誘電体膜５２に侵入する水素量を低減できる。これにより、実キャパシタ２５の特性劣化を抑制できる。
この実施形態では、平面視において、不揮発性ロジック領域１３内において、不揮発性ロジックセル２１の周囲にも、第２および第３ダミーキャパシタ３２，３３が設けられているので、平面視において不揮発性ロジックセル２１内のみにダミーキャパシタが設けられている場合に比べて、より多くの水素をダミーキャパシタによって吸収することができる。これにより、実キャパシタ２５の特性劣化を効果的に抑制できる。
また、この実施形態では、スクライブ領域３にも、第４ダミーキャパシタ３４が設けられているので、さらに多くの水素をダミーキャパシタによって吸収することができる。これにより、実キャパシタ２５の特性劣化をより効果的に抑制できる。
特に、グランドライン３５および電源ライン３６を有するガードリング２０には、多数のビアホール８９，９１が形成されているので、これらのビアホール８９，９１の内面のバリアメタル材料膜２０５の改質処理時には、多くの水素がこれらのビアホール８９，９１を通って第１層間絶縁膜５０内に侵入する。この実施形態では、ガードリング領域１３Ｂの内側の隙間領域１３Ｃにも、多数の第３ダミーキャパシタ３３が形成されている。このため、ビアホール８９，９１を通って第１層間絶縁膜５０内に侵入した水素を、これらのダミーキャパシタ３３によって効率よく吸収することができる。これにより、実キャパシタ２５の特性劣化をより効果的に抑制できる。
バリアメタル材料膜２０５の改質処理が完了すると、図８Ｊおよび図９Ｊに示すように、ＣＶＤ法により、バリアメタル材料膜２０５上に、第１〜第４、第７および第８ビアプラグ８１〜８４，３１３，３３２の材料からなる堆積層２０６が積層される。そして、ＣＭＰ法により、その堆積層２０６およびバリアメタル材料膜２０５が研磨される。この研磨は、バリアメタル材料膜２０５および堆積層２０６における第１〜第４、第７および第８ビアホール８５，８７，８９，９１，３１９，３３６の外方に形成されている不要部分が除去されて、これらのビアホール８５，８７，８９，９１，３１９，３３６の内方に残される堆積層２０６の表面が第２層間絶縁膜５７の表面（上面）と面一になるまで続けられる。
その結果、図８Ｋおよび図９Ｋに示すように、第１ビアホール８５にバリアメタル８６を介して埋設された第１ビアプラグ８１および第２ビアホール８７にバリアメタル８８を介して埋設された第２ビアプラグ８２が形成される。また、第３ビアホール８９にバリアメタル９０を介して埋設された第３ビアプラグ８３および第４ビアホール９１にバリアメタル９２を介して埋設された第４ビアプラグ８４が形成される。また、第７ビアホール３１９にバリアメタル３２０を介して埋設された第７ビアプラグ３１３および第８ビアホール３３６にバリアメタル３３７を介して埋設された第８ビアプラグ３３２が形成される。
次に、図８Ｌおよび図９Ｌに示すように、第２層間絶縁膜５７上に導電材料からなる配線膜が形成される。配線膜は、例えば、チタン層と、アルミニウム層と、チタン層との積層膜からなる。この後、フォトリソグラフィおよびエッチングにより、配線膜がパターニングされることにより、第１配線９３、第２配線９４、グランドライン９５、電源ライン９６、第１共通シールド配線３１４等の配線が同時に形成される。
次に、図８Ｍおよび図９Ｍに示すように、ＣＶＤ法により、第２層間絶縁膜５７上ならびに第１配線９３、第２配線９４、グランドライン９５、電源ライン９６および第１共通シールド配線３１４上に、第３層間絶縁膜９７が成膜される。
次に、図８Ｎおよび図９Ｎに示すように、フォトリソグラフィおよびエッチングにより、第３層間絶縁膜９７に第５ビアホール１００、第６ビアホール１０２、第９ビアホール３２１および第１０ビアホール３３８が形成される。
この後、図８Ｏおよび図９Ｏに示すように、スパッタ法により、第３層間絶縁膜９７上に、バリアメタル１０１，１０３，３２２，３３９の材料からなるバリアメタル材料膜２０７が成膜される。このバリアメタル材料膜２０７は、第５ビアホール１００、第６ビアホール１０２、第９ビアホール３２１および第１０ビアホール３３８の内面（側面および底面）にも成膜される。バリアメタル材料膜２０７の成膜後に、バリアメタル材料膜２０７のバリア性を高めるために、バリアメタル材料膜２０７に対して水素を用いた改質処理が行われる。
この改質処理にも水素（水素プラズマ）が使用される。改質処理に使用される水素は、第５ビアホール１００、第６ビアホール１０２、第９ビアホール３２１および第１０ビアホール３３８、第３層間絶縁膜９７および第２層間絶縁膜５７を通って、ダミーキャパシタ３１〜３４，３１２内の強誘電体膜５２によって吸収される。このため、実キャパシタ２５内の強誘電体膜５２に侵入する水素量を低減できる。これにより、実キャパシタ２５の特性劣化を抑制できる。
バリアメタル材料膜２０７の改質処理が完了すると、ＣＶＤ法により、バリアメタル材料膜２０７上に、第５ビアプラグ９８、第６ビアプラグ９９、第９ビアプラグ３１５および第１０ビアプラグ３３３の材料からなる堆積層が積層される。そして、ＣＭＰ法により、その堆積層およびバリアメタル材料膜２０７が研磨される。この研磨は、バリアメタル材料膜２０７および堆積層における第５、第６、第９および第１０ビアホール１００，１０２，３２１，３３８の外方に形成されている不要部分が除去されて、これらのビアホール１００，１０２，３２１，３３８内に残される堆積層の表面が第３層間絶縁膜９７の表面（上面）と面一になるまで続けられる。
その結果、図８Ｐおよび図９Ｐに示すように、第５ビアホール１００にバリアメタル１０１を介して埋設された第５ビアプラグ９８および第６ビアホール１０２にバリアメタル１０３を介して埋設された第６ビアプラグ９９が形成される。また、第９ビアホール３２１にバリアメタル３２２を介して埋設された第９ビアプラグ３１５および第１０ビアホール３３８にバリアメタル３３９を介して埋設された第１０ビアプラグ３３３が形成される。
次に、図８Ｑおよび図９Ｑに示すように、第３層間絶縁膜９７上に導電材料からなる配線膜が形成される。配線膜は、例えば、チタン層と、アルミニウム層と、チタン層との積層膜からなる。この後、フォトリソグラフィおよびエッチングにより、配線膜がパターニングされることにより、第３配線１０４、第４配線１０５、第２共通シールド配線３１６等の配線が同時に形成される。このようにして、不揮発性ロジック、ガードリング２０、ダミーキャパシタ３１〜３４、シールドリング３００等が製造される。
以上のような工程等を経て、図１に示すような半導体ウエハ１が製造されると、半導体ウエハ１のスクライブ領域３がダイシングブレードによって切断されることにより、機能素子領域２を含む個々の半導体装置４が切り出される。このようにして切り出された個々の半導体装置４は、その周縁部にスクライブ領域３を有し、スクライブ領域３に囲まれた中央領域に機能素子領域２を有する。前述の実施形態では、スクライブ領域３の全域に第４ダミーキャパシタ３４が形成されているので、半導体装置４の周縁部には、スクライブ領域３に形成された第４ダミーキャパシタ３４が残ることになる。
前述の実施形態では、半導体装置４の製造過程、特に、キャパシタの材料膜をドライエッチングすることによって実キャパシタ２５およびダミーキャパシタ３１〜３４，３１２を形成する工程ならびに、これらのキャパシタ２５，３１〜３４，３１２上に水素バリア膜５６を成膜する工程において、プラズマが発生する。
キャパシタ材料膜における実キャパシタ２５の形成予定領域の下部電極材料膜２０１または実キャパシタ２５の下部電極５１は、第１コンタクトプラグ６１を介して半導体基板４０のドレイン領域４２に電気的に接続されている。このため、前記工程でプラズマが発生すると、プラズマ中の荷電粒子が、実キャパシタ２５の形成予定領域の下部電極材料膜２０１または実キャパシタ２５の下部電極５１、第１コンタクトプラグ６１および半導体基板４０からなる第１導電経路を通過する。これにより、第１導電経路に大きな電流が流れるので、実キャパシタ２５の下部電極５１と第１コンタクトプラグ６１との接続部が酸化し、実キャパシタ２５の下部電極５１と第１コンタクトプラグ６１との間の界面抵抗が大きくなる。酸化の度合は、前記第１導電経路に流れる電流が大きいほど高くなる。
この実施形態では、第５ダミーキャパシタ３１２と第５コンタクトプラグ３１１とを有する実キャパシタ酸化抑制構造ＳＴが設けられている。したがって、前記工程において、プラズマが発生すると、プラズマ中の荷電粒子は、第５ダミーキャパシタ３１２の形成予定領域の下部電極材料膜２０１または第５ダミーキャパシタ３１２の下部電極５１、第５コンタクトプラグ３１１および半導体基板４０からなる第２導電経路を通過する。つまり、第２導電経路にも電流が流れる。これにより、実キャパシタ酸化抑制構造ＳＴ（第５ダミーキャパシタ３１２）が形成されていない場合に比べて、第１導電経路に流れる電流を低減させることができる。これにより、実キャパシタ２５の下部電極５１と第１コンタクトプラグ６１との接続部の酸化を抑制することができるので、実キャパシタ２５の下部電極５１と第１コンタクトプラグ６１との間の界面抵抗を小さくすることができる。
この実施形態では、第５ダミーキャパシタ３１２および第５コンタクトプラグ３１１は、平面視矩形環状に形成されているため、第２導電経路の横断面積は各第１導電経路の横断面積よりも大きい。また、第１コンタクトプラグ６１はｐ型半導体基板４０の表層部に形成されたインピーダンスの高いｎ＋型のドレイン領域４２に接続されているのに対して、第５コンタクトプラグ３１１はｐ型半導体基板４０の表層部に形成されたインピーダンスの低いｐ型拡散領域３０１に接続されている。このため、前記製造工程において、第１導電経路に比べて第２導電経路に電流が流れやすいので、実キャパシタ２５の下部電極５１と第１コンタクトプラグ６１との間の界面抵抗を効果的に小さくすることができる。
また、この実施形態では、第５ダミーキャパシタ３１２および第５コンタクトプラグ３１１は、シールドリング３００の一部として形成されているので、第５ダミーキャパシタ３１２および第５コンタクトプラグ３１１を形成するために余分なスペースを必要としない。
前述の実施形態では、半導体装置４の製造過程、特に、ビアホール（主として第１〜第４、第７および第８ビアホール８５，８７，８９，９１，３１９，３３６）内へのバリアメタル６６，６８，７０，７２，３２０，３３７の成膜後の改質処理において、水素（水素プラズマ）が使用される。特に、ガードリング２０は、グランドライン３５および電源ライン３６を備えているため、多数のビアホール８９，９１を含んでいる。このため、これらのビアホール８９，９１の内面のバリアメタル材料膜の改質処理時には、多くの水素がこれらのビアホール８９，９１を通って第１層間絶縁膜５０内に侵入する。
前述の実施形態では、不揮発性ロジック領域１３内において、不揮発性ロジックセル２１の周囲にも、複数の第２および第３ダミーキャパシタ３２，３３が設けられている。これにより、ビアホール８５，８７，８９，９１，３１９，３３６内へのバリアメタル６６，６８，７０，７２，３２０，３３７の成膜後の改質処理に使用される水素を、第２および第３ダミーキャパシタ３２，３３に吸収させることができる。これにより、実キャパシタ２５内の強誘電体膜５２が水素還元されるのを抑制できるから、実キャパシタ２５の特性劣化を抑制できる。
また、この実施形態では、ガードリング領域１３Ｂの内側の隙間領域１３Ｃにも、複数の第３ダミーキャパシタ３３が形成されている。このため、ガードリング２０のビアホール８９，９１内面のバリアメタル材料膜の改質処理時に、ビアホール８９，９１を通って第１層間絶縁膜５０内に侵入した水素を、これらのダミーキャパシタ３３によって効率よく吸収することができる。これにより、実キャパシタ２５の特性劣化をより効果的に抑制できる。
また、この実施形態では、スクライブ領域３にも、複数の第４ダミーキャパシタ３４が設けられているので、さらに多くの水素を第４ダミーキャパシタ３４によって吸収することができる。これにより、実キャパシタ２５の特性劣化をより効果的に抑制できる。
以上、この発明の実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。
例えば、前述の実施形態では、内側の平面視矩形環状の第１シールドリング３１０と、外側の平面視矩形環状の第２シールドリング３３０のうち、内側の第１シールドリング３１０にのみ実キャパシタ酸化抑制構造ＳＴが形成されている。しかしながら、図１０に示すように、内側の平面視矩形環状の第１シールドリング３１０と、外側の平面視矩形環状の第２シールドリング３３０のうち、外側の第２シールドリング３３０にのみ実キャパシタ酸化抑制構造ＳＴを形成するようにしてもよい。図１０は、図７Ｂに対応する断面図である。
この場合には、第１シールドリング３１０は、図１０に示すように、平面視において矩形環状に形成された、第５コンタクトプラグ３１１、第７ビアプラグ３１３、第１共通シールド配線３１４、第９ビアプラグ３１５および第２共通シールド配線３１６とから構成される。第７ビアプラグ３１３は、第２層間絶縁膜５７を貫通し、第５コンタクトプラグ３１１と第１共通シールド配線３１４とを電気的に接続する。
一方、第２シールドリング３３０は、図１０に示すように、平面視において矩形環状に形成された、第６コンタクトプラグ３３１、強誘電体ダミーキャパシタ（第６ダミーキャパシタ）３４０、第８ビアプラグ３３２、第１共通シールド配線３１４、第１０ビアプラグ３３３および第２共通シールド配線３１６とから構成される。第６ダミーキャパシタ３４０は、第２層間絶縁膜５７上に形成されている。第６ダミーキャパシタ３４０は、図７Ａの第５ダミーキャパシタ３１２と同じ構造を有している。第６ダミーキャパシタ３４０の下部電極５１は、第６コンタクトプラグ３３１に接続されている。第８ビアプラグ３３２は、第６ダミーキャパシタ３４０の上部電極５３と第１共通シールド配線３１４とを電気的に接続する。
また、図１１に示すように、内側の面視矩形環状の第１シールドリング３１０と、外側の平面視矩形環状の第２シールドリング３３０の両方に、実キャパシタ酸化抑制構造ＳＴが形成されてもよい。図１１は、図７Ｂに対応する断面図である。
図１１の第１シールドリング３１０は、前述の実施形態の第１シールドリング３１０（図７Ｂ参照）と同じ構造を有し、図１１の第２シールドリング３３０は、図１０の第２シールドリング３３０と同じ構造を有している。
また、図１２に示すように、シールドリング３００は、前述の実施形態の第１シールドリング３１０のみから構成されていてもよい。図１２は、図７Ｂに対応する断面図である。
前述の実施形態では、第１共通シールド配線３１４および第２通シールド配線３１６は第１シールドリング３１０および第２シールドリング３３０で共通な配線とされている。しかし、第１共通シールド配線３１４を、第１シールドリング３１０用と第２シールドリング３３０用に分離して設けてもよい。同様に、第２共通シールド配線３１６を、第１シールドリング３１０用と第２シールドリング３３０用に分離して設けてもよい。
第１共通シールド配線３１４および第２共通シールド配線３１６を、それぞれ第１シールドリング３１０用と第２シールドリング３３０用に分離して設けた場合には、第１シールドリング３１０および第２シールドリング３３０のうちのいずれか一方の配線３１４，３１６を電源に接続してもよい。
前述の実施形態では、実キャパシタ酸化抑制構造は、シールドリングの一部として形成されているが、実キャパシタ酸化抑制構造をシールドリングとは別に形成するようにしてもよい。
例えば、実キャパシタ酸化抑制構造を、機能素子領域２の周縁部に、シールドリングとは別に、平面視で環状（例えば矩形環状）または略環状（例えば略矩形環状）に形成するようにしてもよい。また、実キャパシタ酸化抑制構造を、ガードリング領域１３Ｂに、平面視で環状（例えば矩形環状）または略環状（例えば略矩形環状）に形成するようにしてもよい。また、不揮発性ロジック領域１３内に、平面視多角形状、円形状等の実キャパシタ酸化抑制構造を、散点状に形成してもよい。いずれの場合も、半導体基板４０がｐ型である場合には、実キャパシタ酸化抑制構造内のプラグが半導体基板４０に接続される半導体基板４０の表層部にはｐ型拡散領域が形成されていることが好ましい。
また、前述の実施形態では、隙間領域１３Ｃに形成された第３ダミーキャパシタ３３は平面視で格子状に形成されているが、図１３に示すように、第３ダミーキャパシタ３３は、平面視で千鳥状に形成されてもよい。また、前述の実施形態では、スクライブ領域３に形成されている第４ダミーキャパシタ３４は平面視で格子状に形成されているが、図１３に示すように、第４ダミーキャパシタ３４は、平面視で千鳥状に形成されてもよい。図１３は、図５に対応する平面図である。
また、前述の実施形態では、平面視において、不揮発性ロジックセル２１の内部に第１ダミーキャパシタ３４が形成されているが、第１ダミーキャパシタ３４は形成されていなくてもよい。
また、前述の実施形態では、不揮発性ロジック領域１３内には、平面視において、不揮発性ロジックセル２１の周囲に第２および第３ダミーキャパシタ３２，３３が形成されているが、第２および第３ダミーキャパシタ３２，３３は形成されていなくてもよい。
また、第１〜第４ダミーキャパシタ３１〜３４は、形成されていなくてもよい。
前述の実施形態では、不揮発性ロジックを有する半導体装置に、本願発明を適用した場合について説明したが、本願発明は強誘電体メモリ（ＦｅＲＡＭ）を有する半導体装置にも適用することができる。強誘電体メモリは、複数のメモリセルを含んでいる。各メモリセルは、例えば、特開２０１４−１０３４２６号公報に開示されているように、電界効果トランジスタと強誘電体キャパシタとから構成されている。この場合には、強誘電体メモリのメモリセルが、本願発明の不揮発性記憶素子の一例となる。
強誘電体メモリを有する半導体装置に本願発明を適用する場合、前記実施形態における不揮発性ロジック領域１３を、強誘電体メモリ領域に置き換えるとともに、前記実施形態におけるコア領域１３Ａを、複数の強誘電体メモリセルが形成されるコア領域に置き換えることが可能である。この場合、強誘電体メモリ領域に、前記実施形態と同様なガードリング領域１３ｂと隙間領域１３Ｃとが設けられてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体ウエハ
２ 機能素子領域
３ スクライブ領域
４ 半導体装置
１１ パワートランジスタ領域
１２ アナログ回路領域
１３ 不揮発性ロジック領域
１３Ａ コア領域
１３Ｂ ガードリング領域
１３Ｃ 隙間領域
１４ ロジック領域
１５ ＳＲＡＭ領域
１６ ＣＰＵ領域
１７ ＲＯＭ領域
２０ ガードリング
２１ 不揮発性ロジックセル（不揮発性記憶素子）
２２ 制御回路
２３ 揮発性記憶部
２４ 不揮発性記憶部
２５ 強誘電体キャパシタ（実キャパシタ）
２６ ＭＯＳＦＥＴ
３１ 第１ダミーキャパシタ
３２ 第２ダミーキャパシタ
３３ 第３ダミーキャパシタ
３４ 第４ダミーキャパシタ
４０ 半導体基板
４２ ドレイン領域
４３ ソース領域
４４ ｎ−型高抵抗領域
４５ ゲート絶縁膜
４６ ゲート電極
４７ サイドウォール
４８ ｐ型拡散領域
４９ ｎ型拡散領域
５０ 第１層間絶縁膜
５１ 下部電極
５２ 強誘電体膜
５３ 上部電極
５４ 電極下層
５５ 電極上層
５６ 水素バリア膜
５７ 第２層間絶縁膜
６１〜６４ 第１〜第４コンタクトプラグ
６５ 第１コンタクトホール
６６ バリアメタル
６７ 第２コンタクトホール
６８ バリアメタル
６９ 第３コンタクトホール
７０ バリアメタル
７１ 第４コンタクトホール
７２ バリアメタル
８１〜８４ 第１〜第４ビアプラグ
８５ 第１ビアホール
８６ バリアメタル
８７ 第２ビアホール
８８ バリアメタル
８９ 第３ビアホール
９０ バリアメタル
９１ 第４ビアホール
９２ バリアメタル
９３ 第１配線
９４ 第２配線
９５ グランドライン
９６ 電源ライン
９７ 第３層間絶縁膜
９８ 第５ビアプラグ
９９ 第６ビアプラグ
１００ 第５ビアホール
１０１ バリアメタル
１０２ 第６ビアホール
１０３ バリアメタル
１０４ 第３配線
１０５ 第４配線
３００ シールドリング
３０１ ｐ型拡散領域
３１０ 第１シールドリング
３１１ 第５コンタクトプラグ
３１２ 第５ダミーキャパシタ
３１３ 第７ビアプラグ
３１４ 第１共通シールド配線
３１５ 第９ビアプラグ
３１６ 第２共通シールド配線
３１７ 第５コンタクトホール
３１８ バリアメタル
３１９ 第７ビアホール
３２０ バリアメタル
３２１ 第９ビアホール
３２２ バリアメタル
３３０ 第２シールドリング
３３１ 第６コンタクトプラグ
３３２ 第８ビアプラグ
３１４ 第１共通シールド配線
３３３ 第１０ビアプラグ
３１６ 第２共通シールド配線
３３４ 第６コンタクトホール
３３５ バリアメタル
３３６ 第８ビアホール
３３７ バリアメタル
３３８ 第１０ビアホール
３３９ バリアメタル

Claims (19)

  1. 半導体基板と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された強誘電体実キャパシタを含む不揮発性記憶素子とを備え、前記強誘電体実キャパシタは、前記層間絶縁膜上に形成された第１下部電極、前記第１下部電極上に形成された第１の強誘電体膜および前記第１強誘電体膜上に形成された第１上部電極とを含み、前記強誘電体実キャパシタの第１下部電極が前記層間絶縁膜を貫通する第１プラグを介して前記半導体基板に電気的に接続されている、半導体装置であって、
    前記層間絶縁膜上に形成された第２下部電極、前記第２下部電極上に形成された第２強誘電体膜および前記第２強誘電体膜上に形成された第２上部電極を含みかつ不揮発性記憶素子として使用されない強誘電体ダミーキャパシタと、前記層間絶縁膜を貫通しかつ前記第２下部電極を前記半導体基板に電気的に接続するための第２プラグとを有する実キャパシタ酸化抑制構造が形成されている、半導体装置。
  2. 前記不揮発性記憶素子は、前記半導体基板に形成されたトランジスタを含み、
    前記強誘電体実キャパシタの第１下部電極は、前記トランジタに接続されており、
    前記誘電体ダミーキャパシタの第２下部電極はトランジスタに接続されていない、請求項１に記載の半導体装置。
  3. 前記実キャパシタ酸化抑制構造が平面視環状または略環状に形成されている、請求項１または２に記載の半導体装置。
  4. 平面視において前記半導体装置の周縁部に、水分の侵入を防止するための平面視環状のシールリングが形成されており、
    前記実キャパシタ酸化抑制構造は、前記シールリングの一部として形成されている、請求項１または２に記載の半導体装置。
  5. 前記実キャパシタ酸化抑制構造は、平面視環状の前記強誘電体ダミーキャパシタと平面視環状の前記第２プラグとを含む、請求項４に記載の導体装置。
  6. 前記シールリングは、平面視環状の第１シールリングと、前記第１シールリングを取り囲むように形成された平面視環状の第２シールリングとを含み、
    前記実キャパシタ酸化抑制構造は、前記第１シールリングの一部として形成されている、請求項４に記載の半導体装置。
  7. 前記第１シールリングの一部を構成する前記実キャパシタ酸化抑制構造は、平面視環状の前記強誘電体ダミーキャパシタと平面視環状の前記第２プラグとを含む、請求項６に記載の導体装置。
  8. 前記シールリングは、平面視環状の第１シールリングと、前記第１シールリングを取り囲むように形成された平面視環状の第２シールリングとを含み、
    前記実キャパシタ酸化抑制構造は、前記第２シールリングの一部として形成されている、請求項４に記載の半導体装置。
  9. 前記第２シールリングの一部を構成する前記実キャパシタ酸化抑制構造は、平面視環状の前記強誘電体ダミーキャパシタと平面視環状の前記第２プラグとを含む、請求項８に記載の導体装置。
  10. 前記シールリングは、平面視環状の第１シールリングと、前記第１シールリングを取り囲むように形成された平面視環状の第２シールリングとを含み、
    前記実キャパシタ酸化抑制構造は、前記第１シールリングの一部として形成されているとともに、前記第２シールリングの一部として形成されている、請求項４に記載の半導体装置。
  11. 前記第１シールリングの一部を構成する前記実キャパシタ酸化抑制構造は、平面視環状の前記強誘電体ダミーキャパシタと平面視環状の前記第２プラグとを含み、
    前記第２シールリングの一部を構成する前記実キャパシタ酸化抑制構造は、平面視環状の前記強誘電体ダミーキャパシタと平面視環状の前記第２プラグとを含む、請求項１０に記載の導体装置。
  12. 前記層間絶縁膜を第１層間絶縁膜とすると、
    前記強誘電体実キャパシタ、前記強誘電体ダミーキャパシタおよび前記第１層間絶縁膜の表面を覆う水素バリア膜と、
    前記水素バリア膜上に形成された第２層間絶縁膜とをさらに含み、
    前記シールリングは、
    前記第２層間絶縁膜上に形成された平面視環状のシールド配線と、
    前記第２層間絶縁膜に埋設され、前記実キャパシタ酸化抑制構造の上部電極と前記シールド配線とを電気的に接続する平面視環状のシールドプラグとをさらに含む、請求項５に記載の導体装置。
  13. 前記層間絶縁膜を第１層間絶縁膜とすると、
    前記強誘電体実キャパシタ、前記強誘電体ダミーキャパシタおよび前記第１層間絶縁膜の表面を覆う水素バリア膜と、
    前記水素バリア膜上に形成された第２層間絶縁膜とをさらに含み、
    前記第１シールリングは、
    前記第２層間絶縁膜上に形成された平面視環状のシールド配線と、
    前記第２層間絶縁膜に埋設され、前記実キャパシタ酸化抑制構造の上部電極と前記シールド配線とを電気的に接続する平面視環状のシールドプラグとをさらに含む、請求項７に記載の導体装置。
  14. 前記層間絶縁膜を第１層間絶縁膜とすると、
    前記強誘電体実キャパシタ、前記強誘電体ダミーキャパシタおよび前記第１層間絶縁膜の表面を覆う水素バリア膜と、
    前記水素バリア膜上に形成された第２層間絶縁膜とをさらに含み、
    前記第２シールリングは、
    前記第２層間絶縁膜上に形成された平面視環状のシールド配線と、
    前記第２層間絶縁膜に埋設され、前記実キャパシタ酸化抑制構造の上部電極と前記シールド配線とを電気的に接続する平面視環状のシールドプラグとをさらに含む、請求項９に記載の導体装置。
  15. 前記層間絶縁膜を第１層間絶縁膜とすると、
    前記強誘電体実キャパシタ、前記強誘電体ダミーキャパシタおよび前記第１層間絶縁膜の表面を覆う水素バリア膜と、
    前記水素バリア膜上に形成された第２層間絶縁膜とをさらに含み、
    前記第１シールリングは、
    前記第２層間絶縁膜上に形成された平面視環状の第１シールド配線と、
    前記第２層間絶縁膜に埋設され、前記実キャパシタ酸化抑制構造の上部電極と前記第１シールド配線とを電気的に接続する平面視環状の第１シールドプラグとをさらに含み、
    前記第２シールリングは、
    前記第２層間絶縁膜上に形成された平面視環状の第２シールド配線と、
    前記第２層間絶縁膜に埋設され、前記実キャパシタ酸化抑制構造の上部電極と前記第２シールド配線とを電気的に接続する平面視環状の第２シールドプラグとをさらに含む、請求項９に記載の導体装置。
  16. 前記半導体基板が第１導電型であり、
    前記第１プラグは、前記半導体基板の表層部に形成された第２導電型拡散領域に電気的に接続されており、
    前記第２プラグは、前記半導体基板の表層部に形成された第１導電型拡散領域に電気的に接続されている、請求項１〜１５のいずれか一項に記載の半導体装置。
  17. 前記第１導電型がｐ型であり、前記第２導電型がｎ型である、請求項１６に記載の半導体装置。
  18. 前記不揮発性記憶素子は、揮発性記憶部と、前記強誘電体実キャパシタを含みかつ前記揮発性記憶部のデータを保持するための不揮発性記憶部とを含む不揮発性ロジックセルである、請求項１〜１７のいずれか一項に記載の半導体装置。
  19. 前記不揮発性記憶素子は、強誘電体メモリにおけるメモリセルである、請求項１〜１７のいずれか一項に記載の半導体装置。
JP2018145302A 2018-08-01 2018-08-01 半導体装置 Active JP7242210B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018145302A JP7242210B2 (ja) 2018-08-01 2018-08-01 半導体装置
US16/524,426 US10991703B2 (en) 2018-08-01 2019-07-29 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018145302A JP7242210B2 (ja) 2018-08-01 2018-08-01 半導体装置

Publications (2)

Publication Number Publication Date
JP2020021852A true JP2020021852A (ja) 2020-02-06
JP7242210B2 JP7242210B2 (ja) 2023-03-20

Family

ID=69227552

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018145302A Active JP7242210B2 (ja) 2018-08-01 2018-08-01 半導体装置

Country Status (2)

Country Link
US (1) US10991703B2 (ja)
JP (1) JP7242210B2 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420744B1 (en) * 1999-11-16 2002-07-16 Samsung Electronics Co., Ltd. Ferroelectric capacitor and method for fabricating ferroelectric capacitor
EP1258923A2 (en) * 2001-05-16 2002-11-20 Nec Corporation Semiconductor memory device and manufacturing method for the same
JP2010157576A (ja) * 2008-12-26 2010-07-15 Fujitsu Semiconductor Ltd 半導体装置
US20160093627A1 (en) * 2014-09-30 2016-03-31 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
JP2017112329A (ja) * 2015-12-18 2017-06-22 ローム株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100268424B1 (ko) * 1998-08-07 2000-10-16 윤종용 반도체 장치의 배선 형성 방법
JP5140459B2 (ja) 2008-02-28 2013-02-06 ローム株式会社 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法
JP2014103426A (ja) 2014-03-12 2014-06-05 Rohm Co Ltd 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420744B1 (en) * 1999-11-16 2002-07-16 Samsung Electronics Co., Ltd. Ferroelectric capacitor and method for fabricating ferroelectric capacitor
EP1258923A2 (en) * 2001-05-16 2002-11-20 Nec Corporation Semiconductor memory device and manufacturing method for the same
US20020173111A1 (en) * 2001-05-16 2002-11-21 Nec Corporation Semiconductor memory device with memory cells having same characteristics and manufacturing method for the same
JP2002343942A (ja) * 2001-05-16 2002-11-29 Nec Corp 半導体メモリ装置及びその製造方法
JP2010157576A (ja) * 2008-12-26 2010-07-15 Fujitsu Semiconductor Ltd 半導体装置
US20160093627A1 (en) * 2014-09-30 2016-03-31 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
JP2016072502A (ja) * 2014-09-30 2016-05-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2017112329A (ja) * 2015-12-18 2017-06-22 ローム株式会社 半導体装置
US20170179140A1 (en) * 2015-12-18 2017-06-22 Rohm Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US20200043937A1 (en) 2020-02-06
JP7242210B2 (ja) 2023-03-20
US10991703B2 (en) 2021-04-27

Similar Documents

Publication Publication Date Title
TWI565033B (zh) 半導體裝置及製造其之方法
US10475794B1 (en) Semiconductor device and method for fabricating the same
JPH06188386A (ja) 強誘電体集積回路及びその製造方法
JP4756915B2 (ja) 強誘電体メモリ装置及びその製造方法
JP6617394B2 (ja) 半導体装置
US9209194B1 (en) Semiconductor constructions comprising fuse capacitors
US6255697B1 (en) Integrated circuit devices including distributed and isolated dummy conductive regions
US6420744B1 (en) Ferroelectric capacitor and method for fabricating ferroelectric capacitor
KR101721116B1 (ko) 신뢰성이 향상된 반도체 소자
JP2010272649A (ja) 半導体装置及びその製造方法
US8183634B2 (en) Stack-type semiconductor device
KR100439034B1 (ko) 누설전류를 방지할 수 있는 반도체 장치의 비트라인구조및 그의 형성방법
JP4508881B2 (ja) 混載型メモリ装置及びその製造方法
KR20090108452A (ko) 반도체 소자의 제조방법
US7829925B2 (en) Semiconductor device and method for manufacturing same
JP7242210B2 (ja) 半導体装置
JP6617393B2 (ja) 半導体装置
KR20150111846A (ko) 반도체 장치
TWI841150B (zh) 製造半導體裝置的方法
US20230171948A1 (en) Semiconductor memory device and method for forming the same
KR100781546B1 (ko) 반도체 장치 및 그 제조 방법
TW202341433A (zh) 製造半導體裝置的方法
KR100349345B1 (ko) 반도체 장치의 비트라인 및 그 제조방법
KR20230166782A (ko) 칩 가드를 구비하는 반도체 웨이퍼
CN115696910A (zh) 半导体存储器装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180806

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210716

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221006

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230302

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230308

R150 Certificate of patent or registration of utility model

Ref document number: 7242210

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150