JPS63215074A - 制御可能な電力用半導体素子 - Google Patents
制御可能な電力用半導体素子Info
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- JPS63215074A JPS63215074A JP63032566A JP3256688A JPS63215074A JP S63215074 A JPS63215074 A JP S63215074A JP 63032566 A JP63032566 A JP 63032566A JP 3256688 A JP3256688 A JP 3256688A JP S63215074 A JPS63215074 A JP S63215074A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42308—Gate electrodes for thyristors
-
- H—ELECTRICITY
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
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-
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-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10157—Shape being other than a cuboid at the active surface
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
本発明は、半導体素子の領域に関するものである。本発
明は特に、 −２つの主電極間にドーピングされた複数の層が配置さ
れており、 一素子を制御する為の制御電極を有しており、−素子は
、並列に配置されており且つ並列接続されている複数個
の素子要素に細分されており、−各素子要素には１つの
制御コンタクトが配置されており、 一素子要素の制御コンタクトは、１つの共通の制御接続
へ接続されており、共に制御電極を形成している制御可
能な電力用半導体素子に関するものである。
明は特に、 −２つの主電極間にドーピングされた複数の層が配置さ
れており、 一素子を制御する為の制御電極を有しており、−素子は
、並列に配置されており且つ並列接続されている複数個
の素子要素に細分されており、−各素子要素には１つの
制御コンタクトが配置されており、 一素子要素の制御コンタクトは、１つの共通の制御接続
へ接続されており、共に制御電極を形成している制御可
能な電力用半導体素子に関するものである。
ゲートを介してしゃ断可能なゲート・ターン・オフ（Ｇ
ＴＯ）サイリスタ形態の制御可能な電力用半導体素子は
、制御が容易であるが故にパワーエレクトロニクスの分
野においてますます重要視されてきている。
ＴＯ）サイリスタ形態の制御可能な電力用半導体素子は
、制御が容易であるが故にパワーエレクトロニクスの分
野においてますます重要視されてきている。
大容量のこの種のＧＴＯサイリスタは、多数の（１００
〜・＞１０００）の素子要素で構成されているのが特徴
である。つまり、個々に、相互に独立して制御されるサ
イリスタ、又はセグメントが並列配置されて並列駆動さ
れるのが特徴である。
〜・＞１０００）の素子要素で構成されているのが特徴
である。つまり、個々に、相互に独立して制御されるサ
イリスタ、又はセグメントが並列配置されて並列駆動さ
れるのが特徴である。
素子全体の電流負荷容量は、素子要素の種々の特性によ
って著しく左右される。１つの基本的な素子要素の負荷
容量は、比較的大きな集合における素子要素の平均負荷
容量よりも１０パーセント以上大きいと言うことは既知
−のことである。（例えば、１９８２年６月にケンブリ
ッジ／マサチューセックＵＳＡで開かれたパワーエレク
トロニクス専門家会議におけるＴ、Ｎａｇａｎｏ他によ
る論文の第７図、「揺れ止めのないＧ Ｔ ＯＪを参照
のこと）。
って著しく左右される。１つの基本的な素子要素の負荷
容量は、比較的大きな集合における素子要素の平均負荷
容量よりも１０パーセント以上大きいと言うことは既知
−のことである。（例えば、１９８２年６月にケンブリ
ッジ／マサチューセックＵＳＡで開かれたパワーエレク
トロニクス専門家会議におけるＴ、Ｎａｇａｎｏ他によ
る論文の第７図、「揺れ止めのないＧ Ｔ ＯＪを参照
のこと）。
得られるＧＴＯの最大しゃ断電流は、一つには、広いシ
リコン基板面上への拡散′によって得られる半導体特性
に依存している。最小限度の拡散によって最大限度のし
ゃ断電流を得るためには、入念なプロセスの遂行、例え
ば、ドーピング及び寿命調整の為に照射プロセスを用い
ることによって得られる（１９８６年１２月にロスアン
ゼルスで開かれた国際電子デバイス会議においてＡ、Ｊ
ａｅｃｋｌｉｎとＢ、＾ｄａｍとが発表した「は！゛完
全テクノロジーによるゲート・ターン・オフ・サイリス
タｊを参照のこと）。
リコン基板面上への拡散′によって得られる半導体特性
に依存している。最小限度の拡散によって最大限度のし
ゃ断電流を得るためには、入念なプロセスの遂行、例え
ば、ドーピング及び寿命調整の為に照射プロセスを用い
ることによって得られる（１９８６年１２月にロスアン
ゼルスで開かれた国際電子デバイス会議においてＡ、Ｊ
ａｅｃｋｌｉｎとＢ、＾ｄａｍとが発表した「は！゛完
全テクノロジーによるゲート・ターン・オフ・サイリス
タｊを参照のこと）。
他方、ＧＴＯ素子を構成する各サイリスタ要素のゲート
・トリガ電流は幾何学的な理由から不均一に分散する。
・トリガ電流は幾何学的な理由から不均一に分散する。
つまり、素子要素が制御接続又はゲート・トリガ接続に
対しそれぞれ異った距離を有していると、接続する金属
被覆層が異った大きさの抵抗を持つからである。
対しそれぞれ異った距離を有していると、接続する金属
被覆層が異った大きさの抵抗を持つからである。
（従来の技術〕
ＤＢ−ＰＳ ３１３４０７４においては、同心のリング
状に配置されている素子要素群を有するＧＴＯサイリス
タの場合、上述された幾何学的構成によって引き起こさ
れる不均一さを、同心の素子要素リングの間に延びてい
る低オームのリング状接続素子を通って制御電流が案内
されることにより除去することが提案された。この接続
素子は、接続電極板中に組込まれており、この接続電極
板は、素子とボンディングしているが、コストが非常に
高く、製造に際し非常に高い精度が要求される。
状に配置されている素子要素群を有するＧＴＯサイリス
タの場合、上述された幾何学的構成によって引き起こさ
れる不均一さを、同心の素子要素リングの間に延びてい
る低オームのリング状接続素子を通って制御電流が案内
されることにより除去することが提案された。この接続
素子は、接続電極板中に組込まれており、この接続電極
板は、素子とボンディングしているが、コストが非常に
高く、製造に際し非常に高い精度が要求される。
更にその効果は、素子要素の同心のリングが２つ以上あ
る場合は直ちに失われる。
る場合は直ちに失われる。
また、この提案された解決方法でさえも、個々の素子要
素に沿って流れる制御電流が不均一に分散することを阻
止することはできない。
素に沿って流れる制御電流が不均一に分散することを阻
止することはできない。
Ｃ発明が解決しようとする課題〕
本発明の目的は製造コストが安く且つ素子要素を均一に
制御することにより比較的高い電流を制御出来る制御可
能な電力用半導体素子を提供することにある。
制御することにより比較的高い電流を制御出来る制御可
能な電力用半導体素子を提供することにある。
この課題は、本明細書の導入部に記載された形態の電力
用半導体素子において、各制御コンタクトと制御接続と
の間の異った固有抵抗を半導体基板上で補償する様に素
子要素を構成することにより解決された。
用半導体素子において、各制御コンタクトと制御接続と
の間の異った固有抵抗を半導体基板上で補償する様に素
子要素を構成することにより解決された。
従来の既知の解決方法においては、適切な幾何学的配置
によりはじめから異った固有抵抗を回避しようと言うの
に対し、本発明の核心はこの異った固有抵抗を意識的に
受入れるが、各個所において半導体基板上で各素子要素
でこれを補償することにある。
によりはじめから異った固有抵抗を回避しようと言うの
に対し、本発明の核心はこの異った固有抵抗を意識的に
受入れるが、各個所において半導体基板上で各素子要素
でこれを補償することにある。
この手段により、今後も通常のボンディング方法を用い
ることが可能である。本補償手段は、半導体基板のみの
修正に限られているからである。
ることが可能である。本補償手段は、半導体基板のみの
修正に限られているからである。
本発明の好適な実施例においては、
−素子は、ゲートによりしゃ断されうるサイリスタ構造
を有しており、 一該サイリスタにおいては、陽極と陰極との間にｐ型エ
ミッタ、ｎ型ベース、ｐ型ベース及びｎ型エミッタが重
ねて配置されており、 −各素子要素は、ｎ型エミッタのフィンガ状の領域から
形成されており、該フィンガ状の領域は、表面が現われ
ているｐ型ベースによって囲まれており、 一制御コンタクトは、金属被覆層の形態のゲートコンタ
クトとして、表面が現われているｐ型ベース上に付着さ
れており、 −ｉ通抵抗に見られる差異の補償が、各ゲートコンタク
トと、ｎ型エミッタのフィンガ状領域との間のｐ型ベー
ス層中において、構体素子面に沿った抵抗を変化するこ
とにより一行われている。
を有しており、 一該サイリスタにおいては、陽極と陰極との間にｐ型エ
ミッタ、ｎ型ベース、ｐ型ベース及びｎ型エミッタが重
ねて配置されており、 −各素子要素は、ｎ型エミッタのフィンガ状の領域から
形成されており、該フィンガ状の領域は、表面が現われ
ているｐ型ベースによって囲まれており、 一制御コンタクトは、金属被覆層の形態のゲートコンタ
クトとして、表面が現われているｐ型ベース上に付着さ
れており、 −ｉ通抵抗に見られる差異の補償が、各ゲートコンタク
トと、ｎ型エミッタのフィンガ状領域との間のｐ型ベー
ス層中において、構体素子面に沿った抵抗を変化するこ
とにより一行われている。
本発明のその他の形態については、従属する請求項の記
載から明らかである。
載から明らかである。
次に図面に基づき本発明の実施例を詳細に説明するに、
第１図中には、ＧＴＯサイリスタの構造部分が遠近法を
用いて示されている。陽極と陰極との間に配置されてい
る４連続層の内、こ＼では平明さの点を考慮して上の３
層、つまりｎ−のドーピングされたｎ型ベース層４、ｐ
のドーピングされたｐ型ベースＮ３、ｎ＋のドーピング
されたｎ型エミツタ層２が図示されている。
用いて示されている。陽極と陰極との間に配置されてい
る４連続層の内、こ＼では平明さの点を考慮して上の３
層、つまりｎ−のドーピングされたｎ型ベース層４、ｐ
のドーピングされたｐ型ベースＮ３、ｎ＋のドーピング
されたｎ型エミツタ層２が図示されている。
ｎ型エミツタ層２は、その側面範囲が一定の範囲に限定
されており、表面が現われているｎ型ベース層３によっ
て囲まれている。ｎ型エミツタ層２及びｎ型ベース層３
は、薄い金属被覆状の陰極コンタクト１又はゲートコン
タクト５を有している。ゲートコンタクト５は、上記の
場合、ｐ型ベースＮ３が表面に現われている部分領域だ
けに限定されている。
されており、表面が現われているｎ型ベース層３によっ
て囲まれている。ｎ型エミツタ層２及びｎ型ベース層３
は、薄い金属被覆状の陰極コンタクト１又はゲートコン
タクト５を有している。ゲートコンタクト５は、上記の
場合、ｐ型ベースＮ３が表面に現われている部分領域だ
けに限定されている。
陰極コンタクト１、ｎ型エミッタ２、ｐ型ベース３及び
ゲートコンタクト５を、外部で接続することにより両コ
ンタクト間にＧＴＯ素子のゲート・トリガ回路又は、ゲ
ート・ターン・オフ回路が形成され、これらの回路はサ
イリスタを介してスイッチ・オン・オフされる。
ゲートコンタクト５を、外部で接続することにより両コ
ンタクト間にＧＴＯ素子のゲート・トリガ回路又は、ゲ
ート・ターン・オフ回路が形成され、これらの回路はサ
イリスタを介してスイッチ・オン・オフされる。
大電流が流れるゲート・ターン・オフ回路のしゃ断過程
は、第１図に図示の単純な抵抗等価回路によって詳細に
説明することが出来る。この等価回路において、外側の
電源９は、ゲートコンタクトの表面に沿ってオーム抵抗
である金属被覆抵抗（Ｒ，４）と、ｐ型ベース３におい
てゲートコンタクト５からｎ型エミッタ２の領域へ至る
抵抗であるゲート溝抵抗（ＲＧ）（ゲート間隔（ＸＧ
）を有する）と、ｎ型エミッタ２の下部のｐ型ベース３
の抵抗であるエミッタ抵抗（ＲＥ）との３つの直列接続
された抵抗を通ってゲート電流（Ｉ６）を送り出してい
る。更に、すでに流れている陽極電流により、ｎ型エミ
ッタ２とｐ型ベース３との間の接合においてゲート電圧
（Ｖ、）が印加される。
は、第１図に図示の単純な抵抗等価回路によって詳細に
説明することが出来る。この等価回路において、外側の
電源９は、ゲートコンタクトの表面に沿ってオーム抵抗
である金属被覆抵抗（Ｒ，４）と、ｐ型ベース３におい
てゲートコンタクト５からｎ型エミッタ２の領域へ至る
抵抗であるゲート溝抵抗（ＲＧ）（ゲート間隔（ＸＧ
）を有する）と、ｎ型エミッタ２の下部のｐ型ベース３
の抵抗であるエミッタ抵抗（ＲＥ）との３つの直列接続
された抵抗を通ってゲート電流（Ｉ６）を送り出してい
る。更に、すでに流れている陽極電流により、ｎ型エミ
ッタ２とｐ型ベース３との間の接合においてゲート電圧
（Ｖ、）が印加される。
金属被覆抵抗（ＲＭ ）の値は、素子のどの箇所でゲー
ト電流（Ｉ、）がゲートコンタクト５中へ供給されるか
、つまり供給ポイント１０がどの箇所にあるのかによっ
て左右されることが第１図から明らかである。ゲート電
流が半導体内部において有効となる以前に、ゲートコン
タクト５の金属被覆層を通過するゲート電流（■、）路
が長ければ長い程、金属被覆抵抗（Ｒ７）は大きくなる
。
ト電流（Ｉ、）がゲートコンタクト５中へ供給されるか
、つまり供給ポイント１０がどの箇所にあるのかによっ
て左右されることが第１図から明らかである。ゲート電
流が半導体内部において有効となる以前に、ゲートコン
タクト５の金属被覆層を通過するゲート電流（■、）路
が長ければ長い程、金属被覆抵抗（Ｒ７）は大きくなる
。
これにより素子に沿ったゲート電流（Ｉ６）が各ＧＴＯ
素子要素において不均一な分散を生じることがわかる。
素子要素において不均一な分散を生じることがわかる。
大出力ＧＴＯにおいて、比較的広い基板平面上に多数の
素子要素が分散されており、素子要素がそのゲート電流
を共通の供給ポイントから供給している場合には、この
不均一な分散は非常に重大である。
素子要素が分散されており、素子要素がそのゲート電流
を共通の供給ポイントから供給している場合には、この
不均一な分散は非常に重大である。
この種の広い平面のＧＴＯサイリスタの陰極側が第２図
に図示されている。この素子の場合、円形の基板上に多
数の素子要素１１が同心の２つのリング状に配置されて
いる。素子要素１１は、これに接続され１枚の金属被覆
層から成るゲートコンタクト５で周囲が包囲されており
、このゲートコンタクトには、基板の中央においてゲー
ト接続８ （点線で図示されている）がボンディングさ
れる。
に図示されている。この素子の場合、円形の基板上に多
数の素子要素１１が同心の２つのリング状に配置されて
いる。素子要素１１は、これに接続され１枚の金属被覆
層から成るゲートコンタクト５で周囲が包囲されており
、このゲートコンタクトには、基板の中央においてゲー
ト接続８ （点線で図示されている）がボンディングさ
れる。
ゲート電流の供給ポイントとしての役割を果たしている
中心のゲート接続８から外側リングの素子要素へ至る金
属被覆層におけるゲート電流路は、内側リングの素子要
素へ至るそれよりも長い。
中心のゲート接続８から外側リングの素子要素へ至る金
属被覆層におけるゲート電流路は、内側リングの素子要
素へ至るそれよりも長い。
この状態は、素子要素から成る一般にに個の異った同心
のリングを有する第２図に相応した第３図に図示のＧＴ
Ｏサイリスタ用のゲート・ターン・オフ回路の等価回路
図に示されている。外側の電源９から流れ出すゲート電
流（Ｉ６）は、ゲート接続と第１の内側リングとの間の
金属被覆抵抗値を決定している第１金属被覆抵抗（ＲＨ
Ｉ）を通り、次に分岐し、一つの分流は、等価と仮定さ
れているそのゲート溝抵抗（Ｒｃ Ｉ）及びエミッタ抵
抗（ＲＥＩ）を有する並列接続されているｎ７個の第１
リングの素子要素を通っ−て陰極へ至る（合計でｎ、・
１１３の電流値；こ−こでｉｔｓは第１リングの素子要
素即ちセグメントを流れる電流である）。
のリングを有する第２図に相応した第３図に図示のＧＴ
Ｏサイリスタ用のゲート・ターン・オフ回路の等価回路
図に示されている。外側の電源９から流れ出すゲート電
流（Ｉ６）は、ゲート接続と第１の内側リングとの間の
金属被覆抵抗値を決定している第１金属被覆抵抗（ＲＨ
Ｉ）を通り、次に分岐し、一つの分流は、等価と仮定さ
れているそのゲート溝抵抗（Ｒｃ Ｉ）及びエミッタ抵
抗（ＲＥＩ）を有する並列接続されているｎ７個の第１
リングの素子要素を通っ−て陰極へ至る（合計でｎ、・
１１３の電流値；こ−こでｉｔｓは第１リングの素子要
素即ちセグメントを流れる電流である）。
残りの電流は、他の金属被覆抵抗Ｒ１１Ｚ 、’−’＋
Ｒ，４，−，Ｒ１，ｌｋを次々に通って流れるが、該各
金属被覆抵抗は、隣接したリング間に配置されている。
Ｒ，４，−，Ｒ１，ｌｋを次々に通って流れるが、該各
金属被覆抵抗は、隣接したリング間に配置されている。
Ｎ ＯＲ＋’−’＋ ｊ ＋・−１にの各その他のリ
ングには電流ｎ２ Ｈｌｚ、 、−＝、 ｒｌｉ
’ Ｉｉ、 、−−−、ｎ、 ’Ｉｋｌが分岐する
が、該電流は、素子要素の数ｎ２＋−−”＋ ｎｉ
＋ ・−’＋ ｎｋから決まる。
ングには電流ｎ２ Ｈｌｚ、 、−＝、 ｒｌｉ
’ Ｉｉ、 、−−−、ｎ、 ’Ｉｋｌが分岐する
が、該電流は、素子要素の数ｎ２＋−−”＋ ｎｉ
＋ ・−’＋ ｎｋから決まる。
統合されたＧＴＯの合計、Σｎｉ個の素子要素は、ｋの
異った同心のリング状に配置されているが、この場合、
１つのリングのすべてのｎ４個の素子要素に対するゲー
ト溝抵抗（Ｒａｉ）及びエミッタ抵抗（Ｒａｔ）は当然
同じであるべきである。
異った同心のリング状に配置されているが、この場合、
１つのリングのすべてのｎ４個の素子要素に対するゲー
ト溝抵抗（Ｒａｉ）及びエミッタ抵抗（Ｒａｔ）は当然
同じであるべきである。
第４図には、この種のＣＴＯのゲート回路の実験により
得た電流・電圧特性曲線が示されているが、この曲線は
、第３図に図示のモデルを実証したものと考えられる。
得た電流・電圧特性曲線が示されているが、この曲線は
、第３図に図示のモデルを実証したものと考えられる。
本発明の良好な実施例に基づき、ゲート溝抵抗（Ｒｃｔ
）及びエミッタ抵抗（ＲＥｉ）は、金属被覆層における
電圧降下の差が補償される様に定められている。このよ
うにして設定された金属被覆層によって、全ての素子要
素即ちセグメントを通過する制御電流は極めて均等に分
散される。この措置は、一方で、素子要素の総菜合体の
しゃ断電流の著しい上昇を招く。他方、製作許容度が、
素子要素の機能に及ぼす影響が減少するので、大量生産
時における収率が結果として著しく増加する。
）及びエミッタ抵抗（ＲＥｉ）は、金属被覆層における
電圧降下の差が補償される様に定められている。このよ
うにして設定された金属被覆層によって、全ての素子要
素即ちセグメントを通過する制御電流は極めて均等に分
散される。この措置は、一方で、素子要素の総菜合体の
しゃ断電流の著しい上昇を招く。他方、製作許容度が、
素子要素の機能に及ぼす影響が減少するので、大量生産
時における収率が結果として著しく増加する。
第４図のＶＧ（ＩＧ）特性曲線に見られるが、第３図の
等価回路図を用いた実験により決定されている抵抗直線
の数字的比較は、しゃ断過程における第一の部分におい
て （Ｖ％５０）、ドーピングされた抵抗（Ｒ１）（第
４図近似１）に、（１） Ｒ＋ ＝Ｒｔｏｔ （Ｒ
１４ｔ＝ ０）があてはまることを示している。
等価回路図を用いた実験により決定されている抵抗直線
の数字的比較は、しゃ断過程における第一の部分におい
て （Ｖ％５０）、ドーピングされた抵抗（Ｒ１）（第
４図近似１）に、（１） Ｒ＋ ＝Ｒｔｏｔ （Ｒ
１４ｔ＝ ０）があてはまることを示している。
この関係式（１）は、初期制御電流の良好な近似式であ
る。つまり、ｐ型ベース（３）にチャージキャリヤが氾
濫している状態においては、ｎ型エミッタ２の下部分の
ゲート溝抵抗（Ｒａｔ）及び金属被覆抵抗（Ｒ，ｚ）に
よってのみ決定される（Ｒｔ０ｔ＝総抵抗）。
る。つまり、ｐ型ベース（３）にチャージキャリヤが氾
濫している状態においては、ｎ型エミッタ２の下部分の
ゲート溝抵抗（Ｒａｔ）及び金属被覆抵抗（Ｒ，ｚ）に
よってのみ決定される（Ｒｔ０ｔ＝総抵抗）。
金属被覆抵抗（ＲＭ□）の補償は、この場合、（Ｒ６ｔ
）の適切な選択によってのみ得られる（Ｒえｊ 二 〇
）。
）の適切な選択によってのみ得られる（Ｒえｊ 二 〇
）。
後の段階（ｖｅ≧ Ｏ；近似２）においては、エミッタ
抵抗（Ｒ＋ｉ）をもはや無視出来なく、ゲート領域の有
効抵抗が増大している。しかし素子要素のすべてのｎ型
エミッタ領域が幾何学的に同一である限りは種々のリン
グのエミッタ抵抗（Ｒｌｉ）間に差異は生じない。（Ｒ
ａｉ）の適切な選択により補償が行われている限りは、
電流の分配も均等に行われる。素子要素群の電流間に残
存する差異すらもエミッタ抵抗（ＲＥ＝）が付加するこ
とにより減少される。
抵抗（Ｒ＋ｉ）をもはや無視出来なく、ゲート領域の有
効抵抗が増大している。しかし素子要素のすべてのｎ型
エミッタ領域が幾何学的に同一である限りは種々のリン
グのエミッタ抵抗（Ｒｌｉ）間に差異は生じない。（Ｒ
ａｉ）の適切な選択により補償が行われている限りは、
電流の分配も均等に行われる。素子要素群の電流間に残
存する差異すらもエミッタ抵抗（ＲＥ＝）が付加するこ
とにより減少される。
２つの同心のリング（ｋ＝２）を有するＧＴＯの最も単
純なケースの場合、エミッタ抵抗Ｒｔｉが微小（＝０）
として、第３図に基づいた補償条件（ＩＩ−＝ Ｉ Ｚ
−）は次の通り算出される。
純なケースの場合、エミッタ抵抗Ｒｔｉが微小（＝０）
として、第３図に基づいた補償条件（ＩＩ−＝ Ｉ Ｚ
−）は次の通り算出される。
（２） Ｒｃｚ”Ｒｃ＋＋ｎｚ ９Ｍ２同様の方法で
多数のリングの場合にも補償条件が計算できる。いわゆ
る「中央ゲート」 （リングの中央に見られるゲート接
続８の代わりにリングゲート（ＤＢ−ＰＳ ３１３４０
７４に見られる様に）、又はその他の制御手段が選択さ
れる場合、第３図に基づいた等価回路図は、容易にしか
るべく変更できる。
多数のリングの場合にも補償条件が計算できる。いわゆ
る「中央ゲート」 （リングの中央に見られるゲート接
続８の代わりにリングゲート（ＤＢ−ＰＳ ３１３４０
７４に見られる様に）、又はその他の制御手段が選択さ
れる場合、第３図に基づいた等価回路図は、容易にしか
るべく変更できる。
回避不可能な製造誤差に対し出来るだけ影響しない構造
を作る為のその他の措置は、ゲート溝抵抗ＲＧｉを出来
るだけ大きく選択することにある（ゲートバラスト抵抗
の原理）。同様に、金属被覆抵抗の部分的な補償が素子
の著しい改善を促すのである。
を作る為のその他の措置は、ゲート溝抵抗ＲＧｉを出来
るだけ大きく選択することにある（ゲートバラスト抵抗
の原理）。同様に、金属被覆抵抗の部分的な補償が素子
の著しい改善を促すのである。
更に、上述の手段による補償は、種々の素子要素間にお
いてばかりでなく、１個の素子要素内においても利用可
能である。１個のセグメント即ち素子要素に沿ったゲー
ト金属被覆抵抗は、ゲート接続からの間隔に伴い増加す
るので（第１図参照）、この効果は、関係式（２）を用
いてゲート溝抵抗（ＲＧｔ）が連結して素子要素に沿っ
て制御される様に配慮することが考えられる。
いてばかりでなく、１個の素子要素内においても利用可
能である。１個のセグメント即ち素子要素に沿ったゲー
ト金属被覆抵抗は、ゲート接続からの間隔に伴い増加す
るので（第１図参照）、この効果は、関係式（２）を用
いてゲート溝抵抗（ＲＧｔ）が連結して素子要素に沿っ
て制御される様に配慮することが考えられる。
ゲート溝抵抗（Ｒａｉ）の個々の制御を技術的に実現さ
せる為には、様々な方法が考えられるが、その方法は、
第５図に基づき下記に説明されている。
せる為には、様々な方法が考えられるが、その方法は、
第５図に基づき下記に説明されている。
一般には、ゲート溝抵抗（Ｒｃｉ）を形成しているｐ型
ベース３をボンディンーグする為に、ｎ型エミッタが限
定される。つまり、例えばフィンガ状の特定領域に限定
される。これは、ｎ型エミッタを部分的に拡散すること
により（平面的なバリエーション）、又は当初均等にｎ
ゝ型のドーピングされた層をしかるべくエツチングする
ことにより（結果は、第１図および第５図に示される構
造となる）、又はこれら両方法の組合わせにより形成さ
れる。
ベース３をボンディンーグする為に、ｎ型エミッタが限
定される。つまり、例えばフィンガ状の特定領域に限定
される。これは、ｎ型エミッタを部分的に拡散すること
により（平面的なバリエーション）、又は当初均等にｎ
ゝ型のドーピングされた層をしかるべくエツチングする
ことにより（結果は、第１図および第５図に示される構
造となる）、又はこれら両方法の組合わせにより形成さ
れる。
ｐ型ベース３における各抵抗、特にゲート溝抵抗（Ｒａ
ｔ）を変える為の手段として、ｎ型エミッタ２のフィン
ガ状付属領域とゲートコンタクトの金属被覆層の縁との
間隔を、つまりゲート間隔（Ｘ、）を変えることができ
る（第１図）。これは、例えば、適当な金属被覆層のエ
ツチングマスクにより行われる。
ｔ）を変える為の手段として、ｎ型エミッタ２のフィン
ガ状付属領域とゲートコンタクトの金属被覆層の縁との
間隔を、つまりゲート間隔（Ｘ、）を変えることができ
る（第１図）。これは、例えば、適当な金属被覆層のエ
ツチングマスクにより行われる。
第５図に図示の解決策の方がより好都合であるが、本実
施例において、ｎ型エミッタ２のフィンガ状付属領域と
ゲートコンタクトの金属被覆層の縁のとの間隔が同じま
＼である場合、電気的有効間隔（ゲート間隔Ｘ、第５図
）は、十分な厚さの絶縁層６により変えられており、該
絶縁層は、ｎ型エミッタ２から金属被覆層下に及んでお
り且つ該金属被覆層は、ある相応の距離（ゲート間隔Ｘ
ｓ）に至るまでその下に位置するｐ型ベース３から絶縁
されている。
施例において、ｎ型エミッタ２のフィンガ状付属領域と
ゲートコンタクトの金属被覆層の縁のとの間隔が同じま
＼である場合、電気的有効間隔（ゲート間隔Ｘ、第５図
）は、十分な厚さの絶縁層６により変えられており、該
絶縁層は、ｎ型エミッタ２から金属被覆層下に及んでお
り且つ該金属被覆層は、ある相応の距離（ゲート間隔Ｘ
ｓ）に至るまでその下に位置するｐ型ベース３から絶縁
されている。
この場合、金属被覆層の幅を広（して寄生抵抗である金
属被覆抵抗（ＲＩ４＋）が微小にされる。この方法は、
技術的には非常に容易であり、例えば種々の製造プロセ
スにおいて形成される酸化物層（Ｓｔ（ｈ）によって達
成できる。
属被覆抵抗（ＲＩ４＋）が微小にされる。この方法は、
技術的には非常に容易であり、例えば種々の製造プロセ
スにおいて形成される酸化物層（Ｓｔ（ｈ）によって達
成できる。
同心の３つのリング状に素子要素１１が配置されたＧＴ
Ｏの場合については、絶縁層６による補償方法が例とし
て第６図に示されている。
Ｏの場合については、絶縁層６による補償方法が例とし
て第６図に示されている。
素子要素１１は、こ＼では（ゲート金属被覆層は図示さ
れていない）各に絶縁層６により包囲されており、該絶
縁層のラジアル方向における幅は、ゲート中央において
最大幅（ａ）から最小幅（ｂ）に至るまでに減少してい
る。
れていない）各に絶縁層６により包囲されており、該絶
縁層のラジアル方向における幅は、ゲート中央において
最大幅（ａ）から最小幅（ｂ）に至るまでに減少してい
る。
（ａ）及び（ｂ）の値は、例えば、約１５０ミクロン及
び、５０ミクロンであり、これは、３対１の比率である
。
び、５０ミクロンであり、これは、３対１の比率である
。
既述のゲートバラスト抵抗の原理の考え方により、すべ
ての素子要素１１がすべて同一幅（ｂ）（例えば５０ミ
クロン）の絶縁層６で囲まれる場合、補償における著し
い改善が得られる。その際の改善にとって重要なのは、
ゲート溝抵抗（ＲＧ。）が金属被覆抵抗（Ｒ１４ｉ）よ
り明らかに大きくなる様な幅の絶縁層が設けられること
である。
ての素子要素１１がすべて同一幅（ｂ）（例えば５０ミ
クロン）の絶縁層６で囲まれる場合、補償における著し
い改善が得られる。その際の改善にとって重要なのは、
ゲート溝抵抗（ＲＧ。）が金属被覆抵抗（Ｒ１４ｉ）よ
り明らかに大きくなる様な幅の絶縁層が設けられること
である。
現在の技術に比していかに大幅な改善であるかが第７図
に図示のモデル計算の結果に示されているが、該モデル
計算結果の場合、電圧降下曲線は、絶縁層のない（曲線
Ｃ）構造、一定幅の絶縁層を有する（曲線ｅ）構造、種
々の幅の絶縁層を有する（曲線ｄ）第６図に基づいた構
造について半径方向距離に関して算出されたものである
。
に図示のモデル計算の結果に示されているが、該モデル
計算結果の場合、電圧降下曲線は、絶縁層のない（曲線
Ｃ）構造、一定幅の絶縁層を有する（曲線ｅ）構造、種
々の幅の絶縁層を有する（曲線ｄ）第６図に基づいた構
造について半径方向距離に関して算出されたものである
。
予想通り、第６図に基づいた種々の幅の絶縁層の場合に
最も均等な状態が示されている（曲線ｄ）。
最も均等な状態が示されている（曲線ｄ）。
絶縁層が一定幅の場合（例えば均等に５０ミクロン）、
内側素子リングと外側素子リングとの間の差は、著しく
減少する（曲線ｅ）。
内側素子リングと外側素子リングとの間の差は、著しく
減少する（曲線ｅ）。
その反対に、この差は、補償がない場合（曲線Ｃ）はる
かに大きい。
かに大きい。
多くのさまざまな利用分野を得る為には、ゲート溝抵抗
（Ｒｃｔ）の基準となる種々の素子要素のｐ型ベース３
の層抵抗の値をさまざまに調整することが好都合である
。
（Ｒｃｔ）の基準となる種々の素子要素のｐ型ベース３
の層抵抗の値をさまざまに調整することが好都合である
。
この目的の為に、ｐ型ベース３の表面が現われている領
域を、例えば種々にエツチングすることにより、種々の
厚さ構造にすることが可能である。
域を、例えば種々にエツチングすることにより、種々の
厚さ構造にすることが可能である。
エツチングの深さの許容誤差をほんのわずかに保つこと
は非常に困難であるので、種々の層抵抗を形成する為に
、ｐ型ベース３中に種々のドーピングプロフィルを用い
ることも可能である。特にこの目的の為には、第５図中
に一点線で示されている様に強くドーピングされた付加
的な層７ （例えばエツチングにより）をｐ型ベース層
３の表面が現われている領域内に設けることが可能であ
る。
は非常に困難であるので、種々の層抵抗を形成する為に
、ｐ型ベース３中に種々のドーピングプロフィルを用い
ることも可能である。特にこの目的の為には、第５図中
に一点線で示されている様に強くドーピングされた付加
的な層７ （例えばエツチングにより）をｐ型ベース層
３の表面が現われている領域内に設けることが可能であ
る。
既述の手段により、素子領域のｐ型ベース３の抵抗、特
にゲート溝抵抗（ＲＧｉ）が補償される様に調整される
ので、電気特性の著しい改善された素子が得られる。
にゲート溝抵抗（ＲＧｉ）が補償される様に調整される
ので、電気特性の著しい改善された素子が得られる。
本発明は、実施例のＧＴＯサイリスタに限定されるもの
ではなく、平面上に分散されたセグメントを有するあら
ゆる電力用半導体構体素子にも利用出来ることは自明の
ことである。
ではなく、平面上に分散されたセグメントを有するあら
ゆる電力用半導体構体素子にも利用出来ることは自明の
ことである。
第１図は、制御回路に帰属する等価回路図を伴ったＧＴ
Ｏサイリスタの素子要素構造を示す部分図。 第２図は、陰極側に同中心のリング状にＧＴＯサイリス
タのフィンガ状素子要素が配置された既知の配置図。 第３図は、第２図に基づいた配置に帰属する制御回路の
等価回路図。 第４図は、ＧＴＯサイリスタのゲートに関する実験によ
り得た電流と電圧の特性曲線を示す図。 第５図は、ＧＴＯ素子要素の横断面において、本発明の
種々の実施例に基づく種々の出力抵抗を補償する為の措
置を示す図。 第６図は、本発明に従ったＧＴＯの陰極側平面の扇形部
分図であるが、こ＼では素子要素が種々の幅の絶縁層で
囲まれている。 第７図は、現在の技術水準に基づ＜ （Ｃ）ＧＴＯ及
び本発明（ｄ、ｅ）に基づ＜ＧＴＯの実施例形態につい
て算出された半径方向における電圧降下曲線を示す図。 参照番号 １〜陰極コンタクト ２−ｎ型エミッタ ３・−ｐ型ベース ４−・ｎ型ベース ５−ゲートコンタクト ６−・絶縁層 ７−・−付加的な層 ８−ゲート接続 ９−外側の電極 １〇−供給ポイント １１〜・素子要素 ＲＭ ＋ ＲＭＩ ＋’−−−’ｒ ＲＮｋ’−−−
一金属被覆抵抗ＲＧ ｒ ＲＧＩ ＋’−−−・ｌ
ＲＧｋ−ゲート溝抵抗ＲＥ−−−エミッタ抵抗 １Ｇ −・ゲート電流 に、−・・ゲート電圧 Ｘｃ−−・・ゲート間隔 Ｒ＋、Ｒｚ−・・抵抗 ｖｏ、ｖ、 −電圧 ａ・−最大幅 ｂ・−最小幅 ｃ、ｄ、ｅ−曲線 Ｆｉｇ、１ Ｆｉｇ、４ １ オー′ Ｆｉｇ、５
Ｏサイリスタの素子要素構造を示す部分図。 第２図は、陰極側に同中心のリング状にＧＴＯサイリス
タのフィンガ状素子要素が配置された既知の配置図。 第３図は、第２図に基づいた配置に帰属する制御回路の
等価回路図。 第４図は、ＧＴＯサイリスタのゲートに関する実験によ
り得た電流と電圧の特性曲線を示す図。 第５図は、ＧＴＯ素子要素の横断面において、本発明の
種々の実施例に基づく種々の出力抵抗を補償する為の措
置を示す図。 第６図は、本発明に従ったＧＴＯの陰極側平面の扇形部
分図であるが、こ＼では素子要素が種々の幅の絶縁層で
囲まれている。 第７図は、現在の技術水準に基づ＜ （Ｃ）ＧＴＯ及
び本発明（ｄ、ｅ）に基づ＜ＧＴＯの実施例形態につい
て算出された半径方向における電圧降下曲線を示す図。 参照番号 １〜陰極コンタクト ２−ｎ型エミッタ ３・−ｐ型ベース ４−・ｎ型ベース ５−ゲートコンタクト ６−・絶縁層 ７−・−付加的な層 ８−ゲート接続 ９−外側の電極 １〇−供給ポイント １１〜・素子要素 ＲＭ ＋ ＲＭＩ ＋’−−−’ｒ ＲＮｋ’−−−
一金属被覆抵抗ＲＧ ｒ ＲＧＩ ＋’−−−・ｌ
ＲＧｋ−ゲート溝抵抗ＲＥ−−−エミッタ抵抗 １Ｇ −・ゲート電流 に、−・・ゲート電圧 Ｘｃ−−・・ゲート間隔 Ｒ＋、Ｒｚ−・・抵抗 ｖｏ、ｖ、 −電圧 ａ・−最大幅 ｂ・−最小幅 ｃ、ｄ、ｅ−曲線 Ｆｉｇ、１ Ｆｉｇ、４ １ オー′ Ｆｉｇ、５
Claims (10)
- （１）制御可能な電力用半導体素子であって、 ａ）２つの主電極間の半導体基板には、ドーピングされ
た複数の層が配置されており、 ｂ）前記素子の制御する為の制御電極が設けられており
、 ｃ）前記素子は、並列に配置されており且つ並列接続さ
れている複数個の素子要素（１１）に細分されており、 ｄ）前記各素子要素（１１）には、１個の制御コンタク
トが設けられており、 ｅ）前記素子要素（１１）の制御コンタクトは、１個の
共通制御接続へ接続されており、共に制御電極を形成し
ており、 ｆ）前記半導体基板上の前記素子要素に隣接して、前記
各制御コンタクトと制御接続との間の異なる導通抵抗を
補償する手段が設けられていることを特徴とする制御可
能な電力用半導体素子。 - （２）ａ）前記素子は、前記ゲートによってしゃ断可能
なサイリスタ（ＧＴＯ）構造を有しており、 ｂ）前記サイリスタ構造には、陽極と陰極との間に上下
に重なってｐ型エミッタ、ｎ型ベース（４）、ｐ型ベー
ス（３）及びｎ型エミッタ（２）が配置されており、 ｃ）前記素子要素（１１）には、前記ｎ型エミッタ（２
）のフィンガ状領域が形成されており、該フィンガ状領
域は、表面に現われているｐ型ベース（３）によって囲
まれており、 ｄ）前記制御コンタクトは、金属被覆層状のゲートコン
タクト（５）として、前記表面が現われているｐ型ベー
ス（３）上へ設けられており、 ｅ）前記導通抵抗における差を補償する手段は、前記ｎ
型エミッタ（２）の各ゲートコンタクト（５）とフィン
ガ状領域との間のｐ型ベース（３）内において、前記素
子の平面に沿って変化させられた抵抗であることを特徴
とする請求項（１）に記載の制御可能な電力用半導体素
子。 - （３）ａ）前記素子は、前記ゲートによってしゃ断でき
るサイリスタ（ＧＴＯ）構造を有しており、 ｂ）前記サイリスタ構造のには、陽極と陰極との間に上
下に重なってｐ型エミッタ、ｎ型ベース（４）、ｐ型ベ
ース（３）及びｎ型エミッタ（２）が配置されており、 ｃ）前記素子要素（１１）は、前記ｎ型エミッタ（２）
のフィンガ状領域により形成されており、前記フィンガ
状領域は、前記表面が現われているｐ型ベース（３）に
よって囲まれており、 ｄ）前記制御コンタクトは、金属被覆層状のゲートコン
タクト（５）として、前記表面が現われているｐ型ベー
ス（３）上へ設けられており、 ｅ）前記導通抵抗における差を補償する前の手段は、各
ゲートコンタクト（５）とｎ型エミッタ（２）のフィン
ガ状領域との間のｐ型ベース（３）に設けられた抵抗で
あり、この抵抗が、前記ゲートコンタクト（５）の金属
被覆抵抗よりも明らかに大きいことを特徴とする請求項
（２）に記載の制御可能な電力用半導体素子。 - （４）ａ）前記素子要素（１１）は、同心の複数のリン
グ状に径方向に延びて配置されており、 ｂ）ゲート接続（８）の形の前記制御接続は、前記リン
グの中央に、又は前記リング間にリング状に配置されて
いることを特徴とする請求項（２）に記載の制御可能な
電力用半導体素子。 - （５）ｎ型エミッタの付属フィンガ領域と前記ゲートコ
ンタクトの金属被覆層の縁との間隔が調節され前記ｐ型
ベース（３）内の各抵抗が制御されていることを特徴と
する請求項（２）又は（３）に記載の制御可能な電力用
半導体素子。 - （６）前記ｎ型エミッタ（２）の付属フィンガ領域と前
記ゲートコンタクトの金属被覆層の縁との間隔が同じま
ゝである場合、前記ｐ型ベース（３）内の各抵抗を調節
する為に電気的な有効間隔が絶縁層（６）によって調節
されており、前記絶縁層は、前記フィンガ状領域から前
記金属被覆層下にまで及んでおり、前記金属被覆層は、
所定の距離に至るまで前記その下に位置するｐ型ベース
（３）から絶縁していることを特徴とする請求項（２）
又は（３）に記載の制御可能な電力用半導体素子。 - （７）前記ｐ型ベース（３）の導通抵抗は、種々の素子
要素（１１）に対しさまざまに調節されているか、又は
、前記ベース（３）の導通抵抗は、素子要素（１１）に
沿って部分的に変化をもたせていることを特徴とする請
求項（５）又は（６）の何れか１つに記載の制御可能な
電力用半導体素子。 - （８）前記異った導通抵抗の調節のために、前記ｐ型ベ
ース（３）は、その表面が現われている領域において異
った厚さであることを特徴とする請求項（７）に記載の
制御可能な電力用半導体素子。 - （９）前記異った導通抵抗の調節の為に前記ｐ型ベース
（３）は、さまざまにドーピングされたプロフィルを有
していることを特徴とする請求項（７）に記載の制御可
能な電力用半導体素子。 - （１０）前記導通抵抗に低減させる為に、前記ｐ型ベー
ス（３）の表面が現われている領域において前記ｐ型ベ
ース（３）中へ強くドーピングされた付加的な層（７）
が挿入されていることを特徴とする請求項（９）に記載
の制御可能な電力用半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH69187 | 1987-02-24 | ||
| CH00691/87-8 | 1987-02-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63215074A true JPS63215074A (ja) | 1988-09-07 |
Family
ID=4192908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63032566A Pending JPS63215074A (ja) | 1987-02-24 | 1988-02-15 | 制御可能な電力用半導体素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4843449A (ja) |
| EP (1) | EP0283588B1 (ja) |
| JP (1) | JPS63215074A (ja) |
| CN (1) | CN88100671A (ja) |
| DE (1) | DE3787721D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284711A (ja) * | 1997-04-10 | 1998-10-23 | Hamamatsu Photonics Kk | ＢｉＣＭＯＳ内蔵受光半導体装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3869120D1 (de) * | 1988-01-26 | 1992-04-16 | Asea Brown Boveri | Hochleistungsschalter. |
| DE58905844D1 (de) * | 1989-02-02 | 1993-11-11 | Asea Brown Boveri | Druckkontaktiertes Halbleiterbauelement. |
| DE4218398A1 (de) * | 1992-06-04 | 1993-12-09 | Asea Brown Boveri | Hochstrom-Puls-Thyristor sowie Verfahren zu seinem Betrieb |
| DE4234829C2 (de) * | 1992-10-15 | 1996-01-18 | Siemens Ag | GTO-Thyristor |
| DE4309763C1 (de) * | 1993-03-25 | 1994-05-05 | Siemens Ag | GTO-Thyristor |
| DE4403429C2 (de) * | 1994-02-04 | 1997-09-18 | Asea Brown Boveri | Abschaltbares Halbleiterbauelement |
| DE19719165A1 (de) * | 1997-05-06 | 1998-11-12 | Siemens Ag | Halbleiterbauelement |
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| JP5726898B2 (ja) * | 2009-12-22 | 2015-06-03 | アーベーベー・テヒノロギー・アーゲー | パワー半導体デバイス |
| EP2930753A1 (en) * | 2014-04-09 | 2015-10-14 | ABB Technology AG | Turn-off power semiconductor device |
| CN115136318B (zh) * | 2020-02-25 | 2023-05-12 | 日立能源瑞士股份公司 | 集成门极换流晶闸管(igct) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607394B2 (ja) * | 1978-08-18 | 1985-02-23 | 株式会社明電舎 | 半導体制御素子 |
| JPS56131955A (en) * | 1980-09-01 | 1981-10-15 | Hitachi Ltd | Semiconductor device |
| JPS57201077A (en) * | 1981-06-05 | 1982-12-09 | Hitachi Ltd | Semiconductor switching device |
| JPS57201078A (en) * | 1981-06-05 | 1982-12-09 | Hitachi Ltd | Semiconductor and its manufacture |
| JPS5999769A (ja) * | 1982-11-30 | 1984-06-08 | Toshiba Corp | 半導体装置 |
| JPS60220971A (ja) * | 1984-04-17 | 1985-11-05 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ及びその製造方法 |
-
1987
- 1987-12-29 DE DE87119302T patent/DE3787721D1/de not_active Expired - Fee Related
- 1987-12-29 EP EP87119302A patent/EP0283588B1/de not_active Expired - Lifetime
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1988
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- 1988-02-15 JP JP63032566A patent/JPS63215074A/ja active Pending
- 1988-02-24 CN CN198888100671A patent/CN88100671A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284711A (ja) * | 1997-04-10 | 1998-10-23 | Hamamatsu Photonics Kk | ＢｉＣＭＯＳ内蔵受光半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0283588A3 (en) | 1988-12-07 |
| EP0283588A2 (de) | 1988-09-28 |
| US4843449A (en) | 1989-06-27 |
| EP0283588B1 (de) | 1993-10-06 |
| DE3787721D1 (de) | 1993-11-11 |
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