JPS60220971A - ゲ−トタ−ンオフサイリスタ及びその製造方法 - Google Patents
ゲ−トタ−ンオフサイリスタ及びその製造方法Info
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- JPS60220971A JPS60220971A JP59078924A JP7892484A JPS60220971A JP S60220971 A JPS60220971 A JP S60220971A JP 59078924 A JP59078924 A JP 59078924A JP 7892484 A JP7892484 A JP 7892484A JP S60220971 A JPS60220971 A JP S60220971A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ Ｔｈｙｒｉ
ｓｔｏｒ （以下ＧＴＯと記す）に関し、特にそのライ
フタイムの制御によるオン、オフ特性の改良に関するも
のである。
ｓｔｏｒ （以下ＧＴＯと記す）に関し、特にそのライ
フタイムの制御によるオン、オフ特性の改良に関するも
のである。
従来のこの種のライフクイｂ制御方法を第１図について
説明する。同図において、■はＡｕ、Ｐｔなどのライフ
タイムキラー源、２はシリコンウェハであり、該キラー
源１は、シリコンウェハ２にあらかじめＨＦ又はＮＨ４
Ｆ等により前処理を施し、蒸着又はスパッタにより上記
ライフタイムキラーをシリコンウェハ２上全面に薄膜成
長させて形成する。そしてＧＴＯの設計上最適な温度に
保たれた拡散炉に、上記シリコンウェハ２を投入し、こ
れを設計上最適な時間、拡散炉の中で均熱に保つ。する
とこれによりライフタイムキラー源１のＡｕ、ｐｔ等が
シリコンウェハ２内に拡散してライフタイムキラーとな
り、このシリコンウェハ２のライフタイムが制御される
ことになるわけである。
説明する。同図において、■はＡｕ、Ｐｔなどのライフ
タイムキラー源、２はシリコンウェハであり、該キラー
源１は、シリコンウェハ２にあらかじめＨＦ又はＮＨ４
Ｆ等により前処理を施し、蒸着又はスパッタにより上記
ライフタイムキラーをシリコンウェハ２上全面に薄膜成
長させて形成する。そしてＧＴＯの設計上最適な温度に
保たれた拡散炉に、上記シリコンウェハ２を投入し、こ
れを設計上最適な時間、拡散炉の中で均熱に保つ。する
とこれによりライフタイムキラー源１のＡｕ、ｐｔ等が
シリコンウェハ２内に拡散してライフタイムキラーとな
り、このシリコンウェハ２のライフタイムが制御される
ことになるわけである。
このような従来のライフタイム制御方法によってつくら
れたＧＴＯの平面図を第２図に、また第２図のｍ−ｍ線
断面図を第３図に示す。一般にＧＴｏは、自己消弧型の
半導体素子であり、ターンオフ時のゲートからの過剰キ
ャリアの引き出しを容易にするために、ゲートを素子全
体にはりめぐらせ、多数のエソミタを配設したマルチエ
ミッタ構造が取られている。第２図、第３図において、
３はＧＴＯの素子全体を示し、４はゲート、５はカソー
ドで、このカソード５が複数個存在しており、第２図に
おいてカソード５以外の所は全てゲート部分である。６
はゲートリードで、一般にはアルミ線が使われ、ゲート
４のアルミ層とポンディングされている。７はゲートリ
ード６の引き出し点で、この部分とＧＴＯパッケージの
ゲート電極部分が、これも一般にアルミ線により接続さ
れ、外部にゲート電極として取り出されている。８はＧ
ＴＯのウェハ部分を示しており、Ｎエミッタ８ａ、Ｐベ
ース８ｂ、Ｎベース８ｃ、Ｐエミッタ８ｄに分かれてい
る。９はアノードである。
れたＧＴＯの平面図を第２図に、また第２図のｍ−ｍ線
断面図を第３図に示す。一般にＧＴｏは、自己消弧型の
半導体素子であり、ターンオフ時のゲートからの過剰キ
ャリアの引き出しを容易にするために、ゲートを素子全
体にはりめぐらせ、多数のエソミタを配設したマルチエ
ミッタ構造が取られている。第２図、第３図において、
３はＧＴＯの素子全体を示し、４はゲート、５はカソー
ドで、このカソード５が複数個存在しており、第２図に
おいてカソード５以外の所は全てゲート部分である。６
はゲートリードで、一般にはアルミ線が使われ、ゲート
４のアルミ層とポンディングされている。７はゲートリ
ード６の引き出し点で、この部分とＧＴＯパッケージの
ゲート電極部分が、これも一般にアルミ線により接続さ
れ、外部にゲート電極として取り出されている。８はＧ
ＴＯのウェハ部分を示しており、Ｎエミッタ８ａ、Ｐベ
ース８ｂ、Ｎベース８ｃ、Ｐエミッタ８ｄに分かれてい
る。９はアノードである。
一般にＧＴＯにおいては、ターンオフ特性は、まずゲー
トからの過剰キャリアの引き出し能力を高めることによ
って改善されるが、それと共にキャリアのライフタイム
を短くし、キャリアを素子内部で再結合により消滅させ
ることは、ターンオフ特性の向上により重要な方法とな
る。そのためライフタイムキラー源からライフタイムキ
ラーをＧＴＯに拡散させ、ライフタイムを短くすること
は、ＧＴＯを製造する際に一般に行なわれている。
トからの過剰キャリアの引き出し能力を高めることによ
って改善されるが、それと共にキャリアのライフタイム
を短くし、キャリアを素子内部で再結合により消滅させ
ることは、ターンオフ特性の向上により重要な方法とな
る。そのためライフタイムキラー源からライフタイムキ
ラーをＧＴＯに拡散させ、ライフタイムを短くすること
は、ＧＴＯを製造する際に一般に行なわれている。
その際ライフタイムキラーの拡散濃度を上げ、ライフタ
イムを必要以上に短くするとターンオフ特性の能力は向
上するが、逆にオン特性は悪化し、特にＧＴＯのオン電
圧が増加してしまう。この、ため一般にはＧＴＯのオン
特性とオフ特性の両面を考慮してライフタイムキラーの
拡散濃度が制御されている。
イムを必要以上に短くするとターンオフ特性の能力は向
上するが、逆にオン特性は悪化し、特にＧＴＯのオン電
圧が増加してしまう。この、ため一般にはＧＴＯのオン
特性とオフ特性の両面を考慮してライフタイムキラーの
拡散濃度が制御されている。
このように従来のライフタイム制御方法ではライフタイ
ムキラーの拡散濃度は素子のオン、オフ両特性を考慮し
である最適値に制御されており、この際素子全面のライ
フタイムを一様に短くすることにより該制御が行なわれ
ていた。ところでターンオフ時の第２．第３図に矢印で
示すゲートからの過剰キャリアの引き出しによるゲート
電流は、最終的にゲートリードの引き出し点７に集まり
、ここからパッケージ外へ流れて行く訳であるが、ＧＴ
Ｏの大容量化に伴い、このゲート電流は非常に大きな値
となってきている。またこのゲート電流はゲートにマイ
ナス、カソードにプラスの電圧を印加することにより流
しているが、この電圧もゲートとカソードのアバランシ
ェ電圧により決定され、あまり太き（取ることができな
い。そのため、過剰キャリアの引き出しによるゲート電
流が流れるゲートのアルミ層及びゲートリードの抵抗に
よる電圧降下がゲート・カソード間の印加電圧に対して
無視できなくなり、ゲートリードの引き出し点から離れ
た所ではキャリアの引き出しが十分行なわれていない。
ムキラーの拡散濃度は素子のオン、オフ両特性を考慮し
である最適値に制御されており、この際素子全面のライ
フタイムを一様に短くすることにより該制御が行なわれ
ていた。ところでターンオフ時の第２．第３図に矢印で
示すゲートからの過剰キャリアの引き出しによるゲート
電流は、最終的にゲートリードの引き出し点７に集まり
、ここからパッケージ外へ流れて行く訳であるが、ＧＴ
Ｏの大容量化に伴い、このゲート電流は非常に大きな値
となってきている。またこのゲート電流はゲートにマイ
ナス、カソードにプラスの電圧を印加することにより流
しているが、この電圧もゲートとカソードのアバランシ
ェ電圧により決定され、あまり太き（取ることができな
い。そのため、過剰キャリアの引き出しによるゲート電
流が流れるゲートのアルミ層及びゲートリードの抵抗に
よる電圧降下がゲート・カソード間の印加電圧に対して
無視できなくなり、ゲートリードの引き出し点から離れ
た所ではキャリアの引き出しが十分行なわれていない。
そのために、一般にＧＴＯのターンオフ時の破壊点はゲ
ートリードの引き出し点から離れた所で起きており、Ｇ
ＴＯの素子特性を高める上で非常に大きな問題となって
いた。
ートリードの引き出し点から離れた所で起きており、Ｇ
ＴＯの素子特性を高める上で非常に大きな問題となって
いた。
この発明は、かかる欠点を解消しようとするもので、Ｇ
ＴＯの半導体ウェハをライフタイムの異なる複数の部分
に分け、ゲートリードの引き出し点を含む部分のライフ
タイムの値がウェハ内の各部分の中で一番大きくなるよ
うにし、ゲートリードの引き出し点から最も遠方のエミ
ッタを含む部分のライフタイムの値がウェハ内の各部分
の中で一番小さくなるようにすることにより、ＧＴＯの
オン特性を犠牲にすることなく、オフ特性を高めること
のできるゲートターンオフサイリスク及びその製造方法
を提供することを目的としている。
ＴＯの半導体ウェハをライフタイムの異なる複数の部分
に分け、ゲートリードの引き出し点を含む部分のライフ
タイムの値がウェハ内の各部分の中で一番大きくなるよ
うにし、ゲートリードの引き出し点から最も遠方のエミ
ッタを含む部分のライフタイムの値がウェハ内の各部分
の中で一番小さくなるようにすることにより、ＧＴＯの
オン特性を犠牲にすることなく、オフ特性を高めること
のできるゲートターンオフサイリスク及びその製造方法
を提供することを目的としている。
以下、本発明の実施例を図について説明する。
第４図及び第５図は本願の第２の発明の一実施例による
ＧＴＯの製造方法を説明するためのものである。
ＧＴＯの製造方法を説明するためのものである。
まず、シリコンウェハ２の一生面上に、Ａｕ。
ｐｔなどのライフタイムキラー源を形成すべき部分を除
いてマスク１１を形成し、しかる後該シリコンウェハ２
に上記Ａｕ又はｐｔを蒸着又はスパツクする。するとラ
イフタイムキラー源は上記シリコンウェハ２の上記マス
ク１１下の部分には、成長されず、上記マースフ１１の
ない部分のみに形成される。次にこのシリコンウェハ２
を拡散炉の中で所定の拡散温度に一定時間保持すれば、
ライフタイムキラーは当然ながらマスク１１下方のウェ
ハ部分には拡散されず、ライフタイムキラー源１が形成
されているウェハ部分のみに拡散される。
いてマスク１１を形成し、しかる後該シリコンウェハ２
に上記Ａｕ又はｐｔを蒸着又はスパツクする。するとラ
イフタイムキラー源は上記シリコンウェハ２の上記マス
ク１１下の部分には、成長されず、上記マースフ１１の
ない部分のみに形成される。次にこのシリコンウェハ２
を拡散炉の中で所定の拡散温度に一定時間保持すれば、
ライフタイムキラーは当然ながらマスク１１下方のウェ
ハ部分には拡散されず、ライフタイムキラー源１が形成
されているウェハ部分のみに拡散される。
またこの拡散終了後今度は上記マスク１１及びライフタ
イムキラー源１を除去し、該キラー源１のあった部分の
みに新たにマスクを形成して、上記マスク１１のあった
部分のみにキラー源を形成し、しかる後上記とは異なる
拡散温度、拡散時間で拡散せしめる。するとこれにより
、ＧＴＯのシリコンウェハ２内にライフタイムの異なる
２つの部分を生じさせることができる。
イムキラー源１を除去し、該キラー源１のあった部分の
みに新たにマスクを形成して、上記マスク１１のあった
部分のみにキラー源を形成し、しかる後上記とは異なる
拡散温度、拡散時間で拡散せしめる。するとこれにより
、ＧＴＯのシリコンウェハ２内にライフタイムの異なる
２つの部分を生じさせることができる。
なお、上記実施例では、ライフタイムキラーの拡散濃度
を異ならせるために、まずある部分に所定温度でライフ
タイムキラーを拡散し、しかる復信の部分に異なる温度
で拡散した場合について説明したが、この拡散濃度を異
ならせる方法としては、まず全面に一様にライフタイム
キラーを拡散し、しかる後ある部分のみにさらに拡散す
るようにしても、あるいはある部分のみに拡散して他の
部分には全く拡散しないようにしてもよい。
を異ならせるために、まずある部分に所定温度でライフ
タイムキラーを拡散し、しかる復信の部分に異なる温度
で拡散した場合について説明したが、この拡散濃度を異
ならせる方法としては、まず全面に一様にライフタイム
キラーを拡散し、しかる後ある部分のみにさらに拡散す
るようにしても、あるいはある部分のみに拡散して他の
部分には全く拡散しないようにしてもよい。
第６図、第７図は上記実施例方法により造られたＧＴＯ
を示し、これは本願の第１の発明の一実施例によるＧＴ
Ｏである。図において第２図及び第３図と同一符号は同
−又は相当部分を示し、１２はゲートリード６の引き出
し点７から最も遠方のエミッタであり、この実施例ＧＴ
Ｏでは、ＧＴＯの面内でライフタイムの小金い部分３Ａ
が、上記エミッタ１２を含むようになっており、また面
内でライフタイムの大きい部分３Ｂがゲートリード６の
引き出し点７を含むようになっている。ライフタイムの
短い部分３Ａはライフタイムキラーによるキャリアの再
結合のためゲートからのキャリアの引き出し量は少なく
てすむ。一方ライフタイムの長い部分３Ｂは、ゲートか
らの必要なキャリアの引き出し量は多くなるが、ゲート
リード６の引き出し点７に近いために、ゲートのアルミ
層や、アルミ線の抵抗による電圧降下は小さく、そのた
めキャリアの引き出し能力が十分及ぶ範囲となる。
を示し、これは本願の第１の発明の一実施例によるＧＴ
Ｏである。図において第２図及び第３図と同一符号は同
−又は相当部分を示し、１２はゲートリード６の引き出
し点７から最も遠方のエミッタであり、この実施例ＧＴ
Ｏでは、ＧＴＯの面内でライフタイムの小金い部分３Ａ
が、上記エミッタ１２を含むようになっており、また面
内でライフタイムの大きい部分３Ｂがゲートリード６の
引き出し点７を含むようになっている。ライフタイムの
短い部分３Ａはライフタイムキラーによるキャリアの再
結合のためゲートからのキャリアの引き出し量は少なく
てすむ。一方ライフタイムの長い部分３Ｂは、ゲートか
らの必要なキャリアの引き出し量は多くなるが、ゲート
リード６の引き出し点７に近いために、ゲートのアルミ
層や、アルミ線の抵抗による電圧降下は小さく、そのた
めキャリアの引き出し能力が十分及ぶ範囲となる。
一般にＧＴＯ素子のオン電圧はライフタイムを短くする
と、等しい電流密度に対して増加する。
と、等しい電流密度に対して増加する。
しかるに本実施例ではライフタイムの短い部分３Ａと、
ライフタイムの長い部分３Ｂとを形成しており、この実
施例素子のオン電圧を■とし、素子全面のライフタイム
がすべてライフタイムの短い部分３Ａのライフタイムτ
Ａに等しくなったと仮定した時のオン電圧をＶＡ、素子
全面のライフタイムがすべてライフタイムの長い部分３
ＢのライフタイムτＢに等しくなったと仮定した時のオ
ン電圧をＶＢとすれば、オン電圧ＶはＶＢより大きく、
ＶＡより小さな値となると考えられる。このことは第６
図の部分３Ａの領域の面積と部分３Ｂの領域の面積との
比によて決まると容易に判断される。
ライフタイムの長い部分３Ｂとを形成しており、この実
施例素子のオン電圧を■とし、素子全面のライフタイム
がすべてライフタイムの短い部分３Ａのライフタイムτ
Ａに等しくなったと仮定した時のオン電圧をＶＡ、素子
全面のライフタイムがすべてライフタイムの長い部分３
ＢのライフタイムτＢに等しくなったと仮定した時のオ
ン電圧をＶＢとすれば、オン電圧ＶはＶＢより大きく、
ＶＡより小さな値となると考えられる。このことは第６
図の部分３Ａの領域の面積と部分３Ｂの領域の面積との
比によて決まると容易に判断される。
このように、本実施例ＧＴＯは、従来のライフタイム制
御方法によってつくられたＧＴＯと、同じターンオフ能
力をもたせた場合、ゲートリード６の引き出し点７を含
む部分３Ｂのライフタイムの値を、より大きくできるの
で、その分だけ素子のオン電圧を小さくできる。
御方法によってつくられたＧＴＯと、同じターンオフ能
力をもたせた場合、ゲートリード６の引き出し点７を含
む部分３Ｂのライフタイムの値を、より大きくできるの
で、その分だけ素子のオン電圧を小さくできる。
また本実施例ＧＴＯは、従来方法のＧＴＯと同じオン電
圧にした場合、ゲートリード６の引き出し点７から最も
遠方のエミッタ１２を含む部分３Ａのライフタイムの値
を、より小さくできるので、クーンオフ能力を向上させ
ることができる。
圧にした場合、ゲートリード６の引き出し点７から最も
遠方のエミッタ１２を含む部分３Ａのライフタイムの値
を、より小さくできるので、クーンオフ能力を向上させ
ることができる。
ゲートリード６の引き出し点７を含む部分３Ｂは、該引
き出し点７から画部分３Ａ、３Ｂの境界までの最短距離
が、該部分３Ｂのキャリアの拡散距離より大きくなけれ
ばならない。その理由は拡散距離の長さだけはキャリア
がウェハ内部を拡散できるので、ゲートのアルミ層を通
らなくてもキャリアを引き出すことができるわけで、本
発明でＧＴＯがターンオフ失敗を引き起こす重要な要因
として考えたゲートのアルミ層及びゲートリードによる
電圧降下を無視できるからである。ゲートリード６の引
き出し点７から最も遠方のエミッタ１２は、ゲートのア
ルミ層及びゲートリード６の抵抗による電圧降下が一番
大きくなるので、このエミッタ１２を含む部分のライフ
タイムの値を面内で一番小さくするわけである。
き出し点７から画部分３Ａ、３Ｂの境界までの最短距離
が、該部分３Ｂのキャリアの拡散距離より大きくなけれ
ばならない。その理由は拡散距離の長さだけはキャリア
がウェハ内部を拡散できるので、ゲートのアルミ層を通
らなくてもキャリアを引き出すことができるわけで、本
発明でＧＴＯがターンオフ失敗を引き起こす重要な要因
として考えたゲートのアルミ層及びゲートリードによる
電圧降下を無視できるからである。ゲートリード６の引
き出し点７から最も遠方のエミッタ１２は、ゲートのア
ルミ層及びゲートリード６の抵抗による電圧降下が一番
大きくなるので、このエミッタ１２を含む部分のライフ
タイムの値を面内で一番小さくするわけである。
なお、上記両実施例では、マスク１１によってライフタ
イムキラー源１がシリコンウェハ２上に薄膜として成長
する部分と、しない部分とをつくることによってライフ
タイムの面内制御を行なったが、逆にライフタイムキラ
ーを全面に蒸着又はスパッタしておいて、後に、エツチ
ングにより部分的にライフタイムキラー源を除去するこ
とによってライフタイム制御を行なっても良い。父上記
両実施例では、片面のみ蒸着又はスパッタを行なったが
、両生面にこれを行なっても良いことは言うまでもない
。
イムキラー源１がシリコンウェハ２上に薄膜として成長
する部分と、しない部分とをつくることによってライフ
タイムの面内制御を行なったが、逆にライフタイムキラ
ーを全面に蒸着又はスパッタしておいて、後に、エツチ
ングにより部分的にライフタイムキラー源を除去するこ
とによってライフタイム制御を行なっても良い。父上記
両実施例では、片面のみ蒸着又はスパッタを行なったが
、両生面にこれを行なっても良いことは言うまでもない
。
この発明は以上説明したように、ＧＴＯの半導体ウェハ
内のライフタイムの値をゲートの引き出し点を含む部分
を大きく、ゲートの引き出し点から最も遠方のエミッタ
を含む部分を小さくしたので、ＧＴＯのオン特性とオフ
特性の片方を犠牲にすることなく、該各特性を向上させ
ることができる効果がある。
内のライフタイムの値をゲートの引き出し点を含む部分
を大きく、ゲートの引き出し点から最も遠方のエミッタ
を含む部分を小さくしたので、ＧＴＯのオン特性とオフ
特性の片方を犠牲にすることなく、該各特性を向上させ
ることができる効果がある。
第１図は従来のＧＴＯの製造方法を説明するための側面
図、第２図は該方法によってつくられた従来のＧＴＯの
平面図、第３図は第２図のｌｌｌ−Ｉｎ線断面図、第４
図は本願の第２の発明の一実施例によるＧＴＯの製造方
法を説明するための平面図、第５図は第４図のＶ−Ｖ線
断面図、第６図は本願の第１の発明の一実施例にょるＧ
ＴＯの平面図、第７図は第６図の■−■線断面図である
。 １・・・ライフタイムキラー源、２，８・・・半導体ウ
ェハ（シリコンウェハ）、３・・・ＧＴＯ素子、３Ａ・
・・第２ウェハ部分、３Ｂ・・・第１ウェハ部分、４・
・・ゲート、６・・・ゲートリード、７・・・ゲートリ
ード引き出し点、１２・・・最も遠方のエミッタ。 なお図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄
図、第２図は該方法によってつくられた従来のＧＴＯの
平面図、第３図は第２図のｌｌｌ−Ｉｎ線断面図、第４
図は本願の第２の発明の一実施例によるＧＴＯの製造方
法を説明するための平面図、第５図は第４図のＶ−Ｖ線
断面図、第６図は本願の第１の発明の一実施例にょるＧ
ＴＯの平面図、第７図は第６図の■−■線断面図である
。 １・・・ライフタイムキラー源、２，８・・・半導体ウ
ェハ（シリコンウェハ）、３・・・ＧＴＯ素子、３Ａ・
・・第２ウェハ部分、３Ｂ・・・第１ウェハ部分、４・
・・ゲート、６・・・ゲートリード、７・・・ゲートリ
ード引き出し点、１２・・・最も遠方のエミッタ。 なお図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄
Claims (3)
- （１） 素子全体にゲートがはりめぐらされマルチエミ
ッタ構造を有するゲートターンオフサイリスクにおいて
、半導体ウェハがキャリアライフタイムの異なる複数の
ウェハ部分に分割され、そのうちのゲートリード引き出
し点を含む第１ウェハ部分が上記複数のウェハ部分の中
で最大のキャリアライフタイムを有し、上記ゲートリー
ド引き出し点から最も遠方のエミッタを含む第２ウェハ
部分が最小のキャリアライフタイムを有することを特徴
とするゲートターンオフサイリスク。 - （２）上記第１ウェハ部分は、上記ゲートリード引き出
し点から該ウェハ部分の境界までの最短距離が該第１ウ
ェハ部分のキャリアライフタイムの拡散距離より大きく
なっていることを特徴とする特許請求の範囲第１項記載
のゲートターンオフサイリスク。 - （３） 素子全体にゲートがはりめぐらされマルチエミ
ッタ構造を有するゲートターンオフサイリスクを製造す
る方法であって、半導体ウェハにキャリアライフタイム
の異なる複数のウェハ部分を、該ウェハ部分のみの上に
ライフタイムキラー源を形成しその後各ウェハ部分に応
じた温度で所定時間（又は上記応じた時間所定温度で）
加熱して拡散する工程を順次各ウェハ部分につき行なっ
て形成し、その際ゲートリードが引き出されるべき点を
含む第１ウエハ部分、該引き出し点から最も遠方のエミ
ッタを含む第２ウェハ部分については上記拡散温度（又
は拡散時間）を各々最低温度（又は最短時間）、最高温
度（又は最長時間）としたことを特徴とするゲートター
ンオフサイリスクの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078924A JPS60220971A (ja) | 1984-04-17 | 1984-04-17 | ゲ−トタ−ンオフサイリスタ及びその製造方法 |
| US06/705,118 US4710792A (en) | 1984-04-17 | 1985-02-22 | Gate turn-off thyristor |
| DE19853509745 DE3509745A1 (de) | 1984-04-17 | 1985-03-18 | Abschaltthyristor und verfahren zur herstellung desselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078924A JPS60220971A (ja) | 1984-04-17 | 1984-04-17 | ゲ−トタ−ンオフサイリスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60220971A true JPS60220971A (ja) | 1985-11-05 |
| JPH0534835B2 JPH0534835B2 (ja) | 1993-05-25 |
Family
ID=13675407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078924A Granted JPS60220971A (ja) | 1984-04-17 | 1984-04-17 | ゲ−トタ−ンオフサイリスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4710792A (ja) |
| JP (1) | JPS60220971A (ja) |
| DE (1) | DE3509745A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254465A (ja) * | 1985-09-02 | 1987-03-10 | Hitachi Ltd | 半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0283588B1 (de) * | 1987-02-24 | 1993-10-06 | BBC Brown Boveri AG | Steuerbares Leistungs-Halbleiterbauelement |
| US6100575A (en) | 1987-08-19 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor switching device having different carrier lifetimes between a first portion serving as a main current path and the remaining portion of the device |
| JP2660338B2 (ja) * | 1987-08-19 | 1997-10-08 | 三菱電機株式会社 | 半導体装置 |
| US5510274A (en) * | 1987-08-19 | 1996-04-23 | Mitsubishi Denki Kabushiki Kaisha | Method of controlling a carrier lifetime in a semiconductor switching device |
| DE3869120D1 (de) * | 1988-01-26 | 1992-04-16 | Asea Brown Boveri | Hochleistungsschalter. |
| DE58905844D1 (de) * | 1989-02-02 | 1993-11-11 | Asea Brown Boveri | Druckkontaktiertes Halbleiterbauelement. |
| DE4403429C2 (de) * | 1994-02-04 | 1997-09-18 | Asea Brown Boveri | Abschaltbares Halbleiterbauelement |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4847779A (ja) * | 1971-10-19 | 1973-07-06 | ||
| JPS4935875A (ja) * | 1972-08-04 | 1974-04-03 | ||
| JPS57130449U (ja) * | 1981-02-09 | 1982-08-14 | ||
| JPS57201077A (en) * | 1981-06-05 | 1982-12-09 | Hitachi Ltd | Semiconductor switching device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3943549A (en) * | 1972-03-15 | 1976-03-09 | Bbc Brown, Boveri & Company, Limited | Thyristor |
| JPS533233B2 (ja) * | 1972-04-20 | 1978-02-04 | ||
| US3941625A (en) * | 1973-10-11 | 1976-03-02 | General Electric Company | Glass passivated gold diffused SCR pellet and method for making |
| US3988771A (en) * | 1974-05-28 | 1976-10-26 | General Electric Company | Spatial control of lifetime in semiconductor device |
| US4165517A (en) * | 1977-02-28 | 1979-08-21 | Electric Power Research Institute, Inc. | Self-protection against breakover turn-on failure in thyristors through selective base lifetime control |
| DE2710701C3 (de) * | 1977-03-11 | 1980-08-28 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Halbleiterbauelement |
| JPS6043668B2 (ja) * | 1979-07-06 | 1985-09-30 | 株式会社日立製作所 | 半導体装置 |
| JPS58103171A (ja) * | 1981-12-15 | 1983-06-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP3192186B2 (ja) * | 1991-11-28 | 2001-07-23 | 昭和電工株式会社 | 非対称な配位子を有するジルコニウム化合物及び触媒成分 |
-
1984
- 1984-04-17 JP JP59078924A patent/JPS60220971A/ja active Granted
-
1985
- 1985-02-22 US US06/705,118 patent/US4710792A/en not_active Expired - Lifetime
- 1985-03-18 DE DE19853509745 patent/DE3509745A1/de active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4847779A (ja) * | 1971-10-19 | 1973-07-06 | ||
| JPS4935875A (ja) * | 1972-08-04 | 1974-04-03 | ||
| JPS57130449U (ja) * | 1981-02-09 | 1982-08-14 | ||
| JPS57201077A (en) * | 1981-06-05 | 1982-12-09 | Hitachi Ltd | Semiconductor switching device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254465A (ja) * | 1985-09-02 | 1987-03-10 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3509745A1 (de) | 1985-10-24 |
| JPH0534835B2 (ja) | 1993-05-25 |
| DE3509745C2 (ja) | 1992-04-02 |
| US4710792A (en) | 1987-12-01 |
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