JP2000195870A - 半導体素子及び製造方法 - Google Patents
半導体素子及び製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 42
- 230000004888 barrier function Effects 0.000 claims abstract description 27
- 238000009792 diffusion process Methods 0.000 claims description 13
- 230000005684 electric field Effects 0.000 claims description 12
- 230000015556 catabolic process Effects 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 2
- 239000007858 starting material Substances 0.000 abstract description 6
- 239000002184 metal Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001427 coherent effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】 （修正有）
【課題】 半導体素子及びその製造方法を提供する。
【解決手段】 カソード３及びアノード５を有する半導
体素子を製造する方法において、使用する開始材料は比
較的厚いウェーハであり、最初のステップにおいてアノ
ード側にバリア領域２１を付加する。次のステップにお
いてカソード側を処理し、その次のステップにおいてカ
ソード３とは反対の側からウェーハ１の厚みを薄くす
る。次のステップにおいてこの側にアノード５を形成さ
せる。この比較的薄い半導体素子は経済的に、且つエピ
タキシャル層を用いることなく製造することができる。
体素子を製造する方法において、使用する開始材料は比
較的厚いウェーハであり、最初のステップにおいてアノ
ード側にバリア領域２１を付加する。次のステップにお
いてカソード側を処理し、その次のステップにおいてカ
ソード３とは反対の側からウェーハ１の厚みを薄くす
る。次のステップにおいてこの側にアノード５を形成さ
せる。この比較的薄い半導体素子は経済的に、且つエピ
タキシャル層を用いることなく製造することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電力半導体の分野
に関する。本発明は、特許請求の範囲の請求項１のプリ
アンブルに記載の半導体素子の製造方法と、特許請求の
範囲の請求項７のプリアンブルに記載の半導体素子とに
関する。
に関する。本発明は、特許請求の範囲の請求項１のプリ
アンブルに記載の半導体素子の製造方法と、特許請求の
範囲の請求項７のプリアンブルに記載の半導体素子とに
関する。
【０００２】
【従来の技術】ＩＧＢＴ（絶縁ゲートバイポーラトラン
ジスタ）のような半導体電力スイッチの最良可能な電気
的特性を達成するためには、半導体素子のアクティブゾ
ーンの厚みを可能な限り物理的材料境界に近づけるよう
に選択しなければならない。
ジスタ）のような半導体電力スイッチの最良可能な電気
的特性を達成するためには、半導体素子のアクティブゾ
ーンの厚みを可能な限り物理的材料境界に近づけるよう
に選択しなければならない。
【０００３】例えば、厚みはオン状態損失に直接的な効
果を有している。それ故、ブレークダウン電圧が600Ｖ
−1800Ｖである場合には、半導体素子は60−250μｍの
厚みであることが好ましい。しかしながら、製造中に破
損する危険性を最小にするために、100ｍｍ以上の直径
を有するウェーハの厚みは少なくとも300μｍを有して
いるべきであるから、このような薄い厚みは半導体素子
の製造上大きな問題である。
果を有している。それ故、ブレークダウン電圧が600Ｖ
−1800Ｖである場合には、半導体素子は60−250μｍの
厚みであることが好ましい。しかしながら、製造中に破
損する危険性を最小にするために、100ｍｍ以上の直径
を有するウェーハの厚みは少なくとも300μｍを有して
いるべきであるから、このような薄い厚みは半導体素子
の製造上大きな問題である。
【０００４】従来、この問題はいわゆるエピタキシャル
技術によって解決してきた。これは400−600μｍの比較
的大きい厚みを有する取付用基体（サブストレート）上
に電気的にアクティブな領域を成長させることを含む。
これにより取付用基体は、第１に、製造される半導体素
子のために必要な頑丈さを保証し、第２に、取付用基体
が半導体素子のアノードを構成するようになる。
技術によって解決してきた。これは400−600μｍの比較
的大きい厚みを有する取付用基体（サブストレート）上
に電気的にアクティブな領域を成長させることを含む。
これにより取付用基体は、第１に、製造される半導体素
子のために必要な頑丈さを保証し、第２に、取付用基体
が半導体素子のアノードを構成するようになる。
【０００５】一般的には、取付用基体と電気的にアクテ
ィブな領域との間に配列された、バッファとも呼ばれる
バリア層が存在する。オフ状態においては、バリア層は
アノードの前の電場を急速に減速させて電場をアノード
に近づけないようにする（もし電場がアノードに達すれ
ば、半導体素子が破壊されてしまう）。アクティブな領
域を成長させるのは長くて複雑なプロセスであるので、
このエピタキシャル技術は比較的高価である。更にこの
技術は、取付用基体、即ちアノードを十分に弱くドープ
することができないという欠陥を有している。しかしな
がら、理想的な電気的特性を得るためには電力半導体素
子のアノードはできる限り弱くドープすべきであるか
ら、これは長所である。弱いドーピングは高い固有抵抗
を意味するが、取付用基体の厚みが比較的大きい場合に
は抵抗値が無視できなくなる。
ィブな領域との間に配列された、バッファとも呼ばれる
バリア層が存在する。オフ状態においては、バリア層は
アノードの前の電場を急速に減速させて電場をアノード
に近づけないようにする（もし電場がアノードに達すれ
ば、半導体素子が破壊されてしまう）。アクティブな領
域を成長させるのは長くて複雑なプロセスであるので、
このエピタキシャル技術は比較的高価である。更にこの
技術は、取付用基体、即ちアノードを十分に弱くドープ
することができないという欠陥を有している。しかしな
がら、理想的な電気的特性を得るためには電力半導体素
子のアノードはできる限り弱くドープすべきであるか
ら、これは長所である。弱いドーピングは高い固有抵抗
を意味するが、取付用基体の厚みが比較的大きい場合に
は抵抗値が無視できなくなる。
【０００６】従って、エピタキシャル層を必要としない
比較的新しい半導体素子の製造方法が提唱されている。
これらの方法は、例えばIEEE 0-7803-3106-0/1996の109
−112頁に所載のDarryl Burnsらの論文“NPT-IGBT-Opti
mizing for manufacturability”、1998年１月発行のPC
IM Europeの８−12頁に所載のAndreas Karlの論文“IGB
T Modules Reach New Levels of Efficiency”、及びIE
EE 0-7803-3993-2/1997の331−334頁に所載のJ. Yamash
itaらの論文“A novel effective switching loss esti
mation of non-punchthrough and punchthrough IGBT
s”から公知である。この方法を使用して製造された半
導体素子は、エピタキシャル方法に基づくパンチスルー
半導体素子に対して、ＮＰＴ（非パンチスルー）と呼ば
れる。
比較的新しい半導体素子の製造方法が提唱されている。
これらの方法は、例えばIEEE 0-7803-3106-0/1996の109
−112頁に所載のDarryl Burnsらの論文“NPT-IGBT-Opti
mizing for manufacturability”、1998年１月発行のPC
IM Europeの８−12頁に所載のAndreas Karlの論文“IGB
T Modules Reach New Levels of Efficiency”、及びIE
EE 0-7803-3993-2/1997の331−334頁に所載のJ. Yamash
itaらの論文“A novel effective switching loss esti
mation of non-punchthrough and punchthrough IGBT
s”から公知である。この方法を使用して製造された半
導体素子は、エピタキシャル方法に基づくパンチスルー
半導体素子に対して、ＮＰＴ（非パンチスルー）と呼ば
れる。
【０００７】この方法においては、エピタキシャル層を
有していない比較的厚いウェーハを開始材料として使用
する。典型的な厚みは400−600μｍである。第１のステ
ップにおいて、ウェーハはカソード側が処理される。即
ち、フォトリソグラフィ、イオン注入、拡散、エッチン
グ、及び半導体素子の製造に必要な他のプロセスが遂行
される。第２のステップにおいて、ウェーハは、カソー
ドとは反対の側から所望の厚みまで薄くされる。これ
は、一般的には研削及びエッチングのような普通の技術
によって遂行される。第３のステップにおいて、この薄
くされた側にアノードが拡散される。
有していない比較的厚いウェーハを開始材料として使用
する。典型的な厚みは400−600μｍである。第１のステ
ップにおいて、ウェーハはカソード側が処理される。即
ち、フォトリソグラフィ、イオン注入、拡散、エッチン
グ、及び半導体素子の製造に必要な他のプロセスが遂行
される。第２のステップにおいて、ウェーハは、カソー
ドとは反対の側から所望の厚みまで薄くされる。これ
は、一般的には研削及びエッチングのような普通の技術
によって遂行される。第３のステップにおいて、この薄
くされた側にアノードが拡散される。
【０００８】この方法は、その低い費用によってエピタ
キシャル方法とは区別されるが、それでも多くの欠陥を
有している。即ち、この方法のステップにおいてはウェ
ーハが既に極めて薄くされていて容易に破壊し得るの
で、アノードの拡散が比較的困難になる。更に、500°
Ｃ以上の温度で溶融する金属層が第１のステップにおい
て既にカソード側に付着されているので、素子を強く加
熱してはならない。これは、アノードを弱くしかドープ
できないことを意味している。実を言えば、これは、半
導体素子の電気的特性にプラスの効果を有している。し
かしながら、バッファとして使用できる層が十分に高い
ドーピング量を受入れることができないために、オフ状
態モードにおいて電場がアノードに達する前にアバラン
シェブレークダウンを発生させるためには半導体素子を
十分に厚くしなければならない。従って、原理的にはこ
の手法で製造された半導体素子は、エピタキシャル技術
を使用して製造された素子よりも厚くなる。これは、弱
くドープされたアノードの長所が、上述した厚過ぎるア
クティブ領域の欠陥によって少なくとも部分的に打消さ
れてしまうことを意味している。
キシャル方法とは区別されるが、それでも多くの欠陥を
有している。即ち、この方法のステップにおいてはウェ
ーハが既に極めて薄くされていて容易に破壊し得るの
で、アノードの拡散が比較的困難になる。更に、500°
Ｃ以上の温度で溶融する金属層が第１のステップにおい
て既にカソード側に付着されているので、素子を強く加
熱してはならない。これは、アノードを弱くしかドープ
できないことを意味している。実を言えば、これは、半
導体素子の電気的特性にプラスの効果を有している。し
かしながら、バッファとして使用できる層が十分に高い
ドーピング量を受入れることができないために、オフ状
態モードにおいて電場がアノードに達する前にアバラン
シェブレークダウンを発生させるためには半導体素子を
十分に厚くしなければならない。従って、原理的にはこ
の手法で製造された半導体素子は、エピタキシャル技術
を使用して製造された素子よりも厚くなる。これは、弱
くドープされたアノードの長所が、上述した厚過ぎるア
クティブ領域の欠陥によって少なくとも部分的に打消さ
れてしまうことを意味している。
【０００９】EP-A-0,700,095は、高いオフ状態電圧に適
するターンオフサイリスタを更に開示している。このサ
イリスタは、アノード及びカソードを有する半導体素子
からなり、アノードはトランスペアレントエミッタを有
している。これらのアノードエミッタは、太陽電池、ダ
イオード、またはトランジスタのような電力成分に関し
て公知である。トランスペアレントアノードエミッタ
は、比較的弱く注入されたアノード側エミッタであると
理解されており、従ってカソードから到来する電子流の
大部分は再結合することなく、従って注入された正孔を
解放することなく抽出することができる。このトランス
ペアレントアノードエミッタの前にバリア層が存在して
いる。このバリア層は、第１に、オフ状態モードにおい
て電場を減少させ、第２に、トランスペアレントアノー
ドの注入効率に影響を与えるためにも使用することがで
きる。この場合、バリア層は拡散させるか、またはエピ
タキシャルで製造されており、そのドーピングプロファ
イルは第１の場合にはガウス分布を有し、第２の場合に
は層の厚み全体に均一またはステップ状である分布を有
している。この半導体素子は動作状態においてはポジテ
ィブな挙動を呈するが、破壊の危険があるので所望の厚
みで同じものを製造することはできない。
するターンオフサイリスタを更に開示している。このサ
イリスタは、アノード及びカソードを有する半導体素子
からなり、アノードはトランスペアレントエミッタを有
している。これらのアノードエミッタは、太陽電池、ダ
イオード、またはトランジスタのような電力成分に関し
て公知である。トランスペアレントアノードエミッタ
は、比較的弱く注入されたアノード側エミッタであると
理解されており、従ってカソードから到来する電子流の
大部分は再結合することなく、従って注入された正孔を
解放することなく抽出することができる。このトランス
ペアレントアノードエミッタの前にバリア層が存在して
いる。このバリア層は、第１に、オフ状態モードにおい
て電場を減少させ、第２に、トランスペアレントアノー
ドの注入効率に影響を与えるためにも使用することがで
きる。この場合、バリア層は拡散させるか、またはエピ
タキシャルで製造されており、そのドーピングプロファ
イルは第１の場合にはガウス分布を有し、第２の場合に
は層の厚み全体に均一またはステップ状である分布を有
している。この半導体素子は動作状態においてはポジテ
ィブな挙動を呈するが、破壊の危険があるので所望の厚
みで同じものを製造することはできない。
【００１０】
【発明の概要】従って、本発明の目的は、可能な限り薄
く、且つ経済的に製造することができる半導体素子を提
供することである。
く、且つ経済的に製造することができる半導体素子を提
供することである。
【００１１】この目的は、特許請求の範囲の請求項１の
特色を有する方法によって、及び特許請求の範囲の請求
項７の特色を有する半導体素子によって達成される。
特色を有する方法によって、及び特許請求の範囲の請求
項７の特色を有する半導体素子によって達成される。
【００１２】本発明の方法によれば、エピタキシャル技
術を使用して製造される半導体素子の特色と、ＮＰＴ技
術を使用して製造される半導体素子の特色とを組合わせ
ることによって、これら２つの公知の方法を使用して製
造された半導体素子の電気的特性とは明らかに異なる電
気的特性を有する半導体素子が得られる。
術を使用して製造される半導体素子の特色と、ＮＰＴ技
術を使用して製造される半導体素子の特色とを組合わせ
ることによって、これら２つの公知の方法を使用して製
造された半導体素子の電気的特性とは明らかに異なる電
気的特性を有する半導体素子が得られる。
【００１３】本発明による手順はエピタキシャル層を有
していないＮＰＴ技術と同様であるが、開始材料のカソ
ード側が処理される前にバリア領域が付加される。バリ
ア領域は、ウェーハの将来のカソードとは反対の側から
のドーピングによって付加される。これにより、密度が
将来のアノードに向かって増加するドーピングプロファ
イルが発生し、これはカットオフドーピングプロファイ
ルを有している。カソード側を処理した後に、弱くドー
プされた端領域までドーピングプロファイルを除去し、
本質的にバリア領域を形成するようにウェーハを薄くす
る。次いで、好ましくはトランスペアレントアノードエ
ミッタを有する弱くドープされたアノードを製造するこ
とができる。アノードは、オフ状態モードにおいて、隣
接する、好ましくは密着するバリア領域によって電場か
ら保護される。
していないＮＰＴ技術と同様であるが、開始材料のカソ
ード側が処理される前にバリア領域が付加される。バリ
ア領域は、ウェーハの将来のカソードとは反対の側から
のドーピングによって付加される。これにより、密度が
将来のアノードに向かって増加するドーピングプロファ
イルが発生し、これはカットオフドーピングプロファイ
ルを有している。カソード側を処理した後に、弱くドー
プされた端領域までドーピングプロファイルを除去し、
本質的にバリア領域を形成するようにウェーハを薄くす
る。次いで、好ましくはトランスペアレントアノードエ
ミッタを有する弱くドープされたアノードを製造するこ
とができる。アノードは、オフ状態モードにおいて、隣
接する、好ましくは密着するバリア領域によって電場か
ら保護される。
【００１４】さらなる長所は、本発明による半導体素子
が、オン状態モードにおいて、エピタキシャル技術によ
る素子とは異なって、電圧降下に対して正の温度係数を
有していることである。
が、オン状態モードにおいて、エピタキシャル技術によ
る素子とは異なって、電圧降下に対して正の温度係数を
有していることである。
【００１５】本発明による方法は、広範な半導体素子、
特にＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、
ＧＴＯ（ゲートターンオフサイリスタ）、または普通の
サイリスタの製造に使用することができる。
特にＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、
ＧＴＯ（ゲートターンオフサイリスタ）、または普通の
サイリスタの製造に使用することができる。
【００１６】他の有利な実施の形態は、従属請求項に見
出すことができよう。
出すことができよう。
【００１７】以下に、添付図面に基づいて本発明による
方法、及び本発明による半導体素子を詳細に説明する。
方法、及び本発明による半導体素子を詳細に説明する。
【００１８】
【実施の形態】図１ａ乃至１ｅに示すように、本質的
に、本発明による半導体素子はウェーハ１から製造さ
れ、ウェーハ１は好ましくは均一にｎ-ドープされてい
る（図１ａ）。ウェーハ１はその開始材料形状では比較
的厚く、ウェーハ１を取扱う際に破損させる恐れを最小
にするようにその厚みが調和されている。典型的な値は
400−600μｍである。
に、本発明による半導体素子はウェーハ１から製造さ
れ、ウェーハ１は好ましくは均一にｎ-ドープされてい
る（図１ａ）。ウェーハ１はその開始材料形状では比較
的厚く、ウェーハ１を取扱う際に破損させる恐れを最小
にするようにその厚みが調和されている。典型的な値は
400−600μｍである。
【００１９】第１のステップにおいて、ウェーハ１は、
イオン注入と、それに続く拡散、堆積と、それに続く拡
散、または気相からの拡散のような公知の技術を使用し
て、一方の側からｎ+ドープされる。図１ｂに矢印で示
してあるように、ドーピングは一方の側に遂行される。
しかしながら、ウェーハの２つの側にドープすることも
可能であり、この場合その後にウェーハの一方の側を薄
くする。これによりウェーハ１には拡散領域２が得ら
れ、この拡散領域２はソース側が増加、即ち、弱くｎド
ープされた領域から高度にドープされたｎ+領域まで移
っているドーピングプロファイル２０を有している。こ
のドーピングプロファイルは、製造技術に依存する。一
般的に言えば、それはガウスの形状であるか、または相
補誤差関数に対応する。
イオン注入と、それに続く拡散、堆積と、それに続く拡
散、または気相からの拡散のような公知の技術を使用し
て、一方の側からｎ+ドープされる。図１ｂに矢印で示
してあるように、ドーピングは一方の側に遂行される。
しかしながら、ウェーハの２つの側にドープすることも
可能であり、この場合その後にウェーハの一方の側を薄
くする。これによりウェーハ１には拡散領域２が得ら
れ、この拡散領域２はソース側が増加、即ち、弱くｎド
ープされた領域から高度にドープされたｎ+領域まで移
っているドーピングプロファイル２０を有している。こ
のドーピングプロファイルは、製造技術に依存する。一
般的に言えば、それはガウスの形状であるか、または相
補誤差関数に対応する。
【００２０】浸透の深さは比較的大きくし、好ましくは
ウェーハ１の厚みの少なくとも半分まで到達させるが、
反対側までは到達させない。図１ｂにおいてはドーピン
グはドットで示されており、ドットの密度がおおよその
ドーピング密度を表している。しかしながらドーピング
プロファイルは、図１ｂに示されているようにではな
く、非ステップ状であることが好ましい。
ウェーハ１の厚みの少なくとも半分まで到達させるが、
反対側までは到達させない。図１ｂにおいてはドーピン
グはドットで示されており、ドットの密度がおおよその
ドーピング密度を表している。しかしながらドーピング
プロファイルは、図１ｂに示されているようにではな
く、非ステップ状であることが好ましい。
【００２１】浸透の深さ及びドーピングプロファイル２
０の勾配の選択は、後述するように得られる半導体素子
の厚みを予め限定するために使用することができる。拡
散は一般に比較的高温で、好ましくは1200°Ｃ以上で行
われる。浸透の深さを大きくするには比較的長い拡散時
間、一般には複数日を必要とする。
０の勾配の選択は、後述するように得られる半導体素子
の厚みを予め限定するために使用することができる。拡
散は一般に比較的高温で、好ましくは1200°Ｃ以上で行
われる。浸透の深さを大きくするには比較的長い拡散時
間、一般には複数日を必要とする。
【００２２】次のステップにおいては、ウェーハ１の非
拡散側が処理される。即ち、ｎ+ドープされたカソード
３’を有するカソード構造３、カソード金属被膜４、及
び好ましくは制御電極７が公知のプロセスを使用して形
成または導入される。これらのプロセスは、ＮＰＴ技術
におけるものと同等であり、従って詳細な説明は省略す
る。これらのプロセスは、これらによって製造されるア
クティブ領域３の構造が異なると同様に、製造される半
導体素子の型によっても異なる。従って、図１ｃに示さ
れているカソード側に対するこのような処理の結果は、
多くの可能性の中の単なる一例にしか過ぎない。
拡散側が処理される。即ち、ｎ+ドープされたカソード
３’を有するカソード構造３、カソード金属被膜４、及
び好ましくは制御電極７が公知のプロセスを使用して形
成または導入される。これらのプロセスは、ＮＰＴ技術
におけるものと同等であり、従って詳細な説明は省略す
る。これらのプロセスは、これらによって製造されるア
クティブ領域３の構造が異なると同様に、製造される半
導体素子の型によっても異なる。従って、図１ｃに示さ
れているカソード側に対するこのような処理の結果は、
多くの可能性の中の単なる一例にしか過ぎない。
【００２３】次のステップにおいては、ＮＰＴ技術にお
いて遂行されるように、好ましくは研削及びエッチング
によって、カソード金属被膜４とは反対の側のウェーハ
１の厚みを薄くする。好ましくは、少なくともおおよそ
のバリア領域２１を形成する弱くｎドープされた端領域
まで、全拡散領域を除去する。
いて遂行されるように、好ましくは研削及びエッチング
によって、カソード金属被膜４とは反対の側のウェーハ
１の厚みを薄くする。好ましくは、少なくともおおよそ
のバリア領域２１を形成する弱くｎドープされた端領域
まで、全拡散領域を除去する。
【００２４】最終ステップ（図１ｅ）においては、境界
領域を適切にドーピングすることによってウェーハ１を
薄くした側にトランスペアレントアノードエミッタを有
するアノードを付加する。この境界領域は得られる半導
体素子の厚みに比して狭い。図示の場合には、全アノー
ドを形成しているアノードエミッタは、この場合ｐ+ド
ープされており、アノードにおいてｐドーピング原子が
占める領域は２×1014ｃｍ-2以下、好ましくは１×1013
以下である。半導体素子の型に依存して、アノードはさ
まざまな種類の構造を有している。接触を行わせる目的
のために、この側に第２の金属層、即ちアノード金属被
膜６を付加することができる。最後に、アノード５、及
びアノード５に隣接するバリア層２１の部分を高エネル
ギイオンで照射することによって、アノード効率を減少
させることが好ましい。
領域を適切にドーピングすることによってウェーハ１を
薄くした側にトランスペアレントアノードエミッタを有
するアノードを付加する。この境界領域は得られる半導
体素子の厚みに比して狭い。図示の場合には、全アノー
ドを形成しているアノードエミッタは、この場合ｐ+ド
ープされており、アノードにおいてｐドーピング原子が
占める領域は２×1014ｃｍ-2以下、好ましくは１×1013
以下である。半導体素子の型に依存して、アノードはさ
まざまな種類の構造を有している。接触を行わせる目的
のために、この側に第２の金属層、即ちアノード金属被
膜６を付加することができる。最後に、アノード５、及
びアノード５に隣接するバリア層２１の部分を高エネル
ギイオンで照射することによって、アノード効率を減少
させることが好ましい。
【００２５】図１ｅに示すように、以上のプロセスの結
果得られた半導体素子ＨＬは、カソード金属被膜４及び
制御電極７が組込まれているカソード構造３と、アノー
ド金属被膜６が組込まれているアノード５と、アノード
５の次の（好ましくはそれに接している）バリア領域２
１とを有し、バリア領域２１はアノード５に向かってカ
ットオフされているドーピングプロファイルを有してい
る。本発明による半導体素子ＨＬは、典型的には80−18
0μｍのような比較的薄い厚みを有しているが、この厚
みは半導体素子の電圧クラスに依存する。
果得られた半導体素子ＨＬは、カソード金属被膜４及び
制御電極７が組込まれているカソード構造３と、アノー
ド金属被膜６が組込まれているアノード５と、アノード
５の次の（好ましくはそれに接している）バリア領域２
１とを有し、バリア領域２１はアノード５に向かってカ
ットオフされているドーピングプロファイルを有してい
る。本発明による半導体素子ＨＬは、典型的には80−18
0μｍのような比較的薄い厚みを有しているが、この厚
みは半導体素子の電圧クラスに依存する。
【００２６】図２は、本発明による半導体素子ＨＬに不
可欠なドーピングの全プロファイルを示している。横軸
上の区分ＡからＡ’まではウェーハ１の始めの厚みを表
しており、区分ＡからＢまでが完成した半導体素子ＨＬ
の厚みを表している。縦軸の一方は電場を表し、他方は
ｃｍ3当たりのドーピング原子の数を対数目盛で表して
いる。
可欠なドーピングの全プロファイルを示している。横軸
上の区分ＡからＡ’まではウェーハ１の始めの厚みを表
しており、区分ＡからＢまでが完成した半導体素子ＨＬ
の厚みを表している。縦軸の一方は電場を表し、他方は
ｃｍ3当たりのドーピング原子の数を対数目盛で表して
いる。
【００２７】図２に示すように、第１のステップにおい
て、ｎ-ドープされた開始材料はｎまたはｎ+ドーピング
によって注入された、またはドープされた側から除去さ
れる。密度は、ドープされた側の方が大きくなってい
る。ウェーハの厚みを薄くする時に残されるドープされ
た端領域、即ちバリア領域２１は、半導体素子がオフ状
態モードにある時に電場がアノード５に達する前にアバ
ランシェブレークダウンが発生するように調和されてい
る。エミッタの有効性を最適化するために、バリア領域
のドーピングは、陽極において少なくとも５×1014ｃｍ
-3、好ましくは１×1015ｃｍ-3、そして多くとも６×10
16ｃｍ-3、好ましくは１×1016ｃｍ-3のピークドーピン
グが得られるように高く選択される。陽極においてと
は、本例では、位置＝点Ｂ−アノードの厚みである。但
し点Ｂは、図１ｅに示すように完成した半導体素子の厚
みを表している。
て、ｎ-ドープされた開始材料はｎまたはｎ+ドーピング
によって注入された、またはドープされた側から除去さ
れる。密度は、ドープされた側の方が大きくなってい
る。ウェーハの厚みを薄くする時に残されるドープされ
た端領域、即ちバリア領域２１は、半導体素子がオフ状
態モードにある時に電場がアノード５に達する前にアバ
ランシェブレークダウンが発生するように調和されてい
る。エミッタの有効性を最適化するために、バリア領域
のドーピングは、陽極において少なくとも５×1014ｃｍ
-3、好ましくは１×1015ｃｍ-3、そして多くとも６×10
16ｃｍ-3、好ましくは１×1016ｃｍ-3のピークドーピン
グが得られるように高く選択される。陽極においてと
は、本例では、位置＝点Ｂ−アノードの厚みである。但
し点Ｂは、図１ｅに示すように完成した半導体素子の厚
みを表している。
【００２８】図２には、オフ状態モードにおける電場も
示されている。
示されている。
【００２９】以上に説明したように、本発明による方法
によれば、トランスペアレントアノード及び集積された
バリア層を有する薄い電力半導体素子を製造することが
可能である。
によれば、トランスペアレントアノード及び集積された
バリア層を有する薄い電力半導体素子を製造することが
可能である。
【図１】ａは、本発明による半導体素子の製造方法にお
ける開始材料を示す断面図、ｂは、本発明による半導体
素子の製造方法の第１のステップにおけるドーピングを
示す断面図、ｃは、本発明による半導体素子の製造方法
の第２のステップにおけるカソード構造の形成を示す断
面図、ｄは、本発明による半導体素子の製造方法の第３
のステップにおいてウェーハを薄くし、バリア層の形成
を示す断面図、及び、ｅは、本発明による半導体素子の
製造方法の最終ステップにおいてアノードを形成させ、
完成した半導体素子を示す断面図である。
ける開始材料を示す断面図、ｂは、本発明による半導体
素子の製造方法の第１のステップにおけるドーピングを
示す断面図、ｃは、本発明による半導体素子の製造方法
の第２のステップにおけるカソード構造の形成を示す断
面図、ｄは、本発明による半導体素子の製造方法の第３
のステップにおいてウェーハを薄くし、バリア層の形成
を示す断面図、及び、ｅは、本発明による半導体素子の
製造方法の最終ステップにおいてアノードを形成させ、
完成した半導体素子を示す断面図である。
【図２】図１ｂのＡ−Ａ’及び図１ｅのＡ−Ｂ矢視断面
図であって、拡散プロファイル及びオフ状態モードにお
ける電場をグラフ的に示す図である。
図であって、拡散プロファイル及びオフ状態モードにお
ける電場をグラフ的に示す図である。
１ ウェーハ ２ 拡散領域 ３ カソード構造 ３’ カソード ４ カソード金属被膜 ５ アノード ６ アノード金属被膜 ７ 制御電極 ２０ ドーピングプロファイル ２１ バリア領域 ＨＬ 半導体素子 Ｅsp オフ状態モードにおける電場
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５５ Ｈ０１Ｌ 29/74 ３０１
Claims (11)
- 【請求項１】 ａ）初めに、ウェーハ（１）上にカソー
ド側を処理するステップと、 ｂ）次いで、上記カソード（３’）とは反対の側から上
記ウェーハ（１）の厚みを薄くするステップと、 ｃ）次いで、上記カソード（３’）とは反対の側上にア
ノード（５）を形成させるステップと、からなるような
カソード（３）及びアノード（５）を有する半導体素子
（ＨＬ）をウェーハ（１）から製造する方法において、 上記カソード側を処理する前に、バリア領域（２１）を
付加するステップを含んでいることを特徴とする方法。 - 【請求項２】 上記ステップｂ）における上記ウェーハ
（１）の厚みを薄くするステップは、上記バリア領域
（２１）の少なくとも一部を残すことを特徴とする請求
項１に記載の方法。 - 【請求項３】 上記バリア領域（２１）を付加するため
に、上記ウェーハ（１）を上記カソード（３’）とは反
対の側からドープし、そのドーピングプロファイルは、
上記ウェーハの厚みを上記カソードとは反対の側から薄
くした後に少なくとも１つの端領域を残し、該端領域が
少なくともおおよそのバリア領域（２１）を形成するよ
うに選択されていることを特徴とする請求項１に記載の
方法。 - 【請求項４】 上記残された端領域は、上記半導体素子
（ＨＬ）がオフ状態にあって電圧が増加した時に、電場
が上記アノード（５）に達する前にブレークダウンが発
生するように調和されていることを特徴とする請求項３
に記載の方法。 - 【請求項５】 上記バリア領域（２１）を形成させるた
めに必要な拡散は、少なくとも1200°Ｃの温度で行われ
ることを特徴とする請求項１に記載の方法。 - 【請求項６】 上記アノードにおいて少なくとも５×10
14ｃｍ-3、好ましくは１×1015ｃｍ-3、そして多くとも
６×1016ｃｍ-3、好ましくは１×1016ｃｍ-3のピークド
ーピングを有するバリア領域（２１）が付加されること
を特徴とする請求項１に記載の方法。 - 【請求項７】 カソード（３’）及びアノード（５）を
有し、ドーピング密度が上記アノード（５）に向かって
増加しているバリア領域（２１）を上記アノード（５）
に隣接させた半導体素子であって、 上記バリア領域（２１）は、上記アノード（５）に向か
ってカットオフされているドーピングプロファイルを有
していることを特徴とする半導体素子。 - 【請求項８】 上記カットオフドーピングプロファイル
は、ガウスプロファイル、または相補誤差関数プロファ
イルの境界区分であることを特徴とする請求項７に記載
の半導体素子。 - 【請求項９】 上記アノード（５）は、トランスペアレ
ントアノードエミッタを有していることを特徴とする請
求項７に記載の半導体素子。 - 【請求項１０】 上記アノード（５）においてｐドーピ
ング原子が占める領域は２×1014ｃｍ-2以下、好ましく
は１×1013ｃｍ-2以下であることを特長とする請求項９
に記載の半導体素子。 - 【請求項１１】 上記半導体素子は、80−180μｍの厚
みを有していることを特長とする請求項７に記載の半導
体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19860581A DE19860581A1 (de) | 1998-12-29 | 1998-12-29 | Halbleiterelement und Verfahren zur Herstellung |
| DE19860581:1 | 1998-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195870A true JP2000195870A (ja) | 2000-07-14 |
| JP4685206B2 JP4685206B2 (ja) | 2011-05-18 |
Family
ID=7893028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36659699A Expired - Lifetime JP4685206B2 (ja) | 1998-12-29 | 1999-12-24 | 半導体素子の製造方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6762080B2 (ja) |
| EP (1) | EP1017093B1 (ja) |
| JP (1) | JP4685206B2 (ja) |
| KR (1) | KR100653147B1 (ja) |
| CN (1) | CN1161830C (ja) |
| CZ (1) | CZ299715B6 (ja) |
| DE (1) | DE19860581A1 (ja) |
| RU (1) | RU2237949C2 (ja) |
| TW (1) | TW434751B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004503090A (ja) * | 2000-07-04 | 2004-01-29 | アーベーベー シュヴァイツ アクチェンゲゼルシャフト | 半導体構成要素及びその製造法 |
| JP2005129652A (ja) * | 2003-10-22 | 2005-05-19 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
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|---|---|---|---|---|
| DE10117483A1 (de) * | 2001-04-07 | 2002-10-17 | Bosch Gmbh Robert | Halbleiterleistungsbauelement und entsprechendes Herstellungsverfahren |
| FR2842021B1 (fr) * | 2002-07-05 | 2005-05-13 | Commissariat Energie Atomique | Dispositif electronique, notamment dispositif de puissance, a couche mince, et procede de fabrication de ce dispositif |
| US6900091B2 (en) * | 2002-08-14 | 2005-05-31 | Advanced Analogic Technologies, Inc. | Isolated complementary MOS devices in epi-less substrate |
| US7645659B2 (en) * | 2005-11-30 | 2010-01-12 | Fairchild Korea Semiconductor, Ltd. | Power semiconductor device using silicon substrate as field stop layer and method of manufacturing the same |
| CN100459151C (zh) * | 2007-01-26 | 2009-02-04 | 北京工业大学 | 具有内透明集电极的绝缘栅双极晶体管 |
| TW200945596A (en) * | 2008-04-16 | 2009-11-01 | Mosel Vitelic Inc | A method for making a solar cell with a selective emitter |
| KR101779224B1 (ko) | 2009-11-10 | 2017-09-18 | 에이비비 슈바이쯔 아게 | 펀치스루 반도체 디바이스 및 그의 제조 방법 |
| DE102010024257B4 (de) | 2010-06-18 | 2020-04-30 | Semikron Elektronik Gmbh & Co. Kg | Leistungshalbleiterbauelement mit zweistufigem Dotierungsprofil |
| EP2695193B1 (en) | 2011-04-06 | 2016-12-21 | ABB Technology AG | Bipolar punch-through semiconductor device and method for manufacturing such a semiconductor device |
| WO2012150323A2 (en) | 2011-05-05 | 2012-11-08 | Abb Technology Ag | Bipolar punch-through semiconductor device and method for manufacturing such a semiconductor device |
| US9685335B2 (en) | 2012-04-24 | 2017-06-20 | Fairchild Korea Semiconductor Ltd. | Power device including a field stop layer |
| US20130277793A1 (en) | 2012-04-24 | 2013-10-24 | Fairchild Korea Semiconductor, Ltd. | Power device and fabricating method thereof |
| US10181513B2 (en) | 2012-04-24 | 2019-01-15 | Semiconductor Components Industries, Llc | Power device configured to reduce electromagnetic interference (EMI) noise |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145660A (ja) * | 1984-01-09 | 1985-08-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0724312B2 (ja) * | 1988-06-10 | 1995-03-15 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5055889A (en) * | 1989-10-31 | 1991-10-08 | Knauf Fiber Glass, Gmbh | Lateral varactor with staggered punch-through and method of fabrication |
| DE4313170A1 (de) * | 1993-04-22 | 1994-10-27 | Abb Management Ag | Leistungshalbleiterbauelement |
| US5466951A (en) * | 1993-12-08 | 1995-11-14 | Siemens Aktiengesellschaft | Controllable power semiconductor element with buffer zone and method for the manufacture thereof |
| JP3113156B2 (ja) * | 1994-08-31 | 2000-11-27 | 信越半導体株式会社 | 半導体基板の製造方法 |
| DE4431294A1 (de) * | 1994-09-02 | 1996-03-07 | Abb Management Ag | Abschaltbarer Thyristor für hohe Blockierspannungen und kleiner Bauelementdicke |
| DE19731495C2 (de) * | 1997-07-22 | 1999-05-20 | Siemens Ag | Durch Feldeffekt steuerbarer Bipolartransistor und Verfahren zu seiner Herstellung |
-
1998
- 1998-12-29 DE DE19860581A patent/DE19860581A1/de not_active Withdrawn
-
1999
- 1999-12-13 EP EP99811142A patent/EP1017093B1/de not_active Expired - Lifetime
- 1999-12-23 CZ CZ0472399A patent/CZ299715B6/cs not_active IP Right Cessation
- 1999-12-23 TW TW088122766A patent/TW434751B/zh not_active IP Right Cessation
- 1999-12-24 JP JP36659699A patent/JP4685206B2/ja not_active Expired - Lifetime
- 1999-12-27 KR KR1019990062711A patent/KR100653147B1/ko active IP Right Grant
- 1999-12-28 RU RU99127439A patent/RU2237949C2/ru active
- 1999-12-29 CN CNB991159969A patent/CN1161830C/zh not_active Expired - Lifetime
-
2002
- 2002-08-21 US US10/224,495 patent/US6762080B2/en not_active Expired - Lifetime
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|---|---|
| KR100653147B1 (ko) | 2006-12-01 |
| CZ9904723A3 (en) | 2001-06-13 |
| CN1161830C (zh) | 2004-08-11 |
| JP4685206B2 (ja) | 2011-05-18 |
| TW434751B (en) | 2001-05-16 |
| DE19860581A1 (de) | 2000-07-06 |
| EP1017093A1 (de) | 2000-07-05 |
| RU2237949C2 (ru) | 2004-10-10 |
| US6762080B2 (en) | 2004-07-13 |
| EP1017093B1 (de) | 2010-08-18 |
| US20020195658A1 (en) | 2002-12-26 |
| CN1259763A (zh) | 2000-07-12 |
| KR20000048433A (ko) | 2000-07-25 |
| CZ299715B6 (cs) | 2008-10-29 |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060602 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091027 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100107 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100107 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100112 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100127 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100107 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100127 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100318 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100318 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100318 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100802 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101029 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110131 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110210 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4685206 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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