JP4685206B2 - 半導体素子の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電力半導体の分野に関する。本発明は、特許請求の範囲の請求項１のプリアンブルに記載の半導体素子の製造方法と、特許請求の範囲の請求項７のプリアンブルに記載の半導体素子とに関する。
【０００２】
【従来の技術】
ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）のような半導体電力スイッチの最良可能な電気的特性を達成するためには、半導体素子のアクティブゾーンの厚みを可能な限り物理的材料境界に近づけるように選択しなければならない。
【０００３】
例えば、厚みはオン状態損失に直接的な効果を有している。それ故、ブレークダウン電圧が600Ｖ−1800Ｖである場合には、半導体素子は60−250μｍの厚みであることが好ましい。しかしながら、製造中に破損する危険性を最小にするために、100ｍｍ以上の直径を有するウェーハの厚みは少なくとも300μｍを有しているべきであるから、このような薄い厚みは半導体素子の製造上大きな問題である。
【０００４】
従来、この問題はいわゆるエピタキシャル技術によって解決してきた。これは400−600μｍの比較的大きい厚みを有する取付用基体（サブストレート）上に電気的にアクティブな領域を成長させることを含む。これにより取付用基体は、第１に、製造される半導体素子のために必要な頑丈さを保証し、第２に、取付用基体が半導体素子のアノードを構成するようになる。
【０００５】
一般的には、取付用基体と電気的にアクティブな領域との間に配列された、バッファとも呼ばれるバリア層が存在する。オフ状態においては、バリア層はアノードの前の電場を急速に減速させて電場をアノードに近づけないようにする（もし電場がアノードに達すれば、半導体素子が破壊されてしまう）。アクティブな領域を成長させるのは長くて複雑なプロセスであるので、このエピタキシャル技術は比較的高価である。更にこの技術は、取付用基体、即ちアノードを十分に弱くドープすることができないという欠陥を有している。しかしながら、理想的な電気的特性を得るためには電力半導体素子のアノードはできる限り弱くドープすべきであるから、これは長所である。弱いドーピングは高い固有抵抗を意味するが、取付用基体の厚みが比較的大きい場合には抵抗値が無視できなくなる。
【０００６】
従って、エピタキシャル層を必要としない比較的新しい半導体素子の製造方法が提唱されている。これらの方法は、例えばIEEE 0-7803-3106-0/1996の109−112頁に所載のDarryl Burnsらの論文“NPT-IGBT-Optimizing for manufacturability”、1998年１月発行のPCIM Europeの８−12頁に所載のAndreas Karlの論文“IGBT Modules Reach New Levels of Efficiency”、及びIEEE 0-7803-3993-2/1997の331−334頁に所載のJ. Yamashitaらの論文“A novel effective switching loss estimation of non-punchthrough and punchthrough IGBTs”から公知である。この方法を使用して製造された半導体素子は、エピタキシャル方法に基づくパンチスルー半導体素子に対して、ＮＰＴ（非パンチスルー）と呼ばれる。
【０００７】
この方法においては、エピタキシャル層を有していない比較的厚いウェーハを開始材料として使用する。典型的な厚みは400−600μｍである。第１のステップにおいて、ウェーハはカソード側が処理される。即ち、フォトリソグラフィ、イオン注入、拡散、エッチング、及び半導体素子の製造に必要な他のプロセスが遂行される。第２のステップにおいて、ウェーハは、カソードとは反対の側から所望の厚みまで薄くされる。これは、一般的には研削及びエッチングのような普通の技術によって遂行される。第３のステップにおいて、この薄くされた側にアノードが拡散される。
【０００８】
この方法は、その低い費用によってエピタキシャル方法とは区別されるが、それでも多くの欠陥を有している。即ち、この方法のステップにおいてはウェーハが既に極めて薄くされていて容易に破壊し得るので、アノードの拡散が比較的困難になる。更に、500°Ｃ以上の温度で溶融する金属層が第１のステップにおいて既にカソード側に付着されているので、素子を強く加熱してはならない。これは、アノードを弱くしかドープできないことを意味している。実を言えば、これは、半導体素子の電気的特性にプラスの効果を有している。しかしながら、バッファとして使用できる層が十分に高いドーピング量を受入れることができないために、オフ状態モードにおいて電場がアノードに達する前にアバランシェブレークダウンを発生させるためには半導体素子を十分に厚くしなければならない。従って、原理的にはこの手法で製造された半導体素子は、エピタキシャル技術を使用して製造された素子よりも厚くなる。これは、弱くドープされたアノードの長所が、上述した厚過ぎるアクティブ領域の欠陥によって少なくとも部分的に打消されてしまうことを意味している。
【０００９】
EP-A-0,700,095は、高いオフ状態電圧に適するターンオフサイリスタを更に開示している。このサイリスタは、アノード及びカソードを有する半導体素子からなり、アノードはトランスペアレントエミッタを有している。これらのアノードエミッタは、太陽電池、ダイオード、またはトランジスタのような電力成分に関して公知である。トランスペアレントアノードエミッタは、比較的弱く注入されたアノード側エミッタであると理解されており、従ってカソードから到来する電子流の大部分は再結合することなく、従って注入された正孔を解放することなく抽出することができる。このトランスペアレントアノードエミッタの前にバリア層が存在している。このバリア層は、第１に、オフ状態モードにおいて電場を減少させ、第２に、トランスペアレントアノードの注入効率に影響を与えるためにも使用することができる。この場合、バリア層は拡散させるか、またはエピタキシャルで製造されており、そのドーピングプロファイルは第１の場合にはガウス分布を有し、第２の場合には層の厚み全体に均一またはステップ状である分布を有している。この半導体素子は動作状態においてはポジティブな挙動を呈するが、破壊の危険があるので所望の厚みで同じものを製造することはできない。
【００１０】
【発明の概要】
従って、本発明の目的は、可能な限り薄く、且つ経済的に製造することができる半導体素子を提供することである。
【００１１】
この目的は、特許請求の範囲の請求項１の特色を有する方法によって、及び特許請求の範囲の請求項７の特色を有する半導体素子によって達成される。
【００１２】
本発明の方法によれば、エピタキシャル技術を使用して製造される半導体素子の特色と、ＮＰＴ技術を使用して製造される半導体素子の特色とを組合わせることによって、これら２つの公知の方法を使用して製造された半導体素子の電気的特性とは明らかに異なる電気的特性を有する半導体素子が得られる。
【００１３】
本発明による手順はエピタキシャル層を有していないＮＰＴ技術と同様であるが、開始材料のカソード側が処理される前にバリア領域が付加される。バリア領域は、ウェーハの将来のカソードとは反対の側からのドーピングによって付加される。これにより、密度が将来のアノードに向かって増加するドーピングプロファイルが発生し、これはカットオフドーピングプロファイルを有している。カソード側を処理した後に、弱くドープされた端領域までドーピングプロファイルを除去し、本質的にバリア領域を形成するようにウェーハを薄くする。次いで、好ましくはトランスペアレントアノードエミッタを有する弱くドープされたアノードを製造することができる。アノードは、オフ状態モードにおいて、隣接する、好ましくは密着するバリア領域によって電場から保護される。
【００１４】
さらなる長所は、本発明による半導体素子が、オン状態モードにおいて、エピタキシャル技術による素子とは異なって、電圧降下に対して正の温度係数を有していることである。
【００１５】
本発明による方法は、広範な半導体素子、特にＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＧＴＯ（ゲートターンオフサイリスタ）、または普通のサイリスタの製造に使用することができる。
【００１６】
他の有利な実施の形態は、従属請求項に見出すことができよう。
【００１７】
以下に、添付図面に基づいて本発明による方法、及び本発明による半導体素子を詳細に説明する。
【００１８】
【実施の形態】
図１ａ乃至１ｅに示すように、本質的に、本発明による半導体素子はウェーハ１から製造され、ウェーハ１は好ましくは均一にｎ^-ドープされている（図１ａ）。ウェーハ１はその開始材料形状では比較的厚く、ウェーハ１を取扱う際に破損させる恐れを最小にするようにその厚みが調和されている。典型的な値は400−600μｍである。
【００１９】
第１のステップにおいて、ウェーハ１は、イオン注入と、それに続く拡散、堆積と、それに続く拡散、または気相からの拡散のような公知の技術を使用して、一方の側からｎ⁺ドープされる。図１ｂに矢印で示してあるように、ドーピングは一方の側に遂行される。しかしながら、ウェーハの２つの側にドープすることも可能であり、この場合その後にウェーハの一方の側を薄くする。これによりウェーハ１には拡散領域２が得られ、この拡散領域２はソース側が増加、即ち、弱くｎドープされた領域から高度にドープされたｎ⁺領域まで移っているドーピングプロファイル２０を有している。このドーピングプロファイルは、製造技術に依存する。一般的に言えば、それはガウスの形状であるか、または相補誤差関数に対応する。
【００２０】
浸透の深さは比較的大きくし、好ましくはウェーハ１の厚みの少なくとも半分まで到達させるが、反対側までは到達させない。図１ｂにおいてはドーピングはドットで示されており、ドットの密度がおおよそのドーピング密度を表している。しかしながらドーピングプロファイルは、図１ｂに示されているようにではなく、非ステップ状であることが好ましい。
【００２１】
浸透の深さ及びドーピングプロファイル２０の勾配の選択は、後述するように得られる半導体素子の厚みを予め限定するために使用することができる。拡散は一般に比較的高温で、好ましくは1200°Ｃ以上で行われる。浸透の深さを大きくするには比較的長い拡散時間、一般には複数日を必要とする。
【００２２】
次のステップにおいては、ウェーハ１の非拡散側が処理される。即ち、ｎ⁺ドープされたカソード３’を有するカソード構造３、カソード金属被膜４、及び好ましくは制御電極７が公知のプロセスを使用して形成または導入される。これらのプロセスは、ＮＰＴ技術におけるものと同等であり、従って詳細な説明は省略する。これらのプロセスは、これらによって製造されるアクティブ領域３の構造が異なると同様に、製造される半導体素子の型によっても異なる。従って、図１ｃに示されているカソード側に対するこのような処理の結果は、多くの可能性の中の単なる一例にしか過ぎない。
【００２３】
次のステップにおいては、ＮＰＴ技術において遂行されるように、好ましくは研削及びエッチングによって、カソード金属被膜４とは反対の側のウェーハ１の厚みを薄くする。好ましくは、少なくともおおよそのバリア領域２１を形成する弱くｎドープされた端領域まで、全拡散領域を除去する。
【００２４】
最終ステップ（図１ｅ）においては、境界領域を適切にドーピングすることによってウェーハ１を薄くした側にトランスペアレントアノードエミッタを有するアノードを付加する。この境界領域は得られる半導体素子の厚みに比して狭い。図示の場合には、全アノードを形成しているアノードエミッタは、この場合ｐ⁺ドープされており、アノードにおいてｐドーピング原子が占める領域は２×10¹⁴ｃｍ^-2以下、好ましくは１×10¹³以下である。半導体素子の型に依存して、アノードはさまざまな種類の構造を有している。接触を行わせる目的のために、この側に第２の金属層、即ちアノード金属被膜６を付加することができる。最後に、アノード５、及びアノード５に隣接するバリア層２１の部分を高エネルギイオンで照射することによって、アノード効率を減少させることが好ましい。
【００２５】
図１ｅに示すように、以上のプロセスの結果得られた半導体素子ＨＬは、カソード金属被膜４及び制御電極７が組込まれているカソード構造３と、アノード金属被膜６が組込まれているアノード５と、アノード５の次の（好ましくはそれに接している）バリア領域２１とを有し、バリア領域２１はアノード５に向かってカットオフされているドーピングプロファイルを有している。本発明による半導体素子ＨＬは、典型的には80−180μｍのような比較的薄い厚みを有しているが、この厚みは半導体素子の電圧クラスに依存する。
【００２６】
図２は、本発明による半導体素子ＨＬに不可欠なドーピングの全プロファイルを示している。横軸上の区分ＡからＡ’まではウェーハ１の始めの厚みを表しており、区分ＡからＢまでが完成した半導体素子ＨＬの厚みを表している。縦軸の一方は電場を表し、他方はｃｍ³当たりのドーピング原子の数を対数目盛で表している。
【００２７】
図２に示すように、第１のステップにおいて、ｎ^-ドープされた開始材料はｎまたはｎ⁺ドーピングによって注入された、またはドープされた側から除去される。密度は、ドープされた側の方が大きくなっている。ウェーハの厚みを薄くする時に残されるドープされた端領域、即ちバリア領域２１は、半導体素子がオフ状態モードにある時に電場がアノード５に達する前にアバランシェブレークダウンが発生するように調和されている。エミッタの有効性を最適化するために、バリア領域のドーピングは、陽極において少なくとも５×10¹⁴ｃｍ^-3、好ましくは１×10¹⁵ｃｍ^-3、そして多くとも６×10¹⁶ｃｍ^-3、好ましくは１×10¹⁶ｃｍ^-3のピークドーピングが得られるように高く選択される。陽極においてとは、本例では、位置＝点Ｂ−アノードの厚みである。但し点Ｂは、図１ｅに示すように完成した半導体素子の厚みを表している。
【００２８】
図２には、オフ状態モードにおける電場も示されている。
【００２９】
以上に説明したように、本発明による方法によれば、トランスペアレントアノード及び集積されたバリア層を有する薄い電力半導体素子を製造することが可能である。
【図面の簡単な説明】
【図１】ａは、本発明による半導体素子の製造方法における開始材料を示す断面図、ｂは、本発明による半導体素子の製造方法の第１のステップにおけるドーピングを示す断面図、ｃは、本発明による半導体素子の製造方法の第２のステップにおけるカソード構造の形成を示す断面図、ｄは、本発明による半導体素子の製造方法の第３のステップにおいてウェーハを薄くし、バリア層の形成を示す断面図、及び、ｅは、本発明による半導体素子の製造方法の最終ステップにおいてアノードを形成させ、完成した半導体素子を示す断面図である。
【図２】図１ｂのＡ−Ａ’及び図１ｅのＡ−Ｂ矢視断面図であって、拡散プロファイル及びオフ状態モードにおける電場をグラフ的に示す図である。
【符号の説明】
１ ウェーハ
２ 拡散領域
３ カソード構造
３’ カソード
４ カソード金属被膜
５ アノード
６ アノード金属被膜
７ 制御電極
２０ ドーピングプロファイル
２１ バリア領域
ＨＬ 半導体素子
Ｅsp オフ状態モードにおける電場

Claims (11)

1. カソード（３’）及びアノード（５）を有する半導体素子（ＨＬ）をウェーハ（１）から製造する方法であって、
   ａ）初めに、上記カソード（３’）とは反対の側から不純物を拡散することにより、ドーピングプロファイル（２０）を有する拡散領域（２）を付加するステップを含み、
   ｂ）次いで、上記ウェーハ（１）のカソード側に、上記カソード（３’）及びカソード金属被覆（４）を有するカソード構造を形成するステップと、
   ｃ）次いで、上記カソード（３’）とは反対の側から上記ウェーハ（１）の厚みを薄くするステップと、
   ｄ）次いで、上記カソード（３’）とは反対の側上にアノード（５）を形成させるステップと、を有し、
   上記ステップｃ）では、上記拡散領域（２）の端部分が残るように、上記カソード（３’）とは反対の側で上記ウェーハの厚みが薄くされ、上記端部分はバリア領域（２１）を構成し、
   上記ステップｄ）では、上記アノード（５）は、上記カソード（３’）とは反対の側の上記バリア領域（２１）上に形成されることを特徴とする方法。
2. 上記カソード構造（３）は、制御電極（７）を具備することを特徴とする請求項１に記載の方法。
3. 上記バリア領域（２１）は、上記半導体素子（ＨＬ）がオフ状態にあって電圧が増加した時に、電場が上記アノード（５）に達する前にブレークダウンが発生するように調和されていることを特徴とする請求項１に記載の方法。
4. 上記拡散領域（２）を形成する上記不純物が、1200°Ｃ以上の温度で拡散されることを特徴とする請求項１に記載の方法。
5. 上記ステップａ）及びｃ）では、上記バリア領域（２１）が、上記アノード（５）のカソード側において、５×10¹⁴ｃｍ^-3以上、６×10¹⁶ｃｍ^-3以下のピークドーピングを有するように、上記拡散領域を付加し、上記ウェーハの厚みを薄くすることを特徴とする請求項１に記載の方法。
6. 上記ステップａ）及びｃ）では、上記バリア領域（２１）が、上記アノード（５）のカソード側において、１×10¹⁵ｃｍ^-3以上のピークドーピングを有するように、上記拡散領域を付加し、上記ウェーハの厚みを薄くすることを特徴とする請求項５に記載の方法。
7. 上記ステップａ）及びｃ）では、上記バリア領域（２１）が、上記アノード（５）のカソード側において、１×10¹⁶ｃｍ^-3以下のピークドーピングを有するように、上記拡散領域を付加し、上記ウェーハの厚みを薄くすることを特徴とする請求項５に記載の方法。
8. 上記ステップａ）及びｃ）では、上記バリア領域（２１）が、上記アノード（５）のカソード側において、１×10¹⁶ｃｍ^-3以下のピークドーピングを有するように、上記拡散領域を付加し、上記ウェーハの厚みを薄くすることを特徴とする請求項６に記載の方法。
9. 上記拡散領域（２）は、イオン注入およびそれに続く拡散、堆積およびそれに続く拡散、または気相からの拡散によって形成されることを特徴とする請求項１に記載の方法。
10. 上記拡散は上記ウェーハの２つの側になされ、１つの側の上記拡散が完全に取り除かれることを特徴とする請求項９に記載の方法。
11. 上記拡散は上記ウェーハの１つの側になされることを特徴とする請求項９に記載の方法。

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