JPS59132672A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPS59132672A JPS59132672A JP58006913A JP691383A JPS59132672A JP S59132672 A JPS59132672 A JP S59132672A JP 58006913 A JP58006913 A JP 58006913A JP 691383 A JP691383 A JP 691383A JP S59132672 A JPS59132672 A JP S59132672A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
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- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ブレークダウンによる素子破壊を防止する
ための改良を施したＭＯＳトランジスタに関する。
ための改良を施したＭＯＳトランジスタに関する。
近年、電力用ＭＯ８Ｉ−ランジスタの出現によって、第
１図に示す如く、電力０荷２のスイッチング素子として
ＭＯＳトランジスタ１が利用されるようになり、例えば
車両においても、各種車載電力負荷のスイッチングに適
用することが提案されている。
１図に示す如く、電力０荷２のスイッチング素子として
ＭＯＳトランジスタ１が利用されるようになり、例えば
車両においても、各種車載電力負荷のスイッチングに適
用することが提案されている。
従来のＭＯＳ ｔ−ランジスタとしては、例えば第２図
に示すような構造のものが良く知られている。
に示すような構造のものが良く知られている。
同図に示すＭＯＳトランジスタは、いわゆる縦型ＭＯＳ
トランジスタであり、ドレイン電極３が接合されるＮ中
型（Ｎ型高濃度）の半導体基板４と、このＮ生型基板４
の上面に積層されたＮ型（Ｎ型低濃度）領１ｊ３！５と
、このＮ型頭ｔｊｆｆｉ５内に所定間隔をおいて複数形
成されたＰ型つェル領ｔ１１！７と、このＰ型ウェル領
域７内に形成されたＮ十型ソース領域８と、このＮ中型
ソース領域８と実質的なドレイン領域となる上記Ｎ型領
域５の双方に股がっだ状態でゲート酸化膜９を介して形
成されたゲート電極１０とを具備してなるものである。
トランジスタであり、ドレイン電極３が接合されるＮ中
型（Ｎ型高濃度）の半導体基板４と、このＮ生型基板４
の上面に積層されたＮ型（Ｎ型低濃度）領１ｊ３！５と
、このＮ型頭ｔｊｆｆｉ５内に所定間隔をおいて複数形
成されたＰ型つェル領ｔ１１！７と、このＰ型ウェル領
域７内に形成されたＮ十型ソース領域８と、このＮ中型
ソース領域８と実質的なドレイン領域となる上記Ｎ型領
域５の双方に股がっだ状態でゲート酸化膜９を介して形
成されたゲート電極１０とを具備してなるものである。
また、ゲート電極１０の引き出し部分を除く上面部分が
ＰＳＧ膜１２で被覆されており、更にソース電極１１が
、Ｐ型ウェル領域７内に形成されたＰ生型コンタクト領
域１３とＮ中型ソース領域８に接合するように形成され
ている。
ＰＳＧ膜１２で被覆されており、更にソース電極１１が
、Ｐ型ウェル領域７内に形成されたＰ生型コンタクト領
域１３とＮ中型ソース領域８に接合するように形成され
ている。
この種のＭｏ５ｔ−ランジスタでは、比較的高圧・大電
流のスイッチングを行なう必要性から、素子の耐圧につ
いて充分な配慮が必要であるとともに、特に、電力負荷
２がモータやソレノイド等の誘導性の負荷である場合に
は、負荷電流を遮断した際に高電圧のサージが発生する
ため、このサージで素子が破壊されないように充分なサ
ージ耐性を持たす必要がある。
流のスイッチングを行なう必要性から、素子の耐圧につ
いて充分な配慮が必要であるとともに、特に、電力負荷
２がモータやソレノイド等の誘導性の負荷である場合に
は、負荷電流を遮断した際に高電圧のサージが発生する
ため、このサージで素子が破壊されないように充分なサ
ージ耐性を持たす必要がある。
周知のよう社、ＭＯＳトランジスタでは、その構造上ソ
ースＳとドレインＤとの間に奇生ツェナダイオードが存
、在する。第１図のツェナダイオードがこれを示してい
る。この寄生ツェナダイオードは、第２図においてＰ型
ウェル領域７とＮ型領域５とのＰＮ接合によって構成さ
れるものである。
ースＳとドレインＤとの間に奇生ツェナダイオードが存
、在する。第１図のツェナダイオードがこれを示してい
る。この寄生ツェナダイオードは、第２図においてＰ型
ウェル領域７とＮ型領域５とのＰＮ接合によって構成さ
れるものである。
そして、ドレイン・ソース間に上記ＰＮ接合に対する逆
方向電圧が印加されると、Ｎ型領域５とＰ型ウェル領域
７の接合部に空乏層１４が発生する。この空乏層１４は
、ドレイン・ソース間の電圧を大きくするにつれて拡が
っていく。
方向電圧が印加されると、Ｎ型領域５とＰ型ウェル領域
７の接合部に空乏層１４が発生する。この空乏層１４は
、ドレイン・ソース間の電圧を大きくするにつれて拡が
っていく。
ここで問題となるのは、第２図に示した従来のＭＯＳト
ランジスタにあっては、Ｎ型領域５内に拡がっていく空
乏層１４がＮ十型基板４に達する以前に、Ｎ型領域５と
Ｐ型ウェル領域７の間にアバランシェ降伏（以下、単に
ブレークダウンと称する）が生じ、更にこの状態で生じ
るブレークダウンの電流は局部的に集中し易く、このた
めに熱集中が起こり、素子が熱破壊される虞れがあるこ
とである。
ランジスタにあっては、Ｎ型領域５内に拡がっていく空
乏層１４がＮ十型基板４に達する以前に、Ｎ型領域５と
Ｐ型ウェル領域７の間にアバランシェ降伏（以下、単に
ブレークダウンと称する）が生じ、更にこの状態で生じ
るブレークダウンの電流は局部的に集中し易く、このた
めに熱集中が起こり、素子が熱破壊される虞れがあるこ
とである。
この現象について詳述すると、第２図に示す如く、空乏
層１４の広がりがある程度まで小さい状態では、Ｎ型領
域５における空乏層１４には、隣合う２つのＰ型ウェル
領域７，７に対応する谷間ａが生じており、空乏層１４
に加わる電界は矢印１）で示すように、空乏層１４の谷
間ａとＰ型つェル領［７のコーナ部を結ぶ部分に最も集
中し易い３これは空乏層に加わる電界が曲率半径の小さ
な部分に集中し易いためである。
層１４の広がりがある程度まで小さい状態では、Ｎ型領
域５における空乏層１４には、隣合う２つのＰ型ウェル
領域７，７に対応する谷間ａが生じており、空乏層１４
に加わる電界は矢印１）で示すように、空乏層１４の谷
間ａとＰ型つェル領［７のコーナ部を結ぶ部分に最も集
中し易い３これは空乏層に加わる電界が曲率半径の小さ
な部分に集中し易いためである。
このように、空乏層１４に加わる電界に局部集中が生じ
ていると、ブレークダウンを起こしたときの電流はその
部分に集中して流れ、電流集中による発熱で素子を破壊
してしまう原因となる。
ていると、ブレークダウンを起こしたときの電流はその
部分に集中して流れ、電流集中による発熱で素子を破壊
してしまう原因となる。
この発明は上記の背景に基づいてなされたもので、その
目的とするところは、上記ブレークダウン電流による素
子破壊を防止し、サージに対する耐性を向上させたＭｏ
８ ｌ−ランジスタを提供することにある。
目的とするところは、上記ブレークダウン電流による素
子破壊を防止し、サージに対する耐性を向上させたＭｏ
８ ｌ−ランジスタを提供することにある。
本発明は上記目的を達成するために、第１導電型基体の
上面側に第２導電型ウエル領域を設けるとともに、この
第２１！電型ウエル領域内には第１導電型高淵麿領域Ａ
を設け、更に前記基体内には第１導電型高濃度領域Ｂお
よびゲート電極を設け＝５− 他方前記基体の下面側には、第１導電型高１ｆｌ（資）
領域と、該第１導電型高策度領域に比較的広い平面でＰ
Ｎ接合された第２導電型高濃度領域とを設けたことを特
徴とするものである。
上面側に第２導電型ウエル領域を設けるとともに、この
第２１！電型ウエル領域内には第１導電型高淵麿領域Ａ
を設け、更に前記基体内には第１導電型高濃度領域Ｂお
よびゲート電極を設け＝５− 他方前記基体の下面側には、第１導電型高１ｆｌ（資）
領域と、該第１導電型高策度領域に比較的広い平面でＰ
Ｎ接合された第２導電型高濃度領域とを設けたことを特
徴とするものである。
以下、本発明の実施例を第３図以下の図面を用いて詳細
に説明する。
に説明する。
第３図は本発明のＭｏＳトランジスタの一実施例（以下
、第１実施例と称する）の構造を示す図である。
、第１実施例と称する）の構造を示す図である。
同図に示すＭＯＳトランジスタは、Ｐ小型基板３１と、
このＰ小型基板３１の上面にエピタキシャル成長法等に
よって平面的に積層形成されたＮ中型層３０と、このＮ
中型層３０の上面に同じくエピタキシャル成長法等によ
って積層形成されたＮ型基体領ｔｓＪ２１と、このＮ型
基体領域２１の上面側に拡散形成されたＰ型ウェル領域
２２と、このＰ型ウェル領域２２内に形成されたＮ小型
ソース領域２３．Ｐ十型コンタクト領域２９と、前記Ｎ
型基体領域２１の上面側の上記Ｐ型ウェル領域２２に近
接して形成されたＮ十型ドレイン領域２６一 ４と、このＮ中型ドレイン領域２４と前記Ｎ十型ソース
領域２３との間のＰ型ウェル領域２２とＮ型基体領域２
１との上面にゲート酸化膜２５ａを介して積層形成され
、かつＰＳＧ膜２５ｂで被覆されたゲート電極２６とを
備えてなるものである。
このＰ小型基板３１の上面にエピタキシャル成長法等に
よって平面的に積層形成されたＮ中型層３０と、このＮ
中型層３０の上面に同じくエピタキシャル成長法等によ
って積層形成されたＮ型基体領ｔｓＪ２１と、このＮ型
基体領域２１の上面側に拡散形成されたＰ型ウェル領域
２２と、このＰ型ウェル領域２２内に形成されたＮ小型
ソース領域２３．Ｐ十型コンタクト領域２９と、前記Ｎ
型基体領域２１の上面側の上記Ｐ型ウェル領域２２に近
接して形成されたＮ十型ドレイン領域２６一 ４と、このＮ中型ドレイン領域２４と前記Ｎ十型ソース
領域２３との間のＰ型ウェル領域２２とＮ型基体領域２
１との上面にゲート酸化膜２５ａを介して積層形成され
、かつＰＳＧ膜２５ｂで被覆されたゲート電極２６とを
備えてなるものである。
更に、アルミニウムのソース電極２７が前記Ｎ＋型ソー
ス領域２３とＰ生型コンタクト領域２９の上面に接合さ
れており、同じくアルミニウムのドレイン電極２８がＮ
中型ドレイン領域２４の上面に接合されている。
ス領域２３とＰ生型コンタクト領域２９の上面に接合さ
れており、同じくアルミニウムのドレイン電極２８がＮ
中型ドレイン領域２４の上面に接合されている。
そして、上記Ｐ十型基板３１は、例えばリード線３２を
用いてソース電極２７に接続されており、これによって
、上記Ｐ十型基板３１とＮ中型層３０とからなるツェナ
ダイオード領域ＺＤＩがソース・トレイン間に接続され
た構造となっている。
用いてソース電極２７に接続されており、これによって
、上記Ｐ十型基板３１とＮ中型層３０とからなるツェナ
ダイオード領域ＺＤＩがソース・トレイン間に接続され
た構造となっている。
上記の如く構成されたＭＯＳトランジスタにおいて、ド
レイン・ソース間にサージ等の高電圧が印加されたとす
ると、第３図に示す如く、Ｐ型ウェル領域２２とＮ型基
体領域２１とのＰＮ接合部と、上記ツェナダイオード領
ｔｌ！ｚｏ １を構成するＰ＋型基板３１とＮ中型層３
０とのＰＡＮ＋接合部に、それぞれ空乏層３３．３４が
発生する。
レイン・ソース間にサージ等の高電圧が印加されたとす
ると、第３図に示す如く、Ｐ型ウェル領域２２とＮ型基
体領域２１とのＰＮ接合部と、上記ツェナダイオード領
ｔｌ！ｚｏ １を構成するＰ＋型基板３１とＮ中型層３
０とのＰＡＮ＋接合部に、それぞれ空乏層３３．３４が
発生する。
そして、上記Ｐ型ウェル領域２２のコーナ部に電界が集
中することとなるが、上記ツェナダイオード領域ＺＤ１
は、共に高ｓ＋麿の半導体層３０゜３１をＰＮ接合して
なるものであるため、このＰ十Ｎ＋接合の耐圧は、上記
Ｐ型ウェル領域２２のコーナ部におけるＰＮ接合の耐圧
よりも小さく、従って上記コーナ部でブレークダウンが
起こる前に、上記ツェナダイオード領域ＺＤ１のＰＡＮ
÷接合部でブレークダウンが起こることとなる。
中することとなるが、上記ツェナダイオード領域ＺＤ１
は、共に高ｓ＋麿の半導体層３０゜３１をＰＮ接合して
なるものであるため、このＰ十Ｎ＋接合の耐圧は、上記
Ｐ型ウェル領域２２のコーナ部におけるＰＮ接合の耐圧
よりも小さく、従って上記コーナ部でブレークダウンが
起こる前に、上記ツェナダイオード領域ＺＤ１のＰＡＮ
÷接合部でブレークダウンが起こることとなる。
このとき、ブレークダウン電流Ｂｌは、上記ツェナダイ
オード領域ＺＤ１におけるＰ十Ｎ＋接合面３５の比較的
広い平面全体を一様に流れるため、熱集中は起こらず、
素子が熱破壊される虞れはない。
オード領域ＺＤ１におけるＰ十Ｎ＋接合面３５の比較的
広い平面全体を一様に流れるため、熱集中は起こらず、
素子が熱破壊される虞れはない。
上記ツェナダイオード領域ＺＤ１の耐圧は、Ｐ＋型基板
３１とＮ中型層３０の不純物１１１度を調整することに
よって所望の耐圧を得ることができる。
３１とＮ中型層３０の不純物１１１度を調整することに
よって所望の耐圧を得ることができる。
次に第４図は本発明の他の実施例（以下、第２実施例と
称す）を示す図である。なお、同図中において前記第３
図に示した第１実施例と同一構成部分には同一符号を付
してその説明は省略する。
称す）を示す図である。なお、同図中において前記第３
図に示した第１実施例と同一構成部分には同一符号を付
してその説明は省略する。
前記第１実施例においては、Ｐ＋型基板３１の上面に、
Ｎ中型層３０．Ｎ型基体領域２１をエピタキシャル成長
法等により積層形成したのに対し、第４図に示す如く、
この実施例のＭＯＳトランジスタは、Ｎ型基体領域２１
を基板として、このＮ型基体領域２１の下面側に、イオ
ン注入法等によってＮ生型層４０を平面的に形成し、更
に、このＮ生型層４０の下面側の一部に、同じくイオン
注入法等によって、上記Ｎ中型層４０に比較的広い平面
でＰＮ接合されたＰ生型ウェル領域４１を形成してなる
ものである。
Ｎ中型層３０．Ｎ型基体領域２１をエピタキシャル成長
法等により積層形成したのに対し、第４図に示す如く、
この実施例のＭＯＳトランジスタは、Ｎ型基体領域２１
を基板として、このＮ型基体領域２１の下面側に、イオ
ン注入法等によってＮ生型層４０を平面的に形成し、更
に、このＮ生型層４０の下面側の一部に、同じくイオン
注入法等によって、上記Ｎ中型層４０に比較的広い平面
でＰＮ接合されたＰ生型ウェル領域４１を形成してなる
ものである。
そして、上記Ｐキ型ウェル領域４１は、リード線４２等
によってソース電極２７に接続されており、これによっ
て、上記Ｎ中型層４０とＰ中型つェル領１ｉ！４１とか
らなるツェナダイオード領域ＺＤ２がソース・トレイン
間に接続された構造となっている。
によってソース電極２７に接続されており、これによっ
て、上記Ｎ中型層４０とＰ中型つェル領１ｉ！４１とか
らなるツェナダイオード領域ＺＤ２がソース・トレイン
間に接続された構造となっている。
９−
上記の如く構成されたＭＯＳ ｔ−ランジスタにおいて
、ドレイン・ソース間にサージ等の高電圧が印加された
場合には、前記第１実施例の場合と同様にして、Ｐ型ウ
ェル領域２２のコーナ部でブレークダウンが起こる前に
、上記ツェナダイオード領域ＺＤ２のＰ＋Ｎ＋接合部で
ブレークダウンが起こり、この場合も、ブレークダウン
電流Ｂｒは、比較的広い範囲を一様に流れるため、熱集
中は起こらず、素子が熱破壊される虞れはない。
、ドレイン・ソース間にサージ等の高電圧が印加された
場合には、前記第１実施例の場合と同様にして、Ｐ型ウ
ェル領域２２のコーナ部でブレークダウンが起こる前に
、上記ツェナダイオード領域ＺＤ２のＰ＋Ｎ＋接合部で
ブレークダウンが起こり、この場合も、ブレークダウン
電流Ｂｒは、比較的広い範囲を一様に流れるため、熱集
中は起こらず、素子が熱破壊される虞れはない。
また、上記ツェナダイオード領域ＺＤ２をイオン注入法
等で形成することによって、エピタキシャル成長法より
も製造コストを低減させることができる。
等で形成することによって、エピタキシャル成長法より
も製造コストを低減させることができる。
第５図は本発明の更に他の実施例（以下、これを第３実
施例という）を示す図である。なお同図中において前記
第３図に示した第１実施例と同一構成部分には同一符号
を付してその説明は省略する。
施例という）を示す図である。なお同図中において前記
第３図に示した第１実施例と同一構成部分には同一符号
を付してその説明は省略する。
第５図に示すＭＯＳ ｔ−ランジスタは、Ｐ＋型基板５
１の上面に、エピタキシャル成長法等によつ１０− て１ｌｔＪ基体領域２１が積層形成されており、このＮ
型基体領域２１の所定範囲を取囲むにうに、上記基体領
ｔｉｉ！２１の上面からＰ型つＴル領域５２が拡散形成
されているとともに、このＰ型つ丁ル領域５２の下端は
、上記Ｐ十型基板に達している。
１の上面に、エピタキシャル成長法等によつ１０− て１ｌｔＪ基体領域２１が積層形成されており、このＮ
型基体領域２１の所定範囲を取囲むにうに、上記基体領
ｔｉｉ！２１の上面からＰ型つＴル領域５２が拡散形成
されているとともに、このＰ型つ丁ル領域５２の下端は
、上記Ｐ十型基板に達している。
そして、上記Ｐ型ウェル領域５２で囲まれｌζ範囲内の
Ｎ型基体２１の上面側には、前記第１実施例と同様にし
て、Ｐ型ウェル領域２２．Ｎ生型ソース領域２３．Ｎ生
型ドレイン電極２８．グー１〜電極２６．ソース電極２
７．ドレイン電極２８等が形成されている。また、上記
Ｐ型つ■ル領域５２で囲まれた範囲内のＮ型基体２１の
下面と、Ｐ＋型基板５１との間には、平面状のＮ中型埋
め込み層５０が設けられている。
Ｎ型基体２１の上面側には、前記第１実施例と同様にし
て、Ｐ型ウェル領域２２．Ｎ生型ソース領域２３．Ｎ生
型ドレイン電極２８．グー１〜電極２６．ソース電極２
７．ドレイン電極２８等が形成されている。また、上記
Ｐ型つ■ル領域５２で囲まれた範囲内のＮ型基体２１の
下面と、Ｐ＋型基板５１との間には、平面状のＮ中型埋
め込み層５０が設けられている。
更に、上記Ｐ型つ１ル領域５２の上面側の一部には、Ｐ
小型コンタクト領域５３が形成されており、このＰ小型
コンタクト領域５３にアルミニウムの基板電極５３が接
合されているとともに、この基板電極５３はソース電極
２７に接続されている。従って、上記Ｎ＋型埋め込み層
５０と、ｐ生型基板とによって形成されるツェナダイオ
ード領域ＺＤ３は、ソース・トレイン間に接続された構
造となっている。
小型コンタクト領域５３が形成されており、このＰ小型
コンタクト領域５３にアルミニウムの基板電極５３が接
合されているとともに、この基板電極５３はソース電極
２７に接続されている。従って、上記Ｎ＋型埋め込み層
５０と、ｐ生型基板とによって形成されるツェナダイオ
ード領域ＺＤ３は、ソース・トレイン間に接続された構
造となっている。
上記の如く構成されたＭＯＳ トランジスタにおいて、
ソース・ドレイン間にサージ等の高電圧が印加された場
合には、上記各実施例の場合と同様に、上記ツェナダイ
オードＺＤ３のＰ＋Ｎ＋接合部でブレークダウンが起こ
るとともに、ブレークダウン電流Ｂｌは、」二記Ｐ＋Ｎ
＋接合部の比較的広い平面を通して一様に流れるため、
素子の熱破壊を防止することができる。
ソース・ドレイン間にサージ等の高電圧が印加された場
合には、上記各実施例の場合と同様に、上記ツェナダイ
オードＺＤ３のＰ＋Ｎ＋接合部でブレークダウンが起こ
るとともに、ブレークダウン電流Ｂｌは、」二記Ｐ＋Ｎ
＋接合部の比較的広い平面を通して一様に流れるため、
素子の熱破壊を防止することができる。
また、上記Ｐ十型ウェル領域５２によって、高電圧のス
イッチング用ＭＯＳトランジスタの形成領域が取囲まれ
ているため、このスイッチング用ＭＯ８ｌ−ランジスタ
の形成領域外のＮ型基体領域２１には、別の素子、例え
ば論理回路用のＭＯＳ１−ランラスタ５５等を形成する
ことができ、いわゆる知能スイッチを１つの基板上に集
積して形成することができる。
イッチング用ＭＯＳトランジスタの形成領域が取囲まれ
ているため、このスイッチング用ＭＯ８ｌ−ランジスタ
の形成領域外のＮ型基体領域２１には、別の素子、例え
ば論理回路用のＭＯＳ１−ランラスタ５５等を形成する
ことができ、いわゆる知能スイッチを１つの基板上に集
積して形成することができる。
なお、以上の説明ではＮチャンネル型のＭＯＳトランジ
スタについて記述しであるが、Ｐチャンネル型のＭＯＳ
Ｉ−ランジスタにも本発明は適用できることは明らか
であり、その場合にはＰとＮを逆にすれば良い。
スタについて記述しであるが、Ｐチャンネル型のＭＯＳ
Ｉ−ランジスタにも本発明は適用できることは明らか
であり、その場合にはＰとＮを逆にすれば良い。
以上詳細に説明したようにこの発明のＭＯＳトランジス
タにあっては、ドレイン・ソース間にサージ等の高電圧
が印ＩＪｎされに場合に、第１導電型基体の下面に形成
されたツェナダイオード領域でブレークダウンが起こる
とともに、このときのブレークダウン電流が比較的広い
面積を通して一様に流れるため、熱集中が起こらず、ブ
レークダウンによる素子破壊を防止することができる。
タにあっては、ドレイン・ソース間にサージ等の高電圧
が印ＩＪｎされに場合に、第１導電型基体の下面に形成
されたツェナダイオード領域でブレークダウンが起こる
とともに、このときのブレークダウン電流が比較的広い
面積を通して一様に流れるため、熱集中が起こらず、ブ
レークダウンによる素子破壊を防止することができる。
この結果、サージに対する耐性を向上させ、高圧のサー
ジが発生する電力誘導負荷のスイッチングにも適用可能
なＭＯ８Ｉ−ランジスタを提供することができる。
ジが発生する電力誘導負荷のスイッチングにも適用可能
なＭＯ８Ｉ−ランジスタを提供することができる。
第１図はＭＯＳトランジスタを用いたスイッチング回路
図、第２図は従来のＭＯＳ ｌ−ランジスタの構造を示
す素子断面図、第３図は本発明に係る１３− ＭＯＳ Ｉ−ランジスタの一実施例を示す素子断面図、
第４図は本発明の他の実施例を示す素子断面図、第５図
は本発明の更に仙の実施例を示す素子断面図である。 ２１・・・・・・・・・・・・Ｎ型基体２２・・・・・
・・・・・・・Ｐ型ウェル領域２３・・・・・・・・・
・・・Ｎ十型ソース領域２４・・・・・・・・・・・・
Ｎ十型ドレイン領域２５ａ・・・・・・・・・ゲート酸
化膜２６・・・・・・・・・・・・ゲート電極２７・・
・・・・・・・・・・ソース電極２８・・・・・・・・
・・・・ドレイン電極３０．４０・・・Ｎ中型層 ３１・・・・・・・・・・・・Ｐ＋型基板４１・・・・
・・・・・・・・Ｐ手甲つェルｆｆ１Ｉ或５０・・・・
・・・・・・・・Ｎ中型埋め込み層特許出願人
図、第２図は従来のＭＯＳ ｌ−ランジスタの構造を示
す素子断面図、第３図は本発明に係る１３− ＭＯＳ Ｉ−ランジスタの一実施例を示す素子断面図、
第４図は本発明の他の実施例を示す素子断面図、第５図
は本発明の更に仙の実施例を示す素子断面図である。 ２１・・・・・・・・・・・・Ｎ型基体２２・・・・・
・・・・・・・Ｐ型ウェル領域２３・・・・・・・・・
・・・Ｎ十型ソース領域２４・・・・・・・・・・・・
Ｎ十型ドレイン領域２５ａ・・・・・・・・・ゲート酸
化膜２６・・・・・・・・・・・・ゲート電極２７・・
・・・・・・・・・・ソース電極２８・・・・・・・・
・・・・ドレイン電極３０．４０・・・Ｎ中型層 ３１・・・・・・・・・・・・Ｐ＋型基板４１・・・・
・・・・・・・・Ｐ手甲つェルｆｆ１Ｉ或５０・・・・
・・・・・・・・Ｎ中型埋め込み層特許出願人
Claims (1)
- （１）第１導電型基体と； 前記基体の上面側に形成された第２導電型ウエル領域と
； 前記第２導電型つＪル領域内に形成され、かつソースま
たはドレインとなる一対の主電極の一方に導通する第１
導電型高濃度領域八と；前記基体の上面側に形成され、
かつ前記一対の主電極の他方に導通する第１導電型高１
１度領域Ｂと； 少くとも前記第１導電型領域Ａと前記基体との間の第２
導電型領域上に、絶縁膜を介して積層されたゲート電極
と； 前記基体の下面側に接して積層形成された第１導電型高
濃度領域と； 前記第１導電型高濃喰領域に、比較的広い平面でＰＮ接
合された第２導電型高濃度領域とを具備することを特徴
とするＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006913A JPS59132672A (ja) | 1983-01-19 | 1983-01-19 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006913A JPS59132672A (ja) | 1983-01-19 | 1983-01-19 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132672A true JPS59132672A (ja) | 1984-07-30 |
| JPH0475668B2 JPH0475668B2 (ja) | 1992-12-01 |
Family
ID=11651472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006913A Granted JPS59132672A (ja) | 1983-01-19 | 1983-01-19 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132672A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130951A (ja) * | 1988-11-11 | 1990-05-18 | Mitsubishi Electric Corp | 半導体素子の短絡保護回路 |
| JPH0472670A (ja) * | 1990-05-07 | 1992-03-06 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5743461A (en) * | 1980-06-26 | 1982-03-11 | Siemens Ag | Controllable semiconductor switch |
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
-
1983
- 1983-01-19 JP JP58006913A patent/JPS59132672A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5743461A (en) * | 1980-06-26 | 1982-03-11 | Siemens Ag | Controllable semiconductor switch |
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130951A (ja) * | 1988-11-11 | 1990-05-18 | Mitsubishi Electric Corp | 半導体素子の短絡保護回路 |
| JPH0472670A (ja) * | 1990-05-07 | 1992-03-06 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0475668B2 (ja) | 1992-12-01 |
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