DE102017212709A1 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

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Takahiro Morikawa
Naoki Watanabe
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Abstract

Eine Halbleitervorrichtung weist ein aktives Gebiet (1002) auf, in dem mehrere Einheitszellen regelmäßig angeordnet sind, wobei jede aus den Einheitszellen enthält: ein Kanalgebiet, das einen ersten Leitfähigkeitstyp aufweist und über einer Vorderseite eines Halbleitersubstrats gebildet ist; ein Source-Gebiet (211), das einen zweiten Leitfähigkeitstyp aufweist, der von dem ersten Leitfähigkeitstyp verschieden ist, und über der Vorderseite des Halbleitersubstrats auf eine Weise gebildet ist, dass es in Kontakt mit dem Kanalgebiet ist; und ein JFET-Gebiet (204), das den zweiten Leitfähigkeitstyp aufweist und über der Vorderseite des Halbleitersubstrats auf der entgegengesetzten Seite des Kanalgebiets von dem Source-Gebiet (211) auf eine Weise gebildet ist, dass es in Kontakt mit dem Kanalgebiet ist. Das Kanalgebiet enthält ein erstes Kanalgebiet und ein zweites Kanalgebiet mit höherer Störstellenkonzentration als das erste Kanalgebiet über der Vorderseite des Halbleitersubstrats.

Description

  • Hintergrund der Erfindung
  • 1. Gebiet der Erfindung
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung.
  • Insbesondere bezieht sich die vorliegende Offenbarung auf eine Technologie, die effektiv ist, wenn sie auf eine Halbleitervorrichtung angewandt wird, die eine Leistungshalbleiter-Schaltvorrichtung umfasst, die einen Halbleiter mit großer Bandlücke verwendet, und auf ein Verfahren zu deren Herstellung.
  • 2. Beschreibung des Stands der Technik
  • In den letzten Jahren ist im Hinblick auf Probleme wie globale Erwärmung und Befürchtungen über die Versorgung mit fossilen Brennstoffen die Aufmerksamkeit auf Leistungselektronik als eine Technologie zum Fördern der effektiven Nutzung von Energie gerichtet worden. Leistungselektronikeinrichtungen sind für die Umsetzung und Steuerung elektrischer Leistung zuständig, und es ist ein Bedarf an einer Verbesserung der Leistungsfähigkeit von Leistungshalbleitervorrichtungen, die einen Schlüssel für die Leistungselektronikvorrichtungen bilden, vorhanden.
  • Für Leistungshalbleitervorrichtungen sind seit langem Silizium-Substrate (Si-Substrate) verwendet worden. In Bezug auf Si-Leistungshalbleitervorrichtungen sind bisher Verbesserungen zum Erreichen eines geringeren Verlusts und einer höheren Leistungsfähigkeit vorgenommen worden. Als ein Ergebnis haben sich ihre Vorrichtungsleistungen theoretischen Grenzen genähert, die durch die Eigenschaften des Si-Materials bestimmt sind, und deshalb ist es schwierig geworden, in der Zukunft weitere Verbesserungen der Leistungsfähigkeit zu erreichen.
  • Unter solchen Umständen sind Forschungen zu Leistungshalbleitervorrichtungen mit geringen Verlusten unter Verwendung von Siliziumcarbid (SiC) oder Galliumnitrid (GaN) aktiv durchgeführt worden. Siliziumcarbid (SiC) und Galliumnitrid (GaN) weisen eine um etwa eine Größenordnung höhere dielektrische Durchbruchfeldstärke auf als Silizium (Si), was eine dünnere Driftschicht ermöglicht. Deshalb können die Leistungshalbleitervorrichtungen, die den Halbleiter mit großer Bandlücke verwenden, einen niedrigeren EIN-Widerstand und somit einen geringeren Verlust im Vergleich zu den Si-Leistungshalbleitern aufweisen.
  • Als ein Beispiel des herkömmlicherweise verwendeten Leistungs-Metalloxidhalbleiter-Feldeffekttransistors (Leistungs-MOSFET) wird nachstehend ein vertikaler doppelt diffundierter MOSFET (DMOSFET) beschrieben.
  • 1 ist eine Draufsicht eines typischen DMOSFET-Halbleiterchips. Ein Anschlussendgebiet 1001 ist in einem äußeren Umfangsabschnitt des Halbleiterchips vorgesehen. Ein aktives Gebiet 1002 und ein Gate-Kontaktstellengebiet 1003 sind auf dem Inneren des Anschlussendgebiets 1001 vorgesehen. In dem aktiven Gebiet 1002 ist eine Vielzahl von Einheitszellen, die die MOSFET-Struktur bilden, regelmäßig angeordnet.
  • 2 ist eine Querschnittsansicht eines Hauptteils einer Einheitszelle einer typischen vertikalen DMOSFET-Struktur. Eine Hauptoberfläche eines SiC-Substrats 101 vom n+-Typ ist an einer Epitaxieschicht 102, die auch aus SiC besteht, vorgesehen, und ein Gate-Isolierfilm 221 und eine Gate-Elektrode 222 sind über der Epitaxieschicht 102 gebildet. Die Vorderseite und die Seitenflächen der Gate-Elektrode 222 sind mit einem Zwischenschicht-Isolierfilm 231 bedeckt. Eine Source-Elektrode 232 ist in Kontakt mit der Vorderseite der Epitaxieschicht 102 in einem Source-Kontaktgebiet 230 gebildet, das in dem Zwischenschicht-Isolierfilm 231 geöffnet ist. Auf der Rückseite des SiC-Substrats 101 ist eine Drain-Elektrode 103 vorgesehen.
  • Ein Body-Gebiet 201 vom p-Typ ist in der Nähe der Vorderseite der Epitaxieschicht 102 gebildet. Ein Source-Gebiet 211 vom n-Typ und ein Body-Kontaktgebiet 202 vom p+-Typ, das Störstellen vom p-Typ in einer höheren Konzentration aufweist als das Body-Gebiet 201 vom p-Typ, sind innerhalb des Body-Gebiets 201 vom p-Typ gebildet. Die Source-Elektrode 232 ist in Kontakt mit und in elektrischer Verbindung mit den Vorderseiten des Source-Gebiet 211 vom n-Typ und dem Body-Kontaktgebiet 202 vom p+-Typ gebildet. Deshalb sind das Source-Gebiet 211 vom n-Typ und das Body-Kontaktgebiet 202 vom p+-Typ durch die Source-Elektrode 232 elektrisch kurzgeschlossen.
  • Wenn eine positive Spannung auf der Gate-Elektrode 222 aufgeprägt wird, wird ein Kanalgebiet in diesem Abschnitt des Bodygebiets 201 vom p-Typ gebildet, der durch den Gate-Isolierfilm 221 auf der Seite der Vorderseite kontaktiert ist, und Elektronen fließen durch den Kanal aus dem Source-Gebiet 211 vom n-Typ zu der Drain-Elektrode 102. Somit wird durch Aufprägen einer Spannung auf die Gate-Elektrode 222 ein Schaltvorgang ausgeführt. Mehrere der Einheitszellen sind in dem aktiven Gebiet regelmäßig und dicht angeordnet, während sie die Source-Elektrode 232 gemeinsam verwenden, und sind auf einer elektrischen Basis parallel verbunden. Durch Erhöhen der Anzahl der Einheitszellen, die parallel verbunden sind, oder der Anzahl der Einheitszellen, die über dem aktiven Gebiet gelagert sind, und Vergrößern der Breite der Kanalgebiete, die in dem aktiven Gebiet angeordnet sind, kann eine Reduktion des Widerstands des MOSFET-Chips als Ganzes realisiert werden.
  • 3 zeigt ein Beispiel eines Layouts in Draufsicht der Einheitszellen, die in dem aktiven Gebiet angeordnet sind. Typischerweise werden die in den 3A und 3B gezeigten Layouts verwendet. In den 3A und 3B sind in Draufsicht die Source-Gebiete 211 vom n-Typ, die Kanalgebiete an der Vorderseite der Body-Gebiete 201 vom p-Typ, die Body-Kontaktgebiete 202 vom p+-Typ und die Source-Kontaktgebiete 230 gezeigt, die über der Vorderseite der Epitaxieschicht 102 der DMOSFET-Struktur gebildet sind.
  • Die Einheitszelle 1011 in 3A weist eine längliche bandartige Form auf, und das Kanalgebiet ist entlang der Längsrichtung des Bands gebildet. Die Schnittstruktur der Einheitszelle 1011, die in 2 gezeigt ist, bildet den Schnitt entlang einer Schnittebenenlinie X-X' von 3A ab.
  • Die Einheitszelle in 3B weist eine viereckige Form auf, und das Kanalgebiet ist entlang der vier Kanten des Vierecks gebildet. Die Schnittstruktur der Einheitszelle, die in 2 gezeigt ist, bildet den Schnitt entlang einer Schnittebenenlinie X-X' und einer Schnittebenenlinie Y-Y' von 3B ab. In den viereckigen Zellen kann die Länge der Kanalgebiete, die in dem aktiven Gebiet angeordnet sind, im Vergleich zu den bandförmigen Zellen vergrößert sein, so dass die viereckige Zelle aus Sicht der Verringerung des Widerstands in einem Leitungszustand vorteilhaft ist.
  • Zusammenfassung der Erfindung
  • Beim Herstellen eines SiC-DMOSFET wird das Bilden der DMOSFET-Struktur wie z. B. der Source-Gebiete vom n-Typ und der Body-Gebiete vom p-Typ durch selektives Ionenimplantieren durchgeführt. In der Störstellenionenimplantierung wird üblicherweise Lithographie für das Source-Gebiet vom n-Typ und das Body-Gebiet vom p-Typ durchgeführt, um Implantierung auszuführen, während getrennte Masken verwendet werden.
  • In dem Fall des Verwendens getrennter Masken für die Ionenimplantierung für die Source-Gebiete vom n-Typ und für die Body-Gebiete vom p-Typ stellt die Maskenpassgenauigkeit in den zwei Lithographieschritten ein Problem in der Herstellung dar. Wenn ein Stepper verwendet wird, wird typischerweise ein Passgenauigkeitsfehler von 0,1 bis 0,3 µm erzeugt. Zusätzlich kann sich die Größe (Struktur) der Resistmaske, die nach der Entwicklung gebildet wird, aufgrund kleiner Variationen der Ionendosis oder Temperatur verschoben sein. Da die Kanallänge normalerweise kleiner als 1 µm ist, sind Variationen und Schwankungen der Leistungsfähigkeit der Vorrichtung, die von den Passgenauigkeitsfehlern und der Strukturverschiebung herrühren, nicht vernachlässigbar.
  • Zusätzlich würde, obwohl eine kürzere Kanallänge zum Erhalten eines niedrigeren EIN-Widerstands vorzuziehen ist, eine zu kurze Kanallänge ein Durchgreifen mit sich bringen, was zu einem Defekt führt, dass eine vorbestimmte Durchbruchspannung nicht gehalten werden kann. Deshalb sollte ein Mittelwert der Kanallänge mit einem ausreichenden Randabstand konstruiert werden, um das Erzeugen des Durchgreifens selbst mit der kürzeren Kanallänge aufgrund des Passgenauigkeitsfehlers zu verhindern; das Vorsehen eines solchen Randabstands würde jedoch zum Ansteigen des EIN-Widerstands und des Schaltverlusts führen.
  • Um mit dem vorstehend genannten Passgenauigkeitsfehlerproblem umzugehen, ist ein sogenannter Selbstausrichtungsprozess vorgeschlagen worden, in dem die Body-Gebiete und die Source-Gebiete durch nur einen Lithographieschritt gebildet werden. Gemäß dem Selbstausrichtungsprozess kann die Kanallänge bestimmt werden, ohne dass sie durch Passgenauigkeitsfehler oder Strukturverschiebung beeinflusst ist, die von der zweimal durchgeführten Ionenbestrahlung wie vorstehend beschrieben herrühren könnten, so dass ein MOSFET mit kurzem Kanal und niedrigem EIN-Widerstand ohne Schwankungen hergestellt werden kann.
  • Als ein Beispiel für den Selbstausrichtungsprozess offenbart JP-2009-147381-A ein Verfahren zum Herstellen eines vertikalen MOSFET, in dem Ionenimplantierung zum Bilden von Source-Gebieten und Ionenimplantierung zum Bilden von Kanalgebieten unter Verwendung derselben Maske durchgeführt werden. Das in JP-2009-147381-A beschriebene Herstellungsverfahren weist jedoch die folgenden Probleme auf.
  • Gemäß dem Verfahren von JP-2009-147381-A werden unter Verwendung eines Maskenmaterials, das eine spitz zulaufende Form aufweist, Störstellen vom n-Typ für ein Source-Gebiet in der Richtung der Normalen zu einer Substratoberfläche implantiert, und ferner werden Störstellen vom p-Typ in einer Richtung implantiert, die relativ zu der Normalen des Substrats geneigt ist, um einen Kanal in der Form des Eindringens unterhalb der Maske zu bilden. Zum Bilden des Kanals durch Implantieren von Ionen tief unterhalb der Maske ist es effizient, die Ionen in einer Richtung senkrecht zu der Kontur eines Öffnungsabschnitts in der Maske zu implantieren. Diese Herangehensweise ist für eine bandartige Einheitszelle, wie sie in 3A gezeigt ist, effektiv. Beispielsweise werden jedoch in dem Fall einer viereckigen Einheitszelle, wie in 3B abgebildet, falls Ionen an den vier Kanten des Vierecks in Richtungen senkrecht zu den jeweiligen Kanten implantiert werden, die Störstellen nicht notwendigerweise ausreichend in die Eckabschnitte des Vierecks implantiert. Falls die Eckabschnitte eine niedrige Störstellenkonzentration aufweisen, würde beispielsweise ein Problem entstehen, dass eine vorbestimmte Durchbruchspannung nicht gehalten werden kann.
  • Somit ist ein Bedarf für eine Siliziumcarbid-Halbleitervorrichtung, die einen niedrigeren EIN-Widerstand und hohe Zuverlässigkeit aufweist, und ein einfacheres Verfahren zum Herstellen der Siliziumcarbid-Halbleitervorrichtung vorhanden. Das vorstehend beschriebene und andere Ziele der vorliegenden Offenbarung werden aus der folgenden Beschreibung von Ausführungsformen mit Bezug auf die begleitenden Zeichnungen offensichtlich.
  • In einem Aspekt der vorliegenden Offenbarung ist eine Halbleitervorrichtung offenbart, die ein aktives Gebiet aufweist, in dem mehrere Einheitszellen regelmäßig angeordnet sind, wobei jede aus den Einheitszellen enthält: ein Kanalgebiet, das über einer Vorderseite eines Halbleitersubstrats gebildet ist und einen ersten Leitfähigkeitstyp aufweist; ein Source-Gebiet, das einen zweiten Leitfähigkeitstyp aufweist, der von dem ersten Leitfähigkeitstyp verschieden ist, und über der Vorderseite des Halbleitersubstrats gebildet ist, so dass es in Kontakt mit dem Kanalgebiet ist; und/oder ein JFET-Gebiet, das den zweiten Leitfähigkeitstyp aufweist und über der Vorderseite des Halbleitersubstrats auf einer entgegengesetzten Seite des Kanalgebiets von dem Source-Gebiet gebildet ist, so dass es in Kontakt mit dem Kanalgebiet ist. Das Kanalgebiet enthält ein erstes Kanalgebiet und ein zweites Kanalgebiet mit höherer Störstellenkonzentration als das erste Kanalgebiet.
  • In einem weiteren Aspekt der vorliegenden Offenbarung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung offenbart, das enthält: einen Schritt zum Bilden einer Maske über einem Halbleitersubstrat; einen Kanalimplantierungsschritt zum Implantieren von Störstellen eines ersten Leitfähigkeitstyps, mit der Maske als einen Abschirmfilm; und/oder einen Source-Implantierungsschritt zum Implantieren von Störstellen eines zweiten Leitfähigkeitstyps, der von dem ersten Leitfähigkeitstyp verschieden ist, mit der Maske als einen Abschirmfilm. Der Kanalimplantierungsschritt wird in einer Richtung durchgeführt, die relativ zu einer Normalen des Halbleitersubstrats geneigt ist, und enthält viermaliges Implantieren mit jeweiligem Drehen des Halbleitersubstrats um 90 Grad.
  • Gemäß der hier offenbarten Halbleitervorrichtung kann ein vertikaler DMOSFET mit hoher Leistungsfähigkeit, der sowohl eine hohe Durchbruchspannung als auch hohe Zuverlässigkeit aufweist, bereitgestellt sein. Zusätzlich kann gemäß dem hier offenbarten Verfahren zum Herstellen einer Halbleitervorrichtung ein Hochleistungs-MOSFET, in dem ein Source-Gebiet und ein Basis-Gebiet auf der Selbstausrichtungsbasis gebildet sind, durch Verwenden einer Maske, die durch einmal durchgeführte Lithographie gebildet ist, hergestellt werden.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist eine schematische Draufsicht eines typischen SiC-Leistungs-MOSFET-Chips;
  • 2 ist eine Querschnittsansicht eines Hauptteils einer Einheitszelle des typischen SiC-Leistungs-MOSFET;
  • 3A ist eine Draufsicht, die ein Beispiel einer Einheitszelle eines SiC-Leistungs-MOSFET gemäß dem Stand der Technik zeigt;
  • 3B ist eine Draufsicht, die ein Beispiel einer Einheitszelle eines SiC-Leistungs-MOSFET gemäß dem Stand der Technik zeigt;
  • 4 ist eine Draufsicht, die ein Layout von Einheitszellen eines SiC-Leistungs-MOSFET gemäß Ausführungsform 1 der vorliegenden Offenbarung zeigt;
  • 5A ist eine Schnittansicht einer Einheitszelle in einer Schnittebene X1-X1' des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 5B ist eine Schnittansicht der Einheitszelle in einer Schnittebene X2-X2' des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 5C ist eine Schnittansicht der Einheitszelle in einer Schnittebene X3-X3' des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 5D ist eine Schnittansicht der Einheitszelle in einer Schnittebene X4-X4' des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 6A ist eine Schnittansicht der Einheitszelle in der Schnittebene X1-X1' in einem Schritt der Herstellung des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 6B ist eine Schnittansicht der Einheitszelle in einer Schnittebene X1-X1' in einem Schritt nachfolgend 6A des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 7A ist eine Schnittansicht der Einheitszelle in der Schnittebene X1-X1' in einem Schritt nachfolgend 6B des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 7B ist eine Schnittansicht der Einheitszelle in der Schnittebene X2-X2' in einem Schritt nachfolgend 6B des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 7C ist eine Schnittansicht der Einheitszelle in der Schnittebene X3-X3' in einem Schritt nachfolgend 6B des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 7D ist eine Schnittansicht der Einheitszelle in der Schnittebene X4-X4' in einem Schritt nachfolgend 6B des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 7E ist eine Draufsicht, die ein Layout der Einheitszellen zeigt, in einem Schritt nachfolgend 6B des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 8A ist eine Schnittansicht der Einheitszelle in der Schnittebene X1-X1' in einem Schritt nachfolgend 7A des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 8B ist eine Draufsicht, die ein Layout der Einheitszellen zeigt, in einem Schritt nachfolgend 7E des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 8C ist eine Draufsicht, die ein Layout der Einheitszellen zeigt, in einem Schritt nachfolgend 8B des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 8D ist eine Draufsicht, die ein Layout der Einheitszellen zeigt, in einem Schritt nachfolgend 8C des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 8E ist eine Draufsicht, die ein Layout der Einheitszellen zeigt, in einem Schritt nachfolgend 8D des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 9A ist eine Schnittansicht der Einheitszelle in der Schnittebene X1-X1' in dem Schritt nachfolgend 8D des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 9B ist eine Schnittansicht der Einheitszelle in der Schnittebene X2-X2' in dem Schritt nachfolgend 8D des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 9C ist eine Schnittansicht der Einheitszelle in der Schnittebene X3-X3' in dem Schritt nachfolgend 8D des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 9D ist eine Schnittansicht der Einheitszelle in der Schnittebene X4-X4' in dem Schritt nachfolgend 8D des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 10A ist eine Schnittansicht der Einheitszelle in der Schnittebene X1-X1' in einem Schritt nachfolgend 9A des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 10B ist eine Schnittansicht der Einheitszelle in der Schnittebene X1-X1' in einem Schritt nachfolgend 10A des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 10C ist eine Schnittansicht der Einheitszelle in der Schnittebene X1-X1' in einem Schritt nachfolgend 10B des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 10D ist eine Schnittansicht der Einheitszelle in der Schnittebene X1-X1' in einem Schritt nachfolgend 10C des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 10E ist eine Schnittansicht der Einheitszelle in der Schnittebene X1-X1' in einem Schritt nachfolgend 10D des Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 1;
  • 11 ist eine Draufsicht, die ein Layout von Einheitszellen eines SiC-Leistungs-MOSFET gemäß Ausführungsform 2 der vorliegenden Offenbarung zeigt;
  • 12 ist eine Draufsicht, die ein Layout von Einheitszellen eines SiC-Leistungs-MOSFET gemäß Ausführungsform 3 der vorliegenden Offenbarung zeigt;
  • 13 ist eine Draufsicht, die ein Layout von Einheitszellen eines SiC-Leistungs-MOSFET gemäß Ausführungsform 4 der vorliegenden Offenbarung zeigt;
  • 14 ist eine Draufsicht, die ein Layout von Einheitszellen eines SiC-Leistungs-MOSFET gemäß Ausführungsform 5 der vorliegenden Offenbarung zeigt; und
  • 15 ist eine Draufsicht, die das Layout der Einheitszellen in einem Schritt eines Herstellungsverfahrens des SiC-Leistungs-MOSFET gemäß Ausführungsform 5 zeigt.
  • Beschreibung der bevorzugten Ausführungsformen
  • Einige Ausführungsformen der vorliegenden Offenbarung werden nachstehend mit Bezug auf die Zeichnungen im Einzelnen beschrieben. Es wird darauf hingewiesen, dass die vorliegende Offenbarung nicht so gedeutet werden soll, dass sie auf die Inhalte der Beschreibungen der folgenden Ausführungsformen beschränkt ist. Es ist durch einen Fachmann einfach zu verstehen, dass spezifische Konfigurationen der vorliegenden Offenbarung modifiziert sein können, ohne von dem Gedanken oder der Kernaussage der vorliegenden Offenbarung abzuweichen.
  • In den nachstehend beschriebenen Konfigurationen der vorliegenden Offenbarung sind Teile, die dieselben oder äquivalente Funktionen aufweisen, allgemein in den unterschiedlichen Zeichnungen durch dieselben Bezugszeichen bezeichnet, und überlappende Beschreibungen davon können weggelassen sein.
  • Die Ausdrücke "erster", "zweiter", "dritter" und dergleichen in der vorliegenden Spezifikation und dergleichen sind verwendet, um Konfigurationskomponenten zu identifizieren, und schränken nicht notwendigerweise ihre Anzahl oder Reihenfolge ein. Zusätzlich sind die Nummern zum Identifizieren der Konfigurationskomponenten auf der Grundlage des Kontexts verwendet, und eine Nummer, die in einem Kontext verwendet ist, gibt nicht notwendigerweise dieselbe Konfiguration in anderen Kontexten an. Außerdem soll eine Konfigurationskomponente, die durch eine Nummer identifiziert ist, nicht daran gehindert sein, auch als eine durch eine andere Nummer identifizierte Konfigurationskomponente zu funktionieren.
  • Die Position, Größe, Form, Bereich und dergleichen jeder in den Zeichnungen gezeigten Konfiguration und dergleichen können nicht eine tatsächliche Position, Größe, Form, Bereich und dergleichen aus dem Grund der Behandlung zum einfachen Verstehen der vorliegenden Offenbarung repräsentieren. Dementsprechend ist die vorliegende Offenbarung nicht notwendigerweise auf die Positionen, Größen, Formen, Bereiche und dergleichen beschränkt, die in den Zeichnungen und dergleichen offenbart sind.
  • Eine Konfigurationskomponente, die hier in einer Singularform ausgedrückt ist, enthält eine Pluralform, sofern es nicht in einem speziellen Kontext deutlich anders gezeigt ist.
  • Ausführungsform 1
  • «1. Struktur der Siliziumcarbid-Halbleitervorrichtung gemäß Ausführungsform 1»
  • Die Struktur einer Siliziumcarbid-Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Offenbarung wird nachstehend mit Bezug auf die 4 und 5A bis 5D beschrieben.
  • 4 ist eine Draufsicht von mehreren Einheitszellen, die in einem aktiven Gebiet eines SiC-Leistungs-MOSFET in der vorliegenden Offenbarung angeordnet sind.
  • Die 5A bis 5D sind Schnittansichten eines Hauptteils des SiC-Leistungs-MOSFET. Schnittansichten, die entlang der Schnittebenenlinien X1-X1', X2-X2', X3-X3' und X4-X4', die in 4 gezeigt sind, genommen sind, entsprechen den 5A, 5B, 5C bzw. 5D. Zusätzlich ist ein Anschlussendgebiet an der Außenseite eines aktiven Gebiets, über dem die Einheitszellen gelagert sind, vorgesehen.
  • Eine in 5A abgebildete Schnittstruktur wird beschrieben. Eine Epitaxieschicht 102, die SiC vom n-Typ enthält, das eine spezifische Dotandenkonzentration und eine spezifische Filmdicke aufweist, ist auf einer Hauptoberfläche eines SiC-Substrats 101 vom n+-Typ vorgesehen, ein Gate-Isolierfilm 221 ist über einem Teil einer Vorderseite der Epitaxieschicht 102 vorgesehen, und eine Gate-Elektrode 222 ist auf dem Gate-Isolierfilm 221 vorgesehen. Außerdem ist eine Source-Elektrode 232 über einem Teil der Vorderseite der Epitaxieschicht 102 vorgesehen. Zusätzlich ist eine Drain-Elektrode 103, die Metall enthält, auf einer Rückseite des SiC-Substrats 101 vorgesehen.
  • Ein Kanalgebiet 201a vom p-Typ ist in der Nähe der Vorderseite der Epitaxieschicht 102 gebildet. Das Source-Gebiet 211 vom n-Typ und ein Body-Kontaktgebiet 202 vom p+-Typ, das Störstellen vom p-Typ in einer höheren Konzentration aufweist als die in einem Body-Gebiet 201 vom p-Typ, sind innerhalb des Kanalgebiets 201a vom p-Typ gebildet. Das Body-Gebiet 201 vom p-Typ ist auf der Unterseite des Source-Gebiets 211 vom n-Typ und des Body-Kontaktgebiets 202 vom p+-Typ an einer Position gebildet, die von der Vorderseite der Epitaxieschicht 102 beabstandet ist, und ist mit der Source-Elektrode 232 über das Body-Kontaktgebiet 202 vom p+-Typ elektrisch verbunden, das auf ähnliche Weise einen Leitfähigkeitstyp vom p-Typ aufweist. Die Einheitszellen 1011 sind jeweils von im Wesentlichen quadratischer Form.
  • Wie in der Draufsicht in 4 gezeigt ist, sind die Source-Gebiete 211 vom n-Typ, die Kanalgebiete 201a, 201b vom p-Typ und die Body-Gebiete 201 vom p-Typ der benachbarten Einheitszellen 1011 nicht voneinander beabstandet, sondern sind miteinander verbunden. Die Kanalgebiete 201a und 201b sind auf eine solche Weise vorgesehen, dass sie Randabschnitte des Source-Gebiets 211 vom n-Typ umgeben, und das Kanalgebiet enthält das erste Kanalgebiet 201a, das eine niedrige Störstellenkonzentration aufweist, und das zweite Kanalgebiet 201b das eine höhere Störstellenkonzentration als das erste Kanalgebiet 201a aufweist. Zusätzlich bilden die ersten Kanalgebiete 201a und die zweiten Kanalgebiete 201b einen Konturabschnitt eines geschlossenen Gebiets, und das Innere dieses geschlossenen Gebiets ist ein JFET-Gebiet 204. Die 5B, 5C und 5D zeigen Schnittansichten, die entlang Schnittebenenlinien genommen sind. Die 5B und 5C enthalten sowohl das erste Kanalgebiet 201a als auch das zweite Kanalgebiet 201b.
  • Hier bezieht sich das JFET-Gebiet auf ein Gebiet vom n-Typ, das eng zwischen den Body-Gebieten 201 vom p-Typ in einem vertikalen MOSFET eingeschoben ist. Insbesondere ist das ein Abschnitt, wo die Epitaxieschicht 102 vom n-Typ auf dem Substrat belassen ist und wo die Konzentration von Störstellen vom n-Typ in der Epitaxieschicht 102 leicht erhöht sein kann. Das dient dem Zweck, den Widerstand zu erniedrigen, im Hinblick darauf, dass dieses Gebiet eng dazwischen geschoben ist und deshalb ein Strom nur schwer hindurch fließt. Auf einer Betriebsbasis, wenn eine positive Drain-Spannung aufgeprägt ist, breitet sich eine Depletionsschicht zu der Seite des JFET-Gebiets aus. Wie in 4 abgebildet, ist in dieser Ausführungsform das JFET-Gebiet 204 durch die Kanalgebiete 201a und 201b umgeben. Deshalb kann die Kanalbreite lang gemacht werden, was aus Sicht der Verringerung des Widerstands in einem Leitungszustand vorteilhaft ist.
  • «2. Verfahren zum Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß Ausführungsform 1»
  • Ein Verfahren zum Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Offenbarung wird in der Abfolge von Schritten mit Bezug auf die 6A bis 10E beschrieben. In der folgenden Beschreibung werden hauptsächlich die Abschnitte, die dem Schnitt von 5A entsprechen, dargestellt, und wenn notwendig werden die Schnitte, die den 5B, 5C und 5D und der Draufsicht, die 4 entspricht, ebenfalls gezeigt.
  • «2-1. Bilden des Body-Gebiets»
  • Wie in einer Schnittansicht in 6A gezeigt ist, ist eine Epitaxieschicht 102, die SiC enthält, das einen Leitfähigkeitstyp vom n–-Typ aufweist, auf der Hauptoberfläche des 4H-SiC-Substrats 101 vom n+-Typ gebildet. Die Störstellen vom n-Typ sind in das SiC-Substrat 101 vom n+-Typ eingeführt worden. Die Störstellen vom n-Typ sind beispielsweise Stickstoff (N), und die Störstellenkonzentration dieser Störstellen vom n-Typ ist beispielsweise 1 × 1018 bis 1 × 1021 cm–3.
  • Die Epitaxieschicht 102, die SiC enthält, kann auf der Vorderseite (der ersten Hauptoberfläche) des SiC-Substrats 101 beispielsweise durch Epitaxie gebildet werden. Die Epitaxieschicht 102 weist eine vorbestimmte Dicke und eine vorbestimmte Dotandenkonzentration auf, die gemäß den Spezifikationen der Vorrichtung bestimmt sind. Die Dicke der Epitaxieschicht 102 ist beispielsweise im Bereich von 3 bis 30 µm. Zusätzlich ist der Dotand vom n-Typ, der zu der Epitaxieschicht 102 hinzugefügt ist, beispielsweise Stickstoff, und die Dotandenkonzentration ist beispielsweise im Bereich von 1 × 1014 bis 1 × 1017 cm–3.
  • Wie in 6B abgebildet ist ein Maskenmaterial auf der Vorderseite der Epitaxieschicht 102 vom n-Typ aufgebracht, und Strukturieren wird durchgeführt, um eine Maske 301 zu bilden, wonach Störstellen 601 vom p-Typ implantiert werden, so dass das Body-Gebiet 201 vom p-Typ auf die Weise gebildet wird, dass es in der Epitaxieschicht 102 an einer Position eingebettet ist, die von der Vorderseite der Epitaxieschicht 102 beabstandet ist.
  • In dem Fall, wenn ein Photoresist als das Material für die Maske 301 verwendet wird, kann die Maske durch Auftragen des Photoresists und danach Strukturieren des aufgetragenen Photoresists durch ein bekanntes Lithographieverfahren gebildet werden.
  • In dem Fall, wenn SiO2 als das Material für die Maske verwendet wird, wird SiO2 aufgebracht, wonach ferner ein Photoresist aufgetragen wird, und eine Resiststruktur wird durch ein bekanntes Lithographieverfahren gebildet. Ferner wird, mit der Resiststruktur als eine Ätzmaske, SiO2 geätzt, beispielsweise durch ein reaktives Ionenätzverfahren, wonach das Photoresist entfernt wird, wodurch die Maske erhalten werden kann. Die Dicke der Maske 301 ist eine Dicke, die ausreichend ist, um die Implantierung von Ionen abzuschirmen, und kann beispielsweise 1,0 bis 5,0 µm sein.
  • Als die Störstellen vom p-Typ, die implantiert werden sollen, können beispielsweise Aluminium (Al) oder Bor (B) verwendet werden. Dadurch kann das Body-Gebiet 201 vom p-Typ in einem Vorrichtungsbildungsgebiet der Epitaxieschicht 102 gebildet werden. Die Tiefe des Endes auf der Seite der Unterseite des Body-Gebiets 201 vom p-Typ ab der Vorderseite der Epitaxieschicht 102 kann beispielsweise etwa 0,5 bis 2,0 µm sein. Die Tiefe des Endes auf der Seite der Vorderseite des Body-Gebiets 201 vom p-Typ ab der Vorderseite der Epitaxieschicht 102 ist beispielsweise etwa 0,2 bis 0,5 µm, und die Konzentration der Störstellen vom p-Typ an der Vorderseite ist gleich oder kleiner als 1 × 1017 cm–3. Außerdem ist die Dotandenkonzentration des Body-Gebiets 201 vom p-Typ beispielsweise im Bereich von 1 × 1016 bis 1 × 1019 cm–3.
  • «2-2. Bilden des Source-Gebiets»
  • Wie in 7A dargestellt wird als Nächstes, nachdem die Maske 301 entfernt worden ist, ferner eine weitere Maske 311 gebildet, und Ionen von Störstellen 701 vom n-Typ werden implantiert, um das Source-Gebiet 211 vom n-Typ zu bilden. Als die Störstellen vom n-Typ kann Stickstoff (N) oder Phosphor (P) verwendet werden. Die Störstellenkonzentration des Source-Gebiets 211 vom n-Typ kann beispielsweise im Bereich von 1 × 1017 bis 1 × 1021 cm–3 sein. Die Tiefe des Source-Gebiets 211 vom n-Typ ab der Vorderseite der Epitaxieschicht 102 kann beispielsweise etwa 0,01 bis 0,2 µm sein.
  • Die 7B bis 7E zeigen einen Zustand zur Zeit des Schritts von 7A. Die Draufsicht ist wie in 7E gezeigt. Ein Abschnitt, der mit der Maske 311 bedeckt ist, ist zu sehen, und das Source-Gebiet 211 vom n-Typ, das gebildet ist, ist zu sehen, weil es nicht mit der Maske 311 bedeckt ist. Schnittansichten, die entlang der Schnittebenenlinien X1-X1', X2-X2', X3-X3' und X4-X4', die in 7E gezeigt sind, genommen sind, sind die 7A, 7B, 7C bzw. 7D. Da das Body-Gebiet 201 vom p-Typ auf die Weise, dass es in die Epitaxieschicht 102 eingebettet ist, an einer Position, die von der Vorderseite der Epitaxieschicht 102 beabstandet ist, gebildet wird, ist das Body-Gebiet 201 vom p-Typ in der Draufsicht nicht dargestellt.
  • «2-3. Bilden des Kanalgebiets»
  • Wie in 8A(a) in einem Schnitt X1-X1'dargestellt ist, während die gleiche Maske 311 wie in dem Schritt von 7 verwendet wird, werden die Störstellen 801 vom p-Typ in einer Richtung implantiert, die zu X1 von der Normalen zu der Substratoberfläche geneigt ist. Insbesondere werden in dem Schritt von 7 die Störstellen 701 vom n-Typ senkrecht zu einer Substratoberfläche 802 implantiert, wie in 8A(b) abgebildet; andererseits werden in dem Schritt von 8A(a) die Störstellen 801 vom p-Typ in einem spitzen Winkel θ in Bezug auf die Substratoberfläche 802 in dem Schnitt X1-X1' implantiert, wie in 8A(c) gezeigt ist. Hier ist der Winkel θ ein Winkel auf der Seite gegenüber der Maske 311 definiert, der aus Winkeln ausgewählt ist, die zwischen der Implantierungsrichtung der Störstellen 801 vom p-Typ und der Substratoberfläche 802 gebildet sind. Das stellt sicher, dass die Störstellen 801 vom p-Typ in einen Teil des Abschnitts eindringen, der durch die Maske 311 abgeschirmt ist, um ein Kanalgebiet vom p-Typ (erstes Kanalgebiet) 201a zu bilden. Hier ist in dem Kanalimplantierungsschritt der Neigungswinkel, der zwischen der Implantierungsrichtung und der Normalen zu dem Halbleitersubstrat gebildet ist, auf 15 bis 45 Grad eingestellt. Mit anderen Worten ist θ gleich 45 bis 75 Grad.
  • 8B ist eine Draufsicht, die die Ergebnisse der Störstellenimplantierung von 8A zeigt. Wie in 8B abgebildet wird das erste Kanalgebiet 201a in der vertikalen Richtung zu der Papieroberfläche entlang einem der Ränder des Source-Gebiets 211 vom n-Typ gebildet. Das erste Kanalgebiet 201a wird unter der Maske 311 gebildet.
  • Als die Störstellen vom p-Typ, die implantiert werden sollen, können beispielsweise Aluminium (Al) oder Bor (B) verwendet werden. Der Neigungswinkel der Implantierung kann 15 bis 45 Grad sein. Außerdem, um zu bewirken, dass die Störstellen die Epitaxieschicht 102 durch die Maske erreichen, ist die Beschleunigungsenergie zur Implantierung wünschenswerterweise 300 bis maximal 1.500 keV.
  • Als Nächstes werden die Störstellen vom p-Typ in einer Richtung implantiert, die zu Y von der Normalen zu der Substratoberfläche mit dem gleichen Neigungswinkel wie vorstehend geneigt ist.
  • 8C bildet die Ergebnisse der Störstellenimplantierung vom p-Typ ab. Durch diese Implantierung wird das erste Kanalgebiet 201a unter der Maske 311 in der horizontalen Richtung auf der Papieroberfläche entlang einem weiteren aus den Rändern des Source-Gebiets 211 vom n-Typ neu gebildet; zusätzlich werden die Störstellen auch in einem Teil des ersten Kanalgebiets 201a, der bereits in 8B gebildet ist, auf überlappende Weise gebildet, um das zweite Kanalgebiet 201b zu bilden, das eine höhere Konzentration aufweist.
  • Die 8D und 8E zeigen Änderungen durch die nachfolgenden Schritte. Nachfolgend dem Vorstehenden werden die Störstellen vom p-Typ in einer Richtung implantiert, die zu X1' von der Normalen zu der Substratoberfläche mit dem gleichen Neigungswinkel wie vorstehend geneigt ist, was zu dem Zustand von 8D führt. Ferner werden nachfolgend die Störstellen vom p-Typ in einer Richtung implantiert, die zu Y' von der Normalen zu der Substratoberfläche mit dem gleichen Neigungswinkel wie vorstehend geneigt ist, was zu dem Zustand von 8E führt.
  • Die 9A bis 9D zeigen Schnittansichten, die entlang Schnittebenenlinien von 8E genommen sind. Die Schnittansichten, die entlang der Schnittebenenlinien X1-X1', X2-X2', X3-X3' und X4-X4', die in 8E gezeigt sind, genommen sind, sind jeweils die 9A bis 9D. In dem zweiten und späteren Ionenimplantierungsschritten werden einige Teile Ionenimplantierung auf die Weise unterzogen, das sie mit einem Teil des ersten Kanalgebiets 201a, der bereits gebildet ist, überlappen, so dass sie die zweiten Kanalgebiete 201b sind, die eine höhere Störstellenkonzentration aufweisen. Als ein Ergebnis ist die Störstellenkonzentration des zweiten Kanalgebiets 201b etwa das 1,6- bis 2,5-Fache der Störstellenkonzentration des ersten Kanalgebiets 201a.
  • In den vier Implantierungsschritten ist nur die Richtung der Neigung unterschiedlich, und die anderen Bedingungen wie z. B. der Neigungswinkel, die Art der implantierten Ionen, die Beschleunigungsenergie und die Dosis können gleich sein. Es wird hier darauf hingewiesen, dass jedoch in dem Fall, wenn die Implantierungstiefe abhängig von der Kristallorientierung der Substratoberfläche abweicht, die Implantierungsbedingungen wie z. B. der Neigungswinkel auf geeignete Weise gemäß der Richtung verändert sein können, wodurch die Ergebnisse der Implantierungen so gesteuert werden können, dass die Längen und die Störstellenkonzentrationen der Kanäle, die in den vier Richtungen gebildet werden, gleich sein werden. Durch die vorstehenden Schritte werden die Source-Gebiete und die Kanalgebiete über der Substratoberfläche gebildet.
  • «2-4. Bilden des Body-Kontaktgebiets»
  • Als Nächstes wird, nachdem die Maske 311 entfernt worden ist, eine weitere Maske 321 gebildet, Ionen der Störstellen 1101 vom p-Typ werden unter Verwendung der Maske 321 als ein Abschirmfilm implantiert, um das Kontaktgebiet 202 vom p+-Typ zu bilden.
  • 10A zeigt die Art und Weise, wenn das Body-Kontaktgebiet 202 vom p+-Typ gebildet wird, in der Schnittansicht entlang X1-X1' von 9A. Das Kontaktgebiet 202 vom p+-Typ wird in Kontakt mit einer inneren Seitenfläche des Source-Gebiets 211 vom n-Typ gebildet. Als die Störstellen vom p-Typ können Aluminium (Al) oder Bor (B) verwendet werden. Die Störstellenkonzentration des Kontaktgebiets 202 vom p+-Typ ist beispielsweise im Bereich von 1 × 1019 bis 1 × 1021 cm–3. Die Tiefe des Kontaktgebiets 202 vom p+-Typ ab der Vorderseite der Epitaxieschicht 102 ist beispielsweise etwa 0,1 bis 0,4 µm.
  • Nachdem die Maske 321 von 10A entfernt worden ist, wie in 10B gezeigt ist, wird eine Wärmebehandlung durchgeführt, wodurch die ionenimplantierten Störstellen aktiviert werden. Obwohl in der Figur weggelassen können Oberflächenbeschichtungsfilme, die Kohlenstoff (C) enthalten, die eine Dicke von beispielsweise etwa 0,05 µm aufweisen, auf der Vorderseite der Epitaxieschicht 102 und der Rückseite des SiC-Substrats vor der aktivierenden Wärmebehandlung gebildet werden. Diese Oberflächenbeschichtungsfilme weisen den Effekt auf, dass sie verhindern, dass die Vorderseite der Epitaxieschicht 102 und die Rückseite des SiC-Substrats zur Zeit der aktivierenden Wärmebehandlung aufgeraut werden. Nach der aktivierenden Wärmebehandlung werden die Oberflächenbeschichtungsfilme entfernt, beispielsweise durch eine Sauerstoffplasmabehandlung.
  • «2-5. Bilden der Elektrode und von anderem»
  • Bezug nehmend auf die 10C bis 10E werden die nachfolgenden Schritte in der X1-X1'-Schnittansicht von 10B beschrieben.
  • Wie in 10C abgebildet, werden der Gate-Isolierfilm 221 und der Gate-Elektrodenfilm 222, die mit den Störstellen vom n-Typ dotiert sind, über der Vorderseite der Epitaxieschicht 102 gebildet. Der Gate-Isolierfilm 221 enthält einen Siliziumdioxid-Film (SiO2-Film), der beispielsweise durch ein thermisches chemisches Gasphasenabscheidungs-Verfahren (CVD-Verfahren) gebildet wird. Die Dicke des Gate-Isolierfilms 221 kann beispielsweise 0,02 bis 0,2 µm sein. Der Gate-Elektrodenfilm 222 enthält beispielsweise einen polykristallinen Siliziumfilm vom n-Typ, der durch ein thermisches CVD-Verfahren gebildet werden kann. Die Dicke des Gate-Elektrodenfilms 222 ist beispielsweise etwa 0,2 bis 0,5 µm. Zusätzlich kann das polykristalline Silizium in einem polykristallinen Zustand aufgebracht werden oder kann in einem amorphen Zustand aufgebracht und danach durch eine Wärmebehandlung zu polykristallin umgesetzt werden.
  • Wie in 10D gezeigt ist, wird eine Maske 321 gebildet, und die Gate-Elektrode 222 wird durch ein Trockenätzverfahren bearbeitet.
  • Nachfolgend wird die Maske 321 entfernt, wonach der Zwischenschicht-Isolierfilm 231 beispielsweise durch ein Plasma-CVD-Verfahren auf eine Weise gebildet wird, dass er die Gate-Elektrode 222 und den Gate-Isolierfilm 221 bedeckt. Ferner werden unter Verwendung einer Maske 331 der Zwischenschicht-Isolierfilm 231 und der Gate-Isolierfilm 221 durch Trockenätzen bearbeitet, um ein Kontaktloch zu bilden, das einen Teil der Vorderseite des Source-Gebiets 211 vom n-Typ und der Vorderseite des Body-Kontaktgebiets 202 vom p+-Typ erreicht.
  • 10E zeigt den Zustand nach dem Bilden des Kontaktlochs. Als Nächstes wird, obwohl in der Zeichnung weggelassen, eine weitere Maske gebildet, und der Zwischenschicht-Isolierfilm 231 wird durch Trockenätzen bearbeitet, um ein Kontaktloch zu bilden, das die Oberseite der Gate-Elektrode 222 erreicht.
  • Nachfolgend wird ein metallischer Film, beispielsweise ein gestapelter Film, der einen Titan-Film (Ti-Film), einen Titannitrid-Film (TiN-Film) und einen Aluminium-Film (Al-Film) enthält, über dem Kontaktloch aufgebaut, das auf der Oberfläche eines Teils des Source-Gebiets 211 vom n-Typ und der Oberfläche des Kontaktgebiets 202 vom p+-Typ und dem Zwischenschicht-Isolierfilm 231, der mit dem Öffnungsabschnitt (in der Zeichnung weggelassen), der die Gate-Elektrode 222 erreicht, gebildet ist.
  • Nachfolgend wird der metallische Film bearbeitet, um die Source-Elektrode 232, die mit dem Teil des Source-Gebiets 211 vom n-Typ und dem Body-Kontaktgebiets 202 vom p+-Typ elektrisch verbunden ist, und eine Gate-Verdrahtungselektrode (in der Zeichnung weggelassen), die mit der Gate-Elektrode 222 elektrisch verbunden ist, zu bilden. Danach wird externe Verdrahtung mit der Source-Elektrode 232 und der Gate-Verdrahtungselektrode (in der Zeichnung weggelassen) elektrisch verbunden.
  • Obwohl die Beschreibung weggelassen ist, wird die Drain-Elektrode 103, die ein Metall enthält, über der Rückseite des SiC-Substrats 101 gebildet. Zusätzlich können zur elektrischen Verbindung zwischen der Drain-Elektrode 103 und der Rückseite des SiC-Substrats 101 ein Gebiet, in dem Störstellen vom n-Typ mit einer hohen Konzentration implantiert sind, und eine Silizidschicht über der Rückseite des SiC-Substrats gebildet werden.
  • Durch die vorstehenden Schritte kann die Struktur des MOSFET, wie in den 5A bis 5D gezeigt, erhalten werden.
  • Ausführungsform 2
  • 11 zeigt eine Draufsicht von Einheitszellen eines SiC-MOSFET gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung. Die Ausführungsform 2 unterscheidet sich von der Ausführungsform 1 darin, dass das JFET-Gebiet 204 in einer quadratischen Form gebildet ist und ein Source-Kontaktgebiet 230 in dem Source-Gebiet 211 vom n-Typ gebildet ist, das auf der Außenseite auf den vier Seiten des JFET-Gebiets 204 gebildet ist. Mit anderen Worten sind die Source-Gebiete 211 vom n-Typ, die jeweils das Source-Kontaktgebiet 230 enthalten, in einem schachbrettartigen Muster angeordnet, so dass Ecken der Source-Gebiete 211 vom n-Typ einander überlappen.
  • Auf der Außenseite des quadratischen JFET-Gebiets 204 sind die ersten Kanalgebiete 201a und die zweiten Kanalgebiete 201b mit einer höheren Störstellenkonzentration als die ersten Kanalgebiete 201a gebildet. Die ersten Kanalgebiete 201a sind entlang den vier Kanten des quadratischen JFET-Gebiets 204 gebildet, und die zweiten Kanalgebiete 201b sind in Kontakt mit den vier Spitzen des quadratischen JFET-Gebiets 204 gebildet.
  • In dieser Ausführungsform kann, da das Source-Kontaktgebiet 230 in dem Source-Gebiet 211 vom n-Typ in der Nähe der Kanäle gebildet ist, der Widerstand des Abschnitts im Bereich von dem Source-Kontaktgebiet 230 zu dem Kanalgebiet 201a, 201b verringert sein. Andererseits ist das Source-Gebiet 211 vom n-Typ, das das Source-Kontaktgebiet 230 enthält, vergrößert, und als ein Ergebnis ist die Länge des JFET-Gebiets 204 vergrößert. Deshalb ist diese Ausführungsform gegenüber der Ausführungsform 1 in einer Verwendung vorteilhaft, in der eine höhere Durchbruchspannung erforderlich ist. Das liegt daran, dass es in dem Fall einer hohen Durchbruchspannung notwendig ist, die Länge des JFET-Gebiets 204 zu vergrößern, da die Störstellenkonzentration des JFET-Gebiets 204 niedrig ist und ihr Widerstand dazu neigt, hoch zu sein. Andererseits ist die Ausführungsform 1 in einer Verwendung an einer vergleichsweise niedrigen Durchbruchspannung vorteilhaft, da das elektrische Feld, das auf dem Gate-Oxidfilm eingeprägt ist, dazu neigt, hoch zu sein, wobei der Widerstand des JFET-Gebiets niedrig ist.
  • Zum Herstellen des MOSFET dieser Ausführungsform kann das gleiche oder ein ähnliches Verfahren zum Herstellungsverfahren in Ausführungsform 1 verwendet werden.
  • Ausführungsform 3
  • 12 zeigt eine Draufsicht von Einheitszellen eines SiC-MOSFET gemäß einer dritten Ausführungsform der vorliegenden Offenbarung. Die Ausführungsform 3 unterscheidet sich von der Ausführungsform 2 darin, dass das Source-Gebiet 211 vom n-Typ, das das Source-Kontaktgebiet 230 enthält, nicht von quadratischer, sondern von rechteckiger Form ist, und dass die Einheitszellen 1011 ebenfalls rechteckig sind. Die Source-Gebiete 211 vom n-Typ sind in einem schachbrettartigen Muster angeordnet, so dass Ecken der Source-Gebiete 211 vom n-Typ einander überlappen, wie in der Ausführungsform 2.
  • In dieser Ausführungsform ist das JFET-Gebiet 204 ebenfalls von rechteckiger Form, anders als in Ausführungsform 2. Die ersten Kanalgebiete 201a und die zweiten Kanalgebiete 201b, die eine höhere Störstellenkonzentration als die ersten Kanalgebiete 201a aufweisen, sind auf der Außenseite des JFET-Gebiets 204 gebildet. Die ersten Kanalgebiete 201a sind entlang den vier Kanten des rechteckigen JFET-Gebiets 204 gebildet, und die zweiten Kanalgebiete 201b sind in Kontakt mit den vier Spitzen des rechteckigen JFET-Gebiets 204 gebildet.
  • In dieser Ausführungsform kann, da das Source-Kontaktgebiet 230 in dem Source-Gebiet 211 vom n-Typ in der Nähe der Kanäle gebildet ist, wie in Ausführungsform 2, der Widerstand des Abschnitts im Bereich von dem Source-Kontaktgebiet 230 zu dem Kanal verringert sein. Da das JFET-Gebiet rechteckig ist, wird, wenn die Länge der kürzeren Kanten des Rechtecks gekürzt wird, der Widerstand des JFET-Gebiets dadurch erhöht, aber das elektrische Feld, das auf den Gate-Oxidfilm eingeprägt ist, kann reduziert sein, so dass eine höhere Zuverlässigkeit erhalten werden kann. Obwohl die Kanalbreite kleiner ist als in Ausführungsform 1, kann der Widerstand des Abschnitts, der von dem Source-Kontaktgebiet zu dem Kanal reicht, verringert sein, so dass ein niedrigerer EIN-Widerstand durch Steuern der Längen der längeren Kanten und der kürzeren Kanten des Rechtecks realisiert sein kann.
  • Zum Herstellen des MOSFET dieser Ausführungsform kann das gleiche oder ein ähnliches Verfahren zum Herstellungsverfahren in Ausführungsform 1 verwendet werden.
  • Ausführungsform 4
  • 13 zeigt eine Draufsicht von Einheitszellen eines SiC-MOSFET gemäß einer vierten Ausführungsform der vorliegenden Offenbarung. In der Ausführungsform 4 sind hinsichtlich der bandförmigen Einheitszellen, die in 3A gezeigt sind, die benachbarten Einheitszellen durch ein Source-Gebiet überbrückt, und die Kanalgebiete sind in der horizontalen Richtung auch in den Abschnitten in der Nähe des überbrückenden Source-Gebiets vorgesehen. Deshalb ist das JFET-Gebiet 104 ein geschlossenes Gebiet, das eine rechteckige Form aufweist, und die ersten Kanalgebiete 201a und die zweiten Kanalgebiete 201b, die eine höhere Störstellenkonzentration aufweisen als die ersten Kanalgebiete 201a, sind auf der Außenseite des JFET-Gebiets 204 gebildet. Die ersten Kanalgebiete 201a sind entlang den vier Kanten des rechteckigen JFET-Gebiets 204 gebildet, während die zweiten Kanalgebiete 201b in Kontakt mit den vier Spitzen des rechteckigen JFET-Gebiets 204 gebildet sind. Obwohl die Kontaktgebiete 202 vom p+-Typ so gezeigt sind, dass sie diskrepant in der vertikalen Richtung in der Figur ausgerichtet sind, kann ein Kontaktgebiet 202 vom p+-Typ, das eine bandartige Form aufweist, die in der vertikalen Richtung verlängert ist, eingesetzt werden.
  • In dieser Ausführungsform ist in dem Fall, wenn die Länge des JFET-Gebiets (Lj in 13) größer ist als die Breite des Überbrückungsgebiets (Lp in 13), die Kanalbreite größer als diejenige der in 3A gezeigten bandförmigen Einheitszelle. Deshalb ist diese Ausführungsform in einer Anwendung vorteilhaft, die eine höhere Durchbruchspannung erfordert, in der es notwendig ist, die Länge des JFET-Gebiets zu vergrößern, da die Störstellenkonzentration des JFET-Gebiets niedrig ist.
  • Zum Herstellen des MOSFET dieser Ausführungsform kann das gleiche oder ein ähnliches Verfahren zum Herstellungsverfahren in Ausführungsform 1 verwendet werden.
  • Ausführungsform 5
  • 14 zeigt eine Draufsicht von Einheitszellen eines SiC-MOSFET gemäß einer fünften Ausführungsform der vorliegenden Offenbarung. In der Ausführungsform 5 sind die Source-Gebiete voneinander beabstandet und sind von achteckiger Form. Es wird darauf hingewiesen, dass die achteckige Form kein regelmäßiges Achteck ist, sondern zwei Arten von Kantenlängen aufweist, wobei längere Kanten und kürzere Kanten abwechselnd verbunden sind; mit anderen Worten ist die achteckige Form eine Achteckform, als ob sie durch Abschneiden der vier Ecken (Abschnitte nahe den Spitzen) eines Quadrats erhalten worden wäre. Die ersten Kanalgebiete 201a sind in Kontakt mit den längeren Kanten gebildet, und die zweiten Kanalgebiete 201b mit einer höheren Störstellenkonzentration als die ersten Kanalgebiete 201a sind in Kontakt mit den kürzeren Kanten gebildet. Ferner ist die Kanallänge L1 des ersten Kanalgebiets 201a größer als die Kanallänge L2 des zweiten Kanalgebiets 201b.
  • Zum Herstellen des MOSFET dieser Ausführungsform kann das gleiche oder ein ähnliches Verfahren zum Herstellungsverfahren in Ausführungsform 1 verwendet werden.
  • 15 zeigt eine Draufsicht in einem Schritt insbesondere zur Zeit des Bildens der Kanalgebiete. Wenn eine Maske, die achteckige Öffnungsabschnitte aufweist, gebildet wird und dann Störstellen vom p-Typ in einer Richtung, die von der Normalen zu den Substrat geneigt ist, durch das gleiche oder ein ähnliches Verfahren wie das in Ausführungsform 1 implantiert werden, werden die Kanalgebiete wie in 15 dargestellt gebildet. In diesem Fall ist die Kanallänge L2 des Abschnitts in Kontakt mit der kürzeren Kante kleiner als die Kanallänge L1 des Abschnitts in Kontakt mit der längeren Kante und ungefähr L1 ≒ L2 × √2. Wenn vier Implantierungsschritte ausgeführt werden, werden die Kanalgebiete in Kontakt mit den kürzeren Kanten zwei Implantierungsschritten auf überlappende Weise unterzogen, wodurch die zweiten Kanalgebiete mit höherer Störstellenkonzentration als die ersten Kanalgebiete entlang den längeren Kanten gebildet werden. Als ein Ergebnis der vier Implantierungsschritte wird beispielsweise die Kanallänge L1 der ersten Kanalgebiete 201a zum 1,1- bis 1,7-Fachen der Kanallänge L2 der zweiten Kanalgebiete 201b.
  • Die vorliegende Offenbarung ist weithin einsetzbar für Leistungshalbleitervorrichtungen, die hauptsächlich für Hochspannungs-Hochstrom-Anwendungen verwendet werden. Gemäß der vorliegenden Offenbarung kann eine vertikale DMOSFET-Struktur mit hoher Zuverlässigkeit und hoher Leistungsfähigkeit, die Kanäle aufweist, die auf einer Selbstausrichtungsbasis gebildet sind, hergestellt werden. Insbesondere ist die vorliegende Offenbarung vorteilhaft, wenn sie auf eine Leistungshalbleitervorrichtung angewandt wird, die durch einen Kurzkanal-DMOSFET, der eine Kanallänge gleich oder kleiner als 2 µm aufweist, konfiguriert ist.
  • Die vorliegende Offenbarung ist nicht auf die vorstehend beschriebenen Ausführungsformen beschränkt, sondern enthält zahlreiche Modifikationen. Beispielsweise kann ein Teil der Konfiguration einer Ausführungsform durch die Konfiguration einer weiteren Ausführungsform ersetzt sein, und zu der Konfiguration einer Ausführungsform kann die Konfiguration einer weiteren Ausführungsform hinzugefügt sein. Außerdem können in Bezug auf einen Teil der Konfiguration jeder Ausführungsform Hinzufügen, Weglassen, Ersetzen der oder durch die Konfigurationen anderer Ausführungsformen vorgenommen werden.
  • Die Funktionen der "Source" und des "Drain" eines Transistors können in dem Fall des Einsatzes eines Transistors einer anderen Polarität, dem Fall, in dem die Stromrichtung im Schaltungsbetrieb geändert ist, oder dergleichen umgekehrt sein. Aus diesem Grund können die Begriffe "Source" und "Drain" auf umgekehrte Weise verwendet werden.
  • Die Begriffe "Elektrode" und "Verdrahtung" in der vorliegenden Spezifikation und dergleichen schränken die Konfigurationskomponenten auf einer Funktionsbasis nicht ein. Beispielsweise kann eine "Elektrode" als Teil einer "Verdrahtung" verwendet sein, und umgekehrt. Darüber hinaus enthalten die Begriffe "Elektrode" und "Verdrahtung" die Fälle, in denen mehrere "Elektroden" und "Verdrahtungen" in einer integralen Form gebildet sind.
  • Merkmale, Komponenten und spezifische Einzelheiten der Strukturen der vorstehend beschriebenen Ausführungsformen können vertauscht oder kombiniert sein, um weitere Ausführungsformen zu bilden, die für die jeweilige Anwendung optimiert sind. Soweit diese Modifikationen für einen Fachmann leicht offensichtlich sind, sollen sie implizit durch die vorstehende Beschreibung offenbart sein, ohne ausdrücklich jede mögliche Kombination zu spezifizieren, um der Kürze der vorliegenden Beschreibung willen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2009-147381 A [0018, 0018, 0019]

Claims (15)

  1. Halbleitervorrichtung, die ein aktives Gebiet (1002) aufweist, in dem mehrere Einheitszellen regelmäßig angeordnet sind, wobei jede aus den Einheitszellen umfasst: ein Kanalgebiet, das über einer Vorderseite eines Halbleitersubstrats gebildet ist und einen ersten Leitfähigkeitstyp aufweist; ein Source-Gebiet (211), das einen zweiten Leitfähigkeitstyp aufweist, der von dem ersten Leitfähigkeitstyp verschieden ist, und über der Vorderseite des Halbleitersubstrats gebildet ist, so dass es in Kontakt mit dem Kanalgebiet ist; und ein JFET-Gebiet (204), das den zweiten Leitfähigkeitstyp aufweist und über der Vorderseite des Halbleitersubstrats auf einer entgegengesetzten Seite des Kanalgebiets von dem Source-Gebiet (211) gebildet ist, so dass es in Kontakt mit dem Kanalgebiet ist; wobei das Kanalgebiet eines ersten Kanalgebiet und ein zweites Kanalgebiet mit höherer Störstellenkonzentration als das erste Kanalgebiet umfasst.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Störstellenkonzentration des zweiten Kanalgebiets das 1,6- bis 2,5-Fache der Störstellenkonzentration des ersten Kanalgebiets ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die Einheitszelle eine rechteckige oder quadratische Form aufweist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei das JFET-Gebiet (204) ein rechteckiges Gebiet ist, das erste Kanalgebiet entlang einer Kante des JFET-Gebiets (204) gebildet ist, und das zweite Kanalgebiet in Kontakt mit einer Spitze des JFET-Gebiets (204) gebildet ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei das JFET-Gebiet (204) von dem Kanalgebiet umgeben ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei das Source-Gebiet (211), das die Einheitszelle bildet, auf eine solche Weise gebildet ist, dass die Source-Gebiete (211) benachbarter Einheitszellen voneinander getrennt sind, und von achteckiger Form ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei Kanten, die das Achteck bilden, zwei oder drei Arten von Längen aufweisen, wobei das erste Kanalgebiet entlang einer längsten Kante gebildet ist und das zweite Kanalgebiet entlang einer kürzesten Kante gebildet ist.
  8. Halbleitervorrichtung nach Anspruch 6, wobei eine Kanallänge des ersten Kanalgebiets das 1,1- bis 1,7-Fache der Kanallänge des zweiten Kanalgebiets ist.
  9. Halbleitervorrichtung nach Anspruch 1, die umfasst: einen Gate-Isolierfilm (221), der über dem Kanalgebiet und wenigstens einem Teil des Source-Gebiets (211) gebildet ist; eine Gate-Elektrode (222), die über wenigstens einem Teil des Gate-Isolierfilms (221) gebildet ist; ein Body-Gebiet (201), das den ersten Leitfähigkeitstyp aufweist und unter dem Source-Gebiet (211) gebildet ist; ein Body-Kontaktgebiet (202), das den ersten Leitfähigkeitstyp aufweist, in Kontakt mit dem Body-Gebiet (201) gebildet ist und eine höhere Störstellenkonzentration als das Body-Gebiet (201) aufweist; eine Source-Elektrode (232) in Kontakt mit dem Body-Kontaktgebiet (202); und eine Drain-Elektrode (203), die auf einer Oberfläche gegenüber der Vorderseite des Halbleitersubstrats gebildet ist.
  10. Verfahren zum Herstellen einer Halbleitervorrichtung, das umfasst: einen Schritt zum Bilden einer Maske über einem Halbleitersubstrat; einen Kanalimplantierungsschritt zum Implantieren von Störstellen eines ersten Leitfähigkeitstyps mit der Maske als einem Abschirmungsfilm (321); und einen Source-Implantierungsschritt zum Implantieren von Störstellen eines zweiten Leitfähigkeitstyps, der von dem ersten Leitfähigkeitstyp verschieden ist, mit der Maske als einem Abschirmungsfilm (321); wobei der Kanalimplantierungsschritt in einer Richtung durchgeführt wird, die relativ zu einer Normalen zu dem Halbleitersubstrat geneigt ist, und viermaliges Implantieren durch jeweils Drehen des Halbleitersubstrats um 90 Grad enthält.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 10, wobei während des viermaligen Implantierens, das den Kanalimplantierungsschritt bildet, das zweite und die späteren Male des Implantierens jeweils auf eine Weise ausgeführt werden, um weiter überlappend in den Teil eines Gebiets zu implantieren, wo das Implantieren bereits bei einem vorherigen Mal oder Malen ausgeführt worden ist.
  12. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 10, wobei eine Draufsicht der Maske ein Muster aufweist, in dem mehrere Einheitszellen regelmäßig in einer zweidimensionalen Matrixstruktur angeordnet sind, so dass die Einheitszelle in einer X-Richtung und einer Y-Richtung orthogonal zu der X-Richtung wiederholt wird, und Neigungsrichtungen in den Kanalimplantierungsschritten parallel zu der X-Richtung und der Y-Richtung sind.
  13. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 12, wobei die Einheitszelle eine rechteckige oder quadratische Form aufweist und eine Richtung einer Kante der Einheitszelle parallel zu einer Ioneneinfallsrichtung in dem Kanalimplantierungsschritt ist.
  14. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 10, wobei das viermalige Implantieren in dem Kanalimplantierungsschritt im Neigungswinkel, einer Art der Störstelle, der Implantierungsenergie und der Implantierungsdosis gleich ist und nur in dem Drehwinkel unterschiedlich ist.
  15. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 10, wobei ein Neigungswinkel zwischen der Implantierungsrichtung und der Normalen zu dem Halbleitersubstrat in dem Kanalimplantierungsschritt 15 bis 45 Grad ist.
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