JP4078391B2 - 半導体素子およびその製造方法 - Google Patents

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Description

本発明は、半導体素子およびその製造方法に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。
ＳｉＣを用いたパワー素子のうち代表的なスイッチング素子はＭＯＳＦＥＴやＭＥＳＦＥＴである。このようなスイッチング素子では、ゲート電極に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とをスイッチングすることができる。また、ＳｉＣによれば、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。
ＳｉＣを用いたスイッチング素子の構造は、例えば特許文献１や非特許文献１に提案されている。以下、図面を参照しながら、これらの文献に提案された縦型ＭＯＳＦＥＴの構造を説明する。
図１７は、ＳｉＣを用いた縦型ＭＯＳＦＥＴにおけるユニットセル１０００を示す断面模式図である。なお、縦型ＭＯＳＦＥＴは、典型的には複数のユニットセルを備えている。
縦型ＭＯＳＦＥＴのユニットセル１０００は、低抵抗のｎ型ＳｉＣ基板１０１の主面上に形成された炭化珪素エピタキシャル層１２０と、炭化珪素エピタキシャル層１２０の上に形成されたチャネル層１０６と、チャネル層１０６の上にゲート絶縁膜１０７を介して設けられたゲート電極１０８と、炭化珪素エピタキシャル層の表面１２０ｓに接するソース電極１０９と、ＳｉＣ基板１０１の裏面上に設けられたドレイン電極１１０とを備えている。
炭化珪素エピタキシャル層１２０は、ＳｉＣ基板１０１の導電型と異なる導電型（ここではｐ型）を有するウェル領域１０３と、炭化珪素エピタキシャル層１２０のうちウェル領域１０３が形成されていない部分から構成されるドリフト領域１０２とを有している。ドリフト領域１０２は、例えば、ＳｉＣ基板１０１よりも低濃度でｎ型不純物を含むｎ-型の炭化珪素層である。ウェル領域１０３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１０４、および、ウェル領域１０３よりも高い濃度でｐ型不純物を含むｐ+型コンタクト領域１０５が形成されている。ウェル領域１０３、ソース領域１０４およびコンタクト領域１０５は、炭化珪素エピタキシャル層１２０に対して不純物を注入する工程と、炭化珪素エピタキシャル層１２０に注入された不純物を活性化させる高温熱処理（活性化アニール）工程とによって形成される。
ソース領域１０４とドリフト領域１０２とは、チャネル層１０６を介して接続されている。チャネル層１０６は、例えば、エピタキシャル成長によって炭化珪素エピタキシャル層１０２の上に形成された４Ｈ−ＳｉＣ層である。また、コンタクト領域１０５およびソース領域１０４は、それぞれ、ソース電極１０９とオーミック接触を形成している。従って、ウェル領域１０３は、コンタクト領域１０５を介してソース電極１０９と電気的に接続される。
ソース電極１０９は、炭化珪素エピタキシャル層１２０におけるソース領域１０４およびコンタクト領域１０５の上に導電材料（Ｎｉ）層を形成した後、高温で熱処理することによって形成できる。
ゲート絶縁膜１０７は、例えばチャネル層１０６の表面を熱酸化することによって形成された熱酸化膜（ＳｉＯ2膜）である。ゲート電極１０８は、例えば導電性のポリシリコンを用いて形成されている。
ゲート電極１０８は、層間絶縁膜１１１によって覆われている。層間絶縁膜１１１には開口部１１３が形成されており、各ユニットセルにおけるソース電極１０９は、この開口部１１３を介して、上部配線電極（例えばＡｌ電極）１１２に並列に接続されている。
図１７に示す構成のユニットセル１０００を備えたＭＯＳＦＥＴでは、前述したように、ソース電極１０９は、ｎ型半導体領域であるソース領域１０４およびｐ型半導体領域であるコンタクト領域１０５のそれぞれに対してオーミック接触を形成する必要がある。この理由を以下に説明する。
このＭＯＳＦＥＴでは、ゲート電極１０８に印加する電圧により、ゲート電極１０８の下にあるチャネル層１０６に電流を流すことができる。そのため、ドレイン電極１１０からの電流（ドレイン電流）は、ＳｉＣ基板１０１、ドリフト領域１０２、チャネル層１０６およびソース領域１０４を介してソース電極１０９へ流れる（オン状態）。このとき、ソース領域１０４とソース電極１０９との接触抵抗が大きいと、オン状態における抵抗（オン抵抗）が増大し、十分なドレイン電流を流すことができない。従って、ソース領域１０４とソース電極１０９との間に十分な接触面積を確保するとともに、これらの間にオーミック接触を形成し、ソース領域１０４とソース電極１０９との接触抵抗を小さく抑える必要がある。一方、このようなＭＯＳＦＥＴは、インバータやコンバータなどの電気回路に組み込まれることが多いが、このようなコイル等が組み込まれた電気回路には、スイッチングの際に誘導電流が生じる。そのため、ＭＯＳＦＥＴのスイッチング時に、この誘導電流が、上部配線電極１１２からソース電極１０９およびコンタクト領域１０５を介してドレイン電極１１０へ流れることがある。このとき、ソース電極１０９とコンタクト領域１０５との接触抵抗が大きいと、ソース領域１０４、ウェル領域１０３、ドリフト領域１０２からなる寄生バイポーラトランジスタがＯＮとなり、誘導電流の一部がドレイン電極１１０へ流れずにチャネル層１０６の付近に瞬間的に大電流が流れてしまい、ＭＯＳＦＥＴのチャネルやゲート部分を破壊するおそれがある。従って、ソース電極１０９は、ソース領域１０４のみでなく、コンタクト領域１０５に対しても十分な接触面積を有し、良好なオーミック接触を形成する必要がある。
ソース電極１０９と、ソース領域１０４およびコンタクト領域１０５のそれぞれとの接触面積を十分に確保するために、ソース電極１０９、ソース領域１０４およびコンタクト領域１０５は、例えば以下に説明するように設計されている。
図１８（ａ）は、図１７に示すユニットセル１０００のうち、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面模式図である。図１８（ｂ）は、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図であり、コンタクト領域１０５の表面１０５ｓ、ソース領域１０４の表面１０４ｓ、および、炭化珪素エピタキシャル層の表面１２０ｓに配置されるソース電極１０９の下面（導電面）１０９ｓが示されている。なお、以下の説明では、コンタクト領域１０５の表面１０５ｓ、ソース領域１０４の表面１０４ｓおよびソース電極１０９の導電面１０９ｓは、それぞれ、単に、コンタクト領域表面１０５ｓ、ソース領域表面１０４ｓおよび導電面１０９ｓという。
図示するように、炭化珪素エピタキシャル層の表面１２０ｓにおいて、コンタクト領域１０５の周囲にソース領域１０４が配置されている。ソース領域表面１０４ｓの輪郭およびコンタクト領域表面１０５ｓは何れも四角形である。ソース電極１０９の導電面１０９ｓは、コンタクト領域表面１０５ｓの形状に相似であり、かつ、コンタクト領域表面１０５ｓよりも一回り大きい四角形である。導電面１０９ｓは、コンタクト領域表面１０５ｓを覆うように位置付けられている。従って、導電面１０９ｓは、その中央部でコンタクト領域表面１０５ｓに接し、かつ、その周縁部でソース領域表面１０４ｓに接する。この構成により、導電面１０９ｓとソース領域１０４との接触面積を確保できるので、ＭＯＳＦＥＴがオン状態のとき、矢印１１９に示すように、ソース電極１０９の導電面１０９ｓからソース領域表面１０４ｓの周囲全体に向かって電子を流すことができる。また、導電面１０９ｓとコンタクト領域１０５との接触面積を確保できるので、誘導電流によってチャネルやゲート部分が破壊されることを防止できる。
このようなＭＯＳＦＥＴにおいて、ソース電極１０９は、例えば次のような方法で形成される。
まず、ソース領域１０４およびコンタクト領域１０５が形成された炭化珪素エピタキシャル層１２０の上に導電材料膜（Ｎｉ膜など）を堆積する。続いて、フォトリソグラフィー工程によって導電材料膜のパターニングを行うことにより、導電材料層を形成する。このとき、後に導電面１０９ｓとなる導電材料層下面が、図１８（ｂ）を参照しながら上述したように、ソース領域表面１０４ｓおよびコンタクト領域表面１０５ｓに接するように位置合わせされる。この後、一般的には１０００℃程度の高温で熱処理を行い（Ｐｏｓｔ Ｄｅｐｏｓｉｔｉｏｎ Ａｎｎｅａｌｉｎｇ法）、ソース電極１０９を得る。この方法によると、高温熱処理により、導電材料層とソース領域１０４およびコンタクト領域１０５との界面に反応層が形成されるので、得られたソース電極１０９は、これらの領域１０４、１０５に対して良好なオーミック特性を有する。なお、本明細書における「ソース電極」は、上記界面に形成された反応層を含む導電層であってもよいし、反応層のみから構成されていてもよい。
特開平１１−２６６０１７号公報 Ｓ．Ｈ．Ｒｙｕ ｅｔ ａｌ． Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、Ｖｏｌｓ．４８３−４８５（２００５）ｐｐ．７９７−８００
図１７に示すＭＯＳＦＥＴでは、ソース電極１０９は、上述したように、フォトリソグラフィー工程によって、炭化珪素エピタキシャル層１０２におけるコンタクト領域１０５およびソース領域１０４に対して位置合わせされる。一般的に、フォトリソグラフィー工程では、寸法シフトや合わせずれが発生するおそれがある。
このうち、「寸法シフト」は、ソース電極１０９の平面サイズが設計値からずれることを指し、フォトリソグラフィー工程で使用するフォトマスクの寸法や露光条件などを最適化することによって低減できる。これに対し、「合わせずれ」は、レジスト膜に対してフォトマスクの位置がずれることに起因して、ソース電極１０９の形成位置が設計された位置からずれることを指し、公知の露光装置を使用する限り、これを完全に防止することは極めて困難である。具体的には、コンタクトアライナーを用いる場合には１〜２μｍ、ステッパーを用いる場合には０．１〜０．２μｍ程度の合わせずれが起こり得る。
ソース電極１０９を形成するためのフォトリソグラフィー工程において、このような合わせずれが発生すると、図１８（ｂ）に示すような位置にソース電極１０９の導電面１０９ｓを配置できなくなる。
本発明者らは、ソース電極１０９の合わせずれが生じた場合におけるＭＯＳＦＥＴ特性について検討を行ったので、以下に説明する。
図１９（ａ）および（ｂ）は、それぞれ、図１８（ａ）および（ｂ）に示すように設計されたＭＯＳＦＥＴにおいて、ソース電極１０９の合わせずれが生じた場合の、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面模式図、および炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。
図示するように、ソース電極１０９の導電面１０９ｓが右方向（ｘ方向）にΔｘずれて、導電面１０９ｓの端部がコンタクト領域表面１０５ｓの上に配置されると、ソース領域表面１０４ｓにおけるコンタクト領域表面１０５ｓの左側に位置する部分は導電面１０９ｓに接触しなくなる。そのため、図１９（ｂ）に示すように、ソース領域表面１０４ｓには、ソース電極１０９からの電子の流れない領域Ｘが生じてしまう。ここでいう「電子の流れない領域Ｘ」は、ソース領域表面１０４ｓにおける他の領域に比べて、電子の流れにくい領域を指し、他の領域よりも少ない量の電子が流れてもかまわない。ソース領域１０４の抵抗は抵いので、ソース電極１０９から流れる電子の一部は、矢印１２２に示すように回り込んでソース領域表面１０４ｓの左端部に到達するが、ソース領域表面１０４ｓの左端部の中心付近Ｘａには電子が流れない。一般的に、ソース領域表面１０４ｓの外周エッジの長さは、ＭＯＳＦＥＴのユニットセルにおいて、トランジスタ特性を規定するパラメータの１つである「ゲート幅」に相当するが、この長さが変わらなくても、ソース領域表面１０４ｓの端部に電子が流れない部分Ｘａが存在すると、実効的にゲート幅が小さくなったと同様の効果が発生する。従って、オン抵抗が増大するので、オン電流が低減する。なお、ここでは、導電面１０９ｓがｘ方向にずれる場合について説明したが、導電面１０９ｓが−ｘ方向、または、ｘ方向に直交するｙ方向や−ｙ方向にずれる場合でも同様である。
このように、図１７に示すＭＯＳＦＥＴでは、合わせずれが大きくなるとオン抵抗が増大し、ＭＯＳＦＥＴ特性を低下させるという問題があった。また、ＭＯＳＦＥＴの製品間で、合わせずれに起因するオン抵抗のばらつきが生じ、高い信頼性が得られないという問題もあった。
本発明は、上記事情に鑑みてなされたものであり、その目的は、半導体層表面に形成されたｎ型およびｐ型の半導体領域と、これらの半導体領域に接触する導電面を有する導電体とを備えた半導体素子において、導電面と上記半導体領域との位置合わせにズレが生じた場合であっても、このようなズレに起因する素子特性の低下を抑制することにある。
本発明の半導体素子は、半導体層と、前記半導体層の表面に形成された第１導電型半導体領域と、前記半導体層の前記表面において、前記第１導電型半導体領域の周囲に形成された第２導電型半導体領域と、前記第１導電型半導体領域および第２導電型半導体領域に接触する導電面を有する導電体とを備えた半導体素子であって、前記半導体層は炭化珪素を含み、前記第１導電型半導体領域および前記導電面のうち少なくとも一方は円ではなく、前記第１導電型半導体領域および前記導電面は、前記導電面と前記第１導電型半導体領域との間の位置合わせのズレ量がゼロから前記導電面の幅の１／３まで増加するに従って、前記導電面の輪郭のうち前記第１導電型半導体領域を横切る部分の長さがなめらかに変化する形状をそれぞれ有する。
ある好ましい実施形態において、前記導電面および前記第１導電型半導体領域は四角形であり、前記導電面は、前記第１導電型半導体領域の辺に対して３０度以上６０度以下の角度をなす辺を有する。
前記導電面および前記第１導電型半導体領域は正方形であってもよい。
前記導電面の辺と、前記第１導電型半導体領域の辺とのなす角度は略４５度であってもよい。
前記第１導電型半導体領域の各頂点は、前記導電面の対応する辺に重なっていてもよい。
ある好ましい実施形態において、前記導電面と前記第１導電型半導体領域との間の位置合わせのズレ量がゼロから前記導電面の幅の１／３まで増加するに従って、前記導電面の輪郭のうち前記第１導電型半導体領域を横切る部分が複数存在し、前記複数の横切る部分のそれぞれの長さがなめらかに変化する形状をそれぞれ有する。
ある好ましい実施形態において、前記導電面および前記第１導電型半導体領域は四角形であり、前記導電面には前記第１導電型半導体領域が複数配置されており、前記導電面は、前記複数の第１導電型半導体領域の辺に対して３０度以上６０度以下の角度をなす辺を有する。
前記導電面は長方形であり、前記複数の第１導電型半導体領域は、前記長方形の長辺に平行な方向に沿って配列されていてもよい。
前記複数の第１導電型半導体領域は正方形であってもよい。
前記導電面の辺と、前記第１導電型半導体領域の辺とのなす角度は略４５度であってもよい。
各第１導電型半導体領域における少なくとも１つの頂点は、前記導電面の対応する辺に重なっていてもよい。
ある好ましい実施形態において、前記導電面は四角形であり、前記第１導電型半導体領域は、間隔を空けて配置された複数の正方形部分と、隣接する正方形部分を接続する接続部分とを有しており、前記導電面は、前記第１導電型半導体領域における前記複数の正方形部分の辺に対して３０度以上６０度以下の角度をなす辺を有する。
前記導電面は長方形であり、前記第１導電型半導体領域における前記複数の正方形部分は、前記長方形の長辺に平行な方向に沿って配列され、前記接続部分は、前記隣接する正方形部分の対向する頂点を接続していてもよい。
前記第１導電型半導体領域における各正方形部分の少なくとも１つの頂点は、前記導電面の対応する辺に重なっていてもよい。
上記半導体素子は、前記第１導電型半導体領域に電気的に接続され、かつ、前記半導体層の表面において前記第２導電型半導体領域を包囲する第１導電型ウェル領域と、前記半導体層の一部を覆うゲート絶縁膜と、前記ゲート絶縁膜によって前記半導体層から絶縁されたゲート電極と、前記導電体と電気的に接続された上部配線電極と、前記基板の裏面に形成されたドレイン電極とをさらに備えていてもよい。
本発明の半導体素子の製造方法は、（Ａ）第１の注入マスクを用いて、炭化珪素を含む半導体層に対して第１導電型の不純物を注入することにより、前記半導体層の表面に第１導電型半導体領域を形成する工程と、（Ｂ）第２の注入マスクを用いて、前記半導体層に対して第２導電型の不純物を注入することにより、前記半導体層の表面に第２導電型半導体領域を形成する工程と、（Ｃ）導電面を有する導電体を設ける工程とを包含し、前記工程（Ａ）および（Ｂ）によって、前記第１導電型半導体領域の周囲に前記第２導電型半導体領域が位置する構造が形成され、前記工程（Ｃ）は、前記導電面が前記第１導電型半導体領域および第２導電型半導体領域に接触するように、前記導電面と前記第１導電型半導体領域との間の位置合わせを行う工程を含んでおり、前記第１導電型半導体領域および前記導電面のうち少なくとも一方は円ではなく、前記第１導電型半導体領域および前記導電面は、前記導電面と前記第１導電型半導体領域との間の位置合わせのズレ量がゼロから前記導電面の幅の１／３まで増加するに従って、前記導電面の輪郭のうち前記第１導電型半導体領域を横切る部分の長さがなめらかに変化する形状をそれぞれ有する。
本発明によると、半導体層表面に形成されたｎ型およびｐ型の半導体領域と、これらの半導体領域に接触する導電面を有する導電体とを備えた半導体素子において、導電面と上記半導体領域との位置合わせにズレが生じた場合であっても、このようなズレによる特性低下を抑えることができるので、一定の素子特性を確保できる。
特に、本発明を縦型ＭＯＳＦＥＴに適用すると、フォトリソグラフィーを用いて半導体層上にソース電極を形成する際に、半導体層表面に形成されたコンタクト領域とソース電極との位置合わせにズレが生じた場合であっても、ゲート幅が実質的に低減されることを抑制できるため、位置合わせのズレに起因するオン抵抗やオン電流の低下を抑制できる。また、製品間におけるオン抵抗のばらつきを低減できるので有利である。
さらに、本発明によると、製造プロセスを複雑にすることなく、上記のような半導体素子を製造できる。
縦型ＭＯＳＦＥＴなどの半導体素子は、半導体層と、半導体層表面に形成された導電型の異なる半導体領域（ｎ型半導体領域およびｐ型半導体領域）と、これらの半導体領域に対してオーミック接触を形成する導電体とを備えている。このような半導体素子を作製する際、公知のフォトリソグラフィーを用いて導電体を形成しようとすると、前述したように、ｎ型およびｐ型半導体領域と導電体との間の位置合わせにズレ（合わせずれ）が生じてしまい、オン抵抗の増大などの素子特性の低下を引き起こすおそれがある。
そこで、本発明者らは、導電体におけるｎ型およびｐ型半導体領域に接する面（導電面）の形状と、半導体層表面におけるｎ型およびｐ型半導体領域の形状とに着目し、合わせずれが生じた場合であっても、合わせずれのない場合と略同等の特性が得られるような半導体素子の構成を検討し、以下のような知見を得た。
再び、図１９（ｂ）を参照する。ソース領域表面１０４ｓに生じる電子が流れない領域Ｘの面積は、導電面１０９ｓの輪郭のうちｐ+型コンタクト領域１０５ｓを横切る部分の長さＺに依存する。すなわち、上記長さＺが大きいほど、ソース領域表面１０４ｓに生じる電子が流れない領域Ｘの面積が増大し、これに伴って、ソース領域表面１０４ｓの端部に部分的に電子が流れなくなるので（Ｘａ＞０）、実効的なゲート幅に与える影響が大きくなる。従って、合わせずれが生じた場合であっても、上記長さＺを小さく抑えることができれば、合わせずれに起因する素子特性の低下を抑制できると考えられる。
本発明は、上記知見に基づいてなされたものであり、ある好ましい実施形態において、ソース電極の導電面およびコンタクト領域表面は、導電面とコンタクト領域との間の位置合わせのズレ量が増加するに従って、導電面の輪郭のうちコンタクト領域を横切る部分の長さＺがなめらかに変化する形状をそれぞれ有している。
このような構成により、後で詳しく説明するように、合わせずれが生じた場合であっても、導電面とソース電極およびコンタクト領域との接触面積を確保しつつ、長さＺを従来よりも大幅に小さくできるので、一定の素子特性を確保できる。
ここで、導電面とコンタクト領域との実際のズレ量は、例えば導電面の幅の１／３以下であるため、長さＺは、少なくともズレ量がゼロから導電面の幅の１／３まで増加するに従ってなめらかに変化すれば、上述した効果を得ることができる。
本明細書において、「長さＺがなめらかに変化する」とは、導電面とコンタクト領域とが所定の方向ｘにずれるときのズレ量をΔｘ、この方向に直交する方向ｙにずれるときのズレ量をΔｙとすると、ズレ量Δｘ、Δｙをパラメータとする長さＺを表す関数Ｚ（Δｘ，Δｙ）がズレ量に応じて連続的に変化することを意味する。従って、関数Ｚ（Δｘ，Δｙ）がズレ量の変化に伴って不連続に変化しなければ良く、例えば長さＺがズレ量に対して直線状に（一定の割合で）または曲線状に増加あるいは減少する場合のみでなく、ズレ量に応じて長さＺが変化しない部分がある場合や、ズレ量が増加するにつれて長さＺが増加した後、ある点から長さＺが一定となったり、減少に転じる場合も広く含む（単調増加または単調減少）。なお、導電面が正方形または長方形の場合には、互いに直交する２辺に平行な方向をそれぞれｘ方向、ｙ方向とし、それらの方向におけるズレ量をそれぞれΔｘ、Δｙとする。
なお、導電面に対するコンタクト領域の面積の割合が非常に小さく、ズレ量がゼロから導電面の幅の１／３まで増加しても、上記長さＺがゼロのままであれば、合わせずれによる素子特性の低下を防止できる。しかしながら、このような場合では、合わせずれの量にかかわらず、コンタクト領域とソース電極との十分な接触面積を確保できないので、コンタクト領域とソース電極間の接触抵抗を小さくすることができず、寄生バイポーラトランジスタがＯＮしやすくなって素子が破壊しやすくなる不具合を生じる。従って、導電面の中央付近にコンタクト領域を配置する場合には、コンタクト領域の面積は導電面の１／９以上であることが必要である。また、ズレ量が導電面の幅１／３のときの長さＺは、ズレ量がゼロのときの長さＺよりも大きいことが好ましい。
本発明による半導体素子では、ソース電極の導電面およびコンタクト領域表面が上記のような形状をそれぞれ有するように設計されていればよく、導電面とコンタクト領域との間にプロセス上の合わせずれが生じていてもかまわない。なお、本明細書では、「半導体素子」は、縦型ＭＯＳＦＥＴに限定されず、半導体層を用いて形成された素子を広く含むものとする。
（第１の実施形態）
以下、図面を参照しながら、本発明による半導体素子の第１の実施形態を説明する。本実施形態の半導体素子は、炭化珪素を用いた縦型ＭＯＳＦＥＴである。
本実施形態の半導体素子は、半導体層と、半導体層に電気的に接続されたソース電極およびドレイン電極と、半導体素子をオン状態とオフ状態との間でスイッチングするために用いられるゲート電極とを備えたユニットセルから構成されており、典型的には複数のユニットセルが配列された構造を有している。ここでは、略四角形の平面形状を有する複数のユニットセルから構成された半導体素子を例に説明する。
図１（ａ）および（ｂ）は、それぞれ、本実施形態におけるユニットセルを示す断面模式図、および複数のユニットセルの配列状態を説明するための平面図である。
図１（ａ）に示すユニットセル１００は、基板１１、基板１１の表面に形成された半導体層１０、半導体層１０と電気的に接続されたソース電極１９、半導体層１０の少なくとも一部を覆うゲート電極１８、および、基板１１の裏面に電気的に接続されたドレイン電極２１を備える。半導体層１０とゲート電極１８との間には、チャネル層１６およびゲート絶縁膜１７がこの順で形成されている。
基板１１は炭化珪素からなるｎ型半導体基板であり、例えば４Ｈ−ＳｉＣからなり、（０００１）Ｓｉ面より数度（オフ角）傾けてステップ密度を増大させた表面を有するオフカット基板である。
半導体層１０は、例えば、基板１１の上に形成された炭化珪素エピタキシャル層である。半導体層１０は、ユニットセル毎に離間して形成されたｐ型ウェル領域１３と、半導体層１０のうちｐ型ウェル領域１３が形成されていない部分から構成されるｎ型ドリフト領域１２とを有している。ｐ型ウェル領域１３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１４と、ｐ型ウェル領域１３に電気的に接続され、ｐ型ウェル領域１３よりも高い濃度でｐ型不純物を含むｐ+型コンタクト領域１５とが形成されている。
チャネル層１６は、例えば４Ｈ−ＳｉＣからなるｎ型のエピタキシャル層であり、隣接するｐ型ウェル領域１３を接続し、かつ、ｎ型ソース領域１４に接するように設けられている。
ソース電極１９は、ｎ型ソース領域１４とｐ+型コンタクト領域１５との両方に接触する導電面１９ｓを有しており、これらの領域１４、１５に対してオーミック接触を形成している。各ユニットセルにおけるソース電極１４は、上部配線電極２３によって並列接続されている。また、上部配線電極２３とゲート電極１８とは層間絶縁膜２２によって電気的に分離されている。
各ユニットセル１００は、図１（ｂ）に示すように２次元的に配列され、必要に応じて配線パッドや終端構造が付加されて、縦型ＭＯＳＦＥＴを構成する。
本実施形態では、ソース電極１９と、ｎ型ソース領域１４およびｐ+型コンタクト領域１５とは、以下に説明するような形状を有するように設計されている。
図２（ａ）および（ｂ）は、ソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４の構成を説明するための図であり、図２（ａ）は、図２（ｂ）および（ｃ）におけるＩＩ−ＩＩ’線に沿った断面模式図、図２（ｂ）は、ソース領域表面１４ｓ、コンタクト領域表面１５ｓ、および、半導体層の表面１０ｓに配置されるソース電極１９の導電面１９ｓを例示する平面図である。また、図２（ｃ）は、ソース領域表面１４ｓおよびコンタクト領域表面１５ｓを例示する平面図である。
本実施形態では、半導体層の表面１０ｓにおいて、ｐ+型コンタクト領域表面１５ｓは正方形（一辺の長さ：例えば２．１μｍ）であり、四角形の輪郭を有するｎ型ソース領域表面（一辺の長さ：例えば５．６μｍ）１４ｓによって包囲されている。ｐ+型コンタクト領域表面１５ｓの各辺は、ｎ型ソース領域表面１４ｓの輪郭と平行にならないように配置されている。また、ソース電極１９の導電面１９ｓは、コンタクト領域表面１５ｓよりも一回り大きい正方形（一辺の長さ：例えば３μｍ）であり、コンタクト領域表面１５ｓを覆うように配置されている。ここでは、導電面１９ｓの各辺は、ｎ型ソース領域表面１４ｓの対応する辺と平行であり、かつ、ｐ+型コンタクト領域１５の各頂点に重なるように配置されている。図示する例では、ｎ型ソース領域表面１４ｓ、導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓは何れも正方形であるが、ｎ型ソース領域表面１４ｓ、導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓは他の四角形であってもよい。例えば、ｎ型ソース領域表面１４ｓおよび導電面１９ｓを長方形とし、ｐ+型コンタクト領域表面１５ｓを菱形としてもよい。
本実施形態におけるソース電極１９、ｎ型ソース領域１４およびｐ+型コンタクト領域１５は、上記のように設計されているため、ソース電極１９とｐ+型コンタクト領域１５との位置合わせにズレ（合わせずれ）が生じた場合でも一定の素子特性を確保できる。この理由を、図面を参照しながら以下に詳述する。
図３（ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが半導体層の表面１０ｓに設計どおりに配置された理想的な場合、図４（ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが設計された位置から右方向にΔｘだけずれて配置された場合を説明するための図であり、図３（ａ）および図４（ａ）はユニットセル１００の一部を示す断面模式図、図３（ｂ）および図４（ｂ）は、半導体層の表面１０ｓにおける平面図である。
図３（ａ）および（ｂ）に示すような理想的な場合、オン状態では、ソース電極１９からの電子は、ｎ型ソース領域１４のうち導電面１９ｓに接する部分からその周囲全体を流れて、チャネル層（図示せず）へ向かう。このとき、ｎ型ソース領域表面１４ｓに亘って電子が流れるので、ゲート幅は実効的に低減されない。
これに対し、図４（ａ）および（ｂ）に示すように、導電面１９ｓが設計された位置から右方向（ｘ方向）にΔｘずれると、ｎ型ソース領域表面１４ｓにおけるｐ+型コンタクト領域表面１５ｓの左側に位置する部分には、ズレ量Δｘの大きさに依存して、ソース電極１９からの電子が流れない領域Ｙが生じる。しかしながら、電子が流れない領域Ｙは、図１９（ａ）および（ｂ）を参照しながら前述した従来の半導体素子における電子が流れない領域Ｘと比べると、極めて小さく抑えられている。例えば、図示する程度のズレ量（Δｘ：０．５μｍ）の場合、電子が流れない領域Ｙはソース領域表面１４ｓの左端部まで達しないため、ソース領域表面１４ｓの左端部全体に電子が流れる。従って、ゲート幅は実効的に低減されないので、図３（ａ）および（ｂ）に示す理想的な場合と略同等のＭＯＳＦＥＴ特性が得られる。なお、ここでは、導電面１９ｓがｘ方向にずれる場合について説明したが、導電面１９ｓが−ｘ方向、または、ｘ方向に直交するｙ方向や−ｙ方向にずれる場合でも同様である。
なお、図１〜図４では、簡単のため半導体層の表面１０ｓは平坦となっているが、実際には、半導体層の表面１０ｓのうちソース電極１９に接触する部分は、半導体層の表面１０ｓにおけるソース電極１９に接触していない部分よりも低くなっている。ソース電極１９は、前述したように、半導体層１０の上に導電材料を堆積した後、高温熱処理を行うことによって形成されている。この方法によって得られるソース電極１９は、半導体層１０における炭化珪素とソース電極１９を構成する導電材料とが反応して形成された反応層を含んでいる。この反応層の下面、すなわちソース電極１９における導電面１９ｓは、反応層形成前の半導体層の表面１０ｓのレベルよりも下に位置するからである。
本実施形態では、ソース電極１９の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓは、導電面１９ｓとｐ+型コンタクト領域１５との間の位置合わせのズレ量Δｘが増加するに従って、導電面１９ｓの輪郭のうちｐ+型コンタクト領域１５を横切る部分の長さＺがなめらかに変化する形状を有していればよく、図示する構成に限定されない。前述したように、上記長さＺが大きいほど電子の流れない領域Ｙの面積が増大し、ソース領域表面１４ｓの端部に部分的に電子が流れなくなるが、導電面１９ｓおよびコンタクト領域１５ｓが上記のように設計されていると、合わせずれが生じた場合でも長さＺの値を小さく抑えることができるので、電子の流れない領域Ｙに起因する実効的なゲート幅の低下を抑制できる。
ここで、図面を参照しながら、合わせずれが生じた場合でも長さＺの値を小さく抑えることができる理由を説明する。
図５（ａ）〜（ｃ）は、本実施形態の半導体素子において、ズレ量Δｘを変化させた場合の導電面１９ｓおよびＰ+型コンタクト領域表面１５ｓを例示する平面図であり、図６（ａ）〜（ｃ）は、図１７〜図１９を参照しながら前述した従来の半導体素子において、ズレ量Δｘを変化させた場合の導電面１０９ｓおよびコンタクト領域１０５ｓを例示する平面図である。なお、図６（ａ）〜（ｃ）に示す従来の半導体素子では、導電面１０９ｓおよびコンタクト領域表面１０５ｓの形状は、それぞれ、本実施形態における導電面１９およびコンタクト領域表面１５ｓの形状と同じとする。すなわち、導電面１０９ｓにおける一辺の長さを３μｍ、コンタクト領域表面１０５ｓにおける一辺の長さを２．１μｍとする。また、図７（ａ）および（ｂ）は、それぞれ、本実施形態および従来の半導体素子において、ズレ量Δｘ、Δｙと、導電面１９ｓ、１０９ｓの輪郭のうちｐ+型コンタクト領域表面１５ｓ、１０５ｓを横切る部分の長さＺとの関係を表すグラフである。
図５（ａ）〜（ｃ）に示すように、本実施形態では、導電面１９ｓとｐ+型コンタクト領域表面１５ｓとの間の位置合わせのズレ量Δｘがゼロから増加するに従って、導電面１９ｓの輪郭のうちｐ+型コンタクト領域表面１５ｓを横切る部分の長さＺはゼロから増加していく。
Δｘと長さＺとの関係をグラフに表すと、図７（ａ）に示す直線７２となり、ズレ量Δｘに対して長さＺが一定の割合でなめらかに増加することがわかる。また、直線７２の傾き（ΔＺ／Δｘ）は２であり、長さＺは緩やかに増加している。なお、このグラフでは、ズレ量Δｘを１．５μｍ（導電面１９ｓの幅の１／２）まで増加させているが、実際のズレ量Δｘはこれよりも小さく、例えば１μｍ（導電面１９ｓの幅の１／３）以下、好ましくは０．５μｍ以下である。なお、ここでは、導電面１９ｓとｐ+型コンタクト領域表面１５ｓとがｘ方向にずれる場合について説明したが、ｘ方向に直交するｙ方向にずれる場合でも、ズレ量Δｙと長さＺとの関係は線７２と同様になる。
これに対し、従来の半導体素子では、図６（ａ）〜（ｃ）に示すように、導電面１０９ｓとコンタクト領域表面１０５ｓとの間の位置合わせのズレ量Δｘをゼロから増加させていくと、Δｘが０．４５μｍに達するまでは、導電面１０９ｓの輪郭はコンタクト領域表面１０５ｓと重ならないので、導電面１０９ｓのうちコンタクト領域表面１０５ｓを横切る部分の長さＺはゼロである。しかし、Δｘが０．４５μｍに達すると、長さＺは不連続に変化し、コンタクト領域表面１０５ｓの１辺の長さと等しくなる（Ｚ＝２．１μｍ）。その後、ズレ量Δｘを１．５μｍ（導電面１９ｓの幅の１／２）まで変化させても、上記長さＺは２．１μｍのまま一定である。ズレ量Δｘと長さＺとの関係をグラフに表すと、図７（ｂ）に示す線７６となる。なお、導電面１０９ｓとｐ+型コンタクト領域表面１０５ｓとがｙ方向にずれる場合でも、ズレ量Δｙと長さＺとの関係は線７６と同様になる。
図７（ａ）および（ｂ）からわかるように、ズレ量Δｘ、Δｙが０．４５μｍ未満では、従来の半導体素子における長さＺはゼロであり、本実施形態の半導体素子における長さＺよりも小さい。しかしながら、本実施形態の半導体素子において、このように小さいズレ量では、長さＺが導電面１９ｓの幅に対して十分に小さく（例えば導電面１９ｓの幅の１／３以下）、ｎ型ソース領域１４のうち導電面１９ｓの左側に位置する部分にも電子が回りこむため、電子の流れない領域Ｙはソース領域表面１４ｓの左端部まで達しないので、実効的なゲート幅は低減されない。従って、ズレ量Δｘ、Δｙが０．４５μｍ未満では、本実施形態の半導体素子および従来の半導体素子は、何れも、合わせずれのない理想的な場合と同等のＭＯＳＦＥＴ特性を確保できる。
一方、ズレ量Δｘ、Δｙが０．４５μｍ以上では、本実施形態の半導体素子における長さＺは、従来の半導体素子における長さＺ（２．１μｍ）以下に抑えられており、電子の流れない領域Ｙが実効的なゲート幅に与える影響が従来よりも低減されることがわかる。
なお、ズレ量Δｘ、Δｙが１．０５μｍを超えると、本実施形態の半導体素子における長さＺが２．１μｍを超えてしまうが、実際のフォトリソグラフィー工程で生じるズレ量は一般的に１．０μｍ以下、好ましくは０．５μｍ以下であるため、このような範囲で長さＺが大きくてもかまわない。
実際のフォトリソグラフィー工程で生じるズレ量Δｘ、Δｙは、フォトリソグラフィーに用いる露光機の精度だけでなく、その他の要因にも影響される。例えば半導体基板の反り、エッチングやエピタキシャル成長等の加工ズレ、基板や膜、マスク等の膨張、収縮、寸法シフト等も要因となる。複数の要因が重なった結果、想定した量よりも大きいズレ（例えば０．５μｍ以上）が発生する場合もあるが、このような場合であっても、ズレ量が導電面の幅の１／２以下、好ましくは１／３以下であれば、本発明を適用することによってオン抵抗を低減できる。
また、例えば装置トラブルや加工条件ズレ等の影響による寸法シフトがあって、導電面１９ｓ、１０９ｓが設計値よりも小さくなることもある。そのような場合には、導電面１９ｓ、１０９ｓに対するコンタクト領域表面１５ｓ、１０５ｓの割合が大きくなり、ズレ量Δｘ、Δｙが小さくても、導電面１９ｓ、１０９ｓと、コンタクト領域表面１５ｓ、１０５ｓとが重なりやすくなるため、本発明を適用することによって、より大きな効果が得られる。
図８は、本実施形態を適用して実際にＭＯＳトランジスタを作製した際のオン抵抗を累積度数でプロットした図である。比較のために、図６（ａ）に示すような構造を有するＭＯＳトランジスタのオン抵抗も図８に示す。図８からわかるように、本実施形態の構造を有するＭＯＳトランジスタのオン抵抗は、メディアン値で約６．０ｍΩｃｍ2であったが、従来のＭＯＳトランジスタのオン抵抗はメディアン値で約６．２ｍΩｃｍ2であり、約０．２ｍΩｃｍ2の差があった。よって、本実施形態を適用することにより、オン抵抗の上昇が約０．２ｍΩｃｍ2抑えられたことを確認した。
本実施形態におけるズレ量Δｘ、Δｙと長さＺとの関係を満足する導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓの形状は、図５（ａ）〜（ｃ）に示す形状に限定されない。図９（ａ）〜（ｈ）は、ソース電極１９の導電面１９ｓ、ソース領域表面１４ｓ、およびｐ+型コンタクト領域表面１５ｓの他の形状を例示する平面図である。これらの例では、いずれも、ソース領域表面１４ｓの形状を四角形（正方形）としているが、ソース領域表面１４ｓの形状は四角形に限定されない。なお、図９（ａ）〜（ｈ）のように設計されていても、実際の半導体素子では、プロセス上の位置合わせのズレによって、導電面１９ｓとｐ+型コンタクト領域表面１５ｓとの配置関係が図示する関係とは多少ずれることがある。本発明においては、このような多少ずれた配置関係のものも発明の範囲に含むものである。
図９（ａ）に示す例では、導電面１９ｓは正方形あるいは長方形、ｐ+型コンタクト領域表面１５ｓは、その各頂点部分が導電面１９ｓの対応する辺からはみ出すように配置された四角形（例えば正方形）である。図９（ｂ）に示す例では、導電面１９ｓは正方形あるいは長方形であり、ｐ+型コンタクト領域表面１５ｓは、その各頂点が導電面１９ｓの対応する辺と重なるように配置された四角形（例えば長方形）である。図９（ｃ）に示す例では、導電面１９ｓは正方形あるいは長方形であり、ｐ+型コンタクト領域表面１５ｓは、導電面１９ｓの内部に位置する四角形であり、ｐ+型コンタクト領域１５における各辺と導電面１９ｓにおける辺とは平行にならないように配置されている。
上述した図９（ａ）〜（ｃ）の例では、導電面１９ｓおよびｐ+型コンタクト領域１５ｓはいずれも正方形あるいは長方形であるが、導電面１９ｓおよびｐ+型コンタクト領域１５ｓは他の四角形であってもよいし、四角形以外の多角形であってもよい。例えば、三角形のｐ＋型コンタクト領域１５ｓや、図９（ｈ）に示すような六角形のｐ+型コンタクト領域１５ｓを設けてもよい。導電面１９ｓおよびｐ+型コンタクト領域の表面１５ｓが多角形（好ましくは四角形）の場合、ｐ+型コンタクト領域の表面１５ｓの各辺が、その辺に近接する導電面１９ｓの辺と平行にならないように配置されていれば、ズレ量Δｘ、Δｙの増加にともなって、導電面１９ｓの輪郭のうちｐ+型コンタクト領域１５ｓを横切る部分の長さＺをなめらかに変化させることができる。好ましくは、ｐ+型コンタクト領域の表面１５ｓの各辺と、導電面１９ｓの対応する辺とのなす角度が３０度以上６０度以下、より好ましくは４０度以上５０度以下である。このように、導電面１９ｓが、ｐ+型コンタクト領域の表面１５ｓの辺に対して３０度以上６０度以下となる辺を有していれば、合わせずれによってｎ型ソース領域１４に生じる電子の流れない領域Ｙの面積をより効果的に低減できる。
図９（ｂ）および（ｄ）に示す例のように、ｐ+型コンタクト領域表面１５ｓおよび導電面１９ｓは、ｐ+型コンタクト領域表面１５ｓの各頂点が導電面１９ｓの対応する辺に重なる形状を有していることが好ましい。すなわち、ｐ+型コンタクト領域表面１５ｓおよび導電面１９ｓは、ｐ+型コンタクト領域表面１５ｓの各頂点が導電面１９ｓの対応する辺に重なることが可能な形状を有していることが好ましく、マスクずれなどにより、実際には対応する辺に重なっていなくてもよい。ｐ+型コンタクト領域表面１５ｓおよび導電面１９ｓが上記のような形状を有していれば、ソース電極１９とｐ+型コンタクト領域１５との接触面積を確保して接触抵抗を小さく抑えつつ、合わせずれによるオン抵抗の増大を抑制できる。
また、図９（ｄ）に示すように、ｐ+型コンタクト領域表面１５ｓにおける各辺とソース領域表面１４ｓの対応する辺とが平行になるようにｐ+型コンタクト領域１５を配置し、導電面１９ｓの辺と、ｐ+型コンタクト領域表面１５ｓの各辺とが４５度の角度をなすように導電面１９ｓを配置しても、同様の効果が得られる。
ソース電極１９の導電面１９ｓやｐ+型コンタクト領域表面１５ｓは円形あるいは楕円形であってもよい。例えば図９（ｅ）に示すように、ｐ+型コンタクト領域表面１５ｓは、四角形の導電面１９ｓに内接する円であってもよい。また、図９（ｆ）および（ｇ）に示すように、導電面１９ｓが円形であり、ｐ+型コンタクト領域表面１５ｓがその円に内接する四角形や楕円形であってもよい。ｐ+型コンタクト領域の表面１５ｓが導電面１９ｓに内接する形状を有してれば、ｐ+型コンタクト領域１５と導電面１９ｓとの接触面積を確保しつつ、合わせずれによりオン抵抗の増大を抑制できるので有利である。なお、ｐ+型コンタクト領域表面１５ｓは、導電面１９ｓに内接する形状を有していなくともよい。
ただし、導電面１９ｓおよびｐ+型コンタクト領域１５ｓのうち少なくとも一方が円形にならないように設計される必要がある。導電面１９ｓとｐ+型コンタクト領域１５ｓとが何れも円形であれば、ｐ+型コンタクト領域１５ｓの輪郭と導電面１９ｓの輪郭とが平行に近くなるので、ズレ量Δｘ、Δｙに対する長さＺの変化量ΔＺが大きくなる。すなわち、横軸をズレ量Δｘ、Δｙ、縦軸を長さＺとするグラフの傾き（ΔＺ／Δｘ、ΔＺ／Δｙ）が大きくなる。その結果、合わせずれによるオン抵抗の増大やばらつきを十分に抑制できず、本発明の効果が得られないからである。
また、導電面１９ｓとｐ+型コンタクト領域１５とは、平行移動および原点を中心とする拡大・縮小を組み合わせることにより一致する形状でないことが好ましい。例えば、導電面１９ｓとｐ+型コンタクト領域１５とが相似な楕円形や三角形であり、回転を伴わず、平行移動および拡大・縮小の組み合わせにより一致するように配置されている場合、ズレ量Δｘ、Δｙの増加に伴って長さＺはなめらかに変化するものの、ズレ量Δｘ、Δｙに対する長さＺの変化量ΔＺが大きくなりやすく、オン抵抗を十分に低減できないおそれがある。これに対し、例えば図２（ｂ）に示すように、導電面１９ｓとｐ+型コンタクト領域表面１５ｓとが何れも正方形で相似の関係にあっても、平行移動および原点を中心とする拡大・縮小を組み合わせることにより一致しないように配置されていれば、Δｘ、Δｙに対する長さＺの変化量ΔＺ（すなわち、図７（ａ）に示す線７２の傾き）を小さく抑えることが可能になり、合わせずれによるオン抵抗の増大やオン抵抗のばらつきを効果的に抑制できるので有利である。
ｐ+型コンタクト領域１５やソース電極１９がフォトリソグラフィーを用いて形成される場合などには、フォトリソグラフィーの解像度の影響により、ｐ+型コンタクト領域表面１５ｓやソース電極１９における導電面１９ｓが設計どおりの形状を有さないことがある。具体的には、それらの形状が四角形となるように設計されていても、実際に形成されると、四角形の角が丸みを帯びることがある。このような場合であっても、本発明におけるズレ量Δｘ、Δｙと長さＺとの関係を満足する形状を有するように設計されていれば、合わせずれによる素子特性の低下を抑制できるので、本発明の範囲内である。
さらに、ｐ+型コンタクト領域表面１５ｓやソース電極１９における導電面１９ｓは、ある特定の方向にずれたときに、上述したズレ量と長さＺとの関係を満足すればよく、あらゆる方向のズレ量に対して長さＺが連続的に変化する必要はない。なお、本実施形態では、複数の方向におけるズレ量（Δｘ、Δｙを含む）と長さＺとが上述した関係を満足することが好ましく、これにより、合わせずれの方向にかかわらず、合わせずれに起因するオン抵抗の増大を抑制できる。
図７（ａ）は、ズレ量Δｘ、Δｙに対して長さＺが線形に増加する例を示したが、ズレ量Δｘ、Δｙと長さＺとの関係は、図７（ａ）に示す例に限定されない。例えば、図９（ａ）に示すような導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓを有する場合には、ズレ量Δｘ、Δｙと長さＺとの関係は、図１０の線Ｂ１に示すようなグラフになる。図９（ｃ）に示すような導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓを有する場合には、図１０の線Ｂ２に示すように、ズレ量Δｘ、Δｙが所定の量以下では長さＺがゼロであり、ズレ量Δｘ、Δｙが所定の量を超えると直線状に増加するグラフとなる。線Ｂ１および線Ｂ２のうち長さＺが増加するときの傾き（ΔＺ／Δｘ、ΔＺ／Δｙ）は何れも２であり、ズレ量Δｘ、Δｙの増加に従って、長さＺは緩やかに増加することがわかる。
また、図９（ｅ）に示すような導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓを有する場合には、図１０の線Ｂ３に示すように、ズレ量Δｘ、Δｙに対して長さＺが曲線状に増加するグラフとなる。従って、グラフの傾き（ΔＺ／Δｘ、ΔＺ／Δｙ）は、ズレ量Δｘ、Δｙに応じて変化し、具体的には、ズレ量がゼロに近いほど大きく、ズレ量が増加するに従って緩やかになる。さらに、図９（ｈ）に示すように、正方形の導電面１９ｓに正六角形のｐ+型コンタクト領域表面１５ｓを配置すると、図１０の線Ｂ４に示すように、ズレ量Δｘに応じて、長さＺが直線状に増加した後、一定となる。線Ｂ４のうち長さＺが直線状に増加する部分の傾きΔＺ／Δｘは２√３（約３．４６）であり、長さＺは緩やかに増加する。このように、導電面１９ｓとコンタクト領域１５ｓの形状および配置によって、長さＺとズレ量Δｘ、Δｙのグラフは種々の形態をとり得る。
上記グラフの傾き（ΔＺ／Δｘ、ΔＺ／Δｙ）は特に限定しないが、ΔＺ／ΔｘおよびΔＺ／Δｙの少なくとも一方が４以下であることが好ましい。これにより、素子特性の低下をより効果的に抑制できる。例えば図９に例示した導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓの形状のうち、図９（ｈ）に示す例のように、導電面１９ｓが、近接するコンタクト領域表面１５ｓの辺に対して３０度の角度をなす辺を有する場合には、ΔＺ／Δｘは２√３となり、４以下である。また、例えば図９（ｃ）に示す例では、図１０の線Ｂ２に示すように、傾きΔＺ／ΔｘおよびΔＺ／Δｙは何れも２である。このように上記傾きΔＺ／ΔｘおよびΔＺ／Δｙが何れも４以下であれば、直交する２方向に沿った合わせずれによる影響を効果的に抑えることができるので有利である。
本実施形態の半導体素子は、例えば以下に説明するような方法で作製できる。
まず、図１１（ａ）に示すように、炭化珪素からなる基板１１の上に、半導体層１０として炭化珪素層を形成する。基板１１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径３インチの４Ｈ−ＳｉＣ基板を用いる。この基板１１の導電型はｎ型で、キャリア濃度は１×１０18ｃｍ-3である。半導体層１０の形成は、加熱炉を用いてＣＶＤ法で行うことができる。ここでは、基板１１の主面上にｎ型の不純物がドープされた炭化珪素層をエピタキシャル成長させる。半導体層１０の厚さは、半導体素子に要求される仕様によって異なるが、例えば５〜１００μｍの範囲内で調整される。また、半導体層１０の不純物濃度は、１×１０14〜１×１０17ｃｍ-3の範囲内で適宜調整される。なお、基板１１と半導体層１０との間に、ｎ型炭化珪素からなるバッファー層を有していてもよい。
次に、図１１（ｂ）に示すように、半導体層１０の選択された領域に第１の不純物イオン注入層（厚さ：例えば１．５μｍ〜２μｍ）１３’を形成する。具体的には、まず半導体層１０の表面に例えばシリコン酸化膜（ＳｉＯ2）からなるマスク層３１を形成する。マスク層３１は、半導体層１０のうち、第１の不純物イオン注入層１３’となる領域を規定する開口部を有している。マスク層３１の形状は、フォトリソグラフィーおよびエッチングによって任意に形成され得る。ここでは、第１の不純物イオン注入層１３’の表面形状が正方形（一辺の長さ：例えば５．６μｍ）となるように、マスク層３１における開口部の形状を設計する。マスク層３１の厚さは、その材料や注入条件によって決定されるが、注入飛程よりも充分に大きく設定することが好ましい。次いで、マスク層３１の上方から、半導体層１０にｐ型の不純物イオン（例えばＡｌイオン）を注入する。イオン注入の際の基板温度は、２００〜１００℃の範囲内で調整されてもよいし、室温であってもよい。イオン注入後、マスク層３１を取り除く。これにより、半導体層１０のうち不純物イオンが注入された領域に第１の不純物イオン注入層１３’が形成される。また、半導体層１０のうち不純物イオンが注入されずに残った領域は、ｎ型ドリフト領域１２となる。
続いて、図１１（ｃ）に示すように、半導体層１０に第２の不純物イオン注入層（厚さ：例えば０．５μｍ〜１μｍ）１４’を形成する。具体的には、まず半導体１０の上に、第１の不純物イオン注入層１３’の表面の一部を露出する開口部を有するマスク層３３を形成する。ここでは、マスク層３３における開口部の形状は、第２の不純物イオン注入層１４’の表面が正方形（一辺の長さ：例えば３μｍ）となるように設計される。マスク層３３は、マスク層３１と同様の材料を用いて同様の方法で形成できる。次いで、マスク層３３の上方から、半導体層１０にｎ型の不純物イオン（例えば窒素イオンやリンイオン）を注入する。イオン注入後、マスク層３３を取り除く。これにより、第１の不純物イオン注入層１３’の内部に第２の不純物イオン注入層１４’が形成される。
さらに、図１１（ｄ）に示すように、半導体層１０に第３の不純物イオン注入層１５’を形成する。第３の不純物イオン注入層１５は、半導体層１０の上に第２の不純物イオン注入層１４’の一部を露出する開口部を有するマスク層３５を形成し、その上方から半導体層１０にｐ型の不純物イオン（例えばアルミニウムイオン）を注入することによって形成される。マスク層３５における開口部の形状は、第３の不純物イオン注入層１５’の表面が、第２の不純物イオン注入層１４’の表面における正方形の各辺に頂点を有する正方形（一辺の長さ：例えば２．１μｍ）となるように設計される。イオン注入後、マスク層３５を取り除く。
続いて、図１１（ｅ）に示すように、第１、第２および第３の不純物イオン注入層１３’、１４’、１５’に対して１５００℃以上の高温で活性化アニールを行い、それぞれｐ型ウェル領域１３、ｎ型ソース領域１４およびｐ+型コンタクト領域１５を形成する。得られたｐ型ウェル領域１３およびｎ型ソース領域１４のキャリア濃度は、前述のイオン注入の際の条件によって決まり、それぞれ１×１０17〜１×１０19ｃｍ-3の範囲内、および１×１０18〜１×１０21ｃｍ-3の範囲内となるように調整されている。また、ｐ+型コンタクト領域１５のキャリア濃度は、ｐ型ウェル領域１３のキャリア濃度よりも高くなるように調整されている。
続いて、図１１（ｆ）に示すように、半導体層１０の上にｎ型の炭化珪素からなるチャネル層１６をエピタキシャル成長によって形成する。チャネル層１６における平均の不純物濃度は、１×１０15〜１×１０18ｃｍ-3の範囲内となるように調整される。チャネル層１６は単層であってもよいし、積層構造を有していてもよい。
この後、図１１（ｇ）に示すように、ゲート絶縁膜１７、ソース電極１９、ドレイン電極２１、ゲート電極１８、層間絶縁膜２２および上部配線電極２３を形成し、半導体素子（縦型ＭＯＳＦＥＴ）１００が得られる。
ゲート絶縁膜１７は、例えば、炭化珪素からなるチャネル層１６の表面を１１００℃の温度で熱酸化することによって形成できる。代わりに、単層あるいは多層の絶縁膜をチャネル層１６の上に堆積することによって形成してもよい。ゲート絶縁膜１７の厚さは２０ｎｍ〜２００ｎｍの範囲内で調整される。ゲート電極１８は、ゲート絶縁膜１７の上に低抵抗のポリシリコン膜や金属膜を形成した後、パターニングを行うことによって形成される。
ソース電極１９は、次のようにして形成できる。ゲート絶縁膜１７およびゲート電極１８を形成した後、ゲート電極１８を覆う層間絶縁膜２２を堆積する。この層間絶縁膜２２に、半導体層１０の表面の一部を露出する開口部を形成する。次いで、この開口部にＮｉなどの導電材料を堆積し、前述したように高温で熱処理を行うことによって、ソース電極１８が得られる。上記熱処理により、半導体層１０における炭化珪素と導電材料とが反応して反応層が形成されるため、得られたソース電極１９は、少なくとも一部に反応層を含んでいる。この反応層により、得られたソース電極１９と、半導体層１０におけるｐ+型コンタクト領域１５およびｎ型ソース領域１４との間に良好なオーミック接触が形成される。なお、この方法でソース電極１９を形成する場合には、ソース電極１９における導電面の形状は、層間絶縁膜２２に形成する開口部の形状によって調整できる。
上部配線電極２３は、層間絶縁膜２２の開口部に形成され、ソース電極１９と電気的に接続される。上部配線電極２３の材料としては、例えばアルミニウムなどが用いられる。ドレイン電極２１は、このプロセス中のどのタイミングで形成されてもよく、例えば基板１１の裏面に金属材料を堆積することによって形成できる。
ソース電極１９の形成方法は、上記の方法に限定されない。例えば、層間絶縁膜２２を形成する前にソース電極１９を形成してもよい。具体的には、半導体層１０を覆う導電膜を形成した後、所定の形状にパターニングし、さらに、１０００℃程度の高温で熱処理を行うことによって形成できる。この方法によると、ソース電極１９の導電面の形状を導電膜に対するパターニングによって制御できるので、微細なサイズの導電面や四角形などの多角形状の導電面をより精確に形成できる。また、この方法でソース電極１９を形成する場合には、ソース電極１９の形成後に、基板表面を覆う層間絶縁膜２２を設ける。層間絶縁膜２２には、ドライエッチングなどの手法を用いて、ソース電極１９の一部を露出する開口部を形成し、この開口部に上部配線電極２３を形成すればよい。
さらに、上記の方法では、マスク層３１を用いてウェル領域１３となる第１の不純物イオン注入層１３’を形成した後に、マスク層３３を用いてソース領域１４となる第２の不純物イオン注入層１４’を形成し、続いて、マスク層３５を用いてｐ+型コンタクト領域１５となる第３の不純物イオン注入層１５’を形成しているが、これらの不純物イオン注入層１３’、１４’、１５’を形成する順序は特に限定されない。例えば、ｐ+型コンタクト領域１５となる第３の不純物イオン注入層１５’を形成した後に、ソース領域１４となる第２の不純物イオン注入層１４’を形成してもよい。
なお、本実施形態の半導体素子の構成は、図１および図２に示す構成に限定されない。例えば、図１および図２に示す構成では、炭化珪素からなるチャネル層１６を半導体層１０の上に形成しているが、図１２に示す半導体素子のように、チャネル層１６を有していなくてもよい。このようなチャネル層１６を有していない構造の場合には、ゲート電極１８に与える電圧によって、ゲート電極下のドリフト領域部分の導電型を反転させることで、チャネルを形成することが可能となる。
（第２の実施形態）
以下、図面を参照しながら、本発明による半導体素子の第２の実施形態を説明する。本実施形態の半導体素子は、炭化珪素を用いた縦型ＭＯＳＦＥＴであり、ストライプ形状のユニットセルから構成されている点で、図１および図２に示す半導体素子と異なっている。ここでは、各ユニットセルが、チャネル内を電子が流れる方向に対して垂直な方向に延びたストライプ形状を有する櫛形のＭＯＳＦＥＴを例に説明する。
図１３（ａ）は、本実施形態におけるユニットセルの一例を示す断面模式図であり、図１３（ｂ）は、本実施形態の半導体素子におけるユニットセルの配列を説明するための上面図である。簡単のため、図１（ａ）および（ｂ）に示す構成要素と同様の構成要素には同じ参照符号を付している。
図示するユニットセル２００は、断面図においては、図１（ａ）に示すユニットセル１００と基本的に同様の構成し、同様に動作するので、説明は省略する。ただし、ユニットセル２００は、チャネル内を電子が流れる方向に対して垂直な方向に延びたストライプ型であり、ユニットセル２００におけるｐ+型コンタクト領域１５、ｎ型ソース領域１４、ソース電極１９などの構成要素も同様のストライプ形状を有している。また、このようなユニットセル２００は、図１３（ｂ）に示すように配列され、必要に応じて配線パッドや終端構造が付加されてＭＯＳＦＥＴを構成している。
図１４（ａ）は、ソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を説明するための、図１４（ｂ）および（ｃ）におけるＸＩＶ−ＸＩＶ’線に沿った模式的な断面図である。図１４（ｂ）は、半導体層の表面１０ｓにおけるソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図である。また、図１４（ｃ）は、半導体層の表面１０ｓにおけるｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓの形状を例示する平面図である。
本実施形態におけるソース電極１９の導電面１９ｓは、図１４（ｂ）に示すように、チャネル内を電子が流れる方向に垂直に延びるストライプ形状（幅：例えば３μｍ）を有し、また、ｐ+型コンタクト領域表面１５ｓは、複数の正方形部分（一辺の長さ：例えば２．１μｍ）から構成されている。これらの正方形部分は、その対角線が導電面１９ｓにおける中心線に沿うように一列に配置されており、好ましくは、これらの正方形における４つの頂点のうち２つの対向する頂点が、導電面１９ｓの輪郭（長辺）に重なる形状を有している。また、ｐ+型コンタクト領域表面１５ｓの周囲にはソース領域表面１４ｓが形成されている。図１４（ｂ）および（ｃ）に示す平面図では、ユニットセルの端部におけるソース領域表面１４ｓやｐ+型コンタクト領域表面１５ｓの形状が省略されているが、ｐ+型コンタクト領域表面１５ｓはソース領域表面１４ｓによって取り囲まれていてもよいし、２つのストライプ形状のソース領域表面１４ｓによって挟まれているだけでもよい。言い換えれば、半導体層の表面１０ｓにおいて、ｐ+型コンタクト領域１５とウェル領域１３との間にソース電極１４が存在していればよい。本明細書において、「ｐ+型コンタクト領域表面１５ｓの周囲にソース領域表面１４ｓが形成されている」とは、ストライプ型のＭＯＳＦＥＴの場合、ｐ+型コンタクト領域表面１５ｓがソース領域表面１４ｓによって取り囲まれている場合のみでなく、ソース領域表面１４ｓに挟まれている場合も含む。
本実施形態におけるソース電極１９の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓは、前述の実施形態と同様に、導電面１９ｓとｐ+型コンタクト領域表面１５ｓとの間の位置合わせのズレ量（チャネル方向に沿ったズレ量）Δｘが増加するに従って、導電面１９ｓの輪郭のうちｐ+型コンタクト領域１５における各正方形部分を横切る部分の長さＺがなめらかに変化する形状を有している。従って、ソース電極１９とｐ+型コンタクト領域１５との位置合わせにズレが生じた場合に、上記長さＺを従来よりも小さく抑えることができるので、ソース領域表面１４ｓの端部に電子の流れない部分が生じることを大幅に低減できる。その結果、合わせずれの有無に関らず、実効的なゲート幅およびオン電流を確保できる。また、合わせずれによるオン抵抗のばらつきを低減できる。
さらに、本実施形態では、導電面１９ｓの全面積の１／２がｐ+型コンタクト領域表面１５ｓ、残りの１／２がソース領域表面１４ｓと接するように設計されており、ソース電極１９とｐ+型コンタクト領域表面１５ｓおよびソース領域表面１４ｓのそれぞれとの十分な接触面積を確保できる。よって、オン抵抗を低く抑えつつ、誘導電流による素子破壊を低減できる。
本実施形態における導電面１９ｓおよびコンタクト領域１５ｓの形状は図１２に示す例に限定されない。単一の導電面１９ｓに、チャネル方向と直交する方向に沿って、複数のコンタクト領域１５ｓが間隔を空けて一列に配列されていてもよいし、これらのコンタクト領域１５ｓの一部または全部が接続されていてもよい。あるいは、コンタクト領域１５ｓは、チャネル方向に垂直に延びたストライプ状の導電面１９ｓに配列された複数の部分（主コンタクト部分）を有し、これらの全部または一部が、主コンタクト部分よりも幅の小さい部分（接続部分）によって接続されていてもよい。
図１５（ａ）〜（ｆ）は、ソース領域表面１４ｓ、ソース電極１９の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓの他の形状を例示する平面図である。これらの例でも、図１４（ａ）〜（ｃ）に示す形状と同様に、導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓは、位置合わせのズレ量Δｘが増加するに従って長さＺがなめらかに変化する形状を有するので、合わせずれによる素子特性の低下を抑制できる。
図１５（ａ）に示す例では、半導体層表面に、正方形あるいは菱形のｐ+型コンタクト領域表面１５ｓが間隔を空けて配列されている。上記正方形あるいは菱形は、対向する２頂点が導電面１９ｓの輪郭（長辺）に重なるような形状を有している。図１５（ｂ）に示す例では、ｐ+型コンタクト領域表面１５ｓは、間隔を空けて一列に並べられた正方形あるいは菱形部分と、隣接する正方形あるいは菱形部分の間に形成され、これらを接続する接続部分とから構成されている。正方形あるいは菱形部分は、その対角線が導電面１９ｓの中心線に沿うように配置されている。接続部分は、隣接する正方形あるいは菱形部分の対向する頂点を接続するように形成されている。また、接続部分の幅は、ズレ量Δｘが導電面１９ｓの幅（チャネル方向に沿った幅）の１／３まで増加しても、導電面１９ｓの輪郭が接続部分を横切らないように、導電面１９ｓの幅の１／３未満となるように設計されている。図１５（ｃ）に示す例では、導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓ形状は、図１４（ａ）〜（ｃ）を参照しながら説明した形状と同様であるが、ｐ+型コンタクト領域表面１５ｓにおける頂点部分が導電面１９ｓの長辺からはみ出すように配置されている点で異なる。図１５（ｄ）に示す例では、菱形のｐ+型コンタクト領域表面１５ｓが一列に配列されている。この菱形は、導電面１９ｓの延びている方向に沿って細長く延び、また、その対向する２頂点が導電面１９ｓの長辺に重なるように配置されている。図１５（ｅ）に示す例では、円形のｐ+型コンタクト領域表面１５ｓが連結して配列されている。図１５（ｆ）に示す例では、ｐ+型コンタクト領域表面１５ｓは、間隔を空けて配列された楕円部分と、隣接する楕円部分の間に形成され、これらを接続する接続部分とから構成されている。
本実施形態のように、チャネル方向に垂直に延びるストライプ状の導電面１９ｓを有する場合には、単一の導電面１９ｓに対して、複数のコンタクト領域１５ｓ、あるいは、複数の主コンタクト部分（図１５（ｂ）に示す正方形部分や図１５（ｅ）に示す円形部分）が配置される。このような例では、ズレ量Δｘが増加すると、単一の導電面１９ｓの輪郭は、複数箇所で各コンタクト領域１５ｓまたは各主コンタクト部分を横切る。このとき、導電面１９ｓの輪郭が横切る部分は複数個存在し、複数の横切る部分のそれぞれの長さＺは、ズレ量Δｘが増加するに従ってなめらかに変化することが好ましい。
本実施形態でも、ある特定の方向（ここではチャネル方向）に沿ったズレ量Δｘと長さＺとが上述した関係を満足すればよく、あらゆる方向のズレ量に対して長さＺが連続的に変化する必要はない。
本実施形態でも、前述の実施形態と同様に、導電面１９ｓにおける辺（長方形の導電面１９ｓの場合にはその長辺）と、複数のコンタクト領域１５ｓまたは主コンタクト部分における辺とは、３０度以上６０度以下の角度をなすことが好ましい。より好ましくは、複数のコンタクト領域１５ｓまたは主コンタクト部分は正方形であり、導電面１９ｓの辺と、複数のコンタクト領域１５ｓまたは主コンタクト部分における辺とのなす角度は略４５度である。これにより、ズレ量Δｘに対する長さＺの変化量ΔＺを小さくできるので、合わせずれによるオン抵抗の増大を効果的に抑制できる。
さらに、各コンタクト領域１５ｓまたは各主コンタクト部分が多角形の場合には、その少なくとも１つの頂点は、導電面１９ｓの対応する辺に重なるように設計されていることが好ましい。これにより、ソース電極とｐ+型コンタクト領域１５ｓとの接触面積を確保して接触抵抗を小さく抑えつつ、合わせずれによるオン抵抗の増大を抑制できる。
なお、図１５（ａ）〜（ｆ）に示すように設計されていても、実際の半導体素子では、プロセス上の位置合わせのズレによって、導電面１９ｓとｐ+型コンタクト領域表面１５ｓとの配置関係が図示する関係とは多少ずれることがある。本発明においては、このような多少ずれた配置関係のものも発明の範囲に含むものである。もちろん、導電面１９ｓとｐ+型コンタクト領域１５ｓとの合わせズレがほとんどなく、導電面１９ｓの輪郭とｐ+型コンタクト領域（第１導電型半導体領域）１５ｓの輪郭とが交差していない場合であっても、発明の範囲に含まれる。
本実施形態の半導体素子の構成は、図１３（ａ）および（ｂ）に示す構成に限定されない。例えば、図１３（ａ）および（ｂ）に示す半導体素子では、炭化珪素からなるチャネル層１６を半導体層１０の上に形成しているが、図１６に示す半導体素子のように、チャネル層１６を有していなくてもよい。このようなチャネル層１６を有していない構造の場合には、ゲート電極１８に与える電圧によって、ゲート電極下のドリフト領域部分の導電型を反転させることで、チャネルを形成することが可能となる。
上記第１および第２の実施形態では、基板１１として４Ｈ−ＳｉＣ基板を用いたが、他の結晶面や他のポリタイプのＳｉＣ基板を用いてもよい。例えば、基板１１としてＳｉ基板を用い、半導体層１０として、立方晶系の結晶型を有する３Ｃ−ＳｉＣをヘテロエピタキシャル成長させることもできる。また、基板１１として４Ｈ−ＳｉＣ基板を用いる場合には、そのＳｉ面に半導体層１０を形成し、Ｃ面にドレイン電極２１を形成してもよいし、Ｃ面に半導体層１０、Ｓｉ面にドレイン電極２１を形成してもよい。
また、上記第１および第２の実施形態では、ウェル領域１３とソース電極１９との間の抵抗を低くするために、ｐ+型コンタクト領域１５のキャリア濃度をウェル領域１３のキャリア濃度よりも高めているが、ウェル領域１３のキャリア濃度が十分に高ければ、高濃度のｐ+型コンタクト領域１５を形成する必要がない。その場合、図１１（ｄ）を参照しながら上述したようなマスク層３５を用いたイオン注入工程を行わず、ｐ+型コンタクト領域１５のキャリア濃度とウェル領域１３のキャリア濃度とを等しくてもよい。
さらに、半導体層１０は、炭化珪素を含んでいる。炭化珪素は、ｐ型やｎ型を付与するドーパントが熱拡散しにくい半導体材料であるため、炭化珪素を用いて半導体層１０を形成すると、以下のような利点がある。
まず、半導体層１０として、ドーパントが容易に熱拡散するＳｉ層を用いる場合を考える。Ｓｉ層に不純物イオンを注入して不純物イオン注入領域を形成した後に活性化アニールを行うと、Ｓｉ中の不純物イオンの拡散速度は高いため、活性化アニールの熱エネルギーによって不純物イオンはＳｉ層中で熱拡散する。従って、不純物イオン注入領域の形状を活性化アニール後も維持することができないので、ｐ+型コンタクト領域表面１５ｓの形状を制御することは極めて困難である。これに対し、半導体層１０として、ドーパントが熱拡散しにくい炭化珪素層を用いると、半導体層１０における不純物イオンの拡散速度は低いので、半導体層１０に形成された不純物イオン注入領域の形状を、活性化アニール後も維持することができる。よって、例えばイオン注入の際に用いるマスク形状などによって、微細なコンタクト領域の表面形状を制御することができる。
本発明によると、半導体層表面に形成されたｐ型およびｎ型の半導体領域と、これらの半導体領域に接触する導電体とを備えた半導体素子において、半導体領域と導電体との間の位置合わせにズレが生じた場合であっても、このようなズレに起因するオン抵抗の低下を抑制できる。また、オン抵抗のばらつきを低減できるので、半導体素子の信頼性を高めることができる。
本発明は、ｐ型半導体領域およびｎ型半導体領域に接する導電体を備えた半導体素子、例えば縦型ＭＯＳＦＥＴに広く適用できる。特に、フォトリソグラフィーによる合わせずれが大きく影響するような微細なサイズの半導体素子に好適に適用される。例えば、ソース電極の幅が５μｍ以下、より好ましくは３μｍ以下であるユニットセルから構成された半導体素子に適用すると有利である。
（ａ）および（ｂ）は、それぞれ、本発明による第１の実施形態におけるユニットセルを示す断面模式図、および複数のユニットセルの配列状態を説明するための平面図である。 （ａ）は、第１の実施形態におけるソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を示す断面模式図であり、（ｂ）は、ソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図であり、（ｃ）は、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図である。 （ａ）および（ｂ）は、ソース電極１９の導電面１９ｓがｐ+型コンタクト領域表面１５ｓおよびソース領域表面１４ｓの上に設計どおりに配置された理想的な場合を説明するための図であり、（ａ）は、ユニットセル１００の一部を示す断面模式図、（ｂ）は、半導体層の表面１０ｓにおける平面図である。 （ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが設計された位置から右方向にΔｘだけずれて配置された場合を説明するための図であり、（ａ）は、ユニットセル１００の一部を示す断面模式図、（ｂ）は、半導体層の表面１０ｓにおける平面図である。 （ａ）〜（ｃ）は、第１の実施形態の半導体素子において、ズレ量Δｘを変化させた場合の導電面１９ｓおよびＰ+型コンタクト領域表面１５ｓの配置を例示する図である。 （ａ）〜（ｃ）は、従来の半導体素子において、ズレ量Δｘを変化させた場合の導電面１０９およびコンタクト領域１０５の形状を例示する図である。 （ａ）および（ｂ）は、それぞれ、第１の実施形態および従来の半導体素子における、ズレ量Δｘ、Δｙと導電面１９ｓ、１０９の輪郭のうちｐ+型コンタクト領域１５、１０５を横切る部分の長さＺとの関係を表すグラフである。 第１の実施形態および従来の半導体素子におけるオン抵抗の累積度数分布を示す図である。 （ａ）〜（ｈ）は、第１の実施形態におけるソース領域表面１４ｓ、ソース電極１９の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓの他の形状を例示する平面図である。 本実施形態におけるズレ量Δｘ、Δｙと長さＺとの関係の他の例を示すグラフである。 （ａ）〜（ｇ）は、第１の実施形態の半導体素子を作製する方法を説明するための工程断面図である。 本発明による第１の実施形態における他のユニットセルを示す断面模式図である。 （ａ）および（ｂ）は、それぞれ、本発明による第２の実施形態におけるユニットセルを示す断面模式図、および複数のユニットセルの配列状態を説明するための平面図である。 （ａ）は、第２の実施形態におけるソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を示す断面模式図であり、（ｂ）は、ソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図であり、（ｃ）は、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓの形状を例示する平面図である。 （ａ）〜（ｆ）は、第２の実施形態における、ソース領域表面１４ｓ、ソース電極１９の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓの他の形状を例示する平面図である。 本発明による第２の実施形態における他のユニットセルを示す断面模式図である。 従来の炭化珪素を用いた縦型ＭＯＳＦＥＴにおけるユニットセルを示す断面模式図である。 （ａ）は、ユニットセル１０００におけるソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面模式図であり、（ｂ）は、コンタクト領域表面１０５ｓ、ソース領域表面１０４ｓ、およびソース電極１０９の導電面１０９ｓを示す平面図である。 （ａ）および（ｂ）は、それぞれ、ソース電極１０９の合わせずれが生じた場合の、ソース電極１０９の導電面１０９ｓ、ソース領域表面１０４ｓおよびコンタクト領域表面１０５ｓを示す断面図および上面図である。
符号の説明
１１ 基板
１０ 半導体層
１０ｓ 半導体層表面
１２ ｎ型ドリフト領域
１３ ｐ型ウェル領域
１４ ｎ型ソース領域
１４ｓ ｎ型ソース領域表面
１５ ｐ+型コンタクト領域
１５ｓ ｐ+型コンタクト領域表面
１６ チャネル層
１７ ゲート絶縁膜
１８ ゲート電極
１９ ソース電極
１９ｓ 導電面
２１ ドリフト電極
２２ 層間絶縁膜
２３ 上部配線電極
１００、２００ ユニットセル

Claims (16)

  1. 半導体層と、
    前記半導体層の表面に形成された第１導電型半導体領域と、
    前記半導体層の前記表面において、前記第１導電型半導体領域の周囲に形成された第２導電型半導体領域と、
    前記第１導電型半導体領域および第２導電型半導体領域に接触する導電面を有する導電体と
    を備えた半導体素子であって、
    前記半導体層は炭化珪素を含み、
    前記第１導電型半導体領域および前記導電面のうち少なくとも一方は円ではなく、
    前記第１導電型半導体領域および前記導電面は、前記導電面と前記第１導電型半導体領域との間の位置合わせのズレ量がゼロから前記導電面の幅の１／３まで増加するに従って、前記導電面の輪郭のうち前記第１導電型半導体領域を横切る部分の長さがなめらかに変化する形状をそれぞれ有する半導体素子。
  2. 前記導電面および前記第１導電型半導体領域は四角形であり、前記導電面は、前記第１導電型半導体領域の辺に対して３０度以上６０度以下の角度をなす辺を有する請求項１に記載の半導体素子。
  3. 前記導電面および前記第１導電型半導体領域は正方形である請求項２に記載の半導体素子。
  4. 前記導電面の辺と、前記第１導電型半導体領域の辺とのなす角度は略４５度である請求項３に記載の半導体素子。
  5. 前記第１導電型半導体領域は、各頂点が導電面の対応する辺に重なる形状を有している請求項２に記載の半導体素子。
  6. 前記導電面と前記第１導電型半導体領域との間の位置合わせのズレ量がゼロから前記導電面の幅の１／３まで増加するに従って、前記導電面の輪郭のうち前記第１導電型半導体領域を横切る部分が複数存在し、前記複数の横切る部分のそれぞれの長さがなめらかに変化する形状をそれぞれ有する請求項１に記載の半導体素子。
  7. 前記導電面および前記第１導電型半導体領域は四角形であり、前記導電面には前記第１導電型半導体領域が複数配置されており、前記導電面は、前記複数の第１導電型半導体領域の辺に対して３０度以上６０度以下の角度をなす辺を有する請求項６に記載の半導体素子。
  8. 前記導電面は長方形であり、前記複数の第１導電型半導体領域は、前記長方形の長辺に平行な方向に沿って配列されている請求項７に記載の半導体素子。
  9. 前記複数の第１導電型半導体領域は正方形である請求項８に記載の半導体素子。
  10. 前記導電面の辺と、前記第１導電型半導体領域の辺とのなす角度は略４５度である請求項９に記載の半導体素子。
  11. 各第１導電型半導体領域は、少なくとも２つの頂点が導電面の対応する辺に重なる形状を有している請求項７に記載の半導体素子。
  12. 前記導電面は四角形であり、前記第１導電型半導体領域は、間隔を空けて配置された複数の正方形部分と、隣接する正方形部分を接続する接続部分とを有しており、
    前記導電面は、前記第１導電型半導体領域における前記複数の正方形部分の辺に対して３０度以上６０度以下の角度をなす辺を有する請求項６に記載の半導体素子。
  13. 前記導電面は長方形であり、前記第１導電型半導体領域における前記複数の正方形部分は、前記長方形の長辺に平行な方向に沿って配列され、前記接続部分は、前記隣接する正方形部分の対向する頂点を接続している請求項１２に記載の半導体素子。
  14. 前記第１導電型半導体領域における各正方形部分は、少なくとも２つの頂点が前記導電面の対応する辺に重なる形状を有している請求項１３に記載の半導体素子。
  15. 前記第１導電型半導体領域に電気的に接続され、かつ、前記半導体層の表面において前記第２導電型半導体領域を包囲する第１導電型ウェル領域と
    前記半導体層の一部を覆うゲート絶縁膜と、
    前記ゲート絶縁膜によって前記半導体層から絶縁されたゲート電極と、
    前記導電体と電気的に接続された上部配線電極と、
    前記基板の裏面に形成されたドレイン電極と
    をさらに備えた請求項１から１４のいずれかに記載の半導体素子。
  16. （Ａ）第１の注入マスクを用いて、炭化珪素を含む半導体層に対して第１導電型の不純物を注入することにより、前記半導体層の表面に第１導電型半導体領域を形成する工程と、
    （Ｂ）第２の注入マスクを用いて、前記半導体層に対して第２導電型の不純物を注入することにより、前記半導体層の表面に第２導電型半導体領域を形成する工程と、
    （Ｃ）導電面を有する導電体を設ける工程と
    を包含し、
    前記工程（Ａ）および（Ｂ）によって、前記第１導電型半導体領域の周囲に前記第２導電型半導体領域が位置する構造が形成され、
    前記工程（Ｃ）は、前記導電面が前記第１導電型半導体領域および第２導電型半導体領域に接触するように、前記導電面と前記第１導電型半導体領域との間の位置合わせを行う工程を含んでおり、
    前記第１導電型半導体領域および前記導電面のうち少なくとも一方は円ではなく、
    前記第１導電型半導体領域および前記導電面は、前記導電面と前記第１導電型半導体領域との間の位置合わせのズレ量がゼロから前記導電面の幅の１／３まで増加するに従って、前記導電面の輪郭のうち前記第１導電型半導体領域を横切る部分の長さがなめらかに変化する形状をそれぞれ有する半導体素子の製造方法。
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